TW202408167A - 包含用於調適被供應至功率電晶體的閘極之電壓的電路之積體電路 - Google Patents

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Abstract

本發明係有關於一種積體電路，包括：增強型功率電晶體(P2)以及用於調適被供應至增強型功率電晶體的閘極之電壓的電路，所述調適電路包括連接在輸入端(INPUT)與第二端(SOURCE)之間的至少一個支路(101)，所述支路包括空乏型頭端電晶體(M1)、連接至第一偶極子(R1)的空乏型尾端電晶體(M2)、連接四極子(10)及增強型基層電晶體，增強型基層電晶體的源極連接至第二端(SOURCE)，增強型基層電晶體的閘極連接至其汲極，增強型基層電晶體的汲極連接至第二偶極子(15)，所述控制電路藉由頭端電晶體(M1)的源極連接至功率電晶體(P2)的閘極。

Description

包含用於調適被供應至功率電晶體的閘極之電壓的電路之積體電路
本發明係有關於電力電子學的領域。
具體地，本發明係有關於一種用於調適被供應至功率電晶體的閘極之電壓的電路。
本發明有利地可以在不損壞功率電晶體的情況下以比習知技藝還高的電壓位準控制功率電晶體的閘極。
本發明進一步提出一種比習知技藝的電路還穩健及小型的調適電路。
電力電子學係電子學的一個分支，其致力於高功率能量轉移，因此將能量損失降至最低非常重要。它主要以受控電力開關的使用為基礎。為此，可以使用多種矽技術開關(絕緣閘極雙極性電晶體(IGBT)、金屬氧化物半導體場效電晶體(MOSFET))以及寬能隙半導體組件(碳化矽(SiC)、氮化鎵GaN)。電晶體可以由稱為「驅動器」的控制電路來控制。此控制電路旨在控制功率組件的閘極之充電及/或放電，以便能夠改變功率電晶體的狀態。
通常，電晶體的閘極在不損壞的情況下可以施加的電壓值被受到限制。通常，根據氮化鎵(GaN)電晶體模型，此電壓最大值可為3、6或9V。
驅動器本身可以供應6至20V的電壓。為了調適由驅動器供應的電壓，可以在驅動器與功率電晶體的閘極之間插入一個調適電路。
為此，可以使用由離散組件構成的電路，如圖1所示。
通常，習知技藝的調適電路200接收脈波寬度調變信號作為輸入INPUT，此信號在高狀態與低狀態之間交替，亦稱為PWM信號。輸入INPUT連接至調適電路200的三個支路的第一互連點A1。
第一支路包括與肖特基二極體D4的陰極串聯連接的電阻R4，肖特基二極體D4的陽極連接至第二互連點A2。
與第一支路並聯安裝的第二支路包括電阻R3。
除此之外第三支路包括兩個肖特基二極體D2、D3。第一肖特基二極體D2的陰極連接至第一互連點A1，而第二二極體D3的陽極連接至第一互連點A1。第二肖特基二極體D3的陰極一方面連接至電容器C1，另一方面連接至齊納二極體D1的陰極，電容器C1與齊納二極體D1並聯連接。第一二極體D2的陽極連接至電阻R2；電阻R2的另一端一方面接地，另一方面連接至齊納二極體D1的陽極及電容C1的第二端。
調適電路200對功率電晶體P2的閘極供電。
這樣的電路之缺點是包含大量組件，因而佔用很大的表面積，這使得將電路整合在小空間中成為不可能。
習知技藝的另一種解決方案包含使用積體電路，如圖2所示之專利US 2020/0357906 的那樣。
積體電路300亦接收脈波寬度調變信號作為輸入。輸入連接至電晶體T1的汲極。電晶體T1的閘極連接至齊納二極體D7的陰極，齊納二極體D7的陽極接地。電阻R7連接在電晶體T1的汲極與閘極之間。電晶體T1的源極連接至功率電晶體的閘極，功率電晶體的電壓需要被調節。
此電路通常稱為「箝位電路」。歸功於齊納二極體D7的存在，此電路可以限制被傳遞至功率電晶體的閘極之電壓，其中功率電晶體的閘極未顯示在圖中且連接至稱為「箝位信號」的點。
雖然此電路比圖1的電路還小型，但是它對溫度變化及電晶體的製造參數變化(亦稱為「製程角(process corners)」)非常敏感。
本發明提出要解決的問題是提供一種調適電路，其比習知技藝的電路更小型，並且其對溫度變化及電晶體的製造參數變化之敏感性有限。
為了解決這種問題，本申請人已開發一種積體電路，包括： 一增強型功率電晶體，其汲極連接至該積體電路的一第一端，其源極連接至該積體電路的一第二端；及 一電路，用於調適被供應至該增強型功率電晶體的閘極之電壓，該調適電路包括至少一個支路，其連接在適合於接收一低狀態與一高狀態的一信號之一輸入端與該第二端之間，該支路包括： 一空乏型頭端電晶體，其汲極連接至該輸入端； 一空乏型尾端電晶體，其源極連接至一第一偶極子的一端，其閘極連接至該第一偶極子的第二端； 一連接(或連結)四極子，其第一端連接至該頭端電晶體的閘極，其第二端連接至該該頭端電晶體的源極，其第三端連接至該尾端電晶體的源極，其第四端連接至該尾端電晶體的汲極；以及 一增強型基層(或足層)電晶體，其源極連接至該第二端，其閘極連接至其汲極，該增強型基層電晶體的汲極連接至一第二偶極子的第二端，該第二偶極子的第一端連接至該第一偶極子的第二端。
該調適電路藉由該頭端電晶體的源極連接至該功率電晶體的閘極。
依據本發明，可以採用低狀態及高狀態的信號，例如脈波寬度調變信號。
與圖1的習知技藝相比，這樣的調適電路具有非常少的組件。因此，更容易在積體電路中實施。此外，由於有限數量的組件，與組件之間的相互作用相關且出現在功率電晶體的控制信號上之干擾較少。再者，此電路適合作為準被動電路，在這個意義上，它僅包括一個連接至驅動器的輸入及一個連接至功率電晶體的閘極之輸出，並且除了驅動器提供以供電壓調適的能源，它不需要任何能源。
此外，已知空乏型電晶體具有負臨界電壓，而增強型電晶體具有正臨界電壓。
藉由在製造參數變化期間觀察增強型及空乏型電晶體的臨界電壓，有時可以補償這些變化對使用其電晶體之電路的性能之影響。
因此，在本發明的電路中，當組合該電路的下部與上部時，一個增強型電晶體可以補償一對空乏型電晶體。
直接結果是與溫度變化及用於製造既定電晶體的方法之變化相關之波動由該電路中其它電晶體的存在來進行補償。
因此，該電路比習知技藝的電路更穩健。
依據第一實施例，上述連接四極子由分別連接該第一端與該第三端以及該第二端與該第四端的兩個短路構成。
有利地，該第二偶極子因此為一個短路。
此實施例是最簡單的。 該電路僅包括兩個空乏型電晶體、一個增強型電晶體及一個偶極子，總共四個組件。這樣的電路因而特別容易實施及整合在積體電路中。
增強型電晶體的數量及空乏型電晶體的數量根據試圖施加至增強型功率電晶體的閘極之最大電壓值來選擇。
因此，此第一實施例的調適電路傳遞3V的最大電壓。
依據第二實施例，該連接四極子包括兩個空乏型電晶體：一高電壓電晶體及一低電壓電晶體，該高電壓電晶體的源極連接至該低電壓電晶體的汲極且連接至該連接四極子的第一端，該高電壓電晶體的汲極連接至該連接四極子的第二端，該低電壓電晶體的閘極連接至該連接四極子的第三端，該高電壓電晶體的閘極及該低電壓電晶體的源極連接至該連接四極子的第四端。
有利地，該第二偶極子因此包括一增強型電晶體，其源極連接至該第二偶極子的第二端，其閘極連接至其汲極，該增強型電晶體的汲極連接至該第二偶極子的第一端。
在此實施例中，該電路因而包括兩個增強型電晶體，其臨界電壓用該兩對空乏型電晶體來進行補償。
此第二實施例的調適電路因此傳遞6V的最大電壓。
在第三實施例中，該連接四極子由n個基本四極子組成，其中n＞1，每個基本四極子包括兩個空乏型電晶體：一高電壓電晶體及一低電壓電晶體，該高電壓電晶體的源極連接至該低電壓電晶體的汲極且連接至該基本四極子的第一端，該高電壓電晶體的汲極連接至該基本四極子的第二端，該低電壓電晶體的閘極連接至該基本四極子的第三端，該高電壓電晶體的閘極及該低電壓電晶體的源極連接至該基本四極子的第四端；該等基本四極子串聯連接，兩個連續基本四極子相連，使得該基本四極子的第一端連接至該基本四極子的第三端，該基本四極子的第二端連接至該基本四極子的第四端；該基本四極子的第一及第二端形成該連接四極子的第一及第二端，而該基本四極子的第三及第四端形成第三及第四端。
有利地，該第二偶極子因而包括n個增強型電晶體，該等電晶體中之每個電晶體的閘極連接至其汲極，該等電晶體串聯連接，兩個連續電晶體藉由其中一電晶體的源極及另一個電晶體的汲極來連接，該第一個電晶體的汲極形成該第二偶極子的第一端，而另一個電晶體的源極形成該第二偶極子的第二端。
依據這些實施例，該第一偶極子可以例如是一增強型電晶體，其閘極連接至其汲極。因此，該電晶體的行為與二極體一樣。較佳地，該第一偶極子是可以更好地補償電路內的變化之一電阻。原則上，該電晶體的尺寸或該電阻的數值對電壓參考值沒有顯著影響。然而，可以改動這些組件的尺寸，以限制該調適電路的能量消耗。
此第三實施例的調適電路因而傳遞3V乘以n的最大電壓。
為了增加傳輸至該功率電晶體的電流值，可以並聯連接如上所述的數個支路。
因此，該調適電路包括並聯連接的m個支路，每個支路藉由其頭端電晶體的源極連接至該功率電晶體的閘極。因此在輸出端處的可用電流增加達一個比例m，同時保持原始支路的性能。
如圖3至9所示，本發明的積體電路包括連接至增強型功率電晶體P2-P8的閘極之調適電路。積體電路具有三個端：輸入端INPUT、連接至增強型功率電晶體P2-P8的汲極之第一端DRAIN、連接至增強型功率電晶體P2-P8的源極之第二端SOURCE。
調適電路包括至少一個支路101-108。每個支路包括一個頭端電晶體M1、M11、M21、M31、M41、M51、M61、M71，其汲極連接至用於接收在高狀態與低狀態之間交替的脈波寬度調變信號的輸入端INPUT。此信號例如由控制電路或「驅動器」供應。輸入信號INPUT例如可以採用8至12V之間的高狀態及等於0V的低狀態。
頭端電晶體M1、M11、M21、M31、M41、M51、M61、M71的源極連接至增強型功率電晶體P2-P8的閘極。
本發明的調適電路之每個支路101-108亦包括尾端電晶體M2、M14、M26、M36、M44、M54、M64、M74。
兩個頭端電晶體M1、M11、M21、M31、M41、M51、M61、M71及尾端電晶體M2、M14、M26、M36、M44、M54、M64、M74藉由連接四極子10、20、30、40而相互連接。
在圖3及4的第一實施例中，連接四極子10相當於兩個短路。第一短路連接連接四極子10的端Q1與端Q3，而第二短路連接連接四極子10的端Q2與端Q4。
因此，頭端電晶體M1的源極藉由連接端Q2與端Q4的短路連接至尾端電晶體M2的汲極。此外，尾端電晶體M2的源極藉由連接端Q1與端Q3的短路連接至頭端電晶體M1的閘極。
在圖5的第二實施例中，連接四極子20包括串聯的兩個空乏型電晶體M12、M13：高電壓電晶體M12及低電壓電晶體M13。高電壓電晶體M12的源極連接至低電壓電晶體M13的汲極及連接四極子20的第一端Q1。第一端Q1亦連接至頭端電晶體M11的閘極。高電壓電晶體M12的汲極連接至連接四極子20的第二端Q2。第二端Q2亦連接至頭端電晶體M11的源極。低電壓電晶體M13的閘極連接至連接四極子20的第三端Q3。第三端Q3亦連接至尾端電晶體M14的源極。最後，高電壓電晶體M12的閘極及低電壓電晶體M13的源極連接至連接四極子20的第四端Q4，後者亦連接至尾端電晶體M14的汲極。
在圖7的第四實施例中，連接四極子30由串聯連接的兩個基本四極子QEi、QEi+1構成，亦即，第一基本四極子QEi的第三端QEi-3連接至第二基本四極子QEi+1的第一端QEi+1-1，以及第一基本四極子QEi的第四端QEi-4連接至第二基本四極子QEi+1的第二端QEi+1-2。每個基本四極子QEi、QEi+1包括兩個空乏型電晶體M32-M35：高電壓電晶體M32、M34及低電壓電晶體M33、M35。每個高電壓電晶體M32、M34的源極連接至每個低電壓電晶體M33、M35的汲極及每個基本四極子QEi、QEi+1的第一端QEi-1、QEi+1-1。每個高電壓電晶體M32、M34的汲極連接至每個基本四極子QEi、QEi+1的第二端QEi-2、QEi+1-2，每個低電壓電晶體M33、M35的閘極連接至每個基本四極子QEi、QEi+1的第三端QEi-3、QEi+1-3，以及每個高電壓電晶體M32、M34的閘極及每個低電壓電晶體M33、M35的源極連接至每個基本四極子QEi、QEi+1的第四端QEi-4、QEi+1-4。端QEi-1及QEi-2分別形成連接四極子30的端Q1及Q2，而端QEi+1-3及QEi+1-4分別形成連接四極子30的端Q3及Q4。
在圖6的第三實施例中，連接四極子40由n個基本四極子QE1-QEn構成，n＞1。每個基本四極子包括兩個空乏型電晶體：高電壓電晶體M22、M24及低電壓電晶體M23、M25，以與圖5中所描述之基本四極子QEi、QEi+1相同的方式連接。基本四極子QE1-QEn串聯連接，兩個連續的基本四極子QEi、QEi+1相連，使得基本四極子QEi+1的第一端QEi+1-1連接至基本四極子QEi的第三端QEi-3，以及基本四極子QEi+1的第二端QEi+1-2連接至基本四極子QEi的第四端QEi-4。基本四極子QE1的第一及第二端QE1-1、QE1-2形成連接四極子40的第一及第二端Q1、Q2，以及基本四極子QEn的第三及第四端QEn-3、QEn-4形成連接四極子40的第三及第四端Q3、Q4。
頭端電晶體及尾端電晶體係空乏型電晶體。它們可以屬於氮化鎵(GaN)電晶體或金屬氧化物半導體(MOS)電晶體的類別。
尾端電晶體M2、M14、M26、M36、M44、M54、M64、M74的源極連接至第一偶極子的一端。尾端電晶體M2、M14、M26、M36、M44、M54、M64、M74的閘極連接至第一偶極子的第二端。第一偶極子例如可以是如圖3及5-9所示的電阻R1、R11、R21、R31、R41、R51、R61、R71，或者亦可以是二極體。例如，第一偶極子是安裝成像二極體的增強型電晶體M4，亦即，如圖4所示，其閘極連接至其汲極。
第一偶極子的第二端與第二偶極子15、25、35、45串聯連接。
在圖3及4的第一實施例中，第二偶極子15相當於一個短路。
在圖5的第二實施例中，第二偶極子25包括增強型電晶體M15，其源極連接至第二偶極子25的第二端，而其閘極連接至其汲極。後者亦連接至第二偶極子25的第一端。
在圖7的第四實施例中，第二偶極子35包括兩個增強型電晶體M37、M38。每個電晶體M37、M38的閘極連接至其汲極。電晶體M37、M38串聯連接，亦即，第一電晶體M37的源極連接至第二電晶體M38的汲極。第一電晶體M37的汲極因而形成第二偶極子45的第一端A3，而第二電晶體M38的源極形成第二偶極子45的第二端A4。
在圖6的第三實施例中，第二偶極子35包括n個增強型電晶體M27、M28。每個電晶體M27、M28的閘極連接至其汲極。電晶體M27、M28串聯連接，亦即，兩個連續的電晶體M27、M28藉由一個電晶體的源極及另一個電晶體的汲極相連。因此，第一電晶體M27的汲極形成第二偶極子35的第一端A3，而另一電晶體M28的源極形成第二偶極子35的第二端A4。
第二偶極子15、25、35、45的第二端連接至非線性組件。實際上，非線性組件是基層電晶體M3、M16、M29、M39。基層電晶體M3、M29、M39有利地是增強型電晶體，其閘極連接至其汲極。基層電晶體M3、M29、M39、M46、M56、M66、M76藉由其源極連接至第二端SOURCE，其中第二端SOURCE本身通常接地。
供應至功率電晶體P2-P8的閘極之最大電壓值由電路的增強型電晶體M3、M15、M16、M27-M29、M37-M39、M45、M46、M55、M56的數量來決定。
因此，第一實施例包括單一增強型電晶體M3且可以將供應至功率電晶體P2的閘極之電壓限制為大致上等於3V的數值。第二實施例包括兩個增強型電晶體M15、M16且可以將供應至功率電晶體P4的閘極之電壓限制為大致上等於6V的數值。第四實施例包括三個增強型電晶體M37-M39且可以將供應至功率電晶體P6的閘極之電壓限制為大致上等於9V的數值。第三實施例包括n個增強型電晶體M37-M39且可以將供應至功率電晶體P5的閘極之電壓限制為大致上等於n乘以3V的數值。
依據圖8及9所示之第五及第六實施例，可以並聯安裝兩個相同的支路101-108，以便增加供應至功率電晶體P2-P8的閘極之信號電流，同時保持相同的電壓。因此，第五及第六實施例包括兩個支路105-108，每個支路包括兩個增強型電晶體M45、M46、M65、M66且可以將供應至功率電晶體P7、P的閘極之電壓限制為大致上等於6V的數值。
因此，在電路只包含一個支路的情況下，在電路中從輸入端INPUT流向增強型功率電晶體P2-P8的閘極之電流約為1A。
當並聯連接數個支路時，電流可達數安培。因此，本發明相當適合於各種功率電晶體。
為此，如圖8所示，支路105及106在輸入端INPUT與第二端SOURCE之間並聯連接。支路105藉由其頭端電晶體M41的源極連接至支路106，該源極連接至支路106之頭端電晶體M51的源極。兩個頭端電晶體M41、M51的源極因此連接至功率電晶體P7的閘極。
在一個變型中，如圖9所示，可以共用調適電路的下部，其包括增強型電晶體M75、M76。因此，支路105及106在輸入端INPUT與第一偶極子R71的第二端之間並聯連接。
因此，所獲得的調適電路對電源電壓、溫度以及電晶體製造方法的變化之波動不是很敏感。
實際上，申請人已經進行數位模擬，其結果如圖10及11所示。因此，對於具有等於12V的高狀態及等於0V的低狀態之輸入信號120，供應至功率電晶體P2-P8的信號根據電晶體製造程序的變化非常小。在最壞的情況下，亦即，對於慢速-慢速(SS)電晶體，信號140具有輕微的延遲增加，但是仍然絕對令人滿意。對於電晶體的所有其它組合，信號130被忠實地再現且具有0V的低狀態及6V的高狀態。
圖11說明根據輸入電壓INPUT(參考VDC)供應至功率電晶體的閘極之信號(參考V(V))的行為，此信號經由數位模擬中傳統上使用的製程角而獲得，以藉由考量與製造方法相關的變化來檢查電路的行為。因此，曲線FF及SS對應於「製程角」的兩個極端「角」處的模擬，分別為快速-快速及慢速-慢速，而曲線TT對應於通常或典型條件的模擬。因此，注意到，電壓V(V)在所討論的條件下保持大致恆定。
10:連接四極子 15:第二偶極子 20:連接四極子 25:第二偶極子 30:連接四極子 35:第二偶極子 40:連接四極子 45:第二偶極子 100:支路 101:支路 102:支路 103:支路 104:支路 105:支路 106:支路 107:支路 108:支路 120:輸入信號 130:信號 140:信號 200:調適電路 300:積體電路 A1:第一互連點 A2:第二互連點 A3:第一端 A4:第二端 C1:電容器 D1:齊納二極體 D2:肖特基二極體 D3:肖特基二極體 D4:肖特基二極體 D7:齊納二極體 DRAIN:第一端 INPUT:輸入(端) M1:頭端電晶體 M2:尾端電晶體 M3:基層電晶體(增強型電晶體) M4:增強型電晶體 M11:頭端電晶體 M12:空乏型電晶體(高電壓電晶體) M13:空乏型電晶體(低電壓電晶體) M14:尾端電晶體 M15:增強型電晶體 M16:基層電晶體(增強型電晶體) M21:頭端電晶體 M22:空乏型電晶體(高電壓電晶體) M23:空乏型電晶體(低電壓電晶體) M24:空乏型電晶體(高電壓電晶體) M25:空乏型電晶體(低電壓電晶體) M26:尾端電晶體 M27:增強型電晶體 M28:增強型電晶體 M29:基層電晶體(增強型電晶體) M31:頭端電晶體 M32:空乏型電晶體(高電壓電晶體) M33:空乏型電晶體(低電壓電晶體) M34:空乏型電晶體(高電壓電晶體) M35:空乏型電晶體(低電壓電晶體) M36:尾端電晶體 M37:增強型電晶體 M38:增強型電晶體 M39:基層電晶體(增強型電晶體) M41:頭端電晶體 M44:尾端電晶體 M45:增強型電晶體 M46:基層電晶體(增強型電晶體) M51:頭端電晶體 M54:尾端電晶體 M55:增強型電晶體 M56:基層電晶體(增強型電晶體) M61:頭端電晶體 M64:尾端電晶體 M65:增強型電晶體 M66:基層電晶體(增強型電晶體) M71:頭端電晶體 M74:尾端電晶體 M75:增強型電晶體 M76:基層電晶體(增強型電晶體) P2:增強型功率電晶體 P3:增強型功率電晶體 P4:增強型功率電晶體 P5:增強型功率電晶體 P6:增強型功率電晶體 P7:增強型功率電晶體 P8:增強型功率電晶體 Q1:第一端 Q2:第二端 Q3:第三端 Q4:第四端 QE1-QEn:基本四極子 QE1-1:第一端 QE1-2:第二端 QEn-3:第三端 QEn-4:第四端 QEi:第一基本四極子 QEi-1:第一端 QEi-2:第二端 QEi-3:第三端 QEi-4:第四端 QEi+1:第二基本四極子 QEi+1-1:第一端 QEi+1-2:第二端 QEi+1-3:第三端 QEi+1-4:第四端 R1:電阻 R2:電阻 R3:電阻 R4:電阻 R7:電阻 R11:電阻 R21:電阻 R31:電阻 R41:電阻 R51:電阻 R61:電阻 R71:電阻 SOURCE:第二端 T1:電晶體
實現本發明的方式以及由此產生的優點將從以下實施例的描述中顯現出來，以支持附圖，其中： 圖1係包含離散組件之習知技藝的調適電路之電路圖； 圖2係習知技藝的另一個調適電路之電路圖，其可以在積體電路中實現； 圖3係依據第一實施例之本發明的調適電路之電路圖； 圖4係圖3的實施例之一個變型的電路圖； 圖5係依據第二實施例之本發明的調適電路之電路圖； 圖6係依據第三實施例之本發明的調適電路之電路圖； 圖7係依據第四實施例之本發明的調適電路之電路圖； 圖8係依據第五實施例之本發明的調適電路之電路圖； 圖9係依據第六實施例之本發明的調適電路之電路圖； 圖10係本發明電路針對不同電晶體之輸入信號與輸出信號的對比圖，不同電晶體具有不同的製造程序；以及 圖11係說明在製程角的三種狀況下依據輸入電壓供應至功率電晶體的閘極之信號的振幅之行為的曲線圖。
10:連接四極子
15:第二偶極子
100:支路
A3:第一端
A4:第二端
DRAIN:第一端
INPUT:輸入(端)
M1:頭端電晶體
M2:尾端電晶體
M3:基層電晶體(增強型電晶體)
P2:增強型功率電晶體
Q1:第一端
Q2:第二端
Q3:第三端
Q4:第四端
R1:電阻
SOURCE:第二端

Claims (11)

  1. 一種積體電路，包括： 一增強型功率電晶體(P2-P8)，其汲極連接至該積體電路的一第一端(DRAIN)，其源極連接至該積體電路的一第二端(SOURCE)；以及 一電路，用於調適供應至該增強型功率電晶體(P2-P8)的閘極之電壓，該調適電路包括連接在適合於接收一信號的一輸入端(INPUT)與該第二端(SOURCE)之間的至少一個支路(100-108)，其中該信號可以採用一低狀態及一高狀態，該至少一個支路(100-108)包括： 一空乏型頭端電晶體(M1、M11、M21、M31、M41、M51、M61、M71)，其汲極連接至該輸入端(INPUT)； 一空乏型尾端電晶體(M2、M14、M24、M34、M46、M56)，其源極連接至一第一偶極子(R1、R11、R21、M4)的一端，其閘極連接至該第一偶極子(R1、R11、R21、R31、R41、R51、R61、R71、M4)的第二端； 一連接四極子(10、20、30、40)，其第一端(Q1)連接至該頭端電晶體(M1、M11、M21、M31、M41、M51、M61、M71)的閘極，其第二端(Q2)連接至該該頭端電晶體(M1、M11、M21、M31、M41、M51、M61、M71)的源極，其第三端(Q3)連接至該尾端電晶體(M2、M14、M26、M36、M44、M54、M64、M74)的源極，其第四端(Q4)連接至該尾端電晶體(M2、M14、M26、M36、M44、M54、M64、M74)的汲極；以及 一增強型基層電晶體(M3、M16、M29、M39、M46、M56、M76)，其源極連接至該第二端(SOURCE)，其閘極連接至其汲極，該增強型基層電晶體的汲極連接至一第二偶極子(15、25、35)的第二端(A4)，該第二偶極子的第一端(A3)連接至該第一偶極子(R1、R11、R21、R31、R41、R51、R61、R71、M4)的第二端，該調適電路藉由該頭端電晶體(M1、M11、M21、M31、M41、M51、M61、M71)的源極連接至該功率電晶體(P2-P8)的閘極。
  2. 如請求項1之積體電路，其中該連接四極子(10)由分別連接該第一端(Q1)與該第三端(Q3)以及該第二端(Q2)與第四端(Q4)的兩個短路構成。
  3. 如請求項1之積體電路，其中該連接四極子(20)包括兩個空乏型電晶體(M12、M13、M42、M52、M43、M53、M62、M63、M72、M73)：一高電壓電晶體(M12、M42、M52、M62、M72)及一個低電壓電晶體(M13、M43、M53、M63、M73)，該高電壓電晶體(M12、M42、M52、M62、M72)的源極連接至該低電壓電晶體(M13、M43、M53、M63、M73)的汲極且連接至該連接四極子(20)的第一端(Q1)，該高電壓電晶體(M12、M42、M52、M62、M72)的汲極連接至該連接四極子(20)的第二端(Q2)，該低電壓電晶體(M13、M43、M53、M63、M73)的閘極連接至該連接四極子(20)的第三端(Q3)，該高電壓電晶體(M12、M42、M52、M62、M72)的閘極及該低電壓電晶體(M13、M43、M53、M63、M73)的源極連接至該連接四極子(20)的第四端(Q4)。
  4. 如請求項1之積體電路，其中該連接四極子(40)由n個基本四極子(QE1、QEi、QEi+1、QEn)組成，其中n＞1，每個基本四極子(QEi)包括兩個空乏型電晶體：一高電壓電晶體(M42、M52、M44、M54)及一低電壓電晶體(M23、M33、M25、M35)，該高電壓電晶體(M22、M24)的源極連接至該低電壓電晶體(M23、M25)的汲極且連接至該基本四極子(QEi)的第一端(QEi-1)，該高電壓電晶體(M22、M24)的汲極連接至該基本四極子(QEi)的第二端(QEi-2)，該低電壓電晶體(M23、M25)的閘極連接至該基本四極子(QEi)的第三端(QEi-3)，該高電壓電晶體(M22、M24)的閘極及該低電壓電晶體(M23、M25)的源極連接至該基本四極子(QEi)的第四端(QEi-4)；該等基本四極子串聯連接，兩個連續基本四極子(QEi、QEi+1)相連，使得該基本四極子(QEi+1)的第一端(QEi+1-1)連接至該基本四極子(QEi)的第三端(QEi-3)，該基本四極子(QEi+1)的第二端(QEi+1-2)連接至該基本四極子(QEi)的第四端(QEi-4)；該基本四極子(QE1)的第一及第二端(QE1-1、QE1-2)形成該連接四極子(40)的第一及第二端(Q1、Q2)，而該基本四極子(QEn)的第三及第四端(QEn-3、QEn-4)形成該第三及第四端(Q3、Q4)。
  5. 如請求項1之積體電路，其中該空乏型電晶體(M1、M2、M11-M14、M21-M26、M31-M36、M41-M46、M51-M54、M61-M64、M71-M74)及該增強型電晶體(M3、M15、M27-M29、M37-M39、M45、M46、M55、M56、M75、M76)係氮化鎵(GaN)電晶體或金屬氧化物半導體(MOS)電晶體。
  6. 如請求項1之積體電路，其中該第一偶極子係電阻(R1、R11、R21、R31、R41、R51、R61、R71)。
  7. 如請求項1之積體電路，其中該第一偶極子係一增強型電晶體(M4)，其閘極連接至其汲極。
  8. 如請求項2之積體電路，其中該第二偶極子(15)係一短路。
  9. 如請求項3之積體電路，其中該第二偶極子(25)包括一增強型電晶體(M15)，其源極連接至該第二偶極子(25)的第二端，其閘極連接至其汲極，該汲極連接至第二偶極子(25)的第一端(A3)。
  10. 如請求項4之積體電路，其中該第二偶極子(35)包括n個增強型電晶體(M27、M28)，該等電晶體(M27、M28)中之每個電晶體的閘極連接至其汲極，該等電晶體(M27、M28)串聯連接，兩個連續電晶體(M27、M28)藉由其中一電晶體的源極及另一個電晶體的汲極來連接，該第一個電晶體(M27)的汲極形成該第二偶極子(35)的第一端(A3)，而另一個電晶體(M28)的源極形成該第二偶極子(35)的第二端(A4)。
  11. 如請求項1之積體電路，其中該積體電路包括並聯連接的n個支路(101-108)，每個支路藉由其頭端電晶體(M1、M11、M21、M31、M41、M51、M61、M71)的源極連接至該功率電晶體(P2-P8)的閘極。
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