TW202401806A - 具有新型保護二極體結構之堆疊式影像感測器裝置及製造其之方法 - Google Patents

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Abstract

根據本發明的一些實施例，一種感測器晶圓之一第一側接合至一第一邏輯晶圓之一第一側。該感測器晶圓含有經組態以偵測透過該感測器晶圓之與該第一側相對之一第二側進入該感測器晶圓之輻射之像素。該第一邏輯晶圓含有經組態以操作該等像素之電路系統。該感測器晶圓或該第一邏輯晶圓含有一保護二極體。該第一邏輯晶圓自該第一邏輯晶圓之與該第一側相對之一第二側薄化。一貫穿基板通路(TSV)形成於該第一邏輯晶圓中。該保護二極體保護該感測器晶圓或該第一邏輯晶圓在該TSV之該形成期間免受損壞。該第一邏輯晶圓之該第二側接合至一第二邏輯晶圓。該感測器晶圓自該感測器晶圓之該第二側薄化。

Description

具有新型保護二極體結構之堆疊式影像感測器裝置及製造其之方法
本發明實施例係有關具有新型保護二極體結構之堆疊式影像感測器裝置及製造其之方法。
半導體積體電路(IC)行業已經歷指數增長。IC材料及設計之技術進步已產生幾代IC，其中每一代具有比上一代更小且更複雜的電路。在IC演進之過程中，功能密度(即，每晶片區域之經互連裝置之數目)通常已增加，而幾何大小(即，可使用一製造製程產生之最小組件(或線))已減小。此按比例縮小製程通常藉由增加生產效率及降低相關聯成本來提供益處。
隨著半導體裝置大小縮小但複雜度增加，其等可部署於各種各樣之應用中。此等應用可包含用於感測輻射(諸如光)之半導體影像感測器。例如，互補式金屬氧化物半導體(CMOS)影像感測器(CIS)及電荷耦合裝置(CCD)感測器廣泛用於各種應用，諸如數位靜態相機、行動電話、醫療裝置、汽車感測器等。此等裝置利用定位於一基板中之一像素陣列(包含光電二極體及電晶體)，該像素陣列可吸收朝向該基板投射之輻射並將經感測輻射轉換成電訊號。
然而，習知影像感測器裝置製造製程可使裝置暴露於可損壞影像感測器裝置之元件之環境電漿。此外，當習知影像感測器裝置在實際操作中時，其亦可能容易受到損壞。保護影像感測器裝置免受此等類型之損壞之習知方法尚未完全令人滿意。
本發明的一實施例係關於一種影像感測器裝置，其包括：一第一基板，其包含複數個像素及至少一電晶體；一第二基板，其接合至該第一基板，該第二基板包含用於與該等像素互動之電路系統；及一保護二極體，其放置於該第一基板內或該第二基板內，該保護二極體包含：一第一摻雜區、放置於該第一摻雜區內之一第二摻雜區，及放置於該第二摻雜區內之一第三摻雜區；其中：該第一摻雜區及該第三摻雜區具有一相同導電率類型；該第二摻雜區具有不同於該第一摻雜區及該第三摻雜區之一導電率類型；且該第三摻雜區電耦合至該第一基板之該電晶體。
本發明的一實施例係關於一種影像感測器裝置，其包括：一感測器基板，該感測器基板包含複數個像素及一傳送閘，其中該等像素經組態以偵測透過該感測器基板之一背側進入該感測器基板之輻射；一第一非感測器基板，其透過該感測器基板之一前側接合至該感測器基板，該第一非感測器基板包含經組態以操作該等像素之電路系統；一第二非感測器基板，其接合至該第一非感測器基板，使得該第一非感測器基板接合於該感測器基板與該第二非感測器基板之間，該第一非感測器基板包含經組態以操作該等像素之進一步電路系統；一或多個保護二極體，其或其等實施於該感測器基板中，該第一非感測器基板中，或該第二非感測器基板中；其中：該一或多個保護二極體之各者包含：一第一摻雜井、定位於該第一摻雜井內之一第二摻雜井，及定位於該第二摻雜井內之一第三摻雜井；該第二摻雜井具有不同於該第一摻雜井及該第三摻雜井之一導電率類型；該第一摻雜井電連結至一第一參考電壓；該第二摻雜井電連結至不同於該第一參考電壓之一第二參考電壓；且該第三摻雜井電連結至該傳送閘。
本發明的一實施例係關於一種製造一影像感測器裝置之方法，其包括：將一感測器晶圓之一第一側接合至一第一邏輯晶圓之一第一側，其中該感測器晶圓含有經組態以偵測透過該感測器晶圓之與該第一側相對之一第二側進入該感測器晶圓之輻射之像素，其中該第一邏輯晶圓含有經組態以操作該等像素之電路系統，且其中該感測器晶圓或該第一邏輯晶圓含有一保護二極體；使該第一邏輯晶圓自該第一邏輯晶圓之與該第一側相對之一第二側薄化；在該第一邏輯晶圓中形成一貫穿基板通路(TSV)，其中該保護二極體保護該感測器晶圓或該第一邏輯晶圓在該TSV之該形成期間免受損壞；將該第一邏輯晶圓之該第二側接合至一第二邏輯晶圓；及使該感測器晶圓自該感測器晶圓之該第二側薄化。
以下揭露內容提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該等第一及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成於該等第一及第二構件之間，使得該等第一及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指定所論述之各項實施例及/或組態之間的一關係。
另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指定所論述之各項實施例及/或組態之間的一關係。此外，在下列本揭露中之一構件形成於另一構件上、連接至該另一構件及/或耦合至該另一構件可包含其中該等構件經形成為直接接觸之實施例，且亦可包含其中可形成插入該等構件，使得該等構件可不直接接觸之額外構件之實施例。另外，為便於一個構件與另一構件之關係之本揭露，使用例如「下部」、「上部」、「水平」、「垂直」、「在…上方」、「在…上面」、「在…下方」、「在…下面」、「上」、「下」、「頂部」、「底部」等以及其等之衍生詞(例如，「水平地」、「向下」、「向上」等)之空間相對術語。空間相對術語旨在涵蓋包含構件之裝置之不同定向。又進一步，當用「大約」、「近似」及類似者描述一數字或一數字範圍時，該術語旨在涵蓋落在包含所述數字之一合理範圍內(諸如在所述數字或如由熟習此項技術者理解之其他值之+/- 10%內)之數字。例如，術語「大約5 nm」涵蓋自4.5 nm至5.5 nm之尺寸範圍。
本揭露大體上係關於半導體裝置，且更特定言之係關於影像感測器裝置。例如，本揭露介紹在其製造及操作期間保護一堆疊式CMOS影像感測器(CIS) (此繼而改良CIS之良率及/或效能)之方法及裝置。更詳細地，一CIS 10之一實施例利用一3晶圓堆疊式結構實施方案。CIS 10之一簡化製造製程流程係參考圖1至圖4繪示，圖1至圖4係在不同製造階段之CIS 10之剖面側視圖。該等剖面圖係沿著由一水平X方向(或X軸)及一垂直Y方向(或Y軸)界定之一平面截取。
現參考圖1，CIS 10包含一感測器晶圓T1。感測器晶圓T1可包含一基板，例如，用一P型摻雜物或用一N型摻雜物摻雜之矽基板。該P型摻雜物可為硼，且該N型摻雜物可為磷或砷。感測器晶圓T1之基板亦可包含其他元素半導體(諸如鍺)，及/或其可視需要包含化合物半導體及/或合金半導體。此外，感測器晶圓T1之基板可包含一磊晶層(epi層)，可發生應變用於效能增強，且可包含絕緣體上覆矽(SOI)結構。
感測器晶圓T1之基板包含複數個輻射感測元件或光感測元件(為簡潔起見，未在圖1至圖4中明確繪示)。輻射感測元件係可操作以感測或偵測投射朝向感測器晶圓T1並透過感測器晶圓T1之一背側20進入感測器晶圓T1之輻射波(例如，光)之像素的部分。在一些實施例中，輻射感測元件包含光電二極體。在其他實施例中，輻射感測元件可包含釘紮光電二極體(PPD)、光電閘或其他合適光敏元件。可藉由在感測器晶圓T1之基板上執行複數個離子植入製程來形成光電二極體或其他類型之輻射感測元件。例如，可執行N+植入物、陣列N井植入物及深陣列N井植入物。離子植入製程可包含多個植入步驟且可使用不同類型之摻雜物、植入物劑量及植入能量。離子植入製程亦可使用具有不同圖案及開口大小之不同遮罩。在一些實施例中，輻射感測元件亦可形成於具有與感測器晶圓T1之基板相反之一導電率類型之一摻雜井中。
輻射感測元件係藉由隔離結構(例如，藉由淺溝槽隔離(STI)或深溝槽隔離(DTI)結構)實體及電分離。STI或DTI結構係藉由蝕刻基板中之開口(或溝槽)並此後用一合適材料填充開口來形成。隔離結構用於防止或實質上減少相鄰輻射感測元件之間的串擾。串擾可為電的或光學的或兩者。若未減輕，串擾將劣化CIS 10之效能。
感測器晶圓T1亦可包含其他類型之微電子組件，諸如重設電晶體、源極隨耦器電晶體、傳送電晶體或其他合適裝置。如將在下文參考圖1至圖10更詳細論述，此等微電子組件之一些可電耦合至一保護裝置(諸如一保護二極體)。例如，感測器晶圓T1之一傳送閘可電耦合至該保護二極體，此之細節將在下文論述。
仍參考圖1，感測器晶圓T1接合至一邏輯晶圓T2。明確言之，感測器晶圓T1之一前側30 (其與背側20相對)接合至邏輯晶圓T2之一側40。邏輯晶圓T2含有不同於感測器晶圓T1之微電子組件。例如，邏輯晶圓T2不含有輻射感測元件(諸如光電二極體)。代替性地，邏輯晶圓T2可包含經組態以操作感測器晶圓T1之像素之電路系統。例如，邏輯晶圓T2可包含解碼器、暫存器、多工器/解多工器、放大器、讀出電晶體、參考像素、特定應用積體電路(ASIC)等。此等類型之電路系統定位於側40處或附近，該側40可被稱為邏輯晶圓T2之一主動側。
感測器晶圓T1及邏輯晶圓T2各分別包含一互連結構。互連結構包含提供各種摻雜構件、電路系統及CIS 10之輸入/輸出之間的互連(例如，金屬佈線)之複數個經圖案化之介電質層及導電層。在一些實施例中，互連結構可為一多層互連(MLI)結構，其包含以使得一層間介電質(ILD)分離及隔離該MLI結構之接點、通路及金屬線之一組態形成之複數個金屬層(例如，金屬0、金屬1、金屬2等)。在一項實例中，MLI結構可包含被稱為鋁互連件之導電材料，諸如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或其等之組合。鋁互連件可藉由包含物理氣相沉積(PVD)、化學氣相沉積(CVD)或其等之組合之一製程形成。用以形成鋁互連件之其他製造技術可包含光微影處理及蝕刻以圖案化用於垂直連接件(通路及接點)及水平連接件(導電線)之導電材料。替代性地，可使用銅多層互連件來形成金屬圖案。銅互連結構可包含銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或其等之組合。銅互連件可藉由包含CVD、濺鍍、鍍覆或其他合適製程形成。應理解，亦可使用其他導電材料(諸如鈷、鎢或釕)來形成MLI結構之各種組件。
在圖1中所展示之實施例中，感測器晶圓T1之互連結構定位於感測器晶圓T1之前側30處，且邏輯晶圓T2之互連結構定位於邏輯晶圓T2之側40處。因而，感測器晶圓T1之互連結構接合至邏輯晶圓T2之互連結構。在一些實施例中，感測器晶圓T1包含在背側30處之一疏水接合層(HBL)，且邏輯晶圓T2包含在側40處之一HBL，且感測器晶圓T1與邏輯晶圓T2之接合係至少部分透過其等各自HBL製成。
現參考圖2，自邏輯晶圓T2之與側40相對之一側60對邏輯晶圓T2執行一薄化製程50。側60亦可被稱為邏輯晶圓T2之一背側，而側40亦可被稱為邏輯晶圓T2之一前側。在一些實施例中，薄化製程50可包含一機械研磨製程及/或一化學薄化製程。例如，在機械研磨製程期間，可首先自邏輯晶圓T2之側60移除大量材料。之後，化學薄化製程可將一蝕刻化學品施敷至邏輯晶圓T2以使邏輯晶圓T2進一步薄化。在一些實施例中，薄化製程50可將邏輯晶圓T2自介於大約700微米至800微米之間的一初始厚度減小至介於大約2微米至3微米之間的一厚度。
在執行薄化製程50之後，在邏輯晶圓T2中形成一貫穿基板通路(TSV，亦被稱為一貫穿矽通路)。此一TSV之形成包含一或多個蝕刻、沉積或灰化製程(其或其等可使用電漿)。來自電漿之電荷可引起對邏輯晶圓T2上之金屬化構件(例如，金屬線或通路/接點)之意外損壞，此將為非所要的。為緩解此問題，本揭露在邏輯晶圓T2中及/或在感測器晶圓T1中實施一或多個保護二極體。如將在下文更詳細論述，保護二極體包含多個摻雜區，該等摻雜區有助於釋放或以其他方式消散與用於形成TSV之蝕刻或金屬沉積製程相關聯之電漿電荷，此係由本揭露提供之益處之一。亦應理解，在執行薄化製程50之後，可在邏輯晶圓T2之側60處形成一HBL。為簡潔起見，HBL、TSV及保護二極體未在圖2中明確繪示，但其等將在後面圖中(諸如在圖5至圖6中)更詳細繪示及論述。
現參考圖3，提供另一邏輯晶圓T3。類似於邏輯晶圓T2，邏輯晶圓T3可含有不同於感測器晶圓T1之微電子組件。例如，邏輯晶圓T3不含感測器T1之輻射感測元件，而是含有用於操作或以其他方式與感測器晶圓T1之輻射感測元件電互動之電路系統。邏輯晶圓T3之電路系統可主要形成於邏輯晶圓T3之一側70處或附近，該側70可被稱為邏輯晶圓T3之一主動側。邏輯晶圓T3亦具有與側70相對之一側80。
仍參考圖3，對CIS 10執行一接合製程90以將邏輯晶圓T3之側70接合至邏輯晶圓T2之側60。在一些實施例中，一HBL在側60處形成於邏輯晶圓T2上，且一HBL在側70處形成於邏輯晶圓T3上。接合可至少部分藉由將此等各自HBL接合在一起來執行。
現參考圖4，對CIS 10執行一薄化製程100以減小感測器晶圓T1之一厚度。又，薄化製程100可包含一機械研磨製程及/或一化學薄化製程。例如，在機械研磨製程期間，可首先自感測器晶圓T1之側20移除大量材料。之後，化學薄化製程可將一蝕刻化學品施敷至感測器晶圓T1以使感測器晶圓T1進一步薄化。在執行薄化製程100之後，可在感測器晶圓T1之側20上形成用於感測器元件之開口。此等開口可用於晶片墊，該等晶片墊用於探測及/或測試CIS 10。
圖5至圖6係根據本揭露之一項實施例之CIS 10之圖解片段剖面側視圖。更詳細地，圖5將CIS 10之細節繪示為接合在一起之以下三個晶圓之一堆疊式結構：感測器晶圓T1、邏輯晶圓T2及邏輯晶圓T3，且圖6繪示CIS 10之一部分之一放大視圖。換言之，圖5至圖6之CIS 10已經歷上文相關聯於圖1至圖4論述之製造步驟。出於一致性及清楚原因，圖1至圖6中出現之類似組件被相同地標記。
參考圖5至圖6，感測器晶圓T1透過一接合介面140接合至邏輯晶圓T2，且邏輯晶圓T2透過一接合介面150接合至邏輯晶圓T3。例如，感測器晶圓T1包含形成於側30處之一或多個HBL 160，邏輯晶圓T2包含形成於側40處之一或多個HBL 170及形成於側60處之一或多個HBL 180，且邏輯晶圓T3包含形成於側70處之一或多個HBL 190。感測器晶圓T1之一或多個HBL 160係與邏輯晶圓T2之一或多個HBL 170接合，且邏輯晶圓T2之一或多個HBL 180係與邏輯晶圓T3之一或多個HBL 190接合。
感測器晶圓T1包含一基板200，邏輯晶圓T2包含一基板210，且邏輯晶圓T3包含一基板220。如上文所論述，基板200至220可各包含一半導體基板，例如，用一P型摻雜物或用一N型摻雜物摻雜之矽基板。此外，基板200、210或220可各包含一磊晶層(epi層)，或可發生應變用於效能增強。
電路系統或其他微電子組件可形成於基板200至220中。例如，光敏元件(諸如光電二極體)可形成為基板200中之像素225之部分。光電二極體可經組態以感測或偵測自側20進入基板200之光或輻射波。像素225 (含有光電二極體)可共同形成一像素柵格陣列。彩色濾波器及微透鏡可形成於各像素上方以幫助濾除非所要波長(例如，對應於各種色彩)之光並聚焦所要色彩之光。在該方面，彩色濾波器可支援對具有不同波長(其等可對應於不同色彩，諸如包含紅色、綠色及藍色之原色，或包含青色、黃色及洋紅色之互補色)之輻射波進行濾波。彩色濾波器亦可經定位使得所要入射光輻射被引導於其等上並穿過其等。例如，彩色濾波器可對入射輻射進行濾波，使得僅紅光到達光電二極體或另一合適輻射感測元件。彩色濾波器可包含一基於染料(或基於顏料)之聚合物或樹脂以達成特定波長帶之濾波。
在形成彩色濾波器之後，在彩色濾波器上方形成微透鏡。微透鏡有助於引導輻射朝向光電二極體或其他合適輻射感測元件。取決於用於微透鏡之材料之一折射率及距基板200之表面之距離，微透鏡可以各種配置定位且具有各種形狀。在一實施例中，微透鏡各包含一有機材料(例如，一光阻劑材料或聚合物材料)。微透鏡係藉由一或多個光微影製程形成。
除了像素之外，電晶體230亦可至少部分形成於基板200中，電晶體240可至少部分形成於基板210中，且電晶體245可至少部分形成於基板220中。在一些實施例中，電晶體230可包含傳送電晶體。各傳送電晶體230具有形成於光敏元件(例如，一光電二極體，為簡潔起見未在圖5至圖6中繪示)與一浮動擴散區之間的一傳送閘。該傳送閘可用於將經累積電荷自光敏元件傳送至浮動擴散區。在一些實施例中，電晶體230亦可被視為像素225之一部分。
同時，電晶體240至245可為經組態以操作感測器晶圓T1之像素之電路系統之部分。例如，電晶體240至245可為解碼器、暫存器、多工器/解多工器、放大器、讀出電晶體、參考像素、特定應用積體電路(ASIC)等之部分。電晶體240至245可控制像素225之電路系統以及傳送電晶體230或以其他方式與其等互動。
根據本揭露之各項態樣，一保護二極體250亦實施於CIS 10中。在圖5至圖6中所展示之實施例中，保護二極體250係實施於邏輯晶圓T2中，但應理解，在其他實施例中，保護二極體250 (或其之其他例項)可實施於感測器晶圓T1或邏輯晶圓T3中。保護二極體250包含複數個不同地摻雜之區。例如，如參考圖6詳細繪示，保護二極體250包含放置於基板210內之一摻雜區260、放置於摻雜區260內之一摻雜區270，及放置於摻雜區270內之一摻雜區280。摻雜區260及280可具有相同導電率類型，而摻雜區270具有與摻雜區260及280不同之一導電率類型。例如，在其中基板210係一P型基板之一實施例中，摻雜區260及280可為N型摻雜區，且摻雜區270可為一P型摻雜區。
在一些實施例中，摻雜區260包含含有一輕度摻雜之N型材料之一深N井(在本文中標記為DNW)，及含有具有大於該深N井之一摻雜物濃度位準之一N型材料之一N井(在本文中標記為NW)，以及具有甚至大於該深N井及該N井兩者之一摻雜物濃度位準之一重度摻雜之N型區(在本文中標記為N+)。重度摻雜之N型區在摻雜區260內比N井淺(例如，具有一較小深度)，該N井比深N井淺。因而，摻雜區260內之N型摻雜物濃度位準可隨著摻雜區260中之深度變得更淺而增加。
在一些實施例中，摻雜區270包含含有一摻雜之P型材料之一P井(在本文中標記為PW)，及含有摻雜程度大於該P井之一重度摻雜之P型材料之一重度摻雜之P型區(在本文中標記為P+)。該重度摻雜之P型區在摻雜區270內比P井淺(例如，具有一較小深度)。因而，摻雜區270內之P型摻雜物濃度位準亦可隨著摻雜區270中之深度變得更淺而增加。
在一些實施例中，摻雜區280包含一重度摻雜之N型區(在本文中再次標記為N+)。摻雜區280、摻雜區270之重度摻雜之P型區(即，P+)及摻雜區260之重度摻雜之N型區(即，N+)之摻雜物濃度位準可彼此相當。例如，此等摻雜物濃度位準可在介於大約10 10/cm 2與大約10 16/cm 2之間的一範圍內。同時，摻雜區270之P井及摻雜區260之N井之摻雜物濃度位準可在介於大約10 10/cm 2與大約10 16/cm 2之間的一範圍內，且摻雜區260之深N井之摻雜物濃度位準可在介於大約10 10/cm 2與大約10 13/cm 2之間的一範圍內。此等範圍並非隨機選擇而是專門組態，使得摻雜區260至280將有助於保護CIS免受電漿損壞，以及保持適當電偏壓以防止對CIS 10之微電子組件之損壞。
例如，如上文參考圖2所論述，CIS 10之形成包含在邏輯晶圓T2中形成TSV 300 (在本文中標記為BTSV)。TSV 300各在Z方向上垂直延伸通過邏輯晶圓T2之基板210。為形成此等TSV 300，可執行一或多個蝕刻製程以蝕刻基板210中之開口，且接著執行金屬沉積製程以用一導電材料(例如，銅、鋁、鎢、鈷、釕或其等之組合)填充此等開口。該一或多個蝕刻或金屬沉積製程可涉及電漿之施加。不幸的是，與環境電漿相關聯之電荷可對CIS 10之各種微電子組件具有不利影響。例如，感測器晶圓T1可包含形成於基板200上方之一互連結構310，且邏輯晶圓T2可包含形成於基板210上方且接合至互連結構310 (例如，透過HBL 160及170)之一互連結構320。互連結構310及320之各者可包含含有藉由導電通路或接點電互連之金屬線之多個金屬層。互連結構310及320之此等金屬化構件可易受由作為TSV 300之形成之一部分執行之蝕刻或沉積製程所產生之電漿電荷引起的損壞。若未減輕，則損壞之金屬化構件可劣化CIS 10之效能及/或降低CIS 10之良率。
為克服上文論述之問題，本揭露使用保護二極體250來釋放或以其他方式擴散電漿電荷。例如，保護二極體250之摻雜區260、270及280各透過各自通路及金屬線電耦合至互連結構320(且引申開來，電耦合至互連結構310)。摻雜區260、270及/或280可幫助釋放原本將累積於互連結構320及310之金屬化構件(例如，金屬線、通路及接點)上之電荷。因而，金屬化構件不太可能被在TSV 300之形成期間產生之電漿電荷損壞。繼而，可改良CIS 10之效能及/或良率。此一優點係在執行電漿相關製程之前在邏輯晶圓T2上(或在感測器晶圓T1上)實施保護二極體250之一固有結果。
保護二極體250亦在CIS 10之一電操作期間保護CIS 10之各種微電子組件。例如，傳送電晶體230可在介於大約-M伏特(V)與大約N伏特之間的一電壓範圍內操作，其中M及N分別係整數。例如，在一實施例中，M=1.2且N=3，此意謂傳送電晶體230之電壓在CIS 10之一電操作期間可在大約-1.2 V與大約3 V之間擺動。傳送電晶體230電耦合至基板210，該基板210被視為電接地。當傳送電晶體230擺動至一足夠負的電壓時，其亦可將基板210下拉至一負電壓。此將為非所要的，此係因為邏輯晶圓T2上之各種電路系統(針對其等預期電操作)之適當電偏壓假定基板210處於電接地，而非一負電壓。因而，使基板210被拉至一負電壓可不利地干擾CIS 10之適當電操作。
此處，本揭露以防止發生以上問題(例如，基板210被拉至一負電壓)之一方式將保護二極體250電耦合至傳送電晶體230。例如，摻雜區260加電偏壓至一第一參考電壓(例如，透過互連結構320之一導電通路及一金屬線)，摻雜區270加電偏壓至一第二參考電壓(例如，透過互連結構320之另一導電通路及一金屬線)，且保護二極體250之摻雜區280透過互連結構320及310之導電通路及金屬線電耦合至傳送電晶體230之閘極。
在所繪示實施例中，第一參考電壓係一正電壓，且第二參考電壓係比電晶體230之負電壓更負之一負電壓。例如，第一參考電壓可為大約2.8 V，且第二參考電壓可為大約-2 V，其等係邏輯晶圓T2中之其他電路系統之共同電壓參考。由於電晶體230最多可向下擺動至-1.2 V (其中M=1.2)之一負電壓(例如，在其負電壓範圍之下限)，第二參考電壓甚至比傳送電晶體230之最負電壓值更負(例如，-2 V比-1.2 V更負)。此一加電偏壓方案可有效地防止基板210被拉至一非所要負電壓。例如，由於摻雜區270在一剖面圖中圍繞摻雜區280，因此其與摻雜區280形成一P/N接面。當傳送電晶體擺動至-1.2 V (即，其最負電壓)時，摻雜區280可被拉至-1.2 V之此負電壓。然而，摻雜區270連結至-2 V (其係比摻雜區280處之-1.2 V更負之一電壓)。此意謂由摻雜區270及280形成之P/N接面仍被加反向偏壓，此導致非常少(若有)電流。因此，基板210在傳送電晶體230之整個電壓擺動期間實質上不受影響(即，未被下拉至傳送電晶體230之-1.2 V之負電壓)。
應注意，若摻雜區270已加偏壓至大於傳送電晶體之電壓之一參考電壓(例如，第二參考電壓為0 V而非-2 V)，則可能尚未達成反向偏壓條件，此可能無法防止傳送電晶體之負電壓將基板210下拉至負電壓。因此，本揭露不僅僅利用獨特裝置組態，而且利用新型加電偏壓方案，以達成CIS 10之各種操作益處。此等操作益處(例如，將基板210與非所要電壓變動隔離)係實施具有摻雜區260至280之特定組態且施加特定參考電壓之保護二極體250之固有結果。
本揭露之另一獨特實體特性在於，作為保護二極體250之一部分之摻雜區260經形成為在剖面圖中圍繞摻雜區270。若未形成摻雜區260，則摻雜區270將與基板210直接實體接觸。此意謂基板210可能已被拉至第二參考電壓之任何電壓(在此情況下，其係-2 V)。如上文所論述，CIS 10上之許多微電子組件之正常運作需要將基板210設定為電接地。因此，歸因於與第二參考電壓直接連接而引起之基板210之負電壓亦係非所要的。
此處，摻雜區260圍繞摻雜區270之實施方案用作針對第二參考電壓之一隔離阻障。明確言之，P型摻雜區270與N型摻雜區260形成另一P/N接面。由於N型摻雜區260加偏壓至一正的第一參考電壓(例如，在此情況下為2.8 V)，而P型摻雜區270加偏壓至一負的第二參考電壓(例如，在此情況下為-1.2 V)，因此此P/N接面仍加反向偏壓，意謂非常少至無電流將因此流動。因而，基板210不受摻雜區270加偏壓至之負的第二參考電壓影響。此外，基板210自身可為一P型基板，且由於其圍繞N型摻雜區260，因此基板210與N型摻雜區260形成另一P/N接面。此P/N接面自身亦歸因於P型基板處於電接地(0伏特)而N型摻雜區260加偏壓至一正電壓(例如，在本文中為2.8 V)之事實而加反向偏壓。此一加反向偏壓之P/N接面進一步切斷基板210與第二參考電壓之源之間的任何潛在電流流動。因此，基板210進一步絕緣不受其他潛在電干擾影響且仍可適當地用作一電接地。
應理解，除非另有明確主張，否則上文論述之第一參考電壓及/或第二參考電壓之特定值並非旨在限制。例如，可使用2.5 V、3 V或3.3 V之其他值，而非使2.8 V作為其第一參考電壓。作為另一實例，亦可使用-2.5 V、-3 V或-3.3 V之其他值，而非使-2 V作為其第二參考電壓。
圖7至圖8係根據本揭露之另一實施例之CIS 10之圖解片段剖面側視圖。更詳細地，圖7將CIS 10之細節繪示為接合在一起之以下三個晶圓之一堆疊式結構：感測器晶圓T1、邏輯晶圓T2及邏輯晶圓T3，且圖8繪示CIS 10之一部分之一放大視圖。出於一致性及清楚原因，圖7至圖8之實施例中出現之類似組件係與在圖5至圖6之實施例中出現之組件相同地標記。
參考圖7至圖8，感測器晶圓T1透過接合介面140接合至邏輯晶圓T2，且邏輯晶圓T2透過接合介面150 (例如，透過HBL 160至190)接合至邏輯晶圓T3。如在圖5至圖6之實施例中之情況，光偵測像素及一或多個電晶體230可至少部分形成於基板200中，且其他電晶體240及245可分別至少部分形成於基板210中及基板220中。
根據本揭露之各項態樣，一保護二極體250A係實施於CIS 10中。在圖7至圖8中所展示之實施例中，保護二極體250A係實施於邏輯晶圓T2中，但應理解，在其他實施例中，保護二極體250A (或其之其他例項)可實施於感測器晶圓T1或邏輯晶圓T3中。類似於對應於圖5至圖6之實施例之保護二極體250，圖7至圖8之實施例之保護二極體250A包含用以在CIS 10之製造及操作期間保護CIS 10之複數個不同摻雜區。然而，鑑於保護二極體250包含三個摻雜區260、270及280，保護二極體250A包含兩個摻雜區275及285。摻雜區275係嵌入於基板210中之一N型摻雜區，且摻雜區285係嵌入於摻雜區275中之一P型摻雜區。在一些實施例中，摻雜區275包含一輕度摻雜之N井及定位於基板210之表面處或附近之一重度摻雜之N型部分，且摻雜區285包含定位於基板210之表面處或附近之一重度摻雜之P型部分。摻雜區285在剖面圖中(除其上表面外)由摻雜區275圍繞。摻雜區285透過互連結構310及320之金屬線及通路電連結至傳送電晶體230之閘極。摻雜區275電連結至一正參考電壓(在此情況下，其係3.6 V)。
儘管結構及所施加之電壓參考在圖5至圖6之保護二極體250與圖7至圖8之保護二極體250A之間不同，但保護二極體250A仍經組態以保持其P/N接面(例如，由摻雜區285/275形成之一P/N接面及由基板210及摻雜區275形成之另一P/N接面)處於反向偏壓，而無關於傳送電晶體230之電壓之擺動程度。即，隨著傳送電晶體230之電壓在-1.2 V與3 V之間擺動，保護二極體250A仍保持基板210被下拉至傳送電晶體230之一負電壓值。此外，保護二極體250A亦在CIS 10之製造期間(例如，在用於形成邏輯晶圓T2之TSV 300之蝕刻製程期間)保護CIS 10。類似於上文論述之保護二極體250，保護二極體250A可幫助釋放由於蝕刻或沉積製程(其等使用電漿)而累積之電漿電荷，且因而，CIS 10之組件不太可能在CIS 10之製造期間變得被損壞。
圖9係根據本揭露之又另一實施例之CIS 10之一圖解片段剖面側視圖。又，出於一致性及清楚原因，圖9之實施例中出現之類似組件係與在圖5至圖8之實施例中出現之組件相同地標記。
在圖9之實施例中，感測器晶圓T1仍透過接合介面140接合至邏輯晶圓T2，且邏輯晶圓T2仍透過接合介面150 (例如，透過HBL 160至190)接合至邏輯晶圓T3。如在圖5至圖8之實施例中之情況，光偵測像素及一或多個電晶體230可至少部分形成於基板200中，且其他電晶體240及245可分別至少部分形成於基板210中及基板220中。
然而，不同於圖5至圖8之實施例，圖9之實施例在感測器晶圓T1中實施保護二極體250。保護二極體250包含嵌入於基板200中之摻雜區260、嵌入於摻雜區260中之摻雜區270及嵌入於P型摻雜區270中之摻雜區280。如在圖5至圖6之實施例中之情況，摻雜區260及280係用N型摻雜物摻雜，且摻雜區270係用一P型摻雜物摻雜。摻雜區260及270分別透過互連結構310之通路及金屬線電連結至第一參考電壓(例如，2.8 V)及第二參考電壓(例如，-2 V)。摻雜區280透過互連結構310之通路及金屬線電連結至傳送電晶體230之閘極。又，此處亦可使用上文相關聯於圖5至圖6之實施例論述之其他電壓參考值。
類似於圖5至圖6之實施例之保護二極體250，此處保護二極體250與基板200及摻雜區260、摻雜區270及摻雜區260、以及摻雜區270及摻雜區280形成P/N接面。且類似於圖5至圖6之實施例之保護二極體250，此處保護二極體250之結構組態及電偏壓亦有助於保持P/N接面處於反向偏壓，而無關於傳送電晶體230之電壓擺動。換言之，保護二極體250有助於使基板210絕緣，使其不被傳送電晶體230下拉至一負電壓。此外，保護二極體250亦在CIS 10之製造期間(例如，在用於形成邏輯晶圓T1之TSV 300之蝕刻或沉積製程期間)保護CIS 10。類似於上文論述之圖5至圖6之保護二極體250，此處保護二極體250可幫助釋放由於蝕刻或沉積製程(其等使用電漿)而累積之電漿電荷，且因而，CIS 10之組件不太可能在CIS 10之製造期間變得被損壞。
圖10係根據本揭露之又另一實施例之CIS 10之一圖解片段剖面側視圖。又，出於一致性及清楚原因，圖10之實施例中出現之類似組件係與在圖5至圖9之實施例中出現之組件相同地標記。
在圖10之實施例中，感測器晶圓T1仍透過接合介面140接合至邏輯晶圓T2，且邏輯晶圓T2仍透過接合介面150 (例如，透過HBL 160至190)接合至邏輯晶圓T3。如在圖5至圖9之實施例中之情況，光偵測像素及一或多個電晶體230可至少部分形成於基板200中，且其他電晶體240及245可分別至少部分形成於基板210中及基板220中。
然而，不同於圖5至圖9之實施例，圖10之實施例在邏輯晶圓T3中實施保護二極體250。保護二極體250包含嵌入於基板220中之摻雜區260、嵌入於摻雜區260中之摻雜區270及嵌入於摻雜區270中之摻雜區280。如在圖5至圖6之實施例中之情況，摻雜區260及280係用N型摻雜物摻雜，且摻雜區270係用一P型摻雜物摻雜。摻雜區260及270分別透過邏輯晶圓T3之一互連件之通路及金屬線電連結至第一參考電壓(例如，2.8 V)及第二參考電壓(例如，-2 V)。摻雜區280透過互連結構310之通路及金屬線電連結至傳送電晶體230之閘極。又，此處亦可使用上文相關聯於圖5至圖6之實施例論述之其他電壓參考值。
類似於圖5至圖6之實施例之保護二極體250，此處保護二極體250與基板220及摻雜區260、摻雜區270及摻雜區260、以及摻雜區270及摻雜區280形成P/N接面。且類似於圖5至圖6之實施例之保護二極體250，此處保護二極體250之結構組態及電偏壓亦保持P/N接面處於反向偏壓，而無關於傳送電晶體230之電壓擺動。換言之，保護二極體250有助於使基板210絕緣，使其不被傳送電晶體230下拉至一負電壓。
圖11係繪示根據本揭露之實施例之製造一影像感測器裝置之一方法800的一流程圖。方法800包含將一感測器晶圓之一第一側接合至一第一邏輯晶圓之一第一側之一步驟810。該感測器晶圓含有經組態以偵測透過該感測器晶圓之與該第一側相對之一第二側進入該感測器晶圓之輻射之像素。第一邏輯晶圓含有經組態以操作像素之電路系統。感測器晶圓或第一邏輯晶圓含有一保護二極體。
方法800包含用以使第一邏輯晶圓自第一邏輯晶圓之與第一側相對之一第二側薄化之一步驟820。
方法800包含用以在第一邏輯晶圓中形成一貫穿基板通路(TSV)之一步驟830。保護二極體保護感測器晶圓或第一邏輯晶圓在TSV之形成期間免受損壞。
方法800包含用以將第一邏輯晶圓之第二側接合至一第二邏輯晶圓之一步驟840。
方法800包含用以使感測器晶圓自感測器晶圓之第二側薄化之一步驟850。
在一些實施例中，用以形成TSV之步驟830包含執行其中使用電漿之一或多個蝕刻或沉積製程。保護二極體保護感測器晶圓或第一邏輯晶圓免受電漿損壞。
在一些實施例中，在用以將感測器晶圓之第一側接合至第一邏輯晶圓之第一側之步驟810之前，至少部分藉由以下在感測器晶圓中或在第一邏輯晶圓中形成保護二極體：在感測器晶圓之一基板中或在第一邏輯晶圓之一基板中形成一第一摻雜區；在該第一摻雜區中形成一第二摻雜區，其中該第二摻雜區具有不同於第一摻雜區之一導電率類型；及在第二摻雜區中形成一第三摻雜區，其中該第三摻雜區具有與第一摻雜區相同之一導電率類型。
在一些實施例中，感測器晶圓含有一傳送閘。
應理解，方法800可包含在步驟810至850之前、期間或之後執行之進一步步驟。例如，方法800可包含將第一摻雜區加電偏壓為一第一參考電壓之一步驟，以及將第二摻雜區加電偏壓為不同於該第一參考電壓之一第二參考電壓之一步驟。第一參考電壓及第二參考電壓之一者係一正電壓，而第一參考電壓及第二參考電壓之另一者係一負電壓。作為另一實例，方法800可包含將第三摻雜區電連結至傳送閘之一步驟。作為又一實例，方法800可包含電操作影像感測器裝置之一步驟。保護二極體在影像感測器裝置之一電操作期間保護影像感測器裝置。可藉由對傳送閘施加介於-M伏特與N伏特之間的一電壓來操作影像感測器裝置。第二參考電壓係比-M伏特更負的一電壓。方法800之其他步驟可包含形成彩色濾波器及微透鏡之步驟。為簡潔起見，在本文中未詳細論述此等額外步驟。
圖12繪示根據本揭露之實施例之一積體電路製造系統900。製造系統900包含藉由一通信網路918連接之複數個實體902、904、906、908、910、912、914、916…、N。網路918可為一單個網路或可為各種不同網路(諸如內部網路及網際網路)，且可包含有線及無線通信通道兩者。
在一實施例中，實體902表示用於製造協作之一服務系統；實體904表示一使用者，諸如監測所關注產品之產品工程師；實體906表示一工程師，諸如控制製程及相關配方之一處理工程師，或監測或調諧處理工具之條件及設定之一設備工程師；實體908表示用於IC測試及量測之一計量工具；實體910表示一半導體處理工具，諸如用於執行微影製程以定義一SRAM裝置之閘極間隔件之一EUV工具；實體912表示與處理工具910相關聯之一虛擬計量模組；實體914表示與處理工具910及另外其他處理工具相關聯之一先進處理控制模組；且實體916表示與處理工具910相關聯之一取樣模組。
各實體可與其他實體互動且可對其他實體提供積體電路製造、處理控制及/或計算能力及/或接收來自其他實體之此等能力。各實體亦可包含用於執行計算及實行自動化之一或多個電腦系統。例如，實體914之先進處理控制模組可包含其中編碼有軟體指令之複數個電腦硬體。電腦硬體可包含硬碟機、快閃隨身碟、CD-ROM、RAM記憶體、顯示裝置(例如，監視器)、輸入/輸出裝置(例如，滑鼠及鍵盤)。軟體指令可以任何合適程式設計語言撰寫且可經設計以實行特定任務。
積體電路製造系統900實現實體當中之互動用於積體電路(IC)製造以及IC製造之先進處理控制之目的。在一實施例中，先進處理控制包含根據計量結果調整適用於相關晶圓之一個處理工具之處理條件、設定及/或配方。
在另一實施例中，根據基於製程品質及/或產品品質判定之一最佳取樣率自經處理晶圓之一子集量測計量結果。在又另一實施例中，根據基於製程品質及/或產品品質之各種特性判定之一最佳取樣場/點自經處理晶圓之子集之所選場及點量測計量結果。
由IC製造系統900提供之能力之一可實現在諸如設計、工程設計及處理、計量以及先進處理控制之領域中之協作及資訊存取。由IC製造系統900提供之另一能力可在設施之間(諸如在計量工具與處理工具之間)整合系統。此整合使設施能夠協調其等之活動。例如，整合計量工具與處理工具可使製造資訊能夠被更有效地併入至製造製程或APC模組中，且可使用整合於相關聯處理工具中之計量工具實現來自線上或現場量測之晶圓資料。
上文描述之先進微影製程、方法及材料可用於許多應用中，包含其中將電晶體實施為鰭式場效電晶體(FinFET)之應用。例如，可圖案化鰭片以在構件(上文揭露內容非常適於該等構件)之間產生一相對緊密間距。另外，用於形成FinFET之鰭片之間隔件(亦被稱為心軸)可根據上文揭露內容處理。亦應理解，亦可使用諸如環繞式閘極(GAA)裝置之多通道裝置來實施電晶體。在本揭露係指一鰭式結構或FinFET裝置之意義上，此等論述可同樣適用於GAA裝置。
本揭露可提供優於習知裝置之優點。然而，應理解，本文中並未論述所有優點，不同實施例可提供不同優點，且任何實施例皆不需要特定優點。一個優點係在CIS裝置之製造期間保護CIS裝置。如上文所論述，CIS裝置之製造可包含執行涉及電漿之使用之一或多個製程，例如，用於蝕刻一貫穿基板通路之一開口之蝕刻製程、用以填充經蝕刻開口之金屬沉積製程或灰化製程。來自此等製程之電漿在暴露於CIS裝置之各種組件(例如，金屬化構件)時，可損壞CIS裝置。藉由在一感測器晶圓中或在接合至該感測器晶圓之一邏輯晶圓中實施一保護二極體，可由該保護二極體釋放或以其他方式擴散電漿，從而減少電漿對CIS裝置造成任何損壞之可能性。此一優點係在執行電漿製程之前在適當晶圓上實施保護二極體之一固有結果。
另一優點係在CIS裝置之操作期間保護CIS裝置。如上文所論述，一些電路系統(諸如感測器晶圓之傳送電晶體)可在一負電壓與一正電壓之間擺動。當傳送電晶體擺動至一負電壓時，其亦能夠將邏輯晶圓之基板下拉至負電壓，此係非所要的，此係因為邏輯晶圓上之電路系統之預期操作假定基板處於電接地。此處，藉由將保護二極體之各種摻雜區電連接至傳送電晶體，及預定義電壓參考，將保護二極體之P/N接面保持於反向偏壓，此防止電流流動且因此降低邏輯晶圓之基板被下拉至傳送電晶體之任何負電壓之可能性。此一優點係保護二極體之獨特結構組態及應用於其之特定加偏壓方案之另一固有結果。其他優點可包含與現有製造製程之相容性以及實施之簡易性及低成本。
本揭露之一項態樣關於一種影像感測器裝置。該影像感測器裝置包含一第一基板，該第一基板包含複數個像素及至少一電晶體。該影像感測器裝置包含接合至該第一基板之一第二基板，該第二基板包含用於與該等像素互動之電路系統。該影像感測器裝置包含放置於該第一基板內或該第二基板內之一保護二極體。該保護二極體包含：一第一摻雜區、放置於該第一摻雜區內之一第二摻雜區，及放置於該第二摻雜區內之一第三摻雜區。該第一摻雜區及該第三摻雜區具有一相同導電率類型。該第二摻雜區具有不同於該第一摻雜區及該第三摻雜區之一導電率類型。該第三摻雜區電耦合至該第一基板之該電晶體。
本揭露之另一態樣關於一種影像感測器裝置。該影像感測器裝置包含一感測器基板，該感測器基板包含複數個像素及一傳送閘。該等像素經組態以偵測透過該感測器基板之一背側進入該感測器基板之輻射。該影像感測器裝置包含透過該感測器基板之一前側接合至該感測器基板之一第一非感測器基板，該第一非感測器基板包含經組態以操作該等像素之電路系統。該影像感測器裝置包含接合至該第一非感測器基板之一第二非感測器基板，使得該第一非感測器基板接合於該感測器基板與該第二非感測器基板之間，該第一非感測器基板包含經組態以操作該等像素之進一步電路系統。該影像感測器裝置包含實施於該感測器基板中，該第一非感測器基板中，或該第二非感測器基板中之一或多個保護二極體。該一或多個保護二極體之各者包含：一第一摻雜井、定位於該第一摻雜井內之一第二摻雜井，及定位於該第二摻雜井內之一第三摻雜井。該第二摻雜井具有不同於該第一摻雜井及該第三摻雜井之一導電率類型。該第一摻雜井電連結至一第一參考電壓。該第二摻雜井電連結至不同於該第一參考電壓之一第二參考電壓。該第三摻雜井電連結至該傳送閘。
本揭露之又另一態樣關於一種方法。將一感測器晶圓之一第一側接合至一第一邏輯晶圓之一第一側。該感測器晶圓含有經組態以偵測透過該感測器晶圓之與該第一側相對之一第二側進入該感測器晶圓之輻射之像素。該第一邏輯晶圓含有經組態以操作該等像素之電路系統。該感測器晶圓或該第一邏輯晶圓含有一保護二極體。使該第一邏輯晶圓自該第一邏輯晶圓之與該第一側相對之一第二側薄化。在該第一邏輯晶圓中形成一貫穿基板通路(TSV)。該保護二極體保護該感測器晶圓或該第一邏輯晶圓在該TSV之該形成期間免受損壞。將該第一邏輯晶圓之該第二側接合至一第二邏輯晶圓。使該感測器晶圓自該感測器晶圓之該第二側薄化。
前文概述若干項實施例之特徵，使得一般技術者可較佳理解本揭露之態樣。一般技術者應瞭解，其等可易於使用本揭露作為設計或修改用於實行本文中所介紹之實施例之相同目的及/或達成本文中所介紹之實施例之相同優點之其他製程及結構的一基礎。一般技術者亦應認識到，此等等效建構並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中做出各種改變、替代及變更。
10:互補式金屬氧化物半導體(CMOS)影像感測器(CIS) 20:背側/側 30:前側/側 40:側 50:薄化製程 60:側 70:側 80:側 90:接合製程 100:薄化製程 140:接合介面 150:接合介面 160:疏水接合層(HBL) 170:疏水接合層(HBL) 180:疏水接合層(HBL) 190:疏水接合層(HBL) 200:基板 210:基板 220:基板 225:像素 230:電晶體/傳送電晶體 240:電晶體 245:電晶體 250:保護二極體 250A:保護二極體 260:摻雜區/N型摻雜區 270:摻雜區/P型摻雜區 275:摻雜區 280:摻雜區 285:摻雜區 300:貫穿基板通路(TSV) 310:互連結構 320:互連結構 800:方法 810:步驟 820:步驟 830:步驟 840:步驟 850:步驟 900:積體電路製造系統/製造系統 902:實體 904:實體 906:實體 908:實體 910:實體/處理工具 912:實體 914:實體 916:實體 918:通信網路/網路 T1:感測器晶圓 T2:邏輯晶圓 T3:邏輯晶圓
當結合附圖閱讀時自以下詳細描述最佳理解本揭露。應強調，根據業界中之標準實踐，各種構件未按比例繪製且僅用於圖解說明目的。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1至圖4繪示根據本揭露之各項態樣之在對應於一製程流程之各個製造階段之一影像感測器裝置之一系列剖面側視圖。
圖5至圖10繪示根據本揭露之各項態樣之一影像感測器裝置之剖面側視圖。
圖11繪示一流程圖，其繪示根據本揭露之各項態樣之一方法。
圖12繪示根據本揭露之各項態樣之一積體電路製造系統之一方塊圖。
10:互補式金屬氧化物半導體(CMOS)影像感測器(CIS)
20:背側/側
30:前側/側
40:側
60:側
70:側
80:側
140:接合介面
150:接合介面
160:疏水接合層(HBL)
170:疏水接合層(HBL)
180:疏水接合層(HBL)
190:疏水接合層(HBL)
200:基板
210:基板
220:基板
225:像素
230:電晶體/傳送電晶體
240:電晶體
245:電晶體
250:保護二極體
260:摻雜區/N型摻雜區
270:摻雜區/P型摻雜區
280:摻雜區
300:貫穿基板通路(TSV)
310:互連結構
320:互連結構
T1:感測器晶圓
T2:邏輯晶圓
T3:邏輯晶圓

Claims (20)

  1. 一種影像感測器裝置，其包括： 一第一基板，其包含複數個像素及至少一電晶體； 一第二基板，其接合至該第一基板，該第二基板包含用於與該等像素互動之電路系統；及 一保護二極體，其放置於該第一基板內或該第二基板內，該保護二極體包含：一第一摻雜區、放置於該第一摻雜區內之一第二摻雜區，及放置於該第二摻雜區內之一第三摻雜區； 其中： 該第一摻雜區及該第三摻雜區具有一相同導電率類型； 該第二摻雜區具有不同於該第一摻雜區及該第三摻雜區之一導電率類型；且 該第三摻雜區電耦合至該第一基板之該電晶體。
  2. 如請求項1之影像感測器裝置，其中： 該第一摻雜區電耦合至一第一參考電壓；且 該第二摻雜區電耦合至不同於該第一參考電壓之一第二參考電壓。
  3. 如請求項2之影像感測器裝置，其中該第一參考電壓係一正電壓，且該第二參考電壓係一負電壓。
  4. 如請求項3之影像感測器裝置，其中： 當該影像感測器裝置在操作中時，與該電晶體相關聯之一電壓自-M伏特擺動至N伏特；且 該第二參考電壓之該負電壓係比-M伏特更負。
  5. 如請求項1之影像感測器裝置，其中：該電晶體包含一傳送閘。
  6. 如請求項1之影像感測器裝置，其中： 該保護二極體係在該第一基板內而非在該第二基板內實施；或 該保護二極體係在該第二基板內而非在該第一基板內實施。
  7. 如請求項1之影像感測器裝置，其中： 該保護二極體之一第一例項係在該第一基板內實施；且 該保護二極體之一第二例項係在該第二基板內實施。
  8. 如請求項1之影像感測器裝置，其中： 該第一基板包含一第一表面及與該第一表面相對之一第二表面； 該第一基板含有經組態以偵測自該第一表面進入該第一基板之光之複數個像素；且 該第二基板接合至該第一基板之該第二表面。
  9. 如請求項1之影像感測器裝置，其進一步包括接合至該第二基板或至該第一基板之一第三基板。
  10. 如請求項9之影像感測器裝置，其中： 該第一基板係一感測器晶圓之一部分； 該第二基板係一第一邏輯晶圓之一部分； 該第三基板係一第二邏輯晶圓之一部分； 該第一邏輯晶圓之一第一表面接合至該第二邏輯晶圓；且 該第一邏輯晶圓之一第二表面接合至該感測器晶圓。
  11. 如請求項9之影像感測器裝置，其中： 該第一基板係一第一感測器晶圓之一部分； 該第三基板係一第二感測器晶圓之一部分； 該第二基板係一邏輯晶圓之一部分；且 該第一感測器晶圓係透過該第二感測器晶圓接合至該邏輯晶圓。
  12. 一種影像感測器裝置，其包括： 一感測器基板，該感測器基板包含複數個像素及一傳送閘，其中該等像素經組態以偵測透過該感測器基板之一背側進入該感測器基板之輻射； 一第一非感測器基板，其透過該感測器基板之一前側接合至該感測器基板，該第一非感測器基板包含經組態以操作該等像素之電路系統； 一第二非感測器基板，其接合至該第一非感測器基板，使得該第一非感測器基板接合於該感測器基板與該第二非感測器基板之間，該第一非感測器基板包含經組態以操作該等像素之進一步電路系統； 一或多個保護二極體，其或其等實施於該感測器基板中，該第一非感測器基板中，或該第二非感測器基板中； 其中： 該一或多個保護二極體之各者包含：一第一摻雜井、定位於該第一摻雜井內之一第二摻雜井，及定位於該第二摻雜井內之一第三摻雜井； 該第二摻雜井具有不同於該第一摻雜井及該第三摻雜井之一導電率類型； 該第一摻雜井電連結至一第一參考電壓； 該第二摻雜井電連結至不同於該第一參考電壓之一第二參考電壓；且 該第三摻雜井電連結至該傳送閘。
  13. 如請求項12之影像感測器裝置，其中： 該第一參考電壓係一正電壓； 該第二參考電壓係一負電壓；且 在該影像感測器裝置之一操作期間，該傳送閘具有在-M伏特與N伏特之間的一範圍內之一電壓，其中-M伏特係不如該第二參考電壓那麼負之一電壓。
  14. 如請求項12之影像感測器裝置，其中該一或多個保護二極體至少包含嵌入於該感測器基板中之一第一保護二極體及嵌入於該第一非感測器基板中之一第二保護二極體。
  15. 一種製造一影像感測器裝置之方法，其包括： 將一感測器晶圓之一第一側接合至一第一邏輯晶圓之一第一側，其中該感測器晶圓含有經組態以偵測透過該感測器晶圓之與該第一側相對之一第二側進入該感測器晶圓之輻射之像素，其中該第一邏輯晶圓含有經組態以操作該等像素之電路系統，且其中該感測器晶圓或該第一邏輯晶圓含有一保護二極體； 使該第一邏輯晶圓自該第一邏輯晶圓之與該第一側相對之一第二側薄化； 在該第一邏輯晶圓中形成一貫穿基板通路(TSV)，其中該保護二極體保護該感測器晶圓或該第一邏輯晶圓在該TSV之該形成期間免受損壞； 將該第一邏輯晶圓之該第二側接合至一第二邏輯晶圓；及 使該感測器晶圓自該感測器晶圓之該第二側薄化。
  16. 如請求項15之方法，其中： 該形成該TSV包含執行其中使用電漿之一或多個蝕刻或沉積製程；且 該保護二極體保護該感測器晶圓或該第一邏輯晶圓免受該電漿損壞。
  17. 如請求項15之方法，其進一步包括，在該將該感測器晶圓之該第一側接合至該第一邏輯晶圓之該第一側之前，至少部分藉由以下在該感測器晶圓中或在該第一邏輯晶圓中形成該保護二極體： 在該感測器晶圓之一基板中或在該第一邏輯晶圓之一基板中形成一第一摻雜區； 在該第一摻雜區中形成一第二摻雜區，其中該第二摻雜區具有不同於該第一摻雜區之一導電率類型；及 在該第二摻雜區中形成一第三摻雜區，其中該第三摻雜區具有與該第一摻雜區相同之一導電率類型。
  18. 如請求項17之方法，其中該感測器晶圓含有一傳送閘，且其中該方法進一步包括： 將該第一摻雜區加電偏壓為一第一參考電壓； 將該第二摻雜區加電偏壓為不同於該第一參考電壓之一第二參考電壓，其中該第一參考電壓及該第二參考電壓之一者係一正電壓，而該第一參考電壓及該第二參考電壓之另一者係一負電壓；及 將該第三摻雜區電連結至該傳送閘。
  19. 如請求項18之方法，其進一步包括電操作該影像感測器裝置，其中該保護二極體在該影像感測器裝置之一電操作期間保護該影像感測器裝置。
  20. 如請求項19之方法，其中： 該電操作該影像感測器裝置包含對該傳送閘施加介於-M伏特與N伏特之間的一電壓；且 該第二參考電壓係比-M伏特更負的一電壓。
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