KR20230137803A - 적층형 이미지 센서 디바이스를 위한 새로운 보호 다이오드 구조물 - Google Patents

적층형 이미지 센서 디바이스를 위한 새로운 보호 다이오드 구조물 Download PDF

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KR20230137803A
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민-펭 카오
즈-수안 수
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

센서 웨이퍼의 제1 측부는 제1 논리 웨이퍼의 제1 측부에 본딩된다. 센서 웨이퍼는 센서 웨이퍼의 제1 측부 반대편의 제2 측부를 통해 센서 웨이퍼에 진입하는 방사선을 검출하도록 구성된 픽셀을 포함한다. 제1 논리 웨이퍼는 픽셀을 동작시키도록 구성된 회로부를 포함한다. 센서 웨이퍼 또는 첫 번째 논리 웨이퍼는 보호 다이오드를 포함한다. 제1 논리 웨이퍼는 제1 논리 웨이퍼의 제1 측부 반대편의 제2 측부로부터 박화된다. 제1 논리 웨이퍼에는 기판 관통 비아(through-substrate-via; TSV)가 형성된다. 보호 다이오드는 TSV를 형성하는 동안 센서 웨이퍼 또는 제1 논리 웨이퍼를 손상되는 것으로부터 보호한다. 제1 논리 웨이퍼의 제2 측부는 제2 논리 웨이퍼에 본딩된다. 센서 웨이퍼는 센서 웨이퍼의 제2 측부로부터 박화된다.

Description

적층형 이미지 센서 디바이스를 위한 새로운 보호 다이오드 구조물{NOVEL PROTECTION DIODE STRUCTURE FOR STACKED IMAGE SENSOR DEVICES}
우선권 데이터
본 출원은 2022년 3월 22일에 출원되고 발명의 명칭이 "적층형 CIS 성능 향상을 위한 새로운 구조물(Novel Structure For Stacked CIS Performance Improvement)"이며 그 개시가 본 명세서에 참조에 의해 전체가 통합되는, 미국 특허 가출원 제63/322,519호의 미국 실용출원이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 생산했고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하구조(geometry) 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다.
반도체 디바이스는 크기는 줄어들지만 정교해짐에 따라 매우 다양한 응용에 배포될 수 있다. 이러한 응용은 예를 들어, 광과 같은 방사선을 감지하는 데 사용되는 반도체 이미지 센서를 포함할 수 있다. 예를 들어, 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 이미지 센서(CMOS image sensor; CIS) 및 전하 결합 디바이스(charge-coupled device; CCD) 센서는 예를 들어, 디지털 스틸 카메라, 휴대폰, 의료 디바이스, 자동차 센서 등과 같은 다양한 응용에서 널리 사용된다. 이러한 디바이스는 기판을 향해 투사된 방사선을 흡수하고 감지된 방사선을 전기 신호로 변환할 수 있는 포토다이오드 및 트랜지스터를 포함하는, 기판에 위치한 픽셀 어레이를 활용한다.
그러나, 기존의 이미지 센서 디바이스 제조 프로세스는 디바이스를 주변 플라즈마에 노출시킬 수 있으며, 이는 이미지 센서 디바이스의 소자를 손상시킬 수 있다. 또한, 기존의 이미지 센서 디바이스는 실제 동작 시 손상될 수 있다. 이러한 유형의 손상으로부터 이미지 센서 디바이스를 보호하는 기존의 방법은 완전히 만족스럽지는 못했다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해된다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 4는 본 개시의 다양한 양상에 따른 프로세스 흐름에 대응하는 제조의 다양한 단계에서 이미지 센서 디바이스의 일련의 측단면도를 도시한다.
도 5 내지 도 10은 본 개시의 다양한 양상에 따른 이미지 센서 디바이스의 측단면도를 도시한다.
도 11은 본 개시의 다양한 양상에 따른 방법을 도시하는 흐름도를 도시한다.
도 12는 본 개시의 다양한 양상에 따른 집적 회로 제조 시스템의 블록도를 도시한다.
하기의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다. 더욱이, 이하에서 설명하는 본 개시에서 또 다른 피처 상의 피처, 또 다른 피처에 접속된 피처, 및/또는 또 다른 피처에 결합된 피처의 형성은, 피처들이 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 피처들이 직접 접촉되지 않도록 추가적 피처가 피처들 사이에 개재되어 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하부", "상부", "수평", "수직", "위", "상", "아래", "하", "위로", "아래로", "상단", "하단" 등뿐만 아니라 그 파생어(예컨대, "수평으로", "하향으로", "상향으로" 등)는 또 다른 피처에 대한 하나의 피처의 관계에 있어서 본 개시의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 설명된 숫자의 +/- 10% 이내 또는 당업자에 의해 이해되는 다른 값과 같이 설명된 숫자를 포함한 합리적인 범위 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함할 수 있다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 이미지 센서 디바이스에 관한 것이다. 예를 들어, 본 개시는 적층형 CMOS 이미지 센서(CIS)의 제조 및 동작 동안 이 센서를 보호하기 위한 방법 및 디바이스를 도입하고, 이는 차례로 CIS의 수율 및/또는 성능을 향상시킨다. 보다 상세하게는, CIS(10)의 실시예는 3-웨이퍼 적층 구조물 구현을 활용한다. CIS(10)의 단순화된 제조 프로세스 흐름은 다양한 제조 단계에서 CIS(10)의 측단면도인 도 1 내지 도 4를 참조하여 예시된다. 단면도는 수평 X-방향(또는 X-축) 및 수직 Y-방향(또는 Y-축)에 의해 정의된 평면을 따라 취해진다.
이제 도 1을 참조하면, CIS(10)는 센서 웨이퍼(T1)를 포함한다. 센서 웨이퍼(T1)는 기판, 예를 들어, P형 도펀트 또는 N형 도펀트로 도핑된 실리콘 기판이다. P형 도펀트는 붕소일 수 있고, N형 도펀트는 인 또는 비소일 수 있다. 센서 웨이퍼(T1)의 기판은 또한 예를 들어, 게르마늄과 같은 다른 원소 반도체를 포함할 수 있고 그리고/또는 선택적으로 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 센서 웨이퍼(T1)의 기판은 에피택셜층(epi-층)을 포함할 수 있고, 성능 향상을 위해 변형될(strained) 수 있으며, 실리콘-온-절연체(silicon-on-insulator; SOI) 구조물을 포함할 수 있다.
센서 웨이퍼(T1)의 기판은 복수의 방사선 감지 소자 또는 감광 소자(단순화를 위해 도 1 내지 도 4에 구체적으로 도시되지 않음)를 포함한다. 방사선 감지 소자는 센서 웨이퍼(T1)를 향해 투사되고 센서 웨이퍼(T1)의 후면(20)을 통해 센서 웨이퍼(T1)에 진입하는 방사선 파동(예컨대, 광)을 감지 또는 검출하도록 동작 가능한 픽셀의 부분이다. 일부 실시예에서, 방사선 감지 소자는 포토다이오드를 포함한다. 다른 실시예에서, 방사선 감지 소자는 고정된 포토다이오드(pinned photodiode; PPD), 포토게이트, 또는 다른 적절한 감광성 소자를 포함할 수 있다. 포토다이오드 또는 다른 유형의 방사선 감지 소자는 센서 웨이퍼(T1)의 기판 상에 복수의 이온 주입 프로세스를 수행함으로써 형성될 수 있다. 예를 들어, N+ 주입, 어레이-N-웰 주입, 딥-어레이-N-웰 주입이 수행될 수 있다. 이온 주입 프로세스는 다수의 주입 단계를 포함할 수 있고 상이한 유형의 도펀트, 주입 주입량 및 주입 에너지를 사용할 수 있다. 이온 주입 프로세스는 또한 상이한 패턴 및 개구 크기를 가진 상이한 마스크를 사용할 수 있다. 일부 실시예에서, 방사선 감지 소자는 또한 센서 웨이퍼(T1)의 기판과는 반대 유형의 전도성을 갖는 도핑된 웰에 형성될 수 있다.
방사선 감지 소자는 격리 구조물, 예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 또는 깊은 트렌치 격리(deep trench isolation; DTI) 구조물에 의해 물리적 및 전기적으로 분리된다. STI 구조물 또는 DTI 구조물은 기판의 개구(또는 트렌치)를 에칭한 후 적절한 물질로 개구를 채우는 것에 의해 형성된다. 격리 구조물은 인접한 방사선 감지 소자 간의 누화를 방지하거나 실질적으로 감소시키는 역할을 한다. 누화는 전기적이거나 광학적이거나 둘 다일 수 있다. 누화를 감소시키지 않고 그대로 두면 CIS(10)의 성능이 저하될 수 있다.
센서 웨이퍼(T1)는 또한 예를 들어, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 전송 트랜지스터, 또는 다른 적절한 디바이스와 같은 다른 유형의 마이크로전자 컴포넌트를 포함할 수 있다. 도 1 내지 도 10을 참조하여 아래에서 더 상세히 논의되는 바와 같이, 이들 마이크로전자 컴포넌트 중 일부는 예를 들어, 보호 다이오드와 같은 보호 디바이스에 전기적으로 결합될 수 있다. 예를 들어, 센서 웨이퍼(T1)의 전송 게이트는 보호 다이오드에 전기적으로 결합될 수 있으며, 이에 대한 세부 사항은 아래에서 논의될 것이다.
여전히 도 1을 참조하면, 센서 웨이퍼(T1)는 논리 웨이퍼(T2)에 본딩된다. 구체적으로, 센서 웨이퍼(T1)의 전면(front side)(30)(후면(20)의 반대편임)은 논리 웨이퍼(T2)의 측부(40)에 본딩된다. 논리 웨이퍼(T2)는 센서 웨이퍼(T1)와는 다른 마이크로전자 컴포넌트를 포함한다. 예를 들어, 논리 웨이퍼(T2)는 예를 들어, 포토다이오드와 같은 방사선 감지 소자를 포함하지 않는다. 대신, 논리 웨이퍼(T2)는 센서 웨이퍼(T1)의 픽셀을 동작시키도록 구성된 전기 회로부를 포함할 수 있다. 예를 들어, 논리 웨이퍼(T2)는 디코더, 레지스터, 멀티플렉서/디멀티플렉서, 증폭기, 판독 트랜지스터, 기준 픽셀, 주문형 집적 회로(application specific integrated circuit; ASIC) 등을 포함할 수 있다. 이러한 유형의 회로부는 논리 웨이퍼(T2)의 활성 측부라고 지칭될 수 있는 측부(40)에 또는 그 근처에 위치한다.
센서 웨이퍼(T1) 및 논리 웨이퍼(T2)는 각각 인터커넥트 구조물을 포함한다. 인터커넥트 구조물은 CIS(10)의 다양한 도핑된 피처, 회로부, 및 입력/출력 사이에 상호접속(예컨대, 금속 배선)을 제공하는 복수의 패터닝된 유전체층 및 전도성층을 포함한다. 일부 실시예에서, 인터커넥트 구조물은, 층간 유전체(interlayer dielectric; ILD)가 MLI 구조물의 접촉부, 비아 및 금속 라인을 분리하고 격리하도록 하는 구성으로 형성된 복수의 금속층(예컨대, 금속-0, 금속-1, 금속-2 등)을 포함하는 다층 인터커넥트(multilayer interconnect; MLI) 구조물일 수 있다. 일례에서, MLI 구조물은 알루미늄 인터커넥트라고 하는, 예를 들어, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 알루미늄 인터커넥트는 물리적 증기 퇴적(physical vapor deposition; PVD), 화학적 증기 퇴적(chemical vapor deposition; CVD), 또는 이들의 조합을 포함하는 프로세스에 의해 형성될 수 있다. 알루미늄 인터커넥트를 형성하기 위한 다른 제조 기술은 수직 접속(비아 및 접촉부) 및 수평 접속(전도성 라인)을 위한 전도성 물질을 패터닝하기 위한 포토리소그래피 처리 및 에칭을 포함할 수 있다. 대안적으로, 구리 다층 인터커넥트가 금속 패턴을 형성하기 위해 사용될 수 있다. 구리 인터커넥트 구조물은 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 구리 인터커넥트는 CVD, 스퍼터링, 도금, 또는 다른 적절한 프로세스를 포함하는 기술에 의해 형성될 수 있다. 예를 들어, 코발트, 텅스텐, 또는 루테늄과 같은 다른 전도성 물질이 또한 MLI 구조물의 다양한 컴포넌트를 형성하기 위해 사용될 수 있음이 이해된다.
도 1에 도시된 실시예에서, 센서 웨이퍼(T1)의 인터커넥트 구조물은 센서 웨이퍼(T1)의 전면(30)에 위치하고, 논리 웨이퍼(T2)의 인터커넥트 구조물은 논리 웨이퍼(T2)의 측부(40)에 위치한다. 이와 같이, 센서 웨이퍼(T1)의 인터커넥트 구조물은 논리 웨이퍼(T2)의 인터커넥트 구조물에 본딩된다. 일부 실시예에서, 센서 웨이퍼(T1)는 후면(30)에 소수성 본딩 층(hydrophobic bonding layer; HBL)을 포함하고, 논리 웨이퍼(T2)는 측부(40)에 HBL을 포함하며, 센서 웨이퍼(T1)와 논리 웨이퍼(T2)의 본딩은 적어도 부분적으로는 각각의 HBL을 통해 이루어진다.
이제 도 2를 참조하면, 논리 웨이퍼(T2)의 측부(40) 반대편의 측부(60)로부터 논리 웨이퍼(T2)에 대해 박화 프로세스(50)가 수행된다. 측부(60)는 또한 논리 웨이퍼(T2)의 후면이라고 지칭될 수 있는 반면, 측부(40)는 또한 논리 웨이퍼(T2)의 전면이라고 지칭될 수 있다. 일부 실시예에서, 박화 프로세스는 기계적 연삭 프로세스 및/또는 화학적 박화 프로세스를 포함할 수 있다. 예를 들어, 기계적 연삭 프로세스 동안 상당한 양의 물질이 먼저 논리 웨이퍼(T2)의 측부(60)로부터 제거될 수 있다. 이후, 화학적 박화 프로세스는 논리 웨이퍼(T2)에 에칭 화학 물질을 도포하여 논리 웨이퍼(T2)를 더욱 박화할 수 있다. 일부 실시예에서, 박화 프로세스(50)는 논리 웨이퍼(T2)를 약 700 마이크론 내지 약 800 마이크론 사이의 초기 두께에서 약 2 마이크론 내지 약 3 마이크론 사이의 두께로 감소시킬 수 있다.
박화 프로세스(50)가 수행된 후, 기판 관통 비아(TSV, 실리콘 관통 비아라고도 함)가 논리 웨이퍼(T2)에 형성된다. 이러한 TSV의 형성은 플라즈마를 사용할 수 있는 하나 이상의 에칭 프로세스, 퇴적 프로세스, 또는 애싱 프로세스를 포함한다. 플라즈마로부터의 전하는 바람직하지 않을, 논리 웨이퍼(T2) 상의 금속화 피처(예컨대, 금속 라인 또는 비아/접촉부)에 의도하지 않은 손상을 일으킬 수 있다. 이 문제를 완화하기 위해, 본 개시는 논리 웨이퍼(T2) 및/또는 센서 웨이퍼(T1)에 하나 이상의 보호 다이오드를 구현한다. 아래에서 더 자세히 논의되는 바와 같이, 보호 다이오드는, 본 개시에 의해 제공되는 이점 중 하나인, TSV를 형성하는 데 사용되는 에칭 프로세스 또는 금속 퇴적 프로세스와 연관된 플라즈마 전하를 방출하거나 그렇지 않으면 소산하는 것을 돕는 다수의 도핑된 영역을 포함한다. 또한, 박화 프로세스(50)가 수행된 후에 논리 웨이퍼(T2)의 측부(60)에 HBL이 형성될 수 있음을 이해해야 한다. 단순함을 위해, HBL, TSV 및 보호 다이오드는 도 2에 구체적으로 설명되지 않았지만 예를 들어, 도 5 내지 6과 같은 이후 도면들에서 더 자세히 설명 및 논의된다.
이제 도 3을 참조하면, 또 다른 논리 웨이퍼(T3)가 제공된다. 논리 웨이퍼(2)와 유사하게, 논리 웨이퍼(T3)는 센서 웨이퍼(T1)와는 다른 마이크로전자 컴포넌트를 포함할 수 있다. 예를 들어, 논리 웨이퍼(T3)는 센서(T1)의 방사선 감지 소자를 포함하지 않고 대신 센서 웨이퍼(T1)의 방사선 감지 소자를 동작하거나 그렇지 않으면 전기적으로 이와 상호작용하기 위한 회로부를 포함한다. 논리 웨이퍼(T3)의 회로부는 대부분 논리 웨이퍼(T3)의 활성 측부라고 지칭될 수 있는 논리 웨이퍼(T3)의 측부(70)에 또는 그 근처에 형성될 수 있다. 논리 웨이퍼(T3)는 또한 측부(70) 반대편의 측부(80)를 갖는다.
여전히 도 3을 참조하면, 논리 웨이퍼(T3)의 측부(70)를 논리 웨이퍼(T2)의 측부(60)에 본딩하기 위해 본딩 프로세스(90)가 CIS(10)에 대해 수행된다. 일부 실시예에서, HBL은 측부(60)에서 논리 웨이퍼(T2) 상에 형성되고, HBL은 측부(70)에서 논리 웨이퍼(T3) 상에 형성된다. 본딩은 이들 각각의 HBL을 함께 본딩함으로써 적어도 부분적으로 수행될 수 있다.
이제 도 4를 참조하면, 센서 웨이퍼(T1)의 두께를 감소시키기 위해 박화 프로세스(100)가 CIS(10)에 대해 수행된다. 다시, 박화 프로세스는 기계적 연삭 프로세스 및/또는 화학적 박화 프로세스를 포함할 수 있다. 예를 들어, 기계적 연삭 프로세스 동안 상당한 양의 물질이 먼저 센서 웨이퍼(T1)의 측부(20)로부터 제거될 수 있다. 이후, 화학적 박화 프로세스는 센서 웨이퍼(T1)에 에칭 화학 물질을 도포하여 센서 웨이퍼(T1)를 더욱 박화할 수 있다. 박화 프로세스(100)가 수행된 후, 센서 소자를 위한 센서 웨이퍼(T1)의 측부(20) 상에 개구가 형성될 수 있다. 이 개구는 CIS(10)의 프로빙 및/또는 테스트에 사용되는 칩 패드용일 수 있다.
도 5 내지 6은 본 개시의 일 실시예에 따른 CIS(10)의 개략적인 부분 측단면도이다. 보다 상세하게는, 도 5는 함께 본딩되는 3개의 웨이퍼들, 즉, 센서 웨이퍼(T1), 논리 웨이퍼(T2) 및 논리 웨이퍼(T3)의 적층형 구조물로서 CIS(10)의 상세를 도시하고, 도 6은 CIS(10)의 일부의 확대도를 도시한다. 다시 말해서, 도 5 내지 6의 CIS(10)는 이미 도 1 내지 4와 관련하여 위에서 논의된 제조 단계를 거쳤다. 일관성과 명확성을 위해 도 1 내지 6에 나타나는 유사한 컴포넌트들에는 동일한 레이블이 지정된다.
도 5 내지 도 6을 참조하면, 센서 웨이퍼(T1)는 본딩 인터페이스(140)를 통해 논리 웨이퍼(T2)에 본딩되고, 논리 웨이퍼(T2)는 본딩 인터페이스(150)를 통해 논리 웨이퍼(T3)에 본딩된다. 예를 들어, 센서 웨이퍼(T1)는 측부(30)에 형성된 하나 이상의 HBL(160)을 포함하고, 논리 웨이퍼(T2)는 측부(40)에 형성된 하나 이상의 HBL(170) 및 측부(60)에 형성된 하나 이상의 HBL(180)을 포함하며, 논리 웨이퍼(T3)는 측부(70)에 형성된 하나 이상의 HBL(190)을 포함한다. 센서 웨이퍼(T1)의 하나 이상의 HBL(160)은 논리 웨이퍼(T2)의 하나 이상의 HBL(170)과 본딩되고, 논리 웨이퍼(T2)의 하나 이상의 HBL(180)은 논리 웨이퍼(T3)의 하나 이상의 HBL(190)과 본딩된다.
센서 웨이퍼(T1)는 기판(200)을 포함하고, 논리 웨이퍼(T2)는 기판(210)을 포함하며, 논리 웨이퍼(T3)는 기판(220)을 포함한다. 위에서 논의된 바와 같이, 기판(200-220)은 각각 반도체 기판, 예를 들어, P형 도펀트 또는 N형 도펀트로 도핑된 실리콘 기판을 포함한다. 또한, 기판(200, 210, 또는 220)은 각각 에피택셜층(epi layer)을 포함하거나, 성능 향상을 위해 변형될 수 있다.
전기 회로부 또는 다른 마이크로전자 컴포넌트가 기판(200-220)에 형성될 수 있다. 예를 들어, 포토다이오드와 같은 감광 소자는 기판(200)에서 픽셀(225)의 일부로서 형성될 수 있다. 포토다이오드는 측부(20)로부터 기판(200)으로 진입하는 광 또는 방사파를 감지 또는 검출하도록 구성될 수 있다. (포토다이오드를 포함하는) 픽셀(225)은 집합적으로 픽셀 그리드 어레이를 형성할 수 있다. 컬러 필터 및 마이크로 렌즈는 (예컨대, 다양한 색상에 대응하는) 원하지 않는 파장의 광을 필터링하고 원하는 색상의 광을 집속시키는 것을 돕기 위해 픽셀 각각 위에 형성될 수 있다. 이와 관련하여, 컬러 필터는 예를 들어, 적색, 녹색 및 청색을 포함하는 기본 색상 또는 청록색, 노란색 및 자홍색을 포함하는 보색과 같이 서로 다른 색상에 해당할 수 있는 서로 다른 파장을 갖는 방사선의 필터링을 지원할 수 있다. 컬러 필터는 또한 원하는 입사광 방사선이 그 위로 그리고 그것을 통해 지향되도록 위치될 수 있다. 예를 들어, 컬러 필터는, 적색 광만이 포토다이오드 또는 또 다른 적절한 방사선 감지 소자에 도달하도록 입사 방사선을 필터링할 수 있다. 컬러 필터는 특정 파장 대역의 필터링을 달성하기 위해 염료 기반(또는 안료 기반) 중합체 또는 수지를 포함할 수 있다.
컬러 필터가 형성된 후, 컬러 필터 위에 마이크로 렌즈가 형성된다. 마이크로 렌즈는 광다이오드 또는 다른 적절한 방사선 감지 소자를 향해 방사선을 지향시키는 데 도움이 된다. 마이크로 렌즈는 마이크로 렌즈에 사용되는 물질의 굴절률 및 기판(200) 표면으로부터의 거리에 따라 다양한 배열로 배치되고 다양한 형상을 가질 수 있다. 일 실시예에서, 마이크로 렌즈는 각각 유기 물질, 예를 들어, 포토레지스트 물질, 또는 중합체 물질을 포함한다. 마이크로 렌즈는 하나 이상의 포토리소그래피 프로세스에 의해 형성된다.
픽셀에 추가하여, 트랜지스터(230)는 기판(200)에 적어도 부분적으로 형성될 수 있고, 트랜지스터(240)는 기판(210)에 적어도 부분적으로 형성될 수 있으며, 트랜지스터(245)는 기판(220)에 적어도 부분적으로 형성될 수 있다. 일부 실시예에서, 트랜지스터(230)는 전송 트랜지스터를 포함할 수 있다. 각각의 전송 트랜지스터(230)는 감광 소자(예컨대, 포토다이오드, 단순함을 위해 도 5 내지 도 6에 도시되지 않음)와 플로팅 확산 영역 사이에 형성된 전송 게이트를 갖는다. 전송 게이트는 감광 소자로부터 플로팅 확산 영역으로 축적된 전하를 전달하는 데 사용될 수 있다. 일부 실시예에서, 트랜지스터(230)는 또한 픽셀(225)의 일부로서 고려될 수 있다.
한편, 트랜지스터(240-245)는 센서 웨이퍼(T1)의 픽셀을 동작시키도록 구성된 전기 회로부의 일부일 수 있다. 예를 들어, 트랜지스터(240-245)는 디코더, 레지스터, 멀티플렉서/디멀티플렉서, 증폭기, 판독 트랜지스터, 기준 픽셀, 주문형 집적 회로(application specific integrated circuit; ASIC) 등의 일부일 수 있다. 트랜지스터(240-245)는 전송 트랜지스터(230)뿐만 아니라 픽셀(225)의 회로부를 제어하거나 그렇지 않으면 이 회로부와 상호작용할 수 있다.
본 개시의 다양한 양상에 따르면, 보호 다이오드(250)는 또한 CIS(10)에 구현된다. 도 5 내지 도 6에 도시된 실시예에서, 보호 다이오드(250)는 논리 웨이퍼(T2)에 구현되지만, 다른 실시예에서 보호 다이오드(250)(또는 그것의 다른 인스턴스)는 센서 웨이퍼(T1) 또는 논리 웨이퍼(T3)에 구현될 수 있다는 것이 이해된다. 보호 다이오드(250)는 복수의 상이하게 도핑된 영역을 포함한다. 예를 들어, 도 6을 참조하여 상세히 도시된 바와 같이, 보호 다이오드(250)는 기판(210) 내에 배치되는 도핑된 영역(260), 도핑된 영역(260) 내에 배치되는 도핑된 영역(270), 및 도핑된 영역(270) 내에 배치되는 도핑된 영역(280)을 포함한다. 도핑된 영역(260 및 280)은 동일한 유형의 전도성을 가질 수 있는 반면에, 도핑된 영역(270)은 도핑된 영역(260 및 280)과는 상이한 유형의 전도성을 가진다. 예를 들어, 기판(210)이 P형 기판인 경우, 도핑된 영역(260 및 280)은 N형 도핑된 영역이며, 도핑된 영역(270)은 P형 도핑된 영역일 수 있다.
일부 실시예에서, 도핑된 영역(260)은 경도핑된 N형 물질을 포함하는 딥(deep) N-웰(본 개시에서 DNW로서 레이블링됨)과, 딥 N-웰보다 더 큰 도펀트 농도 수준을 갖는 N형 물질을 포함하는 N-웰(본 개시에서 NW로서 레이블링됨)과, 딥 N-웰 및 N-웰 둘 다보다 훨씬 더 큰 도펀트 농도 수준을 갖는 중도핑된 N형 영역(본 개시에서 N+로서 레이블링됨)을 포함한다. 중도핑된 N형 영역은 딥 N-웰보다 얕은, N-웰보다 도핑된 영역(260) 내에서 더 얕다(예컨대, 더 작은 깊이를 가짐). 이와 같이, 도핑된 영역(260) 내의 N형 도펀트 농도 수준은 이 영역 내에서 깊이가 얕아질수록 증가할 수 있다.
일부 실시예에서, 도핑된 영역(270)은 도핑된 P형 물질을 포함하는 P-웰(본 개시에서 PW로서 레이블링됨), 및 P-웰보다 더 많이 도핑된, 중도핑된 P형 물질을 포함하는 중도핑된 P형 영역(본 개시에서 P+로서 레이블링됨)을 포함한다. 중도핑된 P형 영역은 P-웰보다, 도핑된 영역(270) 내에서 더 얕다(예컨대, 더 작은 깊이를 가짐). 이와 같이, 도핑된 영역(270) 내의 P형 도펀트 농도 수준도 이 영역 내에서 깊이가 얕아질수록 증가할 수 있다.
일부 실시예에서, 도핑된 영역(280)은 중도핑된 N형 영역(본 개시에서 다시 N+로 레이블링)을 포함한다. 도핑된 영역(280), 도핑된 영역(270)의 중도핑된 P형 영역(즉, P+), 및 도핑된 영역(260)의 중도핑된 N형 영역(즉, N+)의 도펀트 농도 수준은 서로 동등할 수 있다. 예를 들어, 이러한 도펀트 농도 수준은 약 1010/cm2와 약 1016/cm2 사이의 범위 내에 있을 수 있다. 한편, 도핑된 영역(270)의 P-웰과 도핑된 영역(260)의 N-웰의 도펀트 농도 수준은 약 1010/cm2와 약 1016/cm2 사이의 범위 내일 수 있고, 도핑된 영역(260)의 딥 N-웰의 도펀트 농도 수준은 약 1010/cm2와 약 1013/cm2 사이의 범위 내일 수 있다. 이러한 범위는 무작위로 선택되는 것이 아니라 도핑된 영역(260-280)이 플라즈마 손상으로부터 CIS를 보호하고 CIS(10)의 마이크로전자 컴포넌트에 대한 손상을 방지하기 위해 적절한 전기 바이어스를 유지하는 데 도움이 되도록 구체적으로 구성된다.
예를 들어, 도 2를 참조하여 위에서 논의된 바와 같이, CIS(10)의 형성은 논리 웨이퍼(T2)에 TSV(300)(본 개시에서 BTSV로서 레이블링됨)를 형성하는 것을 포함한다. TSV(300) 각각은 Z 방향으로 논리 웨이퍼(T2)의 기판(210)을 관통해 수직으로 연장된다. 이러한 TSV(300)를 형성하기 위해, 기판(210)의 개구를 에칭하기 위해 하나 이상의 에칭 프로세스가 수행될 수 있고, 이어서 전도성 물질(예컨대, 구리, 알루미늄, 텅스텐, 코발트, 루테늄, 또는 이들의 조합)로 이러한 개구를 채우기 위해 금속 퇴적 프로세스가 수행된다. 하나 이상의 에칭 또는 금속 퇴적 프로세스는 플라즈마의 인가를 포함할 수 있다. 불행히도 주변 플라즈마와 관련된 전하는 CIS(10)의 다양한 마이크로 전자 컴포넌트에 부정적인 영향을 미칠 수 있다. 예를 들어, 센서 웨이퍼(T1)는 기판(200) 위에 형성된 인터커넥트 구조물(310)을 포함할 수 있고, 논리 웨이퍼(T2)는 기판(210) 위에 형성되고 (예컨대, HBL(160 및 170)을 통해) 인터커넥트 구조물(310)에 본딩되는 인터커넥트 구조물(320)을 포함할 수 있다. 인터커넥트 구조물(310 및 320) 각각은 전도성 비아 또는 접촉부에 의해 전기적으로 상호접속된 금속 라인을 포함하는 다수의 금속층을 포함할 수 있다. 인터커넥트 구조물(310 및 320)의 이러한 금속화 피처는 TSV(300) 형성의 일부로서 수행되는 에칭 프로세스 또는 퇴적 프로세스에 의해 생성된 플라즈마 전하에 의해 야기되는 손상에 취약할 수 있다. 약화되지 않은 상태로 두면(left unabated) 손상된 금속화 피처가 성능을 저하시키고 그리고/또는 CIS(10)의 수율을 낮출 수 있다.
위에서 논의된 문제를 극복하기 위해, 본 개시는 보호 다이오드(250)를 사용하여 플라즈마 전하를 방출하거나 그렇지 않으면 확산시킨다. 예를 들어, 보호 다이오드(250)의 도핑된 영역(260, 270, 및 280)은 각각의 비아 및 금속 라인을 통해 인터커넥트 구조물(320)에(그리고 연장되어 인터커넥트 구조물(310)에) 각각 전기적으로 결합된다. 도핑된 영역(260, 270, 및/또는 280)은 그렇지 않으면 인터커넥트 구조물(320 및 310)의 금속화 피처(예컨대, 금속 라인, 비아, 및 접촉부) 상에 축적될 전하를 방출하는 것을 도울 수 있다. 이와 같이, 금속화 피처는 TSV(300)의 형성 동안 생성된 플라즈마 전하에 의해 손상될 가능성이 낮다. 결과적으로, CIS(10)의 성능 및/또는 수율이 향상될 수 있다. 이러한 장점은 플라즈마 관련 프로세스가 수행되기 전에 논리 웨이퍼(T2) 상에 (또는 센서 웨이퍼(T1) 상에) 보호 다이오드(250)를 구현한 고유의(inherent) 결과이다.
보호 다이오드(250)는 또한 CIS(10)의 전기적 동작 동안 CIS(10)의 다양한 마이크로 전자 컴포넌트를 보호한다. 예를 들어, 전송 트랜지스터(230)는 약 -M 볼트(V)와 약 N 볼트 사이의 전압 범위 내에서 동작할 수 있으며, 여기서 M과 N은 각각 정수이다. 예를 들어, 실시예에서, M=1.2 및 N=3이며, 이는 전송 트랜지스터(230)의 전압이 CIS(10)의 전기적 동작 동안 약 -1.2 V와 약 3 V 사이에서 스윙(swing)할 수 있음을 의미한다. 전송 트랜지스터(230)는 전기 접지라고 간주되는 기판(210)에 전기적으로 결합된다. 전송 트랜지스터(230)가 충분히 음의 전압으로 스윙할 때, 그것은 또한 기판(210)을 음의 전압으로 풀링 다운(pulling down)할 수 있다. 논리 웨이퍼(T2) 상의 (다양한 회로부의 의도된 전기적 동작을 위한) 다양한 회로부의 적절한 전기적 바이어스는 기판(210)이 음의 전압이 아니라 전기적 접지에 있다고 가정하기 때문에, 이러한 풀링 다운은 바람직하지 않을 것이다. 이와 같이, 기판(210)을 음의 전압으로 풀링하는 것은 CIS(10)의 적절한 전기적 동작을 역으로 방해할 수 있다.
여기서, 본 개시는 상기와 같은 문제(예컨대, 기판(210)이 음의 전압으로 풀링됨)가 발생하지 않도록 보호 다이오드(250)를 전송 트랜지스터(230)에 전기적으로 결합한다. 예를 들어, 도핑된 영역(260)은 (예컨대, 인터커넥트 구조물(320)의 전도성 비아 및 금속 라인을 통해) 제1 기준 전압으로 전기적으로 바이어스되고, 도핑된 영역(270)은 (예컨대, 또 다른 전도성 비아 및 인터커넥트 구조물(320)의 금속 라인을 통해) 제2 기준 전압으로 전기적으로 바이어스되며, 보호 다이오드(250)의 도핑된 영역(280)은 인터커넥트 구조물(320 및 310)의 전도성 비아 및 금속 라인을 통해 전송 트랜지스터(230)의 게이트에 전기적으로 결합된다.
도시된 실시예에서, 제1 기준 전압은 양의 전압이고, 제2 기준 전압은 트랜지스터(230)의 음의 전압보다 더 음인 음의 전압이다. 예를 들어, 제1 기준 전압은 약 2.8 V일 수 있고, 제2 기준 전압은 약 -2 V일 수 있으며, 이는 논리 웨이퍼(T2)의 다른 회로부에 대한 공통 전압 기준이다. 트랜지스터(230)가 최대(예컨대, 음의 전압 범위의 하한에서) -1.2 V(여기서 M=1.2)의 음의 전압으로 스윙 다운(swing down)할 수 있기 때문에, 제2 기준 전압은 심지어 전송 트랜지스터(230)의 가장 음의 전압 값보다 더 음이다(예컨대, -2 V는 -1.2 V보다 음임). 그러한 전기적 바이어싱 방식은 기판(210)이 바람직하지 않은 음의 전압으로 풀링되는 것을 효과적으로 방지할 수 있다. 예를 들어, 도핑된 영역(270)은 단면도에서 도핑된 영역(280)을 둘러싸기 때문에 도핑된 영역(270)은 도핑된 영역(280)과 P/N 접합을 형성한다. 전송 트랜지스터가 -1.2 V(즉, 가장 음의 전압)로 스윙할 때, 도핑된 영역(280)은 -1.2 V의 이 음의 전압으로 풀링될 수 있다. 그러나, 도핑된 영역(270)은 도핑된 영역(280)에서 -1.2 V보다 더 음의 전압인 -2 V에 연결(tie)된다. 이것은 도핑된 영역(270 및 280)에 의해 형성된 P/N 접합이 여전히 역 바이어스되어, 전류 흐름이 거의 없음을 의미한다. 따라서, 기판(210)은 전송 트랜지스터(230)의 전압 스윙 전체에 걸쳐 실질적으로 영향을 받지 않는다(즉, 전송 트랜지스터(230)의 -1.2 V의 음의 전압으로 풀링 다운되지 않음).
도핑된 영역(270)이 전송 트랜지스터의 전압보다 큰 기준 전압으로 바이어스되었다면(예컨대, 제2 기준 전압은 -2 V가 아니라 0 V임), 역 바이어스 조건이 달성되지 않았을 수 있으며, 이는 전송 트랜지스터의 음의 전압이 기판(210)을 음의 전압으로 풀링 다운하는 것을 방지하지 못했었을 수 있다. 따라서, 본 개시는 고유한 디바이스 구성뿐만 아니라 새로운 전기적 바이어싱 방식을 활용하여 CIS(10)에 대한 다양한 동작 이점을 달성한다. 이러한 동작상의 이점(예컨대, 바람직하지 않은 전압 변동으로부터 기판(210)을 격리함)은 도핑된 영역(260-280)의 특정 구성으로 그리고 특정 기준 전압의 인가로 보호 다이오드(250)를 구현하는 고유한 결과이다.
본 개시의 또 다른 독특한 물리적 특성은 보호 다이오드(250)의 일부로서의 도핑된 영역(260)이 단면도에서 도핑된 영역(270)을 둘러싸도록 형성된다는 점이다. 도핑된 영역(260)이 형성되지 않았다면, 도핑된 영역(270)은 기판(210)과 물리적으로 직접 접촉하게 되었을 것이다. 이것은 기판(210)이 제2 기준 전압이 어떤 전압이든 간에 - 이 경우에는 -2 V임 - 풀링되었을 수 있다는 것을 의미한다. 위에서 논의된 바와 같이, CIS(10) 상의 많은 마이크로전자 컴포넌트의 적절한 기능은 기판(210)이 전기 접지로 설정될 필요가 있다. 따라서 제2 기준 전압과의 직접 접속로 인한 기판(210)의 음의 전압도 바람직하지 않다.
여기서, 도핑된 영역(270)을 둘러싸도록 도핑된 영역(260)을 구현하는 것은 제2 기준 전압에 대한 격리 장벽(isolation barrier) 역할을 한다. 구체적으로, P형 도핑된 영역(270)은 N형 도핑된 영역(260)과의 또 다른 P/N 접합을 형성한다. N형 도핑된 영역(260)은 양의 제1 기준 전압(예컨대, 이 경우 2.8 V)으로 바이어스되는 반면 P형 도핑된 영역(270)은 음의 제2 기준 전압(예컨대, 이 경우 -1.2 V)으로 바이어스되므로, 이 P/N 접합은 여전히 역 바이어스되는데, 이는 결과적으로 전류가 거의 흐르지 않거나 전혀 흐르지 않는 것을 의미한다. 이와 같이, 기판(210)은 도핑된 영역(270)이 바이어스되는 음의 제2 기준 전압에 의해 영향을 받지 않는다. 또한, 기판(210) 자체가 P형 기판일 수 있고, N형 도핑된 영역(260)을 둘러싸고 있기 때문에, 기판(210)은 N형 도핑된 영역(260)과의 또 다른 P/N 접합을 형성한다. 이 P/N 접합 자체는 또한, P형 기판이 전기 접지(0볼트)에 있는 반면 N형 도핑된 영역(260)이 양의 전압(예컨대, 여기에서 2.8 V)으로 바이어스된다는 사실로 인해 역 바이어스된다. 이러한 역 바이어스된 P/N 접합은 기판(210)과 제2 기준 전압의 소스 사이의 임의의 잠재적인 전류 흐름을 추가로 차단한다. 따라서, 기판(210)은 다른 잠재적인 전기 간섭으로부터 더 절연되고 여전히 전기 접지로서 적절하게 기능할 수 있다.
위에서 논의된 제1 기준 전압 및/또는 제2 기준 전압의 특정 값은 달리 구체적으로 청구되지 않는 한 제한하려는 의도가 아님을 이해해야 한다. 예를 들어, 2.8 V를 제1 기준 전압으로서 갖는 대신 2.5 V, 3 V 또는 3.3 V의 다른 값이 사용될 수 있다. 또 다른 예로서, -2 V를 제2 기준 전압으로 갖는 대신 -2.5 V, -3 V 또는 -3.3 V의 다른 값이 사용될 수도 있다.
도 7 내지 도 8은 본 개시의 또 다른 실시예에 따른 CIS(10)의 개략적인 부분 측단면도이다. 보다 상세하게는, 도 7은 함께 본딩되는 3개의 웨이퍼들, 즉, 센서 웨이퍼(T1), 논리 웨이퍼(T2) 및 논리 웨이퍼(T3)의 적층형 구조물로서 CIS(10)의 상세를 도시하고, 도 8은 CIS(10)의 일부의 확대도를 도시한다. 일관성과 명료함을 위해, 도 7 내지 8의 실시예에 나타나는 유사한 컴포넌트는 도 5 내지 6의 실시예에 나타나는 것과 동일하게 레이블링된다.
도 7 내지 도 8을 참조하면, 센서 웨이퍼(T1)는 본딩 인터페이스(140)를 통해 논리 웨이퍼(T2)에 본딩되고, 논리 웨이퍼(T2)는 본딩 인터페이스(150)를 통해, 예를 들어, HBL(160-190)을 통해 논리 웨이퍼(T3)에 본딩된다. 도 5 내지 6의 실시예에서와 같이, 광검출 픽셀 및 하나 이상의 트랜지스터(230)는 기판(200)에 적어도 부분적으로 형성될 수 있고, 다른 트랜지스터(240 및 245)는 기판(210) 및 기판(220)에 각각 적어도 부분적으로 형성될 수 있다.
본 개시의 다양한 양상에 따르면, 보호 다이오드(250A)는 CIS(10)에 구현된다. 도 7 내지 도 8에 도시된 실시예에서, 보호 다이오드(250A)는 논리 웨이퍼(T2)에 구현되지만, 다른 실시예에서 보호 다이오드(250A)(또는 그것의 다른 인스턴스)는 센서 웨이퍼(T1) 또는 논리 웨이퍼(T3)에 구현될 수 있다는 것이 이해된다. 도 5 내지 도 6에 대응하는 실시예의 보호 다이오드(250)와 유사하게, 도 7 내지 도 8의 실시예의 보호 다이오드(250A)는 제조 및 동작 동안 CIS(10)를 보호하기 위해 복수의 다르게 도핑된 영역을 포함한다. 그러나, 보호 다이오드(250)가 3개의 도핑된 영역(260, 270, 및 280)을 포함하는 반면, 보호 다이오드(250A)는 2개의 도핑된 영역(275 및 285)을 포함한다. 도핑된 영역(275)은 기판(210)에 매립된 N형 도핑된 영역이고, 도핑된 영역(285)은 도핑된 영역(275)에 매립된 P형 도핑된 영역이다. 일부 실시예에서, 도핑된 영역(275)은 기판(210)의 표면에 또는 그 근처에 위치하는 경도핑된 N-웰 및 중도핑된 N형 부분을 포함하고, 도핑된 영역(285)은 기판(210)의 표면에 또는 그 근처에 위치한 중도핑된 P형 부분을 포함한다. 도핑된 영역(285)은 단면도에서 (상부 표면 외에는) 도핑된 영역(275)에 의해 둘러싸여 있다. 도핑된 영역(285)은 인터커넥트 구조물(310 및 320)의 금속 라인 및 비아를 통해 전송 트랜지스터(230)의 게이트에 전기적으로 연결된다. 도핑된 영역(275)은 이 경우 3.6 V인 양의 기준 전압에 전기적으로 연결된다.
도 5 내지 6의 보호 다이오드(250)와 도 7 내지 8의 보호 다이오드(250A) 사이의 구조물과 인가된 전압 기준이 다르지만, 보호 다이오드(250A)는 전송 트랜지스터(230)의 전압 스윙의 정도에 관계없이 P/N 접합(예컨대, 도핑된 영역(285/275)에 의해 형성된 P/N 접합과, 기판(210) 및 도핑된 영역(275)에 의해 형성된 또 다른 P/N 접합)을 역 바이어스로 유지하도록 여전히 구성된다. 즉, 전송 트랜지스터(230)의 전압이 -1.2 V와 3 V 사이에서 스윙함에 따라, 보호 다이오드(250A)는 여전히 기판(210)이 전송 트랜지스터(230)의 음의 전압 값으로 풀링 다운되는 것을 방지한다. 더욱이, 보호 다이오드(250A)는 또한 그 제조 동안, 예를 들어, 논리 웨이퍼(T2)의 TSV(300)를 형성하기 위해 사용되는 에칭 프로세스 동안 CIS(10)를 보호한다. 위에서 논의된 보호 다이오드(250)와 유사하게, 보호 다이오드(250A)는 (플라즈마를 사용하는) 에칭 프로세스 또는 퇴적 프로세스의 결과로서 축적된 플라즈마 전하를 방출하는 데 도움이 될 수 있으며, 따라서 CIS(10)를 제조하는 동안 CIS(10)의 컴포넌트가 손상될 가능성이 낮다.
도 9는 본 개시의 또 다른 실시예에 따른 CIS(10)의 개략적인 부분 측단면도이다. 다시, 일관성 및 명료성을 위해, 도 9의 실시예에 나타나는 유사한 컴포넌트는 도 5 내지 도 8의 실시예에 나타나는 것과 동일하게 레이블링된다.
도 9의 실시예에서, 센서 웨이퍼(T1)는 본딩 인터페이스(140)를 통해 논리 웨이퍼(T2)에 여전히 본딩되고 논리 웨이퍼(T2)는 본딩 인터페이스(150)를 통해, 예를 들어, HBL(160-190)을 통해 논리 웨이퍼(T3)에 여전히 본딩된다. 도 5 내지 8의 실시예에서와 같이, 광검출 픽셀 및 하나 이상의 트랜지스터(230)는 기판(200)에 적어도 부분적으로 형성될 수 있고, 다른 트랜지스터(240 및 245)는 기판(210) 및 기판(220)에 각각 적어도 부분적으로 형성될 수 있다.
그러나, 도 5 내지 도 8의 실시예와 달리, 도 9의 실시예는 센서 웨이퍼(T1)에 보호 다이오드(250)를 구현한다. 보호 다이오드(250)는 기판(200)에 매립된 도핑된 영역(260), 도핑된 영역(260)에 매립된 도핑된 영역(270), 및 P형 도핑된 영역(270)에 매립된 도핑된 영역(280)을 포함한다. 도 5 내지 6의 실시예에서와 같이, 도핑된 영역(260 및 280)은 N형 도펀트로 도핑되고, 도핑된 영역(270)은 P형 도펀트로 도핑된다. 도핑된 영역(260 및 270)은 인터커넥트 구조물(310)의 비아 및 금속 라인을 통해 제1 기준 전압(예컨대, 2.8 V) 및 제2 기준 전압(예컨대, -2 V)에 각각 전기적으로 연결된다. 도핑된 영역(280)은 인터커넥트 구조물(310)의 비아 및 금속 라인을 통해 전송 트랜지스터(230)의 게이트에 전기적으로 연결된다. 다시, 도 5 내지 도 6의 실시예와 관련하여 위에서 논의된 다른 전압 기준 값이 여기에서도 사용될 수 있다.
도 5 내지 6의 실시예의 보호 다이오드(250)와 유사하게, 여기에서 보호 다이오드(250)는 기판(200)과 도핑된 영역(260), 도핑된 영역(270)과 도핑된 영역(260), 및 도핑된 영역(270)과 도핑된 영역(280)과의 P/N 접합들을 형성한다. 그리고 도 5 내지 6의 실시예의 보호 다이오드(250)와 유사하게, 여기에서 보호 다이오드(250)의 구조적 구성 및 전기적 바이어스는 전송 트랜지스터(230)의 전압의 스윙에 관계없이 P/N 접합을 역 바이어스로 유지하는 데 도움이 된다. 다시 말해서, 보호 다이오드(250)는 기판(210)이 전송 트랜지스터(230)에 의해 음의 전압으로 풀링 다운되는 것을 절연하는 것을 돕는다. 더욱이, 보호 다이오드(250)는 또한 그 제조 동안, 예를 들어, 논리 웨이퍼(T2)의 TSV(300)를 형성하기 위해 사용되는 에칭 프로세스 또는 퇴적 프로세스 동안 CIS(10)를 보호한다. 위에서 논의된 도 5 내지 6의 보호 다이오드(250)와 유사하게, 여기서 보호 다이오드(250)는 (플라즈마를 사용하는) 에칭 프로세스 또는 퇴적 프로세스의 결과로서 축적된 플라즈마 전하를 방출하는 데 도움이 될 수 있으며, 따라서 CIS(10)를 제조하는 동안 CIS(10)의 컴포넌트가 손상될 가능성이 낮다.
도 10은 본 개시의 또 다른 실시예에 따른 CIS(10)의 개략적인 부분 측단면도이다. 다시, 일관성 및 명료성을 위해, 도 10의 실시예에 나타나는 유사한 컴포넌트는 도 5 내지 도 9의 실시예에 나타나는 것과 동일하게 레이블링된다.
도 10의 실시예에서, 센서 웨이퍼(T1)는 본딩 인터페이스(140)를 통해 논리 웨이퍼(T2)에 여전히 본딩되고 논리 웨이퍼(T2)는 본딩 인터페이스(150)를 통해, 예를 들어, HBL(160-190)을 통해 논리 웨이퍼(T3)에 여전히 본딩된다. 도 5 내지 9의 실시예에서와 같이, 광검출 픽셀 및 하나 이상의 트랜지스터(230)는 기판(200)에 적어도 부분적으로 형성될 수 있고, 다른 트랜지스터(240 및 245)는 기판(210) 및 기판(220)에 각각 적어도 부분적으로 형성될 수 있다.
그러나, 도 5 내지 9의 실시예와 달리, 도 10의 실시예는 논리 웨이퍼(T3)에 보호 다이오드(250)를 구현한다. 보호 다이오드(250)는 기판(220)에 매립된 도핑된 영역(260), 도핑된 영역(260)에 매립된 도핑된 영역(270) 및 도핑된 영역(270)에 매립된 도핑된 영역(280)을 포함한다. 도 5 내지 6의 실시예에서와 같이, 도핑된 영역(260 및 280)은 N형 도펀트로 도핑되고, 도핑된 영역(270)은 P형 도펀트로 도핑된다. 도핑된 영역(260 및 270)은 논리 웨이퍼(T3)의 인터커넥트(330)의 비아 및 금속 라인을 통해 각각 제1 기준 전압(예컨대, 2.8 V) 및 제2 기준 전압(예컨대, -2 V)에 전기적으로 연결된다. 도핑된 영역(280)은 인터커넥트 구조물(310-330)의 비아 및 금속 라인을 통해 전송 트랜지스터(230)의 게이트에 전기적으로 연결된다. 다시, 도 5 내지 도 6의 실시예와 관련하여 위에서 논의된 다른 전압 기준 값이 여기에서도 사용될 수 있다.
도 5 내지 6의 실시예의 보호 다이오드(250)와 유사하게, 여기에서 보호 다이오드(250)는 기판(220)과 도핑된 영역(260), 도핑된 영역(270)과 도핑된 영역(260), 및 도핑된 영역(270)과 도핑된 영역(280)과의 P/N 접합들을 형성한다. 그리고 도 5 내지 6의 실시예의 보호 다이오드(250)와 유사하게, 여기에서 보호 다이오드(250)의 구조적 구성 및 전기적 바이어스는 전송 트랜지스터(230)의 전압의 스윙에 관계없이 P/N 접합을 역 바이어스로 유지하는 데 도움이 된다. 다시 말해서, 보호 다이오드(250)는 기판(210)이 전송 트랜지스터(230)에 의해 음의 전압으로 풀링 다운되는 것을 절연하는 것을 돕는다.
도 11은 본 개시의 실시예에 따른 이미지 센서 디바이스를 제조하는 방법(800)을 예시하는 흐름도이다. 방법(800)은 센서 웨이퍼의 제1 측부를 제1 논리 웨이퍼의 제1 측부에 본딩하는 단계(810)를 포함한다. 센서 웨이퍼는 센서 웨이퍼의 제1 측부 반대편의 제2 측부를 통해 센서 웨이퍼에 진입하는 방사선을 검출하도록 구성된 픽셀을 포함한다. 제1 논리 웨이퍼는 픽셀을 동작시키도록 구성된 회로부를 포함한다. 센서 웨이퍼 또는 첫 번째 논리 웨이퍼는 보호 다이오드를 포함한다.
방법(800)은 제1 논리 웨이퍼의 제1 측부 반대편의 제2 측부로부터 제1 논리 웨이퍼를 박화하는 단계(820)를 포함한다.
방법(800)은 제1 논리 웨이퍼에 기판 관통 비아(TSV)를 형성하는 단계(830)를 포함한다. 보호 다이오드는 TSV를 형성하는 단계 동안 센서 웨이퍼 또는 제1 논리 웨이퍼를 손상되는 것으로부터 보호한다.
방법(800)은 제1 논리 웨이퍼의 제2 측부를 제2 논리 웨이퍼에 본딩하는 단계(840)를 포함한다.
방법(800)은 센서 웨이퍼의 제2 측부로부터 센서 웨이퍼를 박화하는 단계(850)를 포함한다.
일부 실시예에서, TSV를 형성하는 단계(830)는 플라즈마가 사용되는 하나 이상의 에칭 프로세스 또는 퇴적 프로세스를 수행하는 단계를 포함한다. 보호 다이오드는 센서 웨이퍼 또는 제1 논리 웨이퍼를 플라즈마에 의해 손상되는 것으로부터 보호한다.
일부 실시예에서, 센서 웨이퍼의 제1 측부를 제1 논리 웨이퍼의 제1 측부에 본딩하는 단계(810) 전에, 보호 다이오드는 적어도 부분적으로, 센서 웨이퍼의 기판에 또는 제1 논리 웨이퍼의 기판에 제1 도핑된 영역을 형성하는 단계; 제1 도핑된 영역에 제2 도핑된 영역을 형성하는 단계 - 제2 도핑된 영역은 제1 도핑된 영역과는 상이한 유형의 전도성을 가짐 -; 및 제2 도핑된 영역에 제3 도핑된 영역을 형성하는 단계 - 제3 도핑된 영역은 제1 도핑된 영역과는 동일한 유형의 전도성을 가짐 - 에 의해 센서 웨이퍼에 그리고 제1 논리 웨이퍼에 형성된다.
일부 실시예에서, 센서 웨이퍼는 전송 게이트를 포함한다.
방법(800)은 단계(810-850) 이전, 동안 또는 이후에 수행되는 추가 단계를 포함할 수 있음을 이해한다. 예를 들어, 방법(800)은 제1 도핑된 영역을 제1 기준 전압으로 전기적으로 바이어싱하는 단계뿐만 아니라 제2 도핑된 영역을 제1 기준 전압과는 상이한 제2 기준 전압으로 전기적으로 바이어싱하는 단계를 포함할 수 있다. 제1 기준 전압과 제2 기준 전압 중 하나는 양의 전압인 반면에, 제1 기준 전압과 제2 기준 전압 중 다른 하나는 음의 전압이다. 또 다른 예로서, 방법(800)은 제3 도핑된 영역을 전송 게이트에 전기적으로 연결하는 단계를 포함할 수 있다. 또 다른 예로서, 방법(800)은 이미지 센서 디바이스를 전기적으로 동작시키는 단계를 포함할 수 있다. 보호 다이오드는 이미지 센서 디바이스의 전기적 동작 중에 이미지 센서 디바이스를 보호한다. 이미지 센서 디바이스는 전송 게이트에 -M 볼트와 N 볼트 사이의 전압을 인가하여 동작될 수 있다. 제2 기준 전압은 -M 볼트보다 더 음의 전압이다. 방법(800)의 다른 단계는 컬러 필터 및 마이크로 렌즈를 형성하는 단계를 포함할 수 있다. 간략함을 위해, 이 추가적인 단계들은 본 개시에서 자세히 논의되지 않는다.
도 12는 본 개시의 실시예에 따른 집적 회로 제조 시스템(900)을 도시한다. 이 제조 시스템(900)은 통신 네트워크(918)에 의해 접속된 복수의 엔티티(902, 904, 906, 908, 910, 912, 914, 916…, N)를 포함한다. 네트워크(918)는 단일 네트워크일 수 있거나 예를 들어, 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크일 수 있으며, 유선 통신 채널과 무선 통신 채널을 모두 포함할 수 있다.
일 실시예에서, 엔티티(902)는 제조 협업을 위한 서비스 시스템을 나타낸다; 엔티티(904)는 예를 들어, 관심 제품을 모니터링하는 제품 엔지니어와 같은 사용자를 나타낸다; 엔티티(906)는 예를 들어, 프로세스 및 관련 레시피를 제어하는 처리 엔지니어, 또는 처리 도구의 조건 및 설정을 모니터링하거나 조정하는 장비 엔지니어와 같은 엔지니어를 나타낸다; 엔티티(908)는 IC 테스트 및 측정을 위한 계측 도구를 나타낸다; 엔티티(910)는 SRAM 디바이스의 게이트 스페이서를 규정하기 위해 리소그래피 프로세스를 수행하는 데 사용되는 EUV 도구와 같은 반도체 처리 도구를 나타낸다; 엔티티(912)는 처리 도구(910)와 연관된 가상 계측 모듈을 나타낸다; 엔티티(914)는 처리 도구(910) 및 추가적으로 다른 처리 도구와 연관된 고급 처리 제어 모듈을 나타낸다; 그리고 엔티티(916)는 처리 도구(910)와 연관된 샘플링 모듈을 나타낸다.
각 엔터티는 다른 엔터티와 상호 작용할 수 있으며 집적 회로 제조, 처리 제어 및/또는 계산 기능을 제공하고 그리고/또는 다른 엔터티로부터 이러한 기능을 수신할 수 있다. 각 엔터티는 계산을 수행하고 자동화를 수행하기 위한 하나 이상의 컴퓨터 시스템을 포함할 수도 있다. 예를 들어, 엔티티(914)의 고급 처리 제어 모듈은 그 안에 인코딩된 소프트웨어 명령어를 갖는 복수의 컴퓨터 하드웨어를 포함할 수 있다. 컴퓨터 하드웨어는 하드 드라이브, 플래시 드라이브, CD-ROM, RAM 메모리, 디스플레이 디바이스(예컨대, 모니터), 입력/출력 디바이스(예컨대, 마우스 및 키보드)를 포함할 수 있다. 소프트웨어 명령어는 임의의 적절한 프로그래밍 언어로 작성될 수 있으며 특정 작업을 수행하도록 설계될 수 있다.
집적 회로 제조 시스템(900)은 집적 회로(IC) 제조뿐만 아니라 IC 제조의 고급 처리 제어를 위한 엔티티들 간의 상호작용을 가능하게 한다. 일 실시예에서, 고급 처리 제어는 계측 결과에 따라 관련 웨이퍼에 적용 가능한 하나의 처리 도구의 처리 조건, 설정, 및/또는 레시피를 조정하는 것을 포함한다.
또 다른 실시예에서, 계측 결과는 프로세스 품질 및/또는 제품 품질에 기초하여 결정된 최적 샘플링 레이트에 따라 처리된 웨이퍼의 서브세트로부터 측정된다. 또 다른 실시예에서, 계측 결과는 처리 품질 및/또는 제품 품질의 다양한 특성에 기초하여 결정된 최적 샘플링 필드/포인트에 따라 처리된 웨이퍼의 서브세트의 선택된 필드 및 포인트로부터 측정된다.
IC 제조 시스템(900)에 의해 제공되는 기능 중 하나는 예를 들어, 설계, 엔지니어링 및 처리, 계측, 및 고급 처리 제어와 같은 영역에서 협업 및 정보 액세스를 가능하게 할 수 있다. IC 제조 시스템(900)에 의해 제공되는 또 다른 기능은 예를 들어, 계측 도구와 처리 도구 사이와 같은 시설들 사이의 시스템들을 통합할 수 있다. 이러한 통합을 통해 시설들은 자신들의 활동들을 조정할 수 있다. 예를 들어, 계측 도구와 처리 도구를 통합하면 제조 정보가 제조 프로세스 또는 APC 모듈에 보다 효율적으로 통합될 수 있고, 연관된 처리 도구에 통합된 계측 도구를 사용하여 온라인으로부터 또는 현장 측정에서 웨이퍼 데이터를 사용할 수 있다.
위에서 설명한 진보된 리소그래피 프로세스, 방법 및 물질은, 트랜지스터가 핀형 전계 효과 트랜지스터(fin-type field effect transistor; FinFET)로서 구현되는 응용을 비롯해, 많은 응용에서 사용될 수 있다. 예를 들어, 핀은 피처들 사이에 상대적으로 가까운 간격을 생성하도록 패터닝될 수 있으며, 이에 대해 상기 개시가 적합하다. 또한, 맨드럴이라고도 하는 FinFET의 핀을 형성하는 데 사용되는 스페이서는 위의 개시에 따라 처리될 수 있다. 또한, 트랜지스터는 예를 들어, 게이트 올 어라운드(Gate-All-Around; GAA) 디바이스와 같은 다중 채널 디바이스를 사용하여 구현될 수 있음이 이해된다. 본 개시가 핀 구조물 또는 FinFET 디바이스를 언급하는 한, 그러한 논의는 GAA 디바이스에도 동일하게 적용될 수 있다.
본 개시는 종래의 디바이스에 비해 이점을 제공할 수 있다. 그러나, 모든 장점이 본 명세서에 논의되어 있는 것은 아니고, 상이한 실시예는 상이한 장점을 제공할 수 있고, 어떠한 특정 장점도 임의의 실시예에 요구되는 것은 아니라는 것이 이해된다. 한 가지 장점은 제조 중 CIS 디바이스를 보호한다는 것이다. 위에서 논의된 바와 같이, CIS 디바이스의 제조는 플라즈마의 사용을 포함하는 하나 이상의 프로세스, 예를 들어, 기판 관통 비아를 위한 개구를 에칭하는 데 사용되는 에칭 프로세스, 에칭된 개구를 채우기 위한 금속 퇴적 프로세스, 또는 애싱 프로세스를 포함하는 하나 이상의 프로세스를 수행하는 것을 포함할 수 있다. 이러한 프로세스의 플라즈마는 CIS 디바이스의 다양한 컴포넌트(예컨대, 금속화 피처)에 노출될 때 CIS 디바이스를 손상시킬 수 있다. 센서 웨이퍼에 또는 센서 웨이퍼에 본딩된 논리 웨이퍼에 보호 다이오드를 구현함으로써, 보호 다이오드에 의해 플라즈마가 방출되거나 그렇지 않으면 확산될 수 있으므로 플라즈마가 CIS 디바이스에 손상을 줄 가능성이 감소된다. 이러한 장점은 플라즈마 프로세스가 수행되기 전에 적절한 웨이퍼에 보호 다이오드를 구현한 고유한 결과이다.
또 다른 장점은 동작 중 CIS 디바이스를 보호한다는 것이다. 위에서 논의한 바와 같이, 예를 들어, 센서 웨이퍼의 전송 트랜지스터와 같은 일부 회로부는 음의 전압과 양의 범위 사이에서 스윙할 수 있다. 전송 트랜지스터가 음의 전압으로 스윙할 때 논리 웨이퍼의 기판도 음의 전압으로 풀링 다운할 수 있으며 이는 바람직하지 않은데, 논리 웨이퍼 상의 회로부의 의도된 동작은 기판이 전기적 접지에 있다고 가정하기 때문이다. 여기에서 보호 다이오드의 다양한 도핑된 영역을 전송 트랜지스터에 그리고 미리 정의된 전압 기준에 전기적으로 접속함으로써, 보호 다이오드의 P/N 접합이 역 바이어스로 유지되어 전류 흐름을 방지하고 따라서 논리 웨이퍼의 기판이 전송 트랜지스터의 임의의 음의 전압으로 풀링 다운될 가능성을 감소시킨다. 이러한 장점은 보호 다이오드의 고유한 구조적 구성과 이에 적용된 특정 바이어싱 방식의 또 다른 고유한 결과이다. 다른 장점은 기존 제조 프로세스와의 호환성 및 구현의 용이성과 저렴한 비용을 포함할 수 있다.
본 개시의 하나의 양상은 이미지 센서 디바이스와 관련이 있다. 이미지 센서 디바이스는 복수의 픽셀 및 적어도 트랜지스터를 포함하는 제1 기판을 포함한다. 이미지 센서 디바이스는 제1 기판에 본딩된 제2 기판을 포함하고, 제2 기판은 픽셀과 상호작용하기 위한 회로부를 포함한다. 이미지 센서 디바이스는 제1 기판 내에 또는 제2 기판 내에 배치된 보호 다이오드를 포함한다. 보호 다이오드는 제1 도핑된 영역, 제1 도핑된 영역 내에 배치된 제2 도핑된 영역, 및 제2 도핑된 영역 내에 배치된 제3 도핑된 영역을 포함한다. 제1 도핑된 영역과 제3 도핑된 영역은 동일한 유형의 전도성을 가진다. 제2 도핑된 영역은 제1 도핑된 영역 및 제3 도핑된 영역과는 상이한 유형의 전도성을 가진다. 제3 도핑된 영역은 제1 기판의 트랜지스터에 전기적으로 결합된다.
본 개시의 또 다른 양상은 이미지 센서 디바이스와 관련이 있다. 이미지 센서 디바이스는 센서 기판을 포함하고, 센서 기판은 복수의 픽셀 및 전송 게이트를 포함한다. 픽셀은 센서 기판의 후면을 통해 센서 기판에 진입하는 방사선을 검출하도록 구성된다. 이미지 센서 디바이스는 센서 기판의 전면을 통해 센서 기판에 본딩되고 픽셀을 동작시키도록 구성된 회로부를 포함하는 제1 비센서 기판(non-sensor substrate)을 포함한다. 이미지 센서 디바이스는, 제1 비센서 기판이 센서 기판과 제2 비센서 기판 사이에 본딩되도록 제1 비센서 기판에 본딩된 제2 비센서 기판을 포함하고, 제1 비센서 기판은 픽셀을 동작시키도록 구성된 추가 회로부를 포함한다. 이미지 센서 디바이스는 센서 기판, 제1 비센서 기판, 또는 제2 비센서 기판에 구현된 하나 이상의 보호 다이오드를 포함한다. 하나 이상의 보호 다이오드 각각은, 제1 도핑된 웰, 제1 도핑된 웰 내에 위치한 제2 도핑된 웰, 및 제2 도핑된 웰 내에 위치한 제3 도핑된 웰을 포함한다. 제2 도핑된 웰은 제1 도핑된 웰 및 제3 도핑된 웰과는 상이한 유형의 전도성을 가진다. 제1 도핑된 웰은 제1 기준 전압에 전기적으로 연결된다. 제2 도핑된 웰은 제1 기준 전압과는 상이한 제2 기준 전압에 전기적으로 연결된다. 제3 도핑된 웰은 전송 게이트에 전기적으로 연결된다.
본 개시의 또 다른 양상은 방법에 관한 것이다. 센서 웨이퍼의 제1 측부는 제1 논리 웨이퍼의 제1 측부에 본딩된다. 센서 웨이퍼는 센서 웨이퍼의 제1 측부 반대편의 제2 측부를 통해 센서 웨이퍼에 진입하는 방사선을 검출하도록 구성된 픽셀을 포함한다. 제1 논리 웨이퍼는 픽셀을 동작시키도록 구성된 회로부를 포함한다. 센서 웨이퍼 또는 제1 논리 웨이퍼는 보호 다이오드를 포함한다. 제1 논리 웨이퍼는 제1 논리 웨이퍼의 제1 측부 반대편의 제2 측부로부터 박화된다. 제1 논리 웨이퍼에는 기판 관통 비아(TSV)가 형성된다. 보호 다이오드는 TSV를 형성하는 동안 센서 웨이퍼 또는 제1 논리 웨이퍼를 손상되는 것으로부터 보호한다. 제1 논리 웨이퍼의 제2 측부는 제2 논리 웨이퍼에 본딩된다. 센서 웨이퍼는 센서 웨이퍼의 제2 측부로부터 박화된다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 약술한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 또한, 당업자들은 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
<부기>
1. 이미지 센서 디바이스에 있어서,
복수의 픽셀 및 적어도 트랜지스터를 포함하는 제1 기판;
상기 픽셀과 상호작용하기 위한 회로부를 포함하며, 상기 제1 기판에 본딩된 제2 기판; 및
상기 제1 기판 내에 또는 상기 제2 기판 내에 배치된 보호 다이오드
를 포함하고,
상기 보호 다이오드는, 제1 도핑된 영역, 상기 제1 도핑된 영역 내에 배치된 제2 도핑된 영역, 및 상기 제2 도핑된 영역 내에 배치된 제3 도핑된 영역을 포함하고,
상기 제1 도핑된 영역과 상기 제3 도핑된 영역은, 동일한 유형의 전도성을 가지고,
상기 제2 도핑된 영역은, 상기 제1 도핑된 영역 및 상기 제3 도핑된 영역과는 상이한 유형의 전도성을 가지며,
상기 제3 도핑된 영역은, 상기 제1 기판의 상기 트랜지스터에 전기적으로 결합되는 것인, 이미지 센서 디바이스.
2. 제1항에 있어서,
상기 제1 도핑된 영역은 제1 기준 전압에 전기적으로 결합되고,
상기 제2 도핑된 영역은, 상기 제1 기준 전압과는 상이한 제2 기준 전압에 전기적으로 결합되는 것인, 이미지 센서 디바이스.
3. 제2항에 있어서,
상기 제1 기준 전압은 양의 전압이고, 상기 제2 기준 전압은 음의 전압인 것인, 이미지 센서 디바이스.
4. 제3항에 있어서,
상기 트랜지스터와 연관된 전압은, 상기 이미지 센서 디바이스가 동작 중일 때 -M 볼트에서 N 볼트로 스윙(swing)하며,
상기 제2 기준 전압의 상기 음의 전압은 -M 볼트보다 더 음인 것인, 이미지 센서 디바이스.
5. 제1항에 있어서,
상기 트랜지스터는 전송 게이트를 포함하는 것인, 이미지 센서 디바이스.
6. 제1항에 있어서,
상기 보호 다이오드는, 상기 제1 기판 내에 구현되지만 상기 제2 기판에서는 구현되지 않거나,
상기 보호 다이오드는, 상기 제2 기판 내에 구현되지만 상기 제1 기판에서는 구현되지 않는 것인, 이미지 센서 디바이스.
7. 제1항에 있어서,
상기 보호 다이오드의 제1 인스턴스는 상기 제1 기판 내에 구현되고,
상기 보호 다이오드의 제2 인스턴스는 상기 제2 기판 내에 구현되는 것인, 이미지 센서 디바이스.
8. 제1항에 있어서,
상기 제1 기판은, 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고,
상기 제1 기판은, 상기 제1 표면으로부터 상기 제1 기판에 진입하는 광을 검출하도록 구성된 복수의 픽셀을 포함하며,
상기 제2 기판은, 상기 제1 기판의 상기 제2 표면에 본딩되는 것인, 이미지 센서 디바이스.
9. 제1항에 있어서,
상기 제2 기판에 또는 상기 제1 기판에 본딩되는 제3 기판을 더 포함하는, 이미지 센서 디바이스.
10. 제9항에 있어서,
상기 제1 기판은 센서 웨이퍼의 일부이고,
상기 제2 기판은 제1 논리 웨이퍼의 일부이고,
상기 제3 기판은 제2 논리 웨이퍼의 일부이고,
상기 제1 논리 웨이퍼의 제1 표면은 상기 제2 논리 웨이퍼에 본딩되며,
상기 제1 논리 웨이퍼의 제2 표면은 상기 센서 웨이퍼에 본딩되는 것인, 이미지 센서 디바이스.
11. 제9항에 있어서,
상기 제1 기판은 제1 센서 웨이퍼의 일부이고,
상기 제3 기판은 제2 센서 웨이퍼의 일부이고,
상기 제2 기판은 논리 웨이퍼의 일부이며,
상기 제1 센서 웨이퍼는, 상기 제2 센서 웨이퍼를 통해 상기 논리 웨이퍼에 본딩되는 것인, 이미지 센서 디바이스.
12. 이미지 센서 디바이스에 있어서,
복수의 픽셀과 전송 게이트를 포함하는 센서 기판 - 상기 픽셀은, 상기 센서 기판의 후면을 통해 상기 센서 기판에 진입하는 방사선을 검출하도록 구성됨 -;
상기 센서 기판의 전면(front side)을 통해 상기 센서 기판에 본딩되고, 상기 픽셀을 동작시키도록 구성된 회로부를 포함하는 제1 비센서 기판(non-sensor substrate);
상기 제1 비센서 기판이 상기 센서 기판과 제2 비센서 기판 사이에 본딩되도록, 상기 제1 비센서 기판에 본딩된 상기 제2 비센서 기판 - 상기 제1 비센서 기판은, 상기 픽셀을 동작시키도록 구성된 추가 회로부를 포함함 -; 및
상기 센서 기판에, 상기 제1 비센서 기판에, 또는 상기 제2 비센서 기판에 구현된 하나 이상의 보호 다이오드
를 포함하고,
상기 하나 이상의 보호 다이오드 각각은, 제1 도핑된 웰, 상기 제1 도핑된 웰 내에 위치된 제2 도핑된 웰, 및 상기 제2 도핑된 웰 내에 위치된 제3 도핑된 웰을 포함하고,
상기 제2 도핑된 웰은, 상기 제1 도핑된 웰 및 상기 제3 도핑된 웰과는 상이한 유형의 전도성을 가지고,
상기 제1 도핑된 웰은 제1 기준 전압에 전기적으로 연결(tie)되고,
상기 제2 도핑된 웰은, 상기 제1 기준 전압과는 상이한 제2 기준 전압에 전기적으로 연결되며,
상기 제3 도핑된 웰은 상기 전송 게이트에 전기적으로 연결되는 것인, 이미지 센서 디바이스.
13. 제12항에 있어서,
상기 제1 기준 전압은 양의 전압이고,
상기 제2 기준 전압은 음의 전압이고;
상기 이미지 센서 디바이스의 동작 동안, 상기 전송 게이트는 -M 볼트와 N 볼트 사이의 범위의 전압을 가지며, -M 볼트는 상기 제2 기준 전압보다 덜 음의 전압인 것인, 이미지 센서 디바이스.
14. 제12항에 있어서,
상기 하나 이상의 보호 다이오드는, 적어도, 상기 센서 기판에 매립(embed)된 제1 보호 다이오드 및 상기 제1 비센서 기판에 매립된 제2 보호 다이오드를 포함하는 것인, 이미지 센서 디바이스.
15. 이미지 센서 디바이스를 제조하는 방법에 있어서,
센서 웨이퍼의 제1 측부를 제1 논리 웨이퍼의 제1 측부에 본딩하는 단계 - 상기 센서 웨이퍼는, 상기 센서 웨이퍼의 상기 제1 측부 반대편의 제2 측부를 통해 상기 센서 웨이퍼에 진입하는 방사선을 검출하도록 구성된 픽셀을 포함하고, 상기 제1 논리 웨이퍼는, 상기 픽셀을 동작시키도록 구성된 회로부를 포함하며, 상기 센서 웨이퍼 또는 상기 제1 논리 웨이퍼는, 보호 다이오드를 포함함 -;
상기 제1 논리 웨이퍼의 상기 제1 측부 반대편의 제2 측부로부터 상기 제1 논리 웨이퍼를 박화하는(thinning) 단계;
상기 제1 논리 웨이퍼에 기판-관통-비아(through-substrate-via; TSV)를 형성하는 단계 - 상기 보호 다이오드는, 상기 TSV 형성 동안 상기 센서 웨이퍼 또는 상기 제1 논리 웨이퍼가 손상되는 것으로부터 보호함 -;
상기 제1 논리 웨이퍼의 상기 제2 측부를 제2 논리 웨이퍼에 본딩하는 단계; 및
상기 센서 웨이퍼의 상기 제2 측부로부터 상기 센서 웨이퍼를 박화하는 단계
를 포함하는, 이미지 센서 디바이스를 제조하는 방법.
16. 제15항에 있어서,
상기 TSV를 형성하는 단계는, 플라즈마가 사용되는 하나 이상의 에칭 프로세스 또는 퇴적(deposition) 프로세스를 수행하는 단계를 포함하고,
상기 보호 다이오드는, 상기 센서 웨이퍼 또는 상기 제1 논리 웨이퍼가 상기 플라즈마에 의해 손상되는 것으로부터 보호하는 것인, 이미지 센서 디바이스를 제조하는 방법.
17. 제15항에 있어서, 상기 센서 웨이퍼의 제1 측부를 제1 논리 웨이퍼의 제1 측부에 본딩하는 단계 전에, 적어도 부분적으로,
상기 센서 웨이퍼의 기판에 또는 상기 제1 논리 웨이퍼의 기판에 제1 도핑된 영역을 형성하는 단계;
상기 제1 도핑된 영역에 제2 도핑된 영역을 형성하는 단계 - 상기 제2 도핑된 영역은 상기 제1 도핑된 영역과는 상이한 유형의 전도성을 가짐 -; 및
상기 제2 도핑된 영역에 제3 도핑된 영역을 형성하는 단계 - 상기 제3 도핑된 영역은 상기 제1 도핑된 영역과 동일한 유형의 전도성을 가짐 -
에 의해 상기 센서 웨이퍼에 또는 상기 제1 논리 웨이퍼에 상기 보호 다이오드를 형성하는 단계
를 더 포함하는, 이미지 센서 디바이스를 제조하는 방법.
18. 제17항에 있어서, 상기 센서 웨이퍼는 전송 게이트를 포함하고, 상기 방법은,
상기 제1 도핑된 영역을 제1 기준 전압으로 전기적으로 바이어싱하는 단계;
상기 제2 도핑된 영역을 상기 제1 기준 전압과는 상이한 제2 기준 전압으로 전기적으로 바이어싱하는 단계 - 상기 제1 기준 전압과 상기 제2 기준 전압 중 하나는 양의 전압인 반면에, 상기 제1 기준 전압과 상기 제2 기준 전압 중 또 다른 하나는 음의 전압임 -; 및
상기 제3 도핑된 영역을 상기 전송 게이트에 전기적으로 연결하는 단계
를 더 포함하는 것인, 이미지 센서 디바이스를 제조하는 방법.
19. 제18항에 있어서,
상기 이미지 센서 디바이스를 전기적으로 동작시키는 단계를 더 포함하고, 상기 보호 다이오드는, 상기 이미지 센서 디바이스의 전기적 동작 동안 상기 이미지 센서 디바이스를 보호하는 것인, 이미지 센서 디바이스를 제조하는 방법.
20. 제19항에 있어서,
상기 이미지 센서 디바이스를 전기적으로 동작시키는 단계는, 상기 전송 게이트에 -M 볼트와 N 볼트 사이의 전압을 인가하는 단계를 포함하고,
상기 제2 기준 전압은 -M 볼트보다 더 음의 전압인 것인, 이미지 센서 디바이스를 제조하는 방법.

Claims (10)

  1. 이미지 센서 디바이스에 있어서,
    복수의 픽셀 및 적어도 트랜지스터를 포함하는 제1 기판;
    상기 픽셀과 상호작용하기 위한 회로부를 포함하며, 상기 제1 기판에 본딩된 제2 기판; 및
    상기 제1 기판 내에 또는 상기 제2 기판 내에 배치된 보호 다이오드
    를 포함하고,
    상기 보호 다이오드는, 제1 도핑된 영역, 상기 제1 도핑된 영역 내에 배치된 제2 도핑된 영역, 및 상기 제2 도핑된 영역 내에 배치된 제3 도핑된 영역을 포함하고,
    상기 제1 도핑된 영역과 상기 제3 도핑된 영역은, 동일한 유형의 전도성을 가지고,
    상기 제2 도핑된 영역은, 상기 제1 도핑된 영역 및 상기 제3 도핑된 영역과는 상이한 유형의 전도성을 가지며,
    상기 제3 도핑된 영역은, 상기 제1 기판의 상기 트랜지스터에 전기적으로 결합되는 것인, 이미지 센서 디바이스.
  2. 제1항에 있어서,
    상기 제1 도핑된 영역은 제1 기준 전압에 전기적으로 결합되고,
    상기 제2 도핑된 영역은, 상기 제1 기준 전압과는 상이한 제2 기준 전압에 전기적으로 결합되는 것인, 이미지 센서 디바이스.
  3. 제2항에 있어서,
    상기 제1 기준 전압은 양의 전압이고, 상기 제2 기준 전압은 음의 전압인 것인, 이미지 센서 디바이스.
  4. 제3항에 있어서,
    상기 트랜지스터와 연관된 전압은, 상기 이미지 센서 디바이스가 동작 중일 때 -M 볼트에서 N 볼트로 스윙(swing)하며,
    상기 제2 기준 전압의 상기 음의 전압은 -M 볼트보다 더 음인 것인, 이미지 센서 디바이스.
  5. 제1항에 있어서,
    상기 보호 다이오드는, 상기 제1 기판 내에 구현되지만 상기 제2 기판에서는 구현되지 않거나,
    상기 보호 다이오드는, 상기 제2 기판 내에 구현되지만 상기 제1 기판에서는 구현되지 않는 것인, 이미지 센서 디바이스.
  6. 제1항에 있어서,
    상기 보호 다이오드의 제1 인스턴스는 상기 제1 기판 내에 구현되고,
    상기 보호 다이오드의 제2 인스턴스는 상기 제2 기판 내에 구현되는 것인, 이미지 센서 디바이스.
  7. 제1항에 있어서,
    상기 제1 기판은, 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하고,
    상기 제1 기판은, 상기 제1 표면으로부터 상기 제1 기판에 진입하는 광을 검출하도록 구성된 복수의 픽셀을 포함하며,
    상기 제2 기판은, 상기 제1 기판의 상기 제2 표면에 본딩되는 것인, 이미지 센서 디바이스.
  8. 제1항에 있어서,
    상기 제2 기판에 또는 상기 제1 기판에 본딩되는 제3 기판을 더 포함하는, 이미지 센서 디바이스.
  9. 이미지 센서 디바이스에 있어서,
    복수의 픽셀과 전송 게이트를 포함하는 센서 기판 - 상기 픽셀은, 상기 센서 기판의 후면을 통해 상기 센서 기판에 진입하는 방사선을 검출하도록 구성됨 -;
    상기 센서 기판의 전면(front side)을 통해 상기 센서 기판에 본딩되고, 상기 픽셀을 동작시키도록 구성된 회로부를 포함하는 제1 비센서 기판(non-sensor substrate);
    상기 제1 비센서 기판이 상기 센서 기판과 제2 비센서 기판 사이에 본딩되도록, 상기 제1 비센서 기판에 본딩된 상기 제2 비센서 기판 - 상기 제1 비센서 기판은, 상기 픽셀을 동작시키도록 구성된 추가 회로부를 포함함 -; 및
    상기 센서 기판에, 상기 제1 비센서 기판에, 또는 상기 제2 비센서 기판에 구현된 하나 이상의 보호 다이오드
    를 포함하고,
    상기 하나 이상의 보호 다이오드 각각은, 제1 도핑된 웰, 상기 제1 도핑된 웰 내에 위치된 제2 도핑된 웰, 및 상기 제2 도핑된 웰 내에 위치된 제3 도핑된 웰을 포함하고,
    상기 제2 도핑된 웰은, 상기 제1 도핑된 웰 및 상기 제3 도핑된 웰과는 상이한 유형의 전도성을 가지고,
    상기 제1 도핑된 웰은 제1 기준 전압에 전기적으로 연결(tie)되고,
    상기 제2 도핑된 웰은, 상기 제1 기준 전압과는 상이한 제2 기준 전압에 전기적으로 연결되며,
    상기 제3 도핑된 웰은 상기 전송 게이트에 전기적으로 연결되는 것인, 이미지 센서 디바이스.
  10. 이미지 센서 디바이스를 제조하는 방법에 있어서,
    센서 웨이퍼의 제1 측부를 제1 논리 웨이퍼의 제1 측부에 본딩하는 단계 - 상기 센서 웨이퍼는, 상기 센서 웨이퍼의 상기 제1 측부 반대편의 제2 측부를 통해 상기 센서 웨이퍼에 진입하는 방사선을 검출하도록 구성된 픽셀을 포함하고, 상기 제1 논리 웨이퍼는, 상기 픽셀을 동작시키도록 구성된 회로부를 포함하며, 상기 센서 웨이퍼 또는 상기 제1 논리 웨이퍼는, 보호 다이오드를 포함함 -;
    상기 제1 논리 웨이퍼의 상기 제1 측부 반대편의 제2 측부로부터 상기 제1 논리 웨이퍼를 박화하는(thinning) 단계;
    상기 제1 논리 웨이퍼에 기판-관통-비아(through-substrate-via; TSV)를 형성하는 단계 - 상기 보호 다이오드는, 상기 TSV 형성 동안 상기 센서 웨이퍼 또는 상기 제1 논리 웨이퍼가 손상되는 것으로부터 보호함 -;
    상기 제1 논리 웨이퍼의 상기 제2 측부를 제2 논리 웨이퍼에 본딩하는 단계; 및
    상기 센서 웨이퍼의 상기 제2 측부로부터 상기 센서 웨이퍼를 박화하는 단계
    를 포함하는, 이미지 센서 디바이스를 제조하는 방법.
KR1020220101356A 2022-03-22 2022-08-12 적층형 이미지 센서 디바이스를 위한 새로운 보호 다이오드 구조물 KR20230137803A (ko)

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