TW202349458A - 半導體裝置 - Google Patents

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陳奎銘
張永昌
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台灣積體電路製造股份有限公司
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Abstract

當形成電晶體的氮化鎵汲極時，沉積氮化鎵和碳（GaN:C）（例如，以複合層的形式）在汲極的氮化鎵以及於其中形成汲極的基板的矽之間提供緩衝。因此，減少了由晶格失配引起的間隙和其他缺陷，從而提高了汲極的電氣性能。此外，減少了進入基板的電流洩漏，這進一步提高了汲極的電氣性能。另外或替代地，對於氮化鎵汲極，在氮化鋁襯墊中植入矽以降低氮化鎵和矽之間的界面處的接觸電阻。結果，電晶體的電氣性能得到提升。

Description

半導體裝置
本發明是有關於一種半導體裝置。
在諸如互補式金氧半導體（CMOS）的電晶體結構以及諸如像素的光子結構中，越高的崩潰電壓允許電晶體在越寬的輸入信號範圍內工作而不會損壞。氮化鎵（GaN）因為具有高能隙而可被用作形成電晶體汲極的材料，以提高電晶體的崩潰電壓。
根據本發明實施例提供一種半導體裝置，包括基板、汲極結構、源極以及通道。汲極結構配置在基板中，且包括基板中的緩衝部分、在緩衝部分上方的汲極部分、以及設置在汲極部分以及基板之間的襯墊，其中緩衝部分包括氮化鎵和碳，汲極部分包括摻雜氮化鎵，且襯墊包括氮化鋁。源極包括摻雜材料。通道用以將汲極結構電連接到源極，其中襯墊包括至少在通道和襯墊之間的界面處的植入矽。
根據本發明實施例提供一種方法，包括在基板中形成上凹槽，其中上凹槽基本上為矩形；在上凹槽的側壁上形成包含氮化鋁的襯墊；在基板中形成下凹槽，其中下凹槽基本上為V形；至少在襯墊和基板的一部分之間的界面處將矽植入襯墊中以包括通道；以及在下凹槽和上凹槽中形成包含摻雜氮化鎵的汲極結構。
根據本發明實施例提供一種方法，包括在基板中形成上凹槽，其中上凹槽基本上為矩形；在上凹槽的側壁上形成包含氮化鋁的襯墊；在基板上形成下凹槽，其中下凹槽基本上為V形；至少在下凹槽中形成包含氮化鎵和碳的緩衝部分；以及至少在上凹槽中形成包含摻雜氮化鎵的汲極部分。
以下公開提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。為了簡化本公開，下面將描述元件和配置的具體示例。當然，這些僅僅是示例，並且不旨在進行限制。例如，在下面的描述中，在第二特徵之上或在第二特徵上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，也可以包括在第一特徵和第二特徵之間形成其他特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各種示例中重複使用元件標號和/或字母。重複使用元件標號和/或字母是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用諸如「在下方」、「下面」、「下方」、「上面」、「上方」等空間相關術語來描述圖式所繪示的一個元件或特徵與另外的元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同方向。該設備可以是其他的定向（旋轉90度或在其他方向），且本文使用的空間相對描述符號同樣可以相應地解讀。
在一些情況下，由於氮化鎵（GaN）所展現的高能隙，使得氮化鎵可以用作形成電晶體的汲極的材料，以提高電晶體的崩潰電壓。然而，氮化鎵與矽（Si）具有顯著的晶格失配（mismatch），而矽通常被用於形成將在其中形成汲極的基板。因此，在形成氮化鎵時會出現缺陷，例如汲極中的間隙。此外，氮化鎵和矽的熱膨脹係數明顯不同，這會導致於其內形成電晶體的基板彎曲和破裂。
因此，氮化鋁（AlN）通常沉積在矽和氮化鎵之間的界面處，以減少晶格失配和熱膨脹係數差異。然而，汲極缺陷和晶片應力仍然存在於氮化鎵汲極中。此外，氮化鋁造成氮化鎵汲極與形成於基板中的n型摻雜通道之間的界面處的電阻增加。
本文描述的一些實施方式提供了在形成氮化鎵汲極時用來沉積氮化鎵和碳（GaN:C）（例如，形成為複合層的形式）的技術和設備。GaN:C在汲極的氮化鎵和於其中形成汲極的基板（例如晶片）的矽之間提供了緩衝。因此，減少了因為晶格失配所引起的間隙和其他缺陷，從而提高了汲極的電氣性能。此外，減少了進入基板的電流洩漏，其進一步提高了汲極的電氣性能。
另外或備選地，本文描述的一些實施方式提供了技術和設備，以在氮化鎵汲極的氮化鋁（AlN）襯墊中植入（implant）矽。所植入的矽降低了在氮化鎵和矽之間的界面處因為氮化鋁所引起的接觸電阻。因此，電晶體的電氣性能得到改善。
圖1是示例環境100的示意圖，在環境100中可以實現本文描述的系統和/或方法。示例環境100包括可用於形成半導體結構和裝置的半導體製程工具，例如本文所描述的導電結構。
如圖1所示，環境100可以包括多個半導體製程工具102~116和晶片/晶粒傳輸工具118。多個導體製程工具102~116可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子植入工具114和/或另一半導體製程工具。示例環境100內包括的工具可以被包括在半導體潔淨室、半導體製造廠（foundry）、半導體加工和/或製造設施或其他位置中。
沉積工具102是半導體製程工具，其包括半導體製程室和能夠將各種類型的材料沉積到基板上的一個或多個裝置。在一些實施方式中，沉積工具102包括能夠在諸如晶片的基板上沉積光阻層的旋塗工具。在一些實施方式中，沉積工具102包括化學氣相沉積（CVD）工具，例如電漿增強CVD（PECVD）工具、高密度電漿CVD（HDP-CVD）工具、次大氣壓CVD（SACVD）、原子層沉積（ALD）工具、電漿增強原子層沉積（PEALD）工具或其他類型的CVD工具。在一些實施方式中，沉積工具102包括物理氣相沉積（PVD）工具，例如濺射工具或另一類型的PVD工具。在一些實施方式中，示例環境100包括多種類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體製程工具，所述輻射源諸如紫外光（UV）源（例如，深紫外光源、極紫外光（EUV）源和/或類似的紫外光）、X射線源、電子束（e-beam）源和/或其他類型的曝光工具。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一個或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案和/或類似的圖案。在一些實施方式中，曝光工具104包括掃描儀、步進器或類似類型的曝光工具。
顯影工具106是能夠顯影已被暴露於輻射源的光阻層以從曝光工具104轉移到光阻層的圖案顯影出來的半導體製程工具。在一些實施方式中，顯影工具106通過去除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106通過去除光阻層的暴露部分來顯影圖案。在一些實施方式中，顯影工具106通過使用化學顯影劑來溶解光阻層的曝光部分或未曝光部分來顯影圖案。
蝕刻工具108是能夠蝕刻基板的各種類型的材料、晶片或半導體裝置的半導體製程工具。例如，蝕刻工具108可以包括濕蝕刻工具、乾蝕刻工具和/或另一種類型的蝕刻工具。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑的腔室，且基板被放置在腔室中持續特定時間以去除基板的一個或多個部分的特定量。在一些實施方式中，蝕刻工具108利用電漿蝕刻或電漿輔助蝕刻來蝕刻基板的一個或多個部分，這可以涉及使用離子化的氣體來各向同性地（isotropically）或指向地（directionally）蝕刻該一個或多個部分。
平坦化工具110是能夠拋光或平坦化晶片或半導體裝置的各個層的半導體製程工具。例如，平坦化工具110可以包括化學機械研磨（CMP）工具和/或拋光或平坦化沉積或電鍍材料的層或表面的另一類型的平坦化工具。平坦化工具110可以用化學力和機械力的組合（例如，化學蝕刻和自由研磨拋光）來拋光或平坦化半導體裝置的表面。平坦化工具110可以結合拋光墊和保持環（例如，通常具有比半導體裝置更大的直徑）使用研磨和腐蝕性化學漿料。拋光墊和半導體裝置可以由動態拋光頭壓在一起，並由保持環保持在適當位置。動態拋光頭可以不同的旋轉軸旋轉，以去除材料並平整半導體裝置的任何不規則形貌，使半導體裝置平坦或平面化。
電鍍工具112是能夠用一種或多種金屬來電鍍基板（例如，晶片、半導體裝置和/或類似裝置）或電鍍基板一部分的半導體製程工具。例如，電鍍工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料電鍍裝置或合金（例如，錫和銀、錫和鉛和/或類似合金）電鍍裝置，和/或一種或多種其他類型的導電材料、金屬和/或類似類型的材料的電鍍裝置。
離子植入工具114是能夠將離子植入基板的半導體製程工具。離子植入工具114可以在電弧室中從諸如氣體或固體的源材料產生離子。源材料可以被提供到電弧室中，並且在陰極和電極之間釋放電弧電壓以產生包含源材料離子的電漿。一個或多個提取電極可用於從電弧室中的電漿提取離子，並加速離子以形成離子束。離子束可以被引導以朝向基板，使得離子被植入到基板的表面下。
光阻去除工具116是能夠蝕刻光阻層的半導體製程工具。在一些實施方式中，光阻去除工具116包括填充有化學剝離劑的腔室，並且，具有光阻層的基板被放置在腔室中持續特定時間以去除光阻層。在一些實施方式中，光阻去除工具116使用電漿灰化來蝕刻光阻層。
晶片/晶粒傳輸工具118包括移動機器人、機器人手臂、有軌電車或軌道車、高架吊車轉移（OHT）車輛、自動化材料處理系統（AMHS）和/或其他類型的工具，以在半導體製程工具102~116之間傳輸晶片和/或晶粒，和/或往返於其他位置（例如晶片架、儲藏室或其他位置）之間傳輸晶片和/或晶粒。在一些實施方式中，晶片/晶粒傳輸工具118是經過程式化的工具以行進於特定路徑，和/或可以半自動地或自動地操作。
作為一個或多個示例，提供了圖1中所示的工具的數量和配置。實際上，可能存在與圖1所示的工具相比更多的工具、更少的工具、不同的工具或不同配置的工具。此外，圖1中所示的兩個或更多個工具可以在單個工具內實現，或者，圖1所示的單個工具可以實現為多個分開的工具。另外或替代地，環境100的一組工具（例如，一個或多個工具）可以執行被描述為由環境100的另一組工具所執行的一個或多個功能。
圖2是本文描述的示例像素感測器200的示意圖。在一些實施方式中，像素感測器200可以被包括在像素陣列中。在一些實施方式中，像素感測器200被包括在影像感測器中。影像感測器可以是互補式金氧半導體（CMOS）影像感測器、背照式（BSI）CMOS影像感測器或其他類型的影像感測器。
圖2示出了像素感測器200的截面圖。如圖2所示，像素感測器200可以包括基板202。基板202可以包括半導體晶片基板、半導體晶片或可以在其中形成半導體像素的另一種類型的基板。在一些實施方式中，基板202由矽（Si）（例如，矽基板）、包括矽的材料、諸如砷化鎵（GaAs）的III-V化合物半導體材料、絕緣體上矽（SOI）、或能夠從入射光的光子產生電荷的另一種類型的半導體材料所形成。在一些實施方式中，基板202由諸如摻雜矽的摻雜材料（例如，p摻雜材料或n摻雜材料）形成。
如圖2中進一步所示，像素感測器200可以包括包含有氮化鎵（GaN）的汲極結構204。如本文所述，汲極結構204可以包括由氮化鎵和碳（GaN:C）所形成的第一部分204a以及由結晶GaN（例如，立方GaN或c-GaN）所形成的第二部分204b。因此，藉由GaN:C而減少了進入基板202的電流洩漏。此外，由於第一部分204a的GaN:C填充了基板202中的基本上V形的溝槽，以允許在第二部分204b中生長c-GaN，因此減少了汲極結構204中的間隙和其他缺陷。否則，汲極結構204將包括六邊形GaN（h-GaN）與c-GaN的組合，這將導致汲極結構204中的間隙。如本文所用，「基本上V形」是指三維結構其中結構的至少一個橫截面（例如，圖2中描繪的橫截面）具有表面（例如，示例像素感測器200中的底面），此表面的特徵在於相對於水平軸傾斜的第一部分以及相對於水平軸也傾斜的第二部分，其中第一部分和第二部分以約10°至約170°範圍內的角度相交。
在一些實施方式中，如圖2所示，像素感測器200還可以包括支持n型摻雜通道208（例如，由n型摻雜矽形成）的介電層206和光阻層210。介電層206可以包括氮化矽（SiNx）、氧化物（例如，氧化矽（SiOx）和/或另一種氧化物材料）和/或另一種類型的介電材料。光阻層210可以包括金屬、氧化矽（SiOx）和/或另一種光阻材料。
在一些實施方式中，汲極結構204可以包括氮化鋁（AlN）襯墊，以減少基板202和汲極結構204之間的晶格失配和熱膨脹係數失配。另外，氮化鋁襯墊可以包括至少在通道208和汲極結構204之間的界面處植入的矽原子，如結合圖3所描述的。因此，降低了在氮化鋁襯墊處的接觸電阻，以改善像素感測器200中的電流流動，如下面更詳細的描述。
像素感測器200還包括源極212。例如，源極212可以由p摻雜材料形成，以與n摻雜汲極結構204相配。例如，源極212可以包括p摻雜矽和/或另一種半導體材料。因此，圖2進一步示出了從汲極接點214通過汲極結構204並通過通道208到源極212的示例電流流動路徑（例如，光電流流動路徑）。在一些實施方式中，電流可以是由連接汲極接點214的光電二極體所吸收的入射光的光子所產生的光電流。例如，汲極接點214可以包括金屬，例如釕（Ru）、銅（Cu）、鈷（Co）、鎢（W）、和/或另一種導電材料。
像素感測器200可以電連接到影像感測器的後段製程（BEOL）金屬化疊層（未示出）。BEOL金屬化疊層可將像素感測器200電連接到控制電路，該控制電路可用於測量入射光在像素感測器200中的累積，並將測量結果轉換為電信號。
如上所述，提供圖2作為示例。其他示例可能與關於圖2的描述不同。
圖3是本文描述的示例電晶體300的圖。在一些實施方式中，電晶體300可包含在電子裝置中，例如記憶體裝置、邏輯裝置、處理器、輸入/輸出裝置或包含一個或多個電晶體的另一類型的半導體裝置。
圖3示出了電晶體300的截面圖。如圖3所示，電晶體300可以包括基板202。基板202可以包括半導體晶片基板、半導體晶片或者是可以於其中形成半導體電晶體的其他類型基板。在一些實施方式中，基板202由矽（Si）（例如，矽基板）、包括矽的材料、諸如砷化鎵（GaAs）的III-V化合物半導體材料、絕緣體上矽（SOI）、或能夠從入射光的光子產生電荷的另一種類型的半導體材料所形成。在一些實施方式中，基板202由諸如摻雜矽的摻雜材料（例如，p摻雜材料或n摻雜材料）形成。
如圖3進一步所示，電晶體300可以包括氮化鎵（GaN）汲極。如本文所述，汲極可以包括由氮化鎵和碳（GaN:C）形成的第一部分204a以及由結晶GaN（例如，立方GaN或c-GaN）形成的第二部分204b。因此，藉由GaN:C減少了進入基板202的電流洩漏。此外，由於第一部分204a的GaN:C填充了基板202中基本上V形的溝槽，以允許在第二部分204b中生長c-GaN，因此減少了汲極中的間隙和其他缺陷。否則，汲極將包括六方GaN（h-GaN）與c-GaN的組合，這將導致汲極中的間隙。在一些實施方式中，如圖3所示，電晶體300還可以包括n摻雜通道208（例如，由n摻雜矽形成）。
在一些實施方式中，汲極的第二部分204b可以包括包含有氮化鋁（AlN）的襯墊304，以減少基板202和汲極結構204的GaN之間的晶格失配和熱膨脹係數失配。另外，襯墊304可以至少在通道208以及汲極結構204的GaN之間的界面處包括有植入的矽原子。因此，襯墊304處的接觸電阻降低，以提升電晶體300中的電流，進一步詳細說明如下。
電晶體300還包括源極212。例如，源極212可以由p摻雜材料形成以與n摻雜汲極搭配。因此，電流可以通過通道208從汲極流到源極212。在一些實施方式中，電流可以通過汲極接點（未示出）輸入到汲極。因為汲極結構204包括GaN，所以電流可以在10伏特（V）下與至少5400毫安/毫米（mA/mm）的電流密度相關聯。
如圖3進一步所示，電晶體300包括閘極結構302。在一些實施方式中，閘極結構302可以由多晶矽材料、金屬（例如，鎢（W）或另一種金屬）、和/或另一種類型的導電材料形成。在一些實施方式中，閘極結構302可包括多層材料，例如多層金屬，或包括至少一層多晶矽層和至少一層金屬層的多層等等。閘極結構302可以藉由一個或多個側壁間隔物電絕緣，例如是藉由在閘極結構302的每一側上的間隔物。間隔物可以包括氧化矽（SiOx）、氮化矽（SixNy）、碳氧化矽（SiOC）、矽氧碳氮化物（SiOCN）和/或另一種合適的材料。在一些實施方式中，閘極結構302可以與大於7×10 5伏特每厘米（V/cm）的崩潰電場相關聯。通過將GaN用於汲極結構204，使得崩潰電場超過7×10 5V/cm並且高達例如35×10 5V/cm。相較於將矽用於汲極結構204的狀況，崩潰電場的增加允許了閘極結構302在更大的電壓範圍（例如，高達10V而不是3.2V）上操作。
電晶體300可以電連接到電子裝置的BEOL金屬化疊層（未示出）。BEOL金屬化疊層可以將電晶體300電連接到控制電路，該控制電路可以用於藉由閘極結構302啟動和停止電晶體300中的電流。
如上所述，提供圖3作為示例。其他示例可能不同於關於圖3的描述。
圖4A至圖4R是本文描述的示例實施方案400的圖。示例實施方案400包括用於在兩個部分中形成GaN汲極的製程，如本文所述。此外，示例實施方案400包括在用於GaN汲極的AlN襯墊中植入矽的製程。這些製程可以單獨實施，也可以一起實施，如圖4A至圖4R所示。
如圖4A所示，用於形成汲極的示例性製程可以結合基板202執行。基板202可以包括半導體晶片基板、半導體晶片或者是可以於其中形成半導體電晶體的其他類型基板。在一些實施方式中，基板202由矽（Si）（例如，矽基板）、包括矽的材料、諸如砷化鎵（GaAs）的III-V化合物半導體材料、絕緣體上矽（SOI）、或另一種類型的半導體材料所形成。在一些實施方式中，基板202由諸如摻雜矽的摻雜材料（例如，p摻雜材料或n摻雜材料）形成。例如，離子植入工具114可以正離子（用於p型摻雜）或負離子（用於n型摻雜）來摻雜基板202。
如圖4B所示，可以在基板202上方形成光阻層210。例如，沉積工具102可以通過CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積光阻層210。平坦化工具110可以在沉積光阻層210之後平坦化光阻層210。光阻層210可以包括金屬、氧化矽（SiOx）和/或另一種光阻材料。
如圖4C所示，可以圖案化光阻層210以準備蝕刻基板202。例如，曝光工具104可以將光阻層210暴露於輻射源以圖案化光阻層210，且顯影工具106可以顯影並去除部分的光阻層210以暴露圖案。
如圖4D所示，在基板202中形成上凹槽402a。例如，蝕刻工具108可以蝕刻基板202的一部分以形成上凹槽402a。如圖4D進一步所示，上凹槽402a可以是基本上矩形的。如本文所用，「基本上矩形」是指一種三維結構，其中該結構的至少一個橫截面（例如，圖4D中描繪的橫截面）具有兩個側面（例如，圖4D中的側壁），其特點為夾角很小而近乎平行。在一些實施方式中，橫截面可包括不平行的兩個附加側（例如，使得橫截面類似於梯形）或夾角很小而近乎平行（例如，使得橫截面類似於長方形）。
如圖4E所示，可以形成包括有AlN的襯墊304。沉積工具102可以藉由CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積襯墊304。如圖4E所示，AlN可以沉積在上凹槽402a的側壁和底面上。另外，AlN可以沉積在光阻層210上（或者，在已經去除光阻層210的實施方案中，AlN可以沉積在基板202的頂面上）。沉積工具102可以將襯墊304沉積到從大約1奈米（nm）到大約5nm的範圍內的深度。藉由選擇至少約1nm的深度，襯墊304有助於減少基板202以及將在上凹槽402a中形成的GaN之間的晶格失配和熱膨脹係數差異，這減少了汲極中的裂縫、間隙和其他缺陷。藉由選擇不超過大約5nm的深度，將在上凹槽402a中形成的GaN以及將在基板202中形成的通道208之間的接觸電阻不會顯著增加。
因此，如圖4F所示，可以從上凹槽402a的底面蝕刻AlN，並且從光阻層210蝕刻AlN（或者，在已經去除光阻層210的實施方案中，從基板202頂面蝕刻AlN））。例如，蝕刻工具108可以各向異性地蝕刻AlN，使得AlN保留在上凹槽402a的側壁上。另外，如圖4F所示，AlN可以覆蓋由基板202形成的整個側壁長度，但僅覆蓋由光阻層210形成的側壁的一部分長度。在一些實施方式中，蝕刻工具108可以利用電漿來執行乾蝕刻，諸如利用三氯化硼（BCl 3）和氧（O 2）電漿。
如圖4G所示，可以形成氮化矽（SiN）層404。沉積工具102可以藉由CVD技術、PVD技術、ALD技術或其他類型的沉積技術來沉積SiN層404。如圖4F所示，SiN層404可以沉積在上凹槽402a的側壁和底面上。此外，SiN層404可以沉積在光阻層210上（或者，在已經去除光阻層210的實施方式中，沉積SiN層404在基板202的頂面上）。沉積工具102可以將SiN層404沉積到從大約45Å到大約55Å的範圍內的深度。藉由選擇至少約45Å的深度，SiN層404夠厚而得以在襯墊304中植入矽（如關於圖4L更詳細地描述），這降低了由襯墊304引起的接觸電阻。藉由選擇不超過大約55Å的深度，SiN層404足夠薄而得以在不損壞示例實施方案400中所示的襯墊304和/或其他層的情況下被蝕刻。
如圖4H所示，可以從上凹槽402a的底面蝕刻SiN層404，並從光阻層210蝕刻SiN層404（或者，在已經去除光阻層210的實施方案中，從基板202的頂面蝕刻SiN層404）。例如，蝕刻工具108可以各向異性地蝕刻SiN層404，使得SiN層404保留在上凹槽402a的側壁上。在一些實施方式中，蝕刻工具108可以執行乾蝕刻。
在一些實施方式中，矽被直接植入襯墊304中，此時可以省略SiN層404，如關於圖4L的更詳細描述。或者，當未將矽植入到襯墊304中時，可以省略SiN層404。
如圖4I所示，在基板202中形成下凹槽402b。例如，蝕刻工具108可以蝕刻基板202的一部分以形成下凹槽402b。在一些實施方式中，蝕刻工具108可以執行濕蝕刻，例如使用四甲基氫氧化銨（tetramethyl ammonium hydroxide，TMAH）。如圖4I進一步所示，下凹槽402b可以是基本上V形的。例如，可以集中朝上凹槽402a的底面中心執行濕蝕刻，以形成這個基本上V形的形狀。此外，如圖4I所示，下凹槽402b可以比上凹槽402a寬，因為濕蝕刻可以在鄰近上凹槽402a處去除基板202的未蝕刻部分下方的部分基板202。
如圖4J所示，可以至少在下凹槽402b中形成氮化鎵和碳（GaN:C）的緩衝部分204a。沉積工具102可以藉由ALD技術或其他類型的沉積技術來沉積GaN:C。在一些實施方式中，GaN:C可以包括GaN和C的交替層（alternating layers）。緩衝部分204a有助於防止電流洩漏到基板202中。另外，GaN:C不形成晶體結構，因此，得以在沒有間隙的情況下填充基本上V形的下凹槽402b。
如圖4J中進一步所示，多晶GaN:C（poly-GaN:C）406也形成在光阻層210上（或者，在已經去除光阻層210的實施方案中，多晶GaN:C 406形成在基板202的頂面上）。因此，如圖4K所示，可以去除poly-GaN:C 406。例如，蝕刻工具108可以蝕刻poly-GaN:C 406。在一些實施方式中，蝕刻工具108可以執行濕蝕刻，例如使用鹽酸（HCl）。
如圖4K中進一步所示，蝕刻工具108可以另外去除GaN:C的一部分，使得緩衝部分204a具有基本上平坦的（例如，在相對於水平軸接近0°的範圍內）第一頂面部分、傾斜的（例如，相對於水平軸大於10°）頂面部分和基本上平坦的第二頂面部分。另外，如圖4K所示，第二頂面部分相對於基板202的頂面可以低於第一頂面部分，並且第一及第二頂面部分藉由上述傾斜的頂面部分相連接。此外，由於緩衝部204a形成在下凹槽402b中，所以緩衝部204a具有基本上V形的底面。因此，襯墊304的側面不會物理接觸緩衝部分204a，這防止了襯墊304的碳化。
如圖4L所示，離子植入工具114可以用矽原子408摻雜襯墊304。例如，離子植入工具114可以用光子、質子、電子和/或離子來轟擊SiN層404，這導致SiN層404的矽原子408移動到襯墊304中。作為替代，在沒有SiN層404的實施方式中，離子植入工具114可以用矽原子408直接轟擊襯墊304。
如圖4M所示，可以蝕刻SiN層404。例如，蝕刻工具108可以從上凹槽402a的側壁各向異性地蝕刻SiN層404。因此，在一些實施方式中，蝕刻工具108可以執行乾蝕刻。或者，蝕刻工具108可以各向同性地蝕刻SiN層404。因此，在一些實施方式中，蝕刻工具108可以執行濕蝕刻。
如圖4N所示，可以至少在上凹槽402a中形成包含有結晶氮化鎵（GaN，例如c-GaN）的汲極部分204b。沉積工具102可以藉由外延生長來沉積GaN。因為上凹槽402a基本上是矩形的，所以汲極部分204b可以生長為立方晶體結構而沒有明顯的間隙。
另外，汲極部分204b可以是n摻雜的（n-GaN）。例如，離子植入工具114可以將負離子植入到GaN中。另外或替代地，沉積工具102可以在沉積製程期間使用負離子，使得GaN外延生長為n-GaN。
如圖4O所示，可以蝕刻光阻層210。例如，光阻去除工具116可以利用緩衝氧化物蝕刻（buffered oxide etch，BOE）來溶解光阻層210。
如圖4P所示，可以在基板202中形成通道208。通道208可以是n摻雜的（例如，n摻雜的矽）。例如，離子植入工具114可以將負離子植入到基板202中。通道208可以形成為使得通道208在襯墊304處與汲極連接。
如圖4Q所示，可以在通道208上方形成閘極結構302。例如，沉積工具102可以沉積多晶矽、金屬（例如，鎢）和/或另一種類型的導電材料以形成閘極結構302。在一些實施方式中，沉積工具102可以執行多個沉積操作（並且在一些實施方式中，與由蝕刻工具108執行的蝕刻操作交替執行），使得閘極結構302包括多層材料，例如多層金屬和/或多層多晶矽。
如圖4R所示，源極212可以形成在基板202中。相對於汲極，源極212可以形成在通道208的相對側上。例如，離子植入工具114可以將正離子植入基板202中以形成源極212（例如，形成p摻雜矽）。因此，當閘極結構302被致動（activate），電流可以從汲極結構204的GaN流向源極212。
藉由利用結合圖4A至圖4R所描述的技術，氮化鎵和碳（GaN:C）的緩衝部分204a（例如，以複合層的形式）在汲極部分204b的氮化鎵（GaN）和基板202的矽之間提供緩衝。因此，減少了由晶格失配引起的間隙和其他缺陷，從而提高了電晶體的電氣性能。此外，減少了進入基板202的電流洩漏，這進一步提高了汲極的電氣性能。此外，在襯墊304中植入一些矽。植入的矽降低了汲極部分204b的GaN和通道208的矽之間的界面處的接觸電阻。結果，電晶體的電氣性能得到提升。
如上所述，所提供的圖4A至圖4R作為示例。其他示例可能與關於圖4A至圖4R所描述的不同。例如，即使當GaN汲極僅由GaN構成而不是部分由GaN:C構成時，襯墊304也可以植入矽。類似地，即使當襯墊304沒有植入矽時，GaN汲極也可以部分地由GaN:C形成。在另一個示例中，可以形成像素感測器（例如，如結合圖2所描述的）來代替具有閘極結構302的電晶體。
圖5是裝置500的示例元件的示意圖。在一些實施方式中，半導體製程工具102~116和/或晶片/晶粒傳輸工具118中的一個或多個可以包括一個或多個裝置500和/或裝置500的一個或多個元件。如圖5所示，裝置500可以包括總線510、處理器520、記憶體530、輸入元件540、輸出元件550以及通信元件560。
總線510包括使裝置500的元件之間能夠進行有線和/或無線通信的一個或多個元件。總線510可以將圖5的兩個或更多個元件耦合在一起，例如通過操作耦合、通信耦合、電子耦合和/或電耦合。處理器520包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式化邏輯閘陣列、專用積體電路和/或其他類型的處理元件。處理器520以硬體來實現，或是以硬體和軟體的組合來實現。在一些實施方式中，處理器520包括能夠被程式化以執行本文別處描述的一個或多個操作或製程的一個或多個處理器。
記憶體530包括揮發性和/或非揮發性記憶體。例如，記憶體530可以包括隨機存取記憶體（RAM）、唯讀記憶體（ROM）、硬碟驅動器和/或另一種類型的記憶體（例如，快閃記憶體、磁記憶體和/或光學記憶體）。記憶體530可以包括內部記憶體（例如，RAM、ROM或硬碟驅動器）和/或可移動記憶體（例如，USB）。記憶體530可以是非暫態電腦可讀媒體。記憶體530存儲與裝置500的操作有關的資訊、指令和/或軟體（例如，一個或多個軟體應用程式）。在一些實施方式中，記憶體530包括耦合到一個或多個處理器（例如，處理器520）的一個或多個記憶體，例如通過總線510。
輸入元件540使裝置500能夠接收輸入，例如使用者輸入和/或感測輸入。例如，輸入元件540可以包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀和/或致動器。輸出元件550使裝置500能夠提供輸出，例如通過顯示器、揚聲器和/或發光二極體。通信元件560使裝置500能夠通過有線連接和/或無線連接與其他裝置通信。例如，通信元件560可以包括接收器、發射器、收發器、數據機、網路介面卡和/或天線。
裝置500可以執行本文描述的一個或多個操作或製程。例如，非暫態電腦可讀媒體（例如，記憶體530）可以存儲一組指令（例如，一個或多個指令或代碼）以供處理器520執行。處理器520可以執行該組指令以執行本文描述的一個或更多操作或製程。在一些實施方式中，由一個或多個處理器520執行指令集使得一個或多個處理器520和/或裝置500執行本文描述的一個或多個操作或製程。在一些實施方式中，實體的電路可用於代替指令（或是結合指令）以執行本文所描述的一個或多個操作或製程。附加地或替代地，處理器520可以被配置為執行本文描述的一個或多個操作或製程。因此，本文描述的實施方式不限於實體的電路和軟體的任何特定組合。
圖5中所示的元件的數量和配置被提供為示例。裝置500可以包括與圖5中所示的元件相比額外的元件、更少的元件、不同的元件或不同配置的元件。另外或替代地，裝置500的一組元件（例如，一個或多個元件）可以執行一個或多個被描述為由裝置500的另一組元件所執行的功能。
圖6是與形成氮化鎵汲極結構相關聯的示例性製程600的流程圖。在一些實施方式中，圖6的一個或多個製程方塊可以由一個或多個半導體製程工具（例如，半導體製程工具102~116中的一個或多個）執行。另外或可替代地，圖6的一個或多個製程方塊可以由裝置500的一個或多個元件執行，例如處理器520、記憶體530、輸入元件540、輸出元件550和/或通信元件560。
如圖6所示，製程600可以包括在基板中形成上凹槽（方塊610）。例如，一個或多個半導體製程工具102~116可以在基板202中形成上凹槽402a，如本文所述。上凹槽402a可以是基本上矩形的。
如圖6進一步所示，製程600可以包括在上凹槽的側壁上形成包含氮化鋁（AlN）的襯墊（方塊620）。例如，一個或多個半導體製程工具102~116可以在上凹槽402a的側壁上形成包括氮化鋁（AlN）的襯墊304，如本文所述。
如圖6中進一步所示，製程600可以包括在基板中形成下凹槽（方塊630）。例如，一個或多個半導體製程工具102~116可以在基板202中形成下凹槽402b，如本文所述。下凹槽402b可以是基本上V形的。
如圖6中進一步所示，製程600可以包括至少在襯墊和基板的一部分之間的界面處將矽植入襯墊中以包括通道（方塊640）。例如，一個或多個半導體製程工具102~116可以至少在襯墊304和基板202的一部分之間的界面處將矽植入襯墊304中以包括通道208，如本文所述。
如圖6進一步所示，製程600可以包括在下凹槽和上凹槽中形成氮化鎵（GaN）汲極（方塊650）。例如，一個或多個半導體製程工具102~114可以在下凹槽402b和上凹槽402a中形成包含摻雜氮化鎵（GaN）的汲極結構204，如本文所述。
製程600可以包括其他的實施方式，例如下文描述的和/或結合本文別處描述的一個或多個其他製程的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，形成上凹槽402a包括在基板202上方圖案化光阻材料210並利用微影製程在基板202中形成上凹槽402a，並在形成汲極結構204之後去除光阻材料210。
在第二實施方式中（單獨執行或與第一實施方式結合），形成襯墊304的步驟包括在上凹槽402a的側壁和底面上沉積AlN，並從上凹槽402a的底面蝕刻AlN。
在第三實施方案中（單獨執行或與第一實施方案和第二實施方案中的一個或多個結合），製程600進一步包括在上凹槽402a的側壁和底面上形成氮化矽（SiN）層404，並從上凹槽402a的底面蝕刻SiN 404。
在第四實施方式中（單獨執行或與第一至第三實施方式中的一個或多個結合），在襯墊304中植入矽包括轟擊SiN 404層以在襯墊304中植入矽原子408。
在第五實施方式中（單獨執行或與第一至第四實施方式中的一個或多個結合），製程600進一步包括從上凹槽402a的側壁蝕刻SiN 404層。
在第六實施方式中（單獨執行或與第一至第五實施方式中的一個或多個組合），形成汲極結構204包括至少在下凹槽402b中形成包含氮化鎵和碳（GaN:C）的緩衝部分204a，並且至少在上凹槽402a中形成包含摻雜氮化鎵（GaN）的汲極部分204b。
儘管圖6示出了製程600的示例方塊，但是在一些實施方式中，製程600包括與圖6中描繪的那些相比另外的方塊、更少的方塊、不同的方塊或不同配置的方塊。另外或備選地，可以並行執行兩個或更多個製程600的方塊。
圖7是與形成氮化鎵汲極結構相關聯的示例性製程700的流程圖。在一些實施方式中，圖7的一個或多個製程方塊可以由一個或多個半導體製程工具（例如，半導體製程工具102~116中的一個或多個）執行。另外或替代地，圖7的一個或多個製程方塊可以由裝置500的一個或多個元件執行，例如處理器520、記憶體530、輸入元件540、輸出元件550和/或通信元件560。
如圖7所示，製程700可以包括在基板中形成上凹槽（方塊710）。例如，一個或多個半導體製程工具102~116可以在基板202中形成上凹槽402a，如本文所述。上凹槽402a可以是基本上矩形的。
如圖7進一步所示，製程700可以包括在上凹槽的側壁上形成包含氮化鋁（AlN）的襯墊（方塊720）。例如，一個或多個半導體製程工具102~116可以在上凹槽402a的側壁上形成包括氮化鋁（AlN）的襯墊304，如本文所述。
如圖7中進一步所示，製程700可以包括在基板中形成下凹槽（方塊730）。例如，一個或多個半導體製程工具102~116可以在基板202中形成下凹槽402b，如本文所述。下凹槽402b可以是基本上V形的。
如圖7進一步所示，製程700可以包括至少在下凹槽中形成包含氮化鎵和碳（GaN:C）的緩衝部分（方塊740）。例如，一個或多個半導體製程工具102~116可以至少在下凹槽402b中形成包括氮化鎵和碳（GaN:C）的緩衝部分204a，如本文所述。
如圖7進一步所示，製程700可以包括至少在上凹槽中形成包含摻雜氮化鎵（GaN）的汲極部分（方塊750）。例如，一個或多個半導體製程工具102~116可以至少在上凹槽402a中形成包括摻雜氮化鎵（GaN）的汲極部分204b，如本文所述。
製程700可以包括其他的實施方式，例如下文描述的和/或與本文別處描述的一個或多個其他製程相關的任何單個實施方式或多個實施方式的任何組合。
在第一實施方式中，形成下凹槽402b包括使用四甲基氫氧化銨（tetramethyl ammonium hydroxide，TMAH）來蝕刻在上凹槽402a下方的下凹槽402b。
在第二實施方式中（單獨執行或與第一實施方式組合），形成緩衝部分204a包括使用原子層沉積（ALD）沉積氮化鎵和碳（GaN:C），使得GaN:C形成在下凹槽402b中並在基板202上方形成多晶GaN:C（poly-GaN:C）406，並使用鹽酸（HCl）蝕刻poly-GaN:C 406。
在第三實施方式中（單獨執行或與第一實施方式和第二實施方式中的一個或多個結合），GaN:C與襯墊304相鄰的部分被HCl蝕刻，使得緩衝部分204a具有基本上平坦的第一頂面部分、傾斜的頂面部分、基本上平坦的第二頂面部分和基本上V形的底面。
在第四實施方式中（單獨執行或與第一至第三實施方式中的一個或多個結合），製程700進一步包括在基板202上形成摻雜矽，該基板202具有與襯墊304的界面以形成通道208。
在第五實施方式中（單獨執行或與第一至第四實施方式中的一個或多個結合），製程700進一步包括形成閘極結構302以及和通道208電連接的源極212，其中閘極結構302是與大於7×10 5V/cm的崩潰電場有關。
在第六實施方式中（單獨執行或與第一至第五實施方式中的一個或多個結合），製程700進一步包括：在基板202上方形成光阻層210，其中光阻層210用於利用微影製程形成上凹槽402a，並在形成汲極部分204b之後，利用緩衝氧化物蝕刻（BOE）蝕刻光阻層210。
在第七實施方案中（單獨執行或與第一至第六實施方案中的一個或多個結合），製程700進一步包括至少在襯墊304和基板202的一部分之間的界面處將矽植入襯墊304中以包括一個通道208。
儘管圖7示出了製程700的示例方塊，但是在一些實施方式中，製程700包括與圖7中所描繪的那些相比另外的方塊、更少的方塊、不同的方塊或不同配置的方塊。另外或備選地，可以並行執行兩個或更多個製程700的方塊。
以這種方式，在形成電晶體的氮化鎵汲極時，沉積氮化鎵和碳（GaN:C）（例如，以複合層的形式）以在汲極的氮化鎵以及於其中形成該汲極的基板的矽之間提供緩衝。因此，減少了由晶格失配引起的間隙和其他缺陷，從而提高了汲極的電氣性能。此外，減少了進入基板的電流洩漏，這進一步提高了汲極的電氣性能。另外或替代地，對於氮化鎵汲極，在氮化鋁（AlN）襯墊中植入矽以降低氮化鎵和矽之間的界面處的接觸電阻。因此，電晶體的電氣性能得到改善。
如上面更詳細地描述的，本文描述的一些實施方式提供了一種半導體裝置。該半導體裝置包括基板和汲極，該汲極包括在基板中的緩衝部分、在緩衝部分上方的汲極部分、以及設置在汲極部分和基板之間的襯墊，其中緩衝部分包括氮化鎵和碳（GaN:C），汲極部分包括摻雜氮化鎵（GaN），而襯墊包括氮化鋁（AlN）。該半導體裝置還包括包含有摻雜材料的源極。半導體裝置包括將汲極電連接到源極的通道，其中襯墊包括至少在通道和襯墊之間的界面處植入的矽。
如上面所詳細描述的，本文描述的一些實施方式提供了一種方法。該方法包括在基板中形成上凹槽，其中上凹槽基本上是矩形的。該方法還包括在上凹槽的側壁上形成包含氮化鋁（AlN）的襯墊。該方法包括在基板中形成下凹槽，其中下凹槽基本上是V形的。該方法還包括至少在襯墊和基板的一部分之間的界面處將矽植入襯墊中以包括通道。該方法包括在下凹槽和上凹槽中形成包括摻雜氮化鎵（GaN）的汲極結構。
如上文詳細描述的，本文描述的一些實施方式提供了一種方法。該方法包括在基板中形成上凹槽，其中上凹槽基本上是矩形的。該方法還包括在上凹槽的側壁上形成包含氮化鋁（AlN）的襯墊。該方法包括在基板中形成下凹槽，其中下凹槽基本上是V形的。該方法還包括在至少下凹槽中形成包含氮化鎵和碳（GaN:C）的緩衝部分。該方法包括至少在上凹槽中形成包含摻雜氮化鎵（n-GaN）的汲極部分。
根據本發明一實施例，半導體裝置還包括閘極結構，形成在通道上方，其中閘極結構與大於7×10 5V/cm的崩潰電場相關。
根據本發明一實施例，在10伏時，電流以至少5400 mA/mm的電流密度從汲極結構通過通道流到源極。
根據本發明一實施例，汲極部分包括立方GaN。
根據本發明一實施例，緩衝部分形成基本上V形的結構。
根據本發明一實施例，襯墊具有不超過5 nm的厚度。
根據本發明一實施例，提供一種方法，包括在基板中形成上凹槽，其中上凹槽基本上為矩形；在上凹槽的側壁上形成包含氮化鋁的襯墊；在基板中形成下凹槽，其中下凹槽基本上為V形；至少在襯墊和基板的一部分之間的界面處將矽植入襯墊中以包括通道；以及在下凹槽和上凹槽中形成包含摻雜氮化鎵的汲極結構。
根據本發明一實施例，形成上凹槽包括在基板上圖案化光阻材料；以及利用微影製程在基板內形成上凹槽，其中，在形成汲極結構後去除光阻材料。
根據本發明一實施例，形成襯墊包括在上凹槽的側壁和底面上沉積氮化鋁；以及從上凹槽的底面蝕刻氮化鋁。
根據本發明一實施例，該方法還包括在上凹槽的側壁和底面上形成氮化矽層；以及從上凹槽的底面蝕刻氮化矽。
根據本發明一實施例，將矽植入襯墊中包括轟擊氮化矽層以在襯墊中植入矽原子。
根據本發明一實施例，該方法還包括從上凹槽的側壁蝕刻氮化矽層。
根據本發明一實施例，形成汲極結構包括至少在下凹槽中形成包含氮化鎵和碳（GaN:C）的緩衝部分；以及至少在上凹槽中形成包含摻雜氮化鎵的汲極部分。
根據本發明一實施例，提供一種方法，包括在基板中形成上凹槽，其中上凹槽基本上為矩形；在上凹槽的側壁上形成包含氮化鋁的襯墊；在基板上形成下凹槽，其中下凹槽基本上為V形；至少在下凹槽中形成包含氮化鎵和碳的緩衝部分；以及至少在上凹槽中形成包含摻雜氮化鎵的汲極部分。
根據本發明一實施例，形成下凹槽包括使用四甲基氫氧化銨蝕刻上凹槽下方的下凹槽。
根據本發明一實施例，形成緩衝部分包括使用原子層沉積來沉積氮化鎵和碳，其中氮化鎵和碳形成在下凹槽中，多晶氮化鎵和碳形成在基板上方；以及使用鹽酸（HCl）蝕刻多晶氮化鎵和碳。
根據本發明一實施例，與襯墊相鄰的一部分氮化鎵和碳被鹽酸蝕刻，並且其中緩衝部分具有基本上平坦的第一頂面部分、傾斜的頂面部分、基本上平坦的第二頂面部分、以及基本上V形的底面。
根據本發明一實施例，該方法還包括在基板上形成摻雜矽以形成通道，其中基板與襯墊之間具有界面。
根據本發明一實施例，該方法還包括形成與通道電連接的閘極結構和源極，其中閘極結構與大於7×10 5V/cm的崩潰電場相關。
根據本發明一實施例，該方法還包括在基板上形成光阻層，其中光阻層用於以微影製程形成上凹槽；以及在形成汲極部分後，利用緩衝氧化物蝕刻來蝕刻光阻層。
以上概述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應當理解，他們可以容易地以本公開為基礎來設計或修改用於實現相同目的和/或完成本文介紹的實施例的相同優點的其他製程和結構。本領域技術人員也應該意識到，這樣的等價結構並不脫離本發明的精神和範圍，並且可以在不脫離本發明的精神和範圍的情況下對本文進行各種變化、替換和變更。
100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:刻工具 110:平坦化工具 112:電鍍工具 114:離子植入工具 116:光阻去除工具 118:晶片/晶粒傳輸工具 200:像素感測器 202:基板 204:汲極結構 204a:第一部分/緩衝部分 204b:第二部分/汲極部分 206:介電層 208:通道 210:光阻層 212:源極 214:汲極接點 300:電晶體 302:閘極結構 304:襯墊 400:實施方案 402a:上凹槽 402b:下凹槽 404:氮化矽層 406:多晶氮化鎵和碳 408:矽原子 500:裝置 510:總線 520:處理器 530:記憶體 540:輸入元件 550:輸出元件 560:通信元件 600、700:製程 610、620、630、640、650、710、720、730、740、750:方塊
根據接下來的詳細描述並搭配所附圖式可以最佳地理解本公開的各個方面。值得注意的是，根據產業的標準慣例，各種特徵並未按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是可以在其中實施本文描述的系統和/或方法的示例環境的示意圖。
圖2是本文描述的示例半導體結構的示意圖。
圖3是本文描述的示例半導體結構的示意圖。
圖4A至圖4R是本文描述的示例實施方案的示意圖。
圖5是圖1的一或多個裝置的示例元件的示意圖。
圖6和圖7是與形成本文所述的半導體結構相關聯的示例製程的流程圖。
202:基板
204a:第一部分/緩衝部分
204b:第二部分/汲極部分
208:通道
212:源極
300:電晶體
302:閘極結構
304:襯墊

Claims (1)

  1. 一種半導體裝置，包括： 基板； 汲極結構，配置在所述基板中，且包括所述基板中的緩衝部分、在所述緩衝部分上方的汲極部分以及設置在所述汲極部分以及所述基板之間的襯墊，其中所述緩衝部分包括氮化鎵和碳，所述汲極部分包括摻雜氮化鎵，且所述襯墊包括氮化鋁； 源極，包括摻雜材料；以及 通道，用以將所述汲極結構電連接到所述源極，其中所述襯墊包括至少在所述通道和所述襯墊之間的界面處的植入矽。
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