TW202347623A - 記憶體元件的形成方法 - Google Patents

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陳冠廷
廖俊宇
向國瑜
鍾昀芳
李敏鴻
張書通
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國立臺灣大學
國立臺灣師範大學
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Abstract

一種方法包含在基板上形成半導體層；在半導體層的通道區上方沉積第一鐵電層；在第一鐵電層上方沉積第一介電層；在第一介電層上方沉積第二鐵電層；在第二鐵電層上方沉積閘極金屬層；圖案化閘極金屬層、第二鐵電層、第一介電層，及第一鐵電層以形成閘極結構；以及形成源/汲極區域在半導體層中且位於閘極結構的相對兩側。

Description

記憶體元件及其形成方法
無。
無半導體積體電路(integrated circuit；IC)工業歷經了指數性的成長。積體電路材料及設計的技術發展已創造了數代積體電路，每一代皆有比上一代更小且更複雜之電路。積體電路的演化的過程中，功能密度(如每個晶片內的互連接元件之數量)不斷提升，而元件尺寸(如製程所能製造出的最小組件)則不斷縮小。尺寸縮小的製程一般提供了生產效率的提升以及減少相關的浪費。尺寸的縮小亦增加了製程及生產的複雜性。因此，在尺寸越來越小的情況下，製造出可靠的半導體元件是具有挑戰性的。
無。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在……之下（beneath）」、「在……下方（below）」、「下部（lower）」、「在……上方（above）」及「上部（upper）」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向（旋轉90度或以其他定向），且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
第1A圖為本揭露之部分實施例之記憶體元件的示意圖。第1B圖、第1C圖，及第1D圖為本揭露之部分實施例之記憶體元件的剖面圖。詳細來說，第1B圖、第1C圖，及第1D圖分別為沿著第1A圖的線B-B、線C-C，及線D-D的剖面圖。
應了解，第1A圖至第1D圖的結構為鐵電三維場效電晶體(3D-FET)，其包含半導體奈米結構（例如，奈米線(nanowire)、奈米片(nanosheet)等），藉以作為非揮發性記憶體元件，而該結構在其他實施例中也可以是平面場效電晶體、奈米片場效電晶體、鰭片場效電晶體(FinFET) 、 omega 場效電晶體、全閘極環繞場效電晶體(GAA FET) 。
圖示為一記憶體元件M1。記憶體元件M1包括基板100。在一些實施例中，基板100可以是半導體材料且可以包括如漸變層或掩埋氧化物等已知結構。在一些實施例中，基板100可以包括III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs等。在一些實施例中，基板100可以包括IV半導體，例如矽、鍺或其組合，其可以是未摻雜的或摻雜的(例如p型、n型或其組合)。其他適合的半導體元件材料亦可替代地用於基板100，例如鍺、石英、藍寶石和玻璃。或者，矽基板100可以是絕緣體上半導體(SOI)基板的主動層或多層結構，例如在塊狀矽層上形成的矽鍺層。在一些其他實施例中，基板100可以包括過渡金屬二硫屬化物(TMD)。
介電層110位於基板100上方。在一些實施例中，介電層110至少包括在剖面圖中彼此分離的第一部分110A和第二部分110B。例如，在第1C圖和第1D圖中，介電層110的第一部分110A與介電層110的第二部分110B在側向上彼此分離。在一些實施例中，介電層110可以包括氧化物，例如氧化矽。在一些實施例中，介電層110可以包括氮化物，例如氮化矽。
半導體層120位在介電層110上方並與介電層110接觸。在一些實施例中，半導體層120藉由介電層110與基板100在垂直方向上分離。半導體層120可以由矽製成。在一些實施例中，半導體層120可以包括多晶矽。在一些實施例中，半導體層120可以是摻雜的(例如，p型、n型或其組合)。
在一些實施例中，半導體層120包括在介電層110的第一部分110A上方並與其接觸的第一部分120A，以及在介電層110的第二部分110B上方並與其接觸的第二部分120B。半導體層120還包括奈米線部分120N，奈米線部分120N延伸在第一部分120A和第二部分120B之間並懸吊在基板100上方。在一些實施例中，半導體層120的第一部分120A和第二部分120B的長度方向沿著第一方向延伸，而半導體層120的奈米線部分120N的長度方向沿著垂直於第一方向的第二方向延伸。
在一些實施例中，半導體層120的奈米線部分120N可具有矩形剖面。然而，本揭露不限於此。在一些其他實施例中，半導體層120的奈米線部分120N可以包括實質上矩形的剖面並具有圓角。在又一些其他實施例中，半導體層120可以包括圓形的剖面。
在一些實施例中，雖然半導體層120的第一部分120A在介電層110的第一部分110A上方並且與介電層110的第一部分110A接觸，但是半導體層120的第一部分120A的側壁與介電層110的第一部分110A側壁並未對齊。例如，如第1D圖所示，半導體層120的第一部分120A的側壁橫向突出於介電層110的第一部分110A的側壁之外，使得半導體層120的第一部分120A的底面至少一部分未被介電層110的第一部分110A覆蓋。相似地，儘管半導體層120的第二部分120B在介電層110的第二部分110B的上方並與介電層110的第二部分110B，半導體層120的第二部分120B的側壁與第二部分110B的側壁並未對齊。例如，如第1D圖所示，半導體層120的第二部分120B的側壁橫向突出於介電層110的第二部分110B的側壁之外，使得半導體層120的第二部分120B的底面至少一部分的未被介電層110的第二部分110B覆蓋。
半導體層120可以包括源/汲極區122，以及在源/汲極區122之間的通道區124。在一些實施例中，通道區124可以是半導體層120的奈米線部分120N被閘極結構(例如，閘極結構150)所包圍的一部份。源/汲極區122是半導體層120中的摻雜區且位於通道區124的相對兩側。在一些實施例中，源/汲極區122包括諸如硼的p型摻雜劑以形成p型元件。在一些其他實施例中，源/汲極區122包括用於形成n型元件的n型摻雜劑，例如磷。在一些實施例中，源/汲極區122可以是摻雜有p型摻雜劑或n型摻雜劑的磊晶結構。在一些實施例中，源/汲極區122的導電型態不同於半導體層120的奈米線部分120N的導電型態。
記憶體元件 M1 包括鐵電堆疊 130。鐵電堆疊 130圍繞半導體層 120 的奈米線部分 120N 的通道區 124。更詳細地，鐵電堆疊 130 包括第一鐵電層 132、位第一鐵電層 132上方的介電層 134，以及在介電層134上方的第二鐵電層136。換句話說，鐵電堆疊130可視為具有底部鐵電層132、中間介電層134和頂部鐵電層136。
如第1B圖的剖面圖所示，第一鐵電層132包圍半導體層120的奈米線部分120N，並與半導體的納米線部分120N的至少四個表面接觸。更詳細來說，第一鐵電層132與半導體層120的奈米線部分120N的底面、頂面和相對側壁接觸。
在一些實施例中，第一鐵電層132和第二鐵電層136可以由相同的材料製成，例如鉭酸鍶鉍(strontium bismuth tantalite；SBT)、鋯鈦酸鉛(lead zirconate titanate；PZT)、氧化鋯鉿(HfZrO 2；HZO)、摻雜氧化鉿(Si:HfO 2)、HAO(Al-Doped HfO 2)、HSO(Si-Doped HfO 2)、其他合適的鐵電材料，或前述的任何組合。在第一鐵電層132和第二鐵電層136由HfZrO 2(HZO)製成的一些實施例中，Zr原子的原子百分比在約40%至約60%的範圍內，例如50%( Hf 0.5Zr 0.5O 2)。
在一些實施例中，第一鐵電層132和第二鐵電層136由高介電常數材料(高k材料)製成，因此第一鐵電層132和第二鐵電層136也可以稱為高k鐵電層。在一些實施例中，第一鐵電層132和第二鐵電層136的介電常數高於介電層134的介電常數。
在一些實施例中，介電層134可以由氧化物製成，例如氧化鋁(Al 2O 3)或氧化矽(SiO 2)。
如第1B圖的剖面圖所示，第一鐵電層132、介電層134、第二鐵電層136分別具有厚度T1、T2和T3。在一些實施例中，介電層134的厚度T2小於第一鐵電層132的厚度T1和第二鐵電層136的厚度T3。也就是說，介電層134是鐵電堆疊130之中最薄的層。在一些實施例中，第一鐵電層132的厚度T1可以等於或大於第二鐵電層136的厚度T3。也就是說，第一鐵電層132的厚度T1不小於第二鐵電層136的厚度T3。
在一些實施例中，介電層134的厚度T2的範圍約0.1nm至約0.7nm。而厚度T1和T3的範圍約5nm到大約10nm。舉例來說，當第一鐵電層132和第二鐵電層136具有相同的厚度時，厚度T1和T3可為約7.5nm，或者可為約10nm。當第一鐵電層132比第二鐵電層136厚時，厚度T1和T3可分別為約10nm和5nm，或者厚度T1和T3可分別為約15nm和10nm。在一些實施例中，厚度T1是厚度T3的兩倍。如果第一鐵電層132和第二鐵電層136中的每一個的厚度太薄(例如，厚度遠小於5nm)，則第一鐵電層132和第二鐵電層136的厚度不足以提供鐵電性。如果第一鐵電層132和第二鐵電層136中的每一個的厚度太大(例如，遠大於10nm)，元件性能可能會下降。
在一些實施例中，厚度Tl和T3的總和小於約30nm。也就是說，第一鐵電層132和第二鐵電層136的總厚度小於約30nm。如果第一鐵電層132和第二鐵電層136的總厚度太大(例如，遠大於30nm)，元件性能可能下降。
在一些實施例中，第一鐵電層132和第二鐵電層136可由相同的材料製成，且此材料不同於介電層134的材料。在一些實施例中，雖然介電層134不是鐵電材料，但由於介電層134夠薄，使得鐵電堆疊130仍然可以呈現出鐵電性。
鐵電堆疊130可配置於為儲存一位元的數據，因此可以做為記憶體單元。例如，在第一狀態中，鐵電堆疊130中的原子在第一方向(例如”向上”方向)被極化，其可代表二進位值”1”，而在第二狀態中，鐵電堆疊130中的原子在第二方向（例如”向下”方向）被極化，其可代表二進位值”0”，反之亦然。
記憶體元件 Ml 包括環繞鐵電堆疊 130 的閘極金屬 140。在一些實施例中，閘極金屬 140 的底面可以與基板 100 的頂面接觸。在一些實施例中，閘極金屬140可以比鐵電堆疊130的第一鐵電層132、介電層134和第二鐵電層136厚。例如，閘極金屬140的厚度範圍約1nm至約1000nm，例如120nm。在一些實施例中，閘極金屬140可以由TaN、TiN、W、Pt、Mo、Ta、Ti、矽化物或其組合。在一些實施例中，閘極金屬140和鐵電堆疊130可以合併稱為閘極結構150。
記憶體元件M1包括層間電介質(ILD)層l60。 ILD層160橫向地圍繞閘極結構150，並且圍繞半導體層120的奈米線部分120N的其他部分。在一些實施例中，ILD層160與半導體層120的奈米線部分120N的底面接觸。ILD層160可以包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜的磷矽玻璃(BPSG)、未摻雜的矽酸鹽玻璃 (USG) 等。
如第1D圖所示，ILD層160進一步與半導體層120的第一部分120A和第二部分120B的底面接觸。因此，在第1D圖中，ILD層160可以包括底部、在底部上方的中間部，和在中間部上方的頂部。其中下部在半導體層120的底面下方並且與介電層110接觸。中間部垂直地位於半導體層120的底面與頂面之間並與半導體層120的側壁接觸。而上部在半導體層120的頂面上方且與半導體層120的頂面接觸。在第1D圖的剖面圖中，中間部窄於底部和頂部，底部窄於頂部。也就是說，ILD層和半導體層120之間的交界面比ILD層和介電層110之間的交界面更靠近閘極結構150。
第2A圖至第2C圖為本揭露之部分實施例之鐵電堆疊的示意圖。第2D圖為本揭露之部分實施例之記憶體元件的實驗結果。
第2A圖圖示一鐵電堆疊230，其不同於第1A圖至第1D圖所討論的鐵電堆疊130。第2A圖的鐵電堆疊230不包括介電層(例如，鐵電堆疊130的介電層134)，且包含單一鐵電層232。在一些實施例中，鐵電層232的厚度約為15nm。
第2B圖圖示一鐵電堆疊330，其類似於第1A圖至第1D圖所討論的鐵電堆疊130。例如，鐵電堆疊330包括第一鐵電層332、介電層334和第二鐵電層336，其中第一鐵電層332和第二鐵電層336具有相同的厚度。在一些實施例中，第一鐵電層332和第二鐵電層336的厚度約為7.5nm。
第2C圖圖示一鐵電堆疊430，其類似於第1A圖至第1D圖所討論的鐵電堆疊130。例如，鐵電堆疊430包括第一鐵電層432、介電層434和第二鐵電層436，其中第一鐵電層432比第二鐵電層436厚。在一些實施例中，第一鐵電層432的厚度約為10nm，而第二鐵電層436的厚度約為5nm。也就是說，第一鐵電層432的厚度是第二鐵電層436的厚度的兩倍。
應注意，第2B圖的介電層334和第2C圖的介電層434具有相同的厚度。此外，第2A圖、第2B圖、第2C圖中的鐵電材料的總厚度是相同的。舉例來說，第2A圖、第2B圖、第2C圖的鐵電材料的總厚度皆為 15 nm。
第2D圖分別示出了具有第2A圖、第2B圖、第2C圖的鐵電堆疊230、330、430的記憶體元件的實驗結果。更詳細地說，第2D圖的磁滯(hysteresis)曲線L1、L2、L3分別對應於包括具有第2A圖、第2B圖、第2C圖的鐵電堆疊230、330、430的記憶體元件的實驗結果。由實驗結果可以得知，具有第2B圖和第2C圖的鐵電堆疊330、430的記憶體元件比具有第2A圖的鐵電堆疊230的記憶體元件具有更大的儲存窗口(memory window)。更詳細而言，具有第2C圖的鐵電堆疊430的記憶體元件具有最大的儲存窗口。
由實驗結果可以看出，當鐵電材料太厚時，例如鐵電層232(15nm)，元件的性能可能會下降，例如如第2D圖所示儲存窗口可能變小。可能的原因是由於鐵電層232在厚度超過15-20nm時會逐漸喪失其鐵電性。
第2E圖為本揭露之部分實施例之不同厚度的鐵電層的的實驗結果以及模擬結果。由圖可以看出，當鐵電層的厚度超過15-20nm時，鐵電層的剩餘極化值(remnant polarization)（2Pr=Pr +-Pr -）會降低。此外，當鐵電層的厚度小於5nm時，鐵電層的剩餘極化值也會降低。曲線C1是通過第一原理(first principle)計算得到的模擬結果，可以看出當鐵電層的厚度在10-15nm左右時，鐵電層存在80%以上的正交相（orthorhombic phase；O- phase）（即鐵電相）。然而，當鐵電層的厚度小於5nm或超過15nm時，鐵電層將會逐線失去鐵電性。
因此，在本揭露中，在兩個鐵電層之間插入薄介電層以形成鐵電堆疊，可以在不增加每個鐵電層厚度的情況下提高儲存窗口。
此外，對於第一鐵電層比第二鐵電層厚的鐵電堆疊 (例如，第2C圖的鐵電堆疊430)，可以進一步改善儲存窗口。這是因為第一鐵電層可作為鐵電堆疊的基底層，如果第一鐵電層太薄，則第一鐵電層的晶格品質可能較差，元件性能可能不理想。因此，藉由在形成較厚的第一鐵電層之後形成較薄的第二鐵電層，可以進一步提高元件性能。
第3圖至第13圖為本揭露之部分實施例之積體電路結構在不同製造階段的示意圖。
參考第3圖。提供基板100。在一些實施例中，基板100可以是半導體材料並且可以包括例如漸變層或掩埋氧化物等已知結構。在一些實施例中，基板100可以包括III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs等。在一些實施例中，基板100可以包括IV半導體，例如矽、鍺或其組合，其可以是未摻雜的或摻雜的(例如p型、n型或其組合)。其他適合的材料亦可以替代地用於基板100，例如鍺、石英、藍寶石和玻璃。或者，矽基板100可以是絕緣體上半導體(SOI)基板的有源層或多層結構例如在體矽層上形成的矽鍺層。在一些其他實施例中，基板100可以包括過渡金屬二硫屬化物(TMD)。
參考第4圖。在基板100上方形成介電層110、半導體層120和介電層125。在一些實施例中，介電層110和125可以包括氧化物，例如氧化矽。在一些其他實施例中，介電層110和介電層125可以包括氮化物，例如氮化矽。介電層110和125由相同的材料製成。在一些實施例中，半導體層120可以由矽製成。在一些實施例中，半導體層120可以包括多晶矽。介電層110、半導體層120和介電層125可以通過適當的沉積製程形成，例如CVD、PVD、ALD等。
參考第5圖。圖案化遮罩MA1形成在介電層125上方。在一些實施例中，圖案化遮罩MA1可包括開口O1，其中開口曝露部分介電層125。圖案化遮罩MA1可以是光阻層，並且可以藉由適合的微影製程形成。
參考第6圖，以圖案化遮罩MA1 (見第5圖)作為蝕刻遮罩，蝕刻介電層125和半導體層120，以將圖案化遮罩MA1的圖案轉移至介電層125與半導體層120。介電層125與半導體層120被圖案化之後，藉由適當的製程，例如剝離或灰化，從介電層125的頂面移除圖案化遮罩MA1。在一些實施例中，介電層125和半導體層120可使用合適的蝕刻製程來蝕刻，例如乾蝕刻或濕蝕刻。
在蝕刻製程是乾蝕刻的一些實施例中，乾蝕刻可以包括等離子蝕刻，且蝕刻製程可以停止在介電層110處。在蝕刻製程是濕蝕刻的一些實施例中，可執行第一蝕刻，使用第一蝕刻劑以經由圖案化遮罩MA1的開口O1蝕刻介電層125。相較於介電層125，下方的半導體層120對於第一蝕刻劑具有比介電層125還高的蝕刻抗性。因此，第一蝕刻製程可以在半導體層120處停止。之後，執行用第二蝕刻劑的第二蝕刻製程以蝕刻曝露的與半導體層120。相較於半導體層120，介電層110和125對第二蝕刻劑具有比半導體層120更高的蝕刻抗性。因此，第二蝕刻製程可以在介電層110處停止。
因此，剩餘的半導體層120包括如第1A圖至第1D圖所討論的第一部分120A、奈米線部分120N和第二部分120B。在一些實施例中，半導體層120的奈米線部分120N的頂面和側壁被曝露，而半導體層120的奈米線部分120N的底面被下方的介電層110覆蓋。
參考第7圖，進行蝕刻製程以從半導體層120的頂面移除介電層125，並使用半導體層120作為蝕刻遮罩來蝕刻下方的介電層110。
在一些實施例中，介電層110和125可使用合適的蝕刻製程來蝕刻，例如乾蝕刻或濕蝕刻。在蝕刻製程期間，半導體層120可以包括比介電層110更高的對蝕刻劑的蝕刻抗性。
在一些實施例中，第6圖中討論的蝕刻製程可以是乾蝕刻，而第6圖中討論的蝕刻製程可以是濕蝕刻。換句話說，第6圖中討論的蝕刻製程可以是非等向性的，而第7圖中討論的蝕刻製程可以是等向性的。
在蝕刻製程是濕蝕刻的一些實施例中，下方的介電層110可能被稍微過度蝕刻，使得部分介電層110可能自半導體的奈米線部分120N的底面移除。因此，在蝕刻製程之後，半導體層120的奈米線部分120N的底面被曝露，且半導體層120的奈米線部分120N因此懸吊在基板100上方。由於蝕刻，介電層110具有從半導體層120的側壁橫向縮回的側壁，如第7圖所示。
因此，剩餘的介電層110包括如第1A圖至第1D圖所討論的第一部分110A和第二部分110B。在一些實施例中，由於對介電層110使用濕蝕刻，介電層110的第一部分110A和第二部分110B的側壁可能被略微回推，且分別和半導體層120的第一部分120A和第二部分120B錯開。因此，半導體層120的第一部分120A和第二部分120B的底面可能被曝露。
參考第8A圖和第8B圖，其中第8B圖是沿著第8A圖的B-B線的剖面圖。鐵電堆疊130毯覆蓋地形成在基板100上方。更詳細地，鐵電堆疊130覆蓋第7圖的結構的曝露表面。
例如，對於半導體層120，半導體層120的奈米線部分120N的頂面、側壁和底面被鐵電堆疊130覆蓋。半導體層120的第一部分120A頂面、側壁和底面的一部分被鐵電堆疊130覆蓋。類似地，半導體層120的第二部分120B的頂面、側壁和底面的一部分被鐵電堆疊130覆蓋。對於介電層110，介電層110的第一部分110A和第二部分110B的側壁被鐵電堆疊130覆蓋。對於基板100，其頂面的一部分被鐵電堆疊130覆蓋。
鐵電堆疊130包括第一鐵電層132、第一鐵電層132上方的介電層134、以及在介電層134上方的第二鐵電層136。
在一些實施例中，第一鐵電層132和第二鐵電層136可以是或包括例如例如鉭酸鍶鉍(strontium bismuth tantalite；SBT)、鋯鈦酸鉛(lead zirconate titanate；PZT)、氧化鋯鉿(HfZrO 2；HZO)、摻雜氧化鉿(Si:HfO 2)、HAO(Al-Doped HfO 2)、HSO(Si-Doped HfO 2)、其他合適的鐵電材料，或前述的任何組合。在第一鐵電層132和第二鐵電層136由HfZrO 2(HZO)製成的一些實施例中，Zr原子的原子百分比在約40%至約60%的範圍內，例如50%( Hf 0.5Zr 0.5O 2)。
在一些實施例中，第一鐵電層132和第二鐵電層136由高介電常數材料(高k材料)製成，因此第一鐵電層132和第二鐵電層136也可稱為高k鐵電層。在一些實施例中，第一鐵電層132和第二鐵電層136的介電常數高於介電層134的介電常數。
在一些實施例中，介電層134可以由氧化物製成，例如氧化鋁(Al 2O 3)、氧化矽(SiO 2)。
第一鐵電層132、介電層134和第二鐵電層136可以藉由適合的沉積製程形成，例如CVD、PVD、ALD等。
第8C圖為形成第一鐵電層132和第二鐵電層136的方法。更詳細地，第8C圖示出了形成由原子層沉積製程(ALD)製備由Hf 0.5Zr 0.5O 2所組成的第一鐵電層132和第二鐵電層136的方法。
在方塊S101中，在ALD腔室中執行第一破真空製程。破真空是指空間（例如，腔室）被控制在大氣壓下的過程。在一些實施例中，可以藉由真空控制的閥(未圖示)以控制氣體(例如空氣)進入腔室，使得腔室處於大氣壓力下。
在方塊S102中，將基板傳輸到ALD腔室中。例如，基板可以是第7圖的基板100以及形成在基板100上方的結構。
在方塊S103中，將ALD腔室抽真空。更詳細地說，在將基板傳輸到 ALD 腔室之後，使用合適的真空泵（未圖示）將ALD 腔室維持在真空。在一些實施例中，真空埠可提供於將從腔室中的空氣抽離。
在方塊S104中，執行ALD沉積。在一些實施例中，每個ALD沉積循環包括幾個子循環。例如，如方塊S104所示，每個ALD沉積循環包括第一子循環SC1和第二子循環SC2。在一些實施例中，第二子循環SC2在第一子循環SC1之後執行。在一些其他實施例中，第二子循環SC2可以在第一子循環SC1之前執行。
第一子循環SC1包括一ALD沉積，包括提供前驅物水(H 2O)和四(二甲氨基)鉿(Hf[N(CH 3) 2] 4；TDMAHf)至 ALD腔室。在一些實施例中，第一子循環SC1可在下列條件下執行：溫度約200℃至約300℃，H 2O的壓力約1mtorr至約120mtorr，TDMAHf的壓力約 1 mtorr 至約 60 mtorr 。
第二子循環 SC2 包括包括一ALD沉積，包括提供前驅物水(H 2O)和四(二甲氨基) 鋯(Zr[N(CH 3) 2] 4；TDMAZr)至 ALD腔室。在一些實施例中，第二子循環SC2可在下列條件下執行：溫度約200℃至約300℃，H 2O的壓力約1mtorr至約120mtorr，TDMAZr的壓力約 1 mtorr 至約 60 mtorr 。
第一子循環SC1具有與第二子循環SC2不同的前驅物。例如，第一子循環SC1的前驅物包括鉿(Hf)且不包括鋯(Zr)，而第二子循環SC2的前驅物包括鋯(Zr)且不包括鉿(Hf)。
在每個 ALD 沉積循環中，第一子循環 SC1 執行 X 次，第二子循環 SC2 執行 Y 次。在一些實施例中，X:Y是1:1。例如，每個ALD循環包括執行一次第一子循環SC1，然後在執行一次第一子循環SC1之後執行一次第二子循環SC2。這將導致 Hf 和 Zr 的原子百分比分別為約 50% 和 50%。
在一些實施例中，ALD沉積可以包括執行ALD沉積循環K次以達到第一鐵電層132的目標厚度，並且可以包括執行ALD沉積循環L次以達到第二鐵電層132的目標厚度。在一些實施例中，K和L的範圍約25到50次(例如，25次)，使得第一鐵電層132和第二鐵電層136的厚度在約5nm到約15nm的範圍內(例如，約 10 nm)。
在一些實施例中，K等於L，因此第一鐵電層132和第二鐵電層136可以具有實質上相同的厚度。在一些其他實施例中，K大於L，因此第一鐵電層132比第二鐵電層136厚。在一些實施例中，K不小於L以確保第一鐵電層132厚於第二鐵電層136。
方塊S105中，在ALD沉積之後，執行第二破真空製程。也就是將腔內的壓力從真空調節到大氣壓。
參考第9圖。閘極金屬層 135 沉積在基板 100 上方並覆蓋鐵電堆疊 130。在一些實施例中，閘極金屬層 135 的至少一部分延伸到垂直於半導體層120的第一部分120A和第二部分120B下方的位置。在一些實施例中，閘極金屬層135可以通過適當的沉積製程形成，例如CVD、PVD、ALD、濺射等。在一些實施例中，閘極金屬層135可以由TaN、TiN、W、Pt、Mo、Ta、Ti、矽化物或它們的組合製成。
參考第10圖。圖案化遮罩MA2形成在閘極金屬層135上方。圖案化遮罩MA2可以是光阻層，且可以藉由適合的微影程形成。圖案化遮罩MA2可以定義在後續步驟中形成的閘極結構(例如，第11圖的閘極結構150)的位置。
參考第11圖。使用圖案化遮罩MA2作為蝕刻遮罩，蝕刻閘極金屬層135和鐵電堆疊130。閘極金屬層135的剩餘部分可稱為閘極金屬140。此外，閘極金屬140和剩餘的鐵電堆疊130可以統稱為閘極結構150，其中閘極結構150環繞半導體層120的通道區124。在一些實施例中，閘極金屬層135和鐵電堆疊130可使用合適的蝕刻製程來蝕刻，例如乾蝕刻或濕蝕刻。例如，乾蝕刻可以包括等離子蝕刻。
在一些實施例中，在閘極金屬層135和鐵電堆疊130被圖案化之後，第一鐵電層132、介電層134和第二鐵電層136可以包括在閘極金屬140下方的剩餘部分。這是因為閘極結構150可以充當保護下面的第一鐵電層132、介電層134和第二鐵電層136的遮罩。第一鐵電層132、介電層134和第二鐵電層的剩餘部分閘極金屬140下方的層136可統稱為剩餘部分130R。在一些實施例中，閘極金屬140藉由剩餘部分130R與基板100垂直分離。
在形成閘極結構150之後，可以對半導體層120的曝露部分執行植入製程以形成源/汲極區122。在一些實施例中，閘極結構150可以做為保護遮罩，使得植入製程的摻雜劑不會被注入至半導體層120的通道區124中。在一些實施例中，源/汲極區122的導電類型不同於半導體層120的奈米線部分120N的通道區124的導電類型。
在植入製程完成之後，可以執行退火製程以活化源/汲極區122的摻雜劑。在一些實施例中，退火製程可以包括快速熱退火(RTA)、雷射尖峰退火(LSA) 、爐管退火、快速退火、微波退火等。在退火製程是RTA的一些實施例中，退火製程的溫度在約500℃至約1000℃的範圍內，退火製程的壓力在約0.001atm至約1atm的範圍內。在一些實施例中，退火製程可以在不會與結構反應的氣體環境中進行，例如N 2 、Ar、He、Ne、Kr、Xe、Rn等。
參考第12圖，進行蝕刻製程以移除第一鐵電層132、介電層134和第二鐵電層136的剩餘部分130R。在移除剩餘部分130R之後，在閘極結構150和基板100的垂直方向之間形成間隙。換句話說，在去除剩餘部分130R之後，閘極結構150懸吊在基板100上方。在一些實施例中，蝕刻製程可以包括濕蝕刻。
參考第13圖。層間介電(ILD)層160形成在基板100上方。在一些實施例中，ILD 160可以由介電材料形成，且可由任何合適的方法沉積，例如 CVD、等離子增強 CVD (PECVD) 或 FCVD。可以執行化學機械拋光(CMP)製程以去除ILD層160的多餘材料直到閘極結構150被曝露。
在一些實施例中，ILD層160可以與閘極結構150的鐵電疊層130接觸。在一些實施例中，ILD層160可以垂直填充閘極結構150和基板100之間的間隙，因此，ILD層160可以包括垂直於閘極結構150和基板100之間的部分，並且該部分與閘極結構150的底面接觸。
第14圖為本揭露之部分實施例之記憶體元件的示意圖。第14圖的部分元件可以類似於第1A圖至第13圖所討論的元件，這些元件將使用相同元件符號，且為簡潔起見不再重複相關細節。
第14圖示出了記憶體元件M2，記憶體元件M2與第1A圖的記憶體元件M1的不同之處在於，第14圖的記憶體元件M2具有鰭狀結構。例如，半導體層120可以包括設置在介電層110上方的半導體鰭120F。在一些實施例中，可以通過圖案化半導體層120在介電層110上方形成半導體鰭120F。
閘極結構150位於基板100上方且跨越半導體鰭120F。也就是說，閘極結構150可以與半導體鰭120F的頂面和相對側壁接觸，並進一步與未被半導體層120覆蓋的介電層110的頂面接觸。
在一些實施例中，閘極結構150可以藉由如第8A圖至第11圖所討論的方法形成。例如，第一鐵電層132、介電層134、第二鐵電層136和閘極金屬層135可以毯覆地沉積在半導體鰭120F上，然後根據預定圖案進行圖案化以形成閘極結構150。特別地，鐵電堆疊130可以藉由如第8A圖至第8C圖中描述的方法形成，相關細節不再贅述。
第15圖為本揭露之部分實施例之記憶體元件的示意圖。第15圖的部分元件可以類似於第1A圖至第13圖所討論的元件，這些元件將使用相同元件符號，且為簡潔起見不再重複相關細節。
第15圖示出了記憶體元件M3，記憶體元件M3與第1A圖的記憶體元件M1的不同之處在於，第15圖的記憶體元件M3具有平面結構。例如，半導體層120位於介電層110上方，且具有實質上平坦的頂面。
閘極結構150位於半導體層120的部分120C上方。也就是說閘極結構150僅接觸半導體層120的一側。
在一些實施例中，閘極結構150可以藉由如第8A圖至第11圖所討論的方法形成。例如，第一鐵電層132、介電層134、第二鐵電層136和閘極金屬層135可以毯覆地沉積在半導體層120上，然後根據預定圖案進行圖案化以形成閘極結構150。特別地，鐵電堆疊130可以藉由如第8A圖至第8C圖中描述的方法形成，相關細節不再贅述。
根據以上討論，可以看出本揭露提供了優點。然而，應當理解，其他實施例可以提供額外的優點，並且並非所有優點都必須在本文中揭露，且所有實施例並非具有特定優點。當鐵電材料太厚時，例如鐵電層232（15nm），元件性能可能會下降，例如如第2D圖所示的縮小的記憶窗口。可能的原因是鐵電層232在厚度超過15-20nm時會逐漸降低其鐵電性。因此，本揭露的一個優點是藉由在兩個鐵電層之間插入薄介電層以形成鐵電堆疊，可以在不增加每個鐵電層的厚度的情況下提高元件的記憶窗口。另一個優點是藉由形成包括較厚的底部鐵電層和較薄的頂部鐵電層的鐵電堆疊，可以進一步提高元件性能。
根據本揭露的部分實施例，一種方法包含在基板上形成半導體層；在半導體層的通道區上方沉積第一鐵電層；在第一鐵電層上方沉積第一介電層；在第一介電層上方沉積第二鐵電層；在第二鐵電層上方沉積閘極金屬層；圖案化閘極金屬層、第二鐵電層、第一介電層，及第一鐵電層以形成閘極結構；以及形成源/汲極區域在半導體層中且位於閘極結構的相對兩側。在部分實施例中，第一介電層的厚度小於第一鐵電層的厚度和第二鐵電層的厚度。在部分實施例中，沉積第二鐵電層使得第二鐵電層薄於第一鐵電層。在部分實施例中，方法還包含蝕刻半導體層以形成半導體鰭，其中第一鐵電層包圍半導體鰭的三側。在部分實施例中，方法還包含在形成半導體層之前，在基板上形成第二介電層；蝕刻半導體層以在第二介電層上形成奈米結構；以及蝕刻第二介電層以曝露奈米結構的底面，其中在蝕刻第二介電層以曝露奈米結構的底面之後，第一鐵電層經沉積以環繞奈米結構。在部分實施例中，方法還包含在半導體層上形成第三介電層，其中蝕刻半導體層以形成奈米結構還包含蝕刻第三介電層；以及在蝕刻第二介電層之前移除第三介電層。在部分實施例中，沉積第一鐵電層使得第一鐵電層接觸基板的頂面。
根據本揭露的部分實施例，一種方法包含形成底介電層於基板上方及半導體層於底介電層上方；蝕刻半導體層以形成奈米線；蝕刻底介電層使得奈米線懸掛在基板上方；執行第一沉積製程以形成第一鐵電層圍繞奈米線，其中第一鐵電層具有第一厚度；執行第二沉積製程以形成第一介電層於第一鐵電層上方並圍繞奈米線；執行第三沉積製程以形成第二鐵電層於第一介電層上方並圍繞奈米線，其中第二鐵電層具有第二厚度，第二厚度小於或等於第一鐵電層的第一厚度；以及形成閘極金屬層於第二鐵電層上方。在部分實施例中，半導體層為多晶矽層。在部分實施例中，第一介電層具有第三厚度，第三厚度小於第一鐵電層的第一厚度。在部分實施例中，第一介電層具有第三厚度，第三厚度小於第二鐵電層的第二厚度。在部分實施例中，方法還包含圖案化閘極金屬層、第二鐵電層、第一介電層，及第一鐵電層以形成閘極結構環繞奈米線。在部分實施例中，蝕刻半導體層亦形成源極區和汲極區於奈米線的相對兩端。在部分實施例中，方法還包含對源極區和汲極區執行植入製程，使得源極區和汲極區的導電型態不同於奈米線的導電型態。
根據本揭露的部分實施例，一種記憶體元件包含基板、半導體層、鐵電堆疊、閘極金屬。半導體層位於基板上方，其中半導體層具有通道區和位於通道區兩側的源/汲極區。鐵電堆疊位於半導體層的通道區上方，其中鐵電堆疊包含第一鐵電層、位於第一鐵電層上方的介電層，以及位於介電層上方的第二鐵電層。閘極金屬位於鐵電堆疊上方。在部分實施例中，第一鐵電層的厚度等於或大於第二鐵電層的厚度，且介電層的厚度小於第一鐵電層的厚度和第二鐵電層的厚度。在部分實施例中，介電層的介電常數小於第一鐵電層的介電常數和第二鐵電層的介電常數。在部分實施例中，第一鐵電層和第二鐵電層由相同材料組成。在部分實施例中，記憶體元件還包含層間介電層，位於基板上方且與鐵電堆疊接觸。在部分實施例中，第一鐵電層的厚度和第二鐵電層的厚度的和小於約30nm。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
100:基板 110:介電層 110A:第一部份 120:半導體層 120A:第一部份 120B:第二部分 120F:半導體鰭 120N:奈米線部分 122:源/汲極區 124:通道區 125:介電層 130:鐵電堆疊 130R:剩餘部分 132:第一鐵電層 134:介電層 135:閘極金屬層 136:第二鐵電層 140:閘極金屬 150:閘極結構 160:層間電介質(ILD)層 230:鐵電堆疊 232:鐵電層 330:鐵電堆疊 332:第一鐵電層 334:介電層 336:第二鐵電層 430:鐵電堆疊 432:第一鐵電層 434:介電層 436:第二鐵電層 B-B,C-C,D-D:線 C1:曲線 L1,L2,L3:曲線 M1,M2,M3:記憶體元件 MA1,MA2:圖案化遮罩 O1:開口 S101,S102,S103,S104,105:方塊 SC1,SC2:子循環 T1,T2,T3:厚度
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。 第1A圖為本揭露之部分實施例之記憶體元件的示意圖。 第1B圖、第1C圖，及第1D圖為本揭露之部分實施例之記憶體元件的剖面圖。 第2A圖至第2C圖為本揭露之部分實施例之鐵電堆疊的示意圖。 第2D圖為本揭露之部分實施例之記憶體元件的實驗結果。 第2E圖為本揭露之部分實施例之不同厚度的鐵電層的的實驗結果以及模擬結果。 第3圖至第13圖為本揭露之部分實施例之積體電路結構在不同製造階段的示意圖。 第14圖為本揭露之部分實施例之記憶體元件的示意圖。 第15圖為本揭露之部分實施例之記憶體元件的示意圖。
100:基板
110:介電層
110A:第一部份
120:半導體層
120A:第一部份
120B:第二部分
120N:奈米線部分
122:源/汲極區
124:通道區
130:鐵電堆疊
132:第一鐵電層
134:介電層
136:第二鐵電層
140:閘極金屬
150:閘極結構
160:層間電介質(ILD)層
B-B,C-C,D-D:線
M1:記憶體元件

Claims (20)

  1. 一種方法，包含： 在一基板上形成一半導體層； 在該半導體層的一通道區上方沉積一第一鐵電層； 在該第一鐵電層上方沉積一第一介電層； 在該第一介電層上方沉積一第二鐵電層； 在該第二鐵電層上方沉積一閘極金屬層； 圖案化該閘極金屬層、該第二鐵電層、該第一介電層，及該第一鐵電層以形成一閘極結構；以及 形成源/汲極區域在該半導體層中且位於該閘極結構的相對兩側。
  2. 如請求項1所述的方法，其中該第一介電層的一厚度小於該第一鐵電層的一厚度和該第二鐵電層的一厚度。
  3. 如請求項1所述的方法，其中沉積該第二鐵電層使得該第二鐵電層薄於該第一鐵電層。
  4. 如請求項1所述的方法，還包含蝕刻該半導體層以形成一半導體鰭，其中該第一鐵電層包圍該半導體鰭的三側。
  5. 如請求項1所述的方法，還包含： 在形成該半導體層之前，在該基板上形成第二介電層； 蝕刻該半導體層以在該第二介電層上形成一奈米結構；以及 蝕刻該第二介電層以曝露該奈米結構的一底面，其中在蝕刻該第二介電層以曝露該奈米結構的該底面之後，該第一鐵電層經沉積以環繞該奈米結構。
  6. 如請求項5所述的方法，還包含在該半導體層上形成一第三介電層，其中蝕刻該半導體層以形成該奈米結構還包含蝕刻該第三介電層；以及 在蝕刻該第二介電層之前移除該第三介電層。
  7. 如請求項1所述的方法，其中沉積該第一鐵電層使得該第一鐵電層接觸該基板的一頂面。
  8. 一種方法，包含： 形成一底介電層於一基板上方及一半導體層於該底介電層上方； 蝕刻該半導體層以形成一奈米線； 蝕刻該底介電層使得該奈米線懸掛在該基板上方； 執行一第一沉積製程以形成一第一鐵電層圍繞該奈米線，其中該第一鐵電層具有一第一厚度； 執行一第二沉積製程以形成一第一介電層於該第一鐵電層上方並圍繞該奈米線； 執行一第三沉積製程以形成一第二鐵電層於該第一介電層上方並圍繞該奈米線，其中該第二鐵電層具有一第二厚度，該第二厚度小於或等於該第一鐵電層的該第一厚度；以及 形成一閘極金屬層於該第二鐵電層上方。
  9. 如請求項8所述的方法，其中該半導體層為一多晶矽層。
  10. 如請求項8所述的方法，其中該第一介電層具有一第三厚度，該第三厚度小於該第一鐵電層的該第一厚度。
  11. 如請求項8所述的方法，其中該第一介電層具有一第三厚度，該第三厚度小於該第二鐵電層的該第二厚度。
  12. 如請求項8所述的方法，還包含圖案化該閘極金屬層、該第二鐵電層、該第一介電層，及該第一鐵電層以形成一閘極結構環繞該奈米線。
  13. 如請求項12所述的方法，其中蝕刻該半導體層亦形成一源極區和一汲極區於該奈米線的相對兩端。
  14. 如請求項13所述的方法，還包含對該源極區和該汲極區執行植入製程，使得該源極區和該汲極區的一導電型態不同於該奈米線的一導電型態。
  15. 一種記憶體元件，包含： 一基板； 一半導體層，位於該基板上方，其中該半導體層具有一通道區和位於該通道區兩側的源/汲極區； 一鐵電堆疊，位於該半導體層的該通道區上方，其中該鐵電堆疊包含： 一第一鐵電層； 一介電層，位於該第一鐵電層上方；以及 一第二鐵電層，位於該介電層上方；以及 一閘極金屬，位於該鐵電堆疊上方。
  16. 如請求項15所述的記憶體元件，其中該第一鐵電層的一厚度等於或大於該第二鐵電層的一厚度，且該介電層的一厚度小於該第一鐵電層的該厚度和該第二鐵電層的該厚度。
  17. 如請求項15所述的記憶體元件，其中該介電層的一介電常數小於該第一鐵電層的一介電常數和該第二鐵電層的一介電常數。
  18. 如請求項15所述的記憶體元件，其中該第一鐵電層和該第二鐵電層由相同材料組成。
  19. 如請求項15所述的記憶體元件，還包含一層間介電層，位於該基板上方且與該鐵電堆疊接觸。
  20. 如請求項15所述的記憶體元件，其中該第一鐵電層的一厚度和該第二鐵電層的一厚度的一和小於約30nm。
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