TW202347439A - 利用插入之電荷耗散層的高深寬比碳蝕刻技術 - Google Patents

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Abstract

半導體元件結構包括：介電層，形成在矽基板上；非晶形碳層（ACL），形成在該介電層上；及電荷耗散層，形成在該ACL與該介電層之間。該電荷耗散層係由一材料所形成，該材料之電阻率係低於該ACL之電阻率。亦揭示半導體元件結構之製造方法，其包括：在該矽基板上形成該介電層；在該介電層上方形成該電荷耗散層；以及在該電荷耗散層上形成該ACL。亦揭示替代的半導體元件結構及製造方法。

Description

利用插入之電荷耗散層的高深寬比碳蝕刻技術
本揭示內容關於高深寬比半導體結構及用於製造高深寬比半導體結構之方法，具體而言，關於高深寬比非晶形碳層及相關的製造技術。 [相關申請案之交互參照]
本申請案主張於2022年3月28日提出之美國非臨時專利申請案第17/706,408號之優先權，其完整內容係併入本文中之參考資料。
高深寬比半導體結構包括相當深且窄的特徵部，具有大的深度與寬度比。例如，某些高深寬比結構（例如，高深寬比介層窗）可具有50:1或更高的深寬比。這些高深寬比特徵部可能包括在半導體元件（例如，三維（3D）NAND快閃記憶體）中。典型的3D NAND記憶體包括堆疊在彼此頂部上之多層記憶體單元（例如，32層、64層或128層），這顯著地增加了記憶體元件之儲存容量（相對於相同的2D覆蓋面積）。
非晶形碳層（ACL）可使用做為某些材料之硬遮罩材料，因為它對於介電質（例如，使用在3D NAND記憶體中之氧化物或氮化物）具有良好的蝕刻選擇性。然而，在某些條件下，由於在ACL中之電荷累積，蝕刻至ACL中之高深寬比特徵部可能會出現變形，例如扭曲。
根據本揭示內容之一態樣，半導體元件結構包括：介電層，形成在矽基板上；非晶形碳層，形成在該介電層上；及電荷耗散層，形成在該非晶形碳層與該介電層之間，其中該電荷耗散層包括一材料，該材料之電阻率係低於該非晶形碳層之電阻率。在一實施例中，該電荷耗散層係直接形成在該介電層上。
在一實施例中，該非晶形碳層包括第二非晶形碳層，該半導體元件結構更包括：第一非晶形碳層，形成在該電荷耗散層與該介電層之間。在一實施例中，該第二非晶形碳層之第二厚度大於該第一非晶形碳層之第一厚度。
在一實施例中，該電荷耗散層包括含矽材料。在一實施例中，該含矽材料包括非晶矽、多晶矽、單晶矽、或具有摻雜的矽。
在一實施例中，該電荷耗散層包括金屬材料。在一實施例中，該金屬材料包括鎢、鈦、鉭、釕、或鋁。
在一實施例中，該電荷耗散層之一部分係在該半導體元件結構之邊緣處耦接至該矽基板。在一實施例中，該非晶形碳層具有在約2500奈米到約3500奈米之間之厚度；及該電荷耗散層具有約50奈米之厚度。
在一實施例中，該介電層包括三維NAND記憶體堆疊。在一實施例中，該三維NAND記憶體堆疊包括交替的氧化物及氮化物層。
根據另一態樣，製造半導體元件之方法包括：在矽基板上形成介電層；在該介電層上方形成電荷耗散層；及在該電荷耗散層上形成非晶形碳層，其中該電荷耗散層包括一材料，該材料之電阻率低於該非晶形碳層之電阻率。
在一實施例中，該方法更包括：在該非晶形碳層上形成遮罩層；及使用該遮罩層以蝕刻高深寬比特徵部通過該非晶形碳層、該電荷耗散層、及該介電層。在一實施例中，在蝕刻該高深寬比特徵部通過該非晶形碳層之前，該非晶形碳層具有在約2500奈米到約3500奈米之間之厚度；及該電荷耗散層具有約50奈米之厚度。在一實施例中，該高深寬比特徵部包括具有約70奈米之直徑之孔。在一實施例中，該高深寬比特徵部包括具有約150奈米之寬度之溝槽。
在一實施例中，形成該電荷耗散層包括：在該電荷耗散層與該矽基板之一部分之間形成電接合部。在一實施例中，形成該電接合部包括：沿著該介電層之側壁而形成電荷耗散層側壁。形成該非晶形碳層包括：形成非晶形碳層側壁而覆蓋在該電荷耗散層側壁上，該非晶形碳層側壁不接觸該矽基板。
在一實施例中，該非晶形碳層包括第二非晶形碳層，該方法更包括：在形成在該電荷耗散層之前，在該介電層上形成第一非晶形碳層。在該介電層上方形成該電荷耗散層更包括：在該第一非晶形碳層上形成該電荷耗散層，其中該第一非晶形碳層之第一厚度係小於該第二非晶形碳層之第二厚度。
在一實施例中，該電荷耗散層包括含矽材料。在一實施例中，該含矽材料包括非晶矽、多晶矽、單晶矽、或具有摻雜的矽。
在一實施例中，該電荷耗散層包括金屬材料。在一實施例中，該金屬材料包括鎢、鈦、鉭、釕、或鋁。
在一實施例中，形成該電荷耗散層包括：在該矽基板之邊緣處將該電荷耗散層耦接至該矽基板。在一實施例中，該第一非晶形碳層包括壁，該第一非晶形碳層之該壁係圍繞著該介電層並且在電接合部處接地至該矽基板，及其中該電荷耗散層包括壁，該電荷耗散層之該壁係圍繞著該第一非晶形碳層之該壁並且在該電接合部處接地至該矽基板。在一實施例中，該第二非晶形碳層不接觸該矽基板。
在一實施例中，該介電層包括三維NAND記憶體堆疊。在一實施例中，該三維NAND記憶體堆疊包括交替的氧化物及氮化物層。
根據另一態樣，半導體元件結構包括：矽基板，包括第一表面，該第一表面係延伸至晶圓邊緣；介電層，形成在該矽基板之該第一表面上；電荷耗散層，形成在該介電層上。該電荷耗散層包括壁，該電荷耗散層之該壁係圍繞著該介電層，其中該壁在該晶圓邊緣與該介電層之間耦接至該矽基板，及其中該電荷耗散層具有約50奈米之厚度。該半導體元件結構更包括：非晶形碳層，形成在該電荷耗散層上。該非晶形碳層具有在約2500奈米到3500奈米之間之厚度，及該電荷耗散層包括一材料，該材料之電阻率低於該非晶形碳層之電阻率。
在一實施例中，該非晶形碳層包括第二非晶形碳層，該半導體元件結構更包括：第一非晶形碳層，形成在該電荷耗散層與該介電層之間。該第一非晶形碳層之厚度小於該第二非晶形碳層之厚度。
雖然本揭示內容之概念容許有各種修改及替代形式，但其特定實施例已經藉由示例性方式而顯示於圖式中，並且將在本文中詳細地加以描述。然而，應當理解，不希望將本揭示內容之概念限制於所揭示之特定形式，反之，希望涵蓋與本揭示內容及申請專利範圍一致之所有修改、均等物及替代物。
在說明書中提及「一實施例」、「實施例」、「說明性實施例」等係表示，所述之實施例可包括特定特徵部、結構或特性，但每一實施例可能或可能不包括該特定特徵部、結構或特性。此外，這樣的詞語不必然表示相同的實施例。此外，當結合一實施例而描述特定特徵部、結構或特性時，結合其它實施例而實現這樣的特徵部、結構或特性係落在熟悉此項技藝者之知識範圍內，無論是否明確地描述。此外，應當理解，包含在「至少一A、B及C」形式之名單中之項目可表示 (A)；(B)；(C)：(A及B)；(B 及 C)；或 (A、B 及 C)。 類似地，在「A、B或 C其中至少一者」形式中所列出之項目可表示 (A)；(B)；(C)：(A 及 B)； (B 及 C)；或 (A、B 及 C)。
在一些例子中，所揭示的實施例可以硬體、韌體、軟體或其任何組合來實現。所揭示的實施例亦可實現為由暫態或非暫態機器可讀（例如，電腦可讀）儲存媒體所攜帶或儲存之指令，可由一或更多處理器所讀取及執行。機器可讀儲存媒體可體現為任何儲存裝置、機構、或其它物理結構，用於以機器（例如，揮發性或非揮發性記憶體、媒體磁碟、或其它媒體裝置）可讀取之形式而儲存或傳輸資訊。
在圖式中，一些結構或方法特徵可能以特定配置及∕或順序來顯示。然而，應當理解，可能不需要這樣的特定配置及∕或順序。反之，在一些實施例中，這些特徵部可能以與說明性圖式中不同的方式及∕或順序而配置。此外，在特定圖式中包括結構或方法特徵並不意味著暗示在所有實施例中都需要這樣的特徵，在一些實施例中，可能不包括這樣的特徵或可能與其它特徵組合。
首先參考圖20，如上所述，非晶形碳層（ACL）可使用做為蝕刻某些半導體元件之硬遮罩材料。例如，如圖20所示，典型的半導體元件包括形成在基板2002上之介電質2004、形成在介電質2004上之ACL硬遮罩2006、以及形成在ACL 2006上之遮罩層2008。介電質2004可為單一層（例如，氧化物）或多層介電質（例如，包含在NAND記憶體陣列堆疊中之複數氧化物及複數氮化物）。遮罩層2008可包括光阻及其它典型的遮罩材料。如圖所示，特徵部2010係形成在遮罩層2008中，且該特徵部已經被蝕刻至ACL 2006中。然而，如圖20中所示，經蝕刻的特徵部2010在ACL 2006內變形。具體而言，特徵部2010係扭曲的，意味著特徵部2010之內壁2012係彎曲而偏離垂直線。在典型的硬ACL 2006中，扭曲可能開始於大約1.5 μm之深度處。在某些情況下，可藉由施加脈衝式偏壓、藉由增加用於蝕刻之電漿之游離能量以減少扭曲。然而，為了減少扭曲而增加游離能量可能會增加其它類型之變形，例如弓形。因此，典型的半導體製造處理可能需要在各種類型之變形之間進行權衡。
現在參考圖1，顯示出根據本文中所揭示之技術所製造之半導體元件100。半導體元件100包括形成在矽基板102上之介電質104。電荷耗散層106係形成在介電質104上，非晶形碳層（ACL）108係形成在電荷耗散層106上。複數高深寬比特徵部110係定義通過ACL 108、電荷耗散層106、及介電質104。高深寬比特徵部110可體現為孔、溝槽、狹縫、或具有相對大的深度與寬度比之其它特徵部。如下文中之進一步描述，相較於形成在典型半導體元件（例如，元件2000）中之高深寬比特徵部，半導體元件100之高深寬比特徵部110可包括減少的變形（例如，較直的側邊）。此外，因為元件結構100包括在介電質104上方之ACL 108（類似於元件結構2000），所以元件結構100可與類似的處理相容，並且可用於製造與典型的元件結構2000類似之元件。
矽基板102可體現為任何類型之矽基板，在其上可形成介電層104及其它半導體元件構件。介電質104可體現為單一介電質構件（例如，氧化物）、或體現為構件之堆疊（例如，交替的氧化物及氮化物層）。例如，在一些實施例中，介電層104可體現為用於生產三維NAND快閃記憶體元件之氧化物-氮化物-氧化物-氮化物（ONON）堆疊。介電層104可具有，例如，介於約6至12微米之間之厚度。做為另一範例，在一些實施例中，介電層104可具有約45微米之厚度。應當了解，圖1之半導體元件100之繪示架構係相關元件之簡化、抽象的圖式，並且可包括額外的或不同的架構、層、元件、部分及∕或結構，其為了圖式之清楚起見而並未顯示在相關圖式中，在其它實施例中，則取決於元件100之類型及複雜性。
ACL 108可體現為一層相對硬的非晶形碳，其可做為元件100之硬遮罩，如下文中之進一步描述。例如，ACL 108可為非晶形碳-氫合金，其具有相對高的密度（例如，約1.6-2.2 g/cm 3）、以及相對高的硬度（例如，約10-20 GPa）。說明性地，ACL 108可體現為先進圖案化膜（APF），其可購自於Applied Materials, Inc. of Santa Clara, California。
電荷耗散層106可體現為電阻率低於ACL 108之電阻率之材料層。在一些實施例中，電荷耗散層106可體現為含矽材料，例如非晶矽（a-Si）、多晶矽（p-Si）或單晶矽。另外，在一些實施例中，含矽材料可摻雜有一或更多其它元素以降低電阻率。此外，在一些實施例中，電荷耗散層106可體現為金屬材料，例如鋁、鈦、鎢、鉭、及∕或釕。在一些實施例中，電荷耗散層106可體現為鎢矽化物（WSi）或另一相對導電的陶瓷材料。
如圖1所示，元件100包括複數高深寬比（HAR）特徵部110。各特徵部具有相當高的深度與寬度比或其它開口尺寸。例如，在一些實施例中，各特徵部110可為直徑約50-80奈米之接觸孔、或寬度約150奈米之溝槽。如上所述，在說明性實施例中，介電層104具有在6到12微米（亦即，6,000到12,000 nm）之間之厚度。因此，在那些實施例中，特徵部110可具有約75:1到150:1之深寬比。HAR特徵部110可用於，例如，形成用於3D NAND記憶體元件、閘極、介層窗、或其它半導體元件特徵部之個別記憶體單元電晶體。
此外，應當理解，雖然元件結構100之許多層已被描述為形成在元件結構100之另一層「上」，但元件結構100（以及本文中所述之其它元件結構）之這樣的層可直接形成在其它層之頂部上、或者可在所述的兩層（例如，絕緣體層）之間具有一或更多其它中間層。例如，雖然電荷耗散層106已經被描述為形成在介電層104上，但半導體元件結構100可包括在對應的電荷耗散層與介電層之間之一或更多層（例如，遮罩層或絕緣體層）。
現在參考圖2，顯示出半導體元件200之另一實施例。說明性半導體元件200包括矽基板102、介電質104、以及形成在介電層104上之另一ACL 112。電荷耗散層106係形成在ACL 112上，且ACL 108係形成在電荷耗散層106上。ACL 108、電荷耗散層106及ACL 112之組合厚度係類似於在圖1中所繪示之ACL 108及電荷耗散層106之組合厚度。如下文中之進一步描述，類似於圖1中所示之元件100，相較於典型的元件，元件200可包括具有減少的變形之高深寬比特徵部110。
現在參考圖3，在一些實施例中，可實施方法300以製造矽元件結構100、200。應該理解，以下可能不描述每一製造步驟，且此項技術領域中具有通常知識者將理解，在整個方法300中可實施額外的、相關及不相關的步驟（例如，各種清潔步驟）。方法300開始於方塊302，其中在矽基板102上形成介電層104，如圖4所示。應當理解，在方法300之此階段，矽基板102可具有實質上較大的厚度（相較於在方法300之後續階段）以提供物理支撐給元件100、200。
返回參考圖3之方塊302，可使用任何合適的製造處理以形成介電層104。例如，在方塊304之一些實施例中，介電層104可形成為ONON圖案化堆疊。在那些實施例中，介電層104可藉由在矽基板102上沉積導電及絕緣層（例如，矽氧化物及矽氮化物）之交替層而形成（例如，形成「ONON」圖案化堆疊）。可使用任何合適的沉積、生長或形成技術（例如，化學氣相沉積（CVD）或電漿增強化學氣相沉積（PECVD）技術）以在矽基板102上形成矽氧化物及矽氮化物之該等層。額外地或替代地，在其它實施例中，介電層104可藉由在矽基板102上沉積矽氧化物及多晶矽之交替層而形成（例如，形成「OPOP」圖案化堆疊）。在一些實施例中，在方塊306中，介電層104可形成為單一氧化物構件，例如單一矽氧化物層。
在方塊302中形成初始介電層104之後，在一些實施例中，方法300可移動到方塊308，其中在介電層104上形成相對薄的非晶形碳層（ACL）112，如圖12中所示。ACL 112具有厚度1202，如下文中之進一步描述，其係相對薄的（相較於形成在電荷耗散層106上之ACL 108之對應厚度）。
返回參考圖3，在形成介電層104之後並且，在一些實施例中，在形成ACL 112之後，方法300進行到方塊310，在其中形成電荷耗散層106。例如，在一些實施例中，如圖5所示，電荷耗散層106可直接形成在元件100之介電層104上。做為另一範例，在一些實施例中，如圖13所示，電荷耗散層106可直接形成在元件200之ACL 112上。相較於介電層104，電荷耗散層106係相對薄的。例如，在一些實施例中，電荷耗散層106可具有約50奈米之厚度。在其它實施例中，電荷耗散層106可具有高達幾微米（例如，小於3微米）之厚度。電荷耗散層106係配置為能夠將電荷傳導離開ACL 108。
如上所述，電荷耗散層106可由電阻率低於ACL 108之材料所形成。電荷耗散層106可使用任何合適的沉積、生長、濺鍍或形成技術（例如，化學氣相沉積（CVD）或電漿增強化學氣相沉積（PECVD）技術）而形成。在一些實施例中，在方塊312中，電荷耗散層106可由含金屬材料所形成，例如包括鋁、鈦、鎢、鉭、及∕或釕之材料。在一些實施例中，在方塊314中，電荷耗散層106可由含矽材料所形成，例如非晶矽、多晶矽、單晶矽、或具有摻雜的矽。
再次參考圖3，在形成電荷耗散層106之後，在方塊316中形成ACL 108硬遮罩層。如上所述，ACL 108係由硬的非晶形碳材料所形成。ACL 108之材料具有對於介電層104之良好蝕刻選擇性。在形成之後，ACL 108可具有數微米之厚度。在一實施例中，ACL 108可具有在約2.5微米到3.5微米（亦即，約2500 nm到3500 nm）之間之厚度。因此，在形成之後，電荷耗散層106係在ACL 108之底部附近；換言之，比ACL 108之頂表面更靠近介電層104。例如，如圖6所示，在一些實施例中，ACL 108係直接形成在元件100之電荷耗散層106上。做為另一範例，如圖14所示，在一些實施例中，ACL 108係形成在電荷耗散層106上，電荷耗散層106係形成在元件200之ACL 112上。在那些實施例中，第一ACL 112可形成在介電層104上，電荷耗散層106可形成在第一ACL 112上，且第二ACL 108可形成在電荷耗散層106上。如圖14所示，ACL 108具有厚度1402，其大於ACL 112之厚度1202。例如，厚度1402可介於約2500 nm到3500 nm之間，厚度1202可小得多（例如，數百nm）。因此，元件200之電荷耗散層106亦在ACL 108、112之底部附近。如上所述，在一些實施例中，元件100之ACL 108及電荷耗散層106之組合厚度可與元件200之ACL 108、電荷耗散層106及ACL 112之組合厚度相同或大致相同。額外地或替代地，雖然在圖6及14係繪示為包括單一電荷耗散層106，但應理解，在一些實施例中，類似的元件可包括由額外的ACL 112所分開之複數電荷耗散層106。
如上所述，電荷耗散層106可在晶圓邊緣處耦接至矽基板102或以其它方式接地，以便提供電荷之目的地。例如，元件100之晶圓邊緣之細部圖係顯示在圖7中。如圖7所示，電荷耗散層106包括圍繞著介電層104之側壁114。側壁114在電接合部116處接觸矽基板102。如圖所示，接合部116位於介電層104與矽基板102之晶圓邊緣118之間。類似地，ACL 108包括圍繞著電荷耗散層106之側壁114之側壁120。說明性地，ACL 108係覆蓋電荷耗散層106但不接觸矽基板102。
做為另一範例，在圖15中顯示出元件200之晶圓邊緣之細部圖。示例性ACL 112包括圍繞著介電層104之側壁122。電荷耗散層106包括圍繞著ACL 112之側壁122以及介電層104之側壁114。電荷耗散層106之側壁114亦在晶圓邊緣118與介電層104之間之電接合部116處接觸矽基板102。如圖15所示，示例性ACL 108係覆蓋電荷耗散層106但不接觸矽基板102。
返回參考圖3，在形成ACL 108之後，在方塊318中形成元件堆疊之其餘部分。堆疊之其餘部分可包括，例如，一或更多遮罩層或用於微影之其它圖案化特徵部。例如，元件100之完整堆疊係顯示在圖8中，元件200之完整堆疊係顯示在圖16中。在方塊320中，形成矽氮氧化物（SiON）層802。SiON層802可具有在約135奈米到400奈米之間之厚度。在說明性實施例中，SiON層802具有300奈米之厚度。在方塊322中，可形成任選的光學色散層（ODL）804。ODL 804可由軟的碳材料所形成，並且可具有從約200奈米到約400奈米之厚度。在說明性實施例中，ODL 804具有400奈米之厚度。在方塊324中，可形成矽抗反射塗佈（SiARC）層806。SiARC層806可具有約30奈米到35奈米之厚度。在方塊326中，可形成光阻（PR）層808。PR層808可具有約15到80奈米之厚度。在說明性實施例中，PR層808具有50奈米之厚度。
在方塊328中，對遮罩層進行圖案化而具有一或更多特徵部110。如上所述，特徵部110可體現為高深寬比特徵部，例如孔或溝槽。在圖案化之後，位於特徵部110內之ACL 108之部分係暴露用於蝕刻。例如，如圖9及17中所示，在圖案化之後，特徵部110係定義通過PR層808、SiARC層806、ODL 804及SiON層802。
返回參考圖3，在對遮罩進行圖案化之後，在方塊330中，實施已圖案化特徵部110之高深寬比蝕刻。特徵部110可，例如，藉由在感應耦合電漿（ICP）腔室中對元件100、200進行電漿蝕刻而蝕刻。在方塊332中，實施ACL硬遮罩之碳蝕刻。例如，碳蝕刻可使用包含氧及硫（例如，O 2、SO 2或COS）之碳蝕刻化學品來實施。對硬遮罩進行蝕刻可去除在特徵部110內顯露之ACL 108、電荷耗散層106、及（若存在的話）ACL 112之部分。取決於材料鍵結能量、離子能量及化學品，在一些實施例中，在碳蝕刻期間可能沒有打開電荷耗散層106。在那些實施例中，可能需要額外的蝕刻步驟，利用包含CF物種或鹵素物種之蝕刻化學品以去除電荷耗散層106。額外地或替代地，在一些實施例中，可在碳蝕刻之某些階段加入添加劑（例如，CF或鹵素）以打開電荷耗散層。在蝕刻期間，藉由與電漿蝕刻處理有關之離子而轉移至ACL 108之過量電荷可藉由電荷耗散層106而從特徵部110傳導出。此外，與ACL 108不同，電荷耗散層106可能不具有在其側壁上累積之電荷，因此向下行進到特徵部110中之離子將不會向側面轉彎，因而減少扭曲。因此，藉由減少ACL 108之電荷，亦可減少特徵部110之扭曲及其它變形。在不增加游離能量且因此不增加弓形或其它變形之情況下，可達成扭曲變形之減少。在碳蝕刻之後，在特徵部110內之介電層104之部分係暴露用於蝕刻。例如，如圖10所示，在元件100之碳蝕刻之後，特徵部110係定義通過PR層808、SiARC層806、ODL 804、SiON層802、ACL 108及電荷耗散層106。做為另一範例，如圖18所示，在元件200之碳蝕刻之後，特徵部110係定義通過PR層808、SiARC層806、ODL 804、SiON層802、ACL 108、電荷耗散層106及ACL 112。
返回參考圖3，在實施碳蝕刻之後，在方塊334中，實施介電層104之介電質蝕刻。蝕刻介電層104係去除在特徵部110內顯露出之介電層104之部分。蝕刻介電層104亦包括去除遮罩層（例如，PR層808、SiARC層806、ODL 804及SiON層802）、以及ACL硬遮罩層108之部分。例如，圖11繪示出在介電質蝕刻之後之元件100，且圖19繪示出在介電質蝕刻之後之元件200。如圖所示，在介電質蝕刻之後，特徵部100係定義通過ACL 108、電荷耗散層106、ACL 112（若存在的話）、及介電層104。在一些實施例中，可透過O 2灰化而去除剩餘的ACL 108、112，且剩餘的電荷耗散層108可藉由具有適當的化學品之濕式清潔來去除。
在實施介電質蝕刻之後，方法300完成。在完成高深寬比蝕刻之後，元件100、200可遭受進一步的處理步驟，以製造完成的半導體元件，例如3D NAND記憶體元件。同樣地，應當理解，上述之方塊302-334係用以形成元件100、200之說明性處理步驟，且在其它實施例中，可使用額外的或不同的處理步驟及∕或可以其它順序來實施上述之方塊302-334。
雖然已經在圖式及前面的描述中詳細地繪示及描述了本揭示內容，但這樣的繪示及描述在性質上應被視為是說明性的而不是限制性的，應當理解，僅為說明性的實施例已經被顯示及描述，且落在本揭示內容之精神內之所有改變及修改應該受到保護。
本揭示內容具有許多優點，其源自於本文中所述之方法、設備及系統之各種特徵。應當注意，本揭示內容之方法、設備及∕或系統之替代實施例可能不包括所述之所有特徵，但仍然受益於這些特徵之至少一些優點。此項技術領域中具有通常知識者可輕易地想出納入本發明之一或更多特徵之他們自己的方法、設備及系統之實施方式，並且落入如所附申請專利範圍所定義之本揭示內容之精神及範圍內。
100:半導體元件 102:矽基板 104:介電質 106:電荷耗散層 108:非晶形碳層（ACL） 110:特徵部 112:非晶形碳層（ACL） 114:側壁 116:接合部 118:晶圓邊緣 120:側壁 122:側壁 200:半導體元件 300:方法 302-334:方塊 802:矽氮氧化物層 804:光學色散層（ODL） 806:矽抗反射塗佈（SiARC）層 808:光阻（PR）層 1202:厚度 1402:厚度 2000:元件 2002:基板 2004:介電質 2006:ACL硬遮罩 2008:遮罩層 2010:特徵部 2012:內壁
本文中所述之概念係藉由示例性方式、而不是限制性方式而繪示在附圖中。為了簡單及清楚起見，圖中所繪示之元件不一定按比例繪製。在認為合適的情況下，在附圖中重複參考標記以指示對應或類似的元件。
圖1係包括設置於非晶形碳層（ACL）下方之電荷耗散層之半導體元件之至少一實施例之橫剖面正視圖；
圖2係包括設置於非晶形碳層（ACL）內、在ACL底部附近之電荷耗散層之半導體元件之另一實施例之橫剖面正視圖；
圖3係用於製造圖1及2之半導體元件之方法之至少一實施例之簡化流程圖；
圖4係在實施圖3之方法期間所形成之半導體元件之至少一實施例之橫剖面正視圖，具有形成於基板上之介電質；
圖5係在實施圖3之方法期間、在介電質上形成電荷耗散層之後之圖4之半導體元件之至少一實施例之橫剖面正視圖；
圖6係在實施圖3之方法期間、在電荷耗散層上形成ACL硬遮罩之後之圖5之半導體元件之至少一實施例之橫剖面正視圖；
圖7係圖6之半導體元件之至少一實施例之橫剖面正視細部圖；
圖8係在實施圖3之方法期間、在形成遮罩層之後之圖6之半導體元件之至少一實施例之橫剖面正視圖；
圖9係在實施圖3之方法期間、在蝕刻遮罩層之後之圖8之半導體元件之至少一實施例之橫剖面正視圖；
圖10係在實施圖3之方法期間、在蝕刻ACL之後之圖9之半導體元件之至少一實施例之橫剖面正視圖；
圖11係在實施圖3之方法期間、在蝕刻介電質之後之圖10之半導體元件之至少一實施例之橫剖面正視圖；
圖12係在實施圖3之方法期間、在介電質上形成ACL硬遮罩之後之圖4之半導體元件之另一實施例之橫剖面正視圖；
圖13係在實施圖3之方法期間、在ACL上形成電荷耗散層之後之圖12之半導體元件之至少一實施例之橫剖面正視圖；
圖14係在實施圖3之方法期間、在電荷耗散層上形成ACL硬遮罩之後之圖13之半導體元件之至少一實施例之橫剖面正視圖；
圖15係圖14之半導體元件之至少一實施例之橫剖面正視細部圖；
圖16係在實施圖3之方法期間、在形成硬遮罩之後之圖14之半導體元件之至少一實施例之橫剖面正視圖；
圖17係在實施圖3之方法期間、在蝕刻遮罩層之後之圖16之半導體元件之至少一實施例之橫剖面正視圖；
圖18係在實施圖3之方法期間、在蝕刻ACL之後之圖17之半導體元件之至少一實施例之橫剖面正視圖；
圖19係在實施圖3之方法期間、在蝕刻介電質之後之圖18之半導體元件之至少一實施例之橫剖面正視圖；及
圖20係在蝕刻ACL硬遮罩之後之典型半導體元件之橫剖面正視圖。
300:方法
302-334:方塊

Claims (20)

  1. 一種半導體元件結構，包括： 一介電層，形成在一矽基板上； 一非晶形碳層，形成在該介電層上；及 一電荷耗散層，形成在該非晶形碳層與該介電層之間，其中該電荷耗散層包括一材料，該材料之電阻率係低於該非晶形碳層之電阻率。
  2. 如請求項1之半導體元件結構，其中該電荷耗散層係直接形成在該介電層上。
  3. 如請求項1之半導體元件結構，其中該非晶形碳層包括一第二非晶形碳層，該半導體元件結構更包括： 一第一非晶形碳層，形成在該電荷耗散層與該介電層之間，其中該第二非晶形碳層之第二厚度係大於該第一非晶形碳層之第一厚度。
  4. 如請求項1之半導體元件結構，其中該電荷耗散層包括一含矽材料。
  5. 如請求項4之半導體元件結構，其中該含矽材料包括非晶矽、多晶矽、單晶矽或具有摻雜的矽。
  6. 如請求項1之半導體元件結構，其中該電荷耗散層包括一金屬材料。
  7. 如請求項6之半導體元件結構，其中該金屬材料包括鎢、鈦、鉭、釕或鋁。
  8. 如請求項1之半導體元件結構，其中該電荷耗散層之一部分係在該半導體元件結構之邊緣處耦接至該矽基板。
  9. 如請求項1之半導體元件結構，其中： 該非晶形碳層具有在約2500奈米到約3500奈米之間之厚度；及 該電荷耗散層具有約50奈米之厚度。
  10. 如請求項1之半導體元件結構，其中該介電層包括三維NAND記憶體堆疊。
  11. 一種製造半導體元件之方法，包括： 在一矽基板上形成一介電層； 在該介電層上方形成一電荷耗散層；及 在該電荷耗散層上形成一非晶形碳層，其中該電荷耗散層包括一材料，該材料之電阻率係低於該非晶形碳層之電阻率。
  12. 如請求項11之製造半導體元件之方法，更包括： 在該非晶形碳層上形成一遮罩層；及 使用該遮罩層以蝕刻一高深寬比特徵部通過該非晶形碳層、該電荷耗散層及該介電層， 其中該非晶形碳層具有在約2500奈米到約3500奈米之間之厚度，及該電荷耗散層具有約50奈米之厚度，及 其中該高深寬比特徵部包括具有約70奈米之直徑之一孔或具有約150奈米之寬度之一溝槽。
  13. 如請求項11之製造半導體元件之方法，其中形成該電荷耗散層包括：在該電荷耗散層與該矽基板之一部分之間形成一電接合部。
  14. 如請求項13之製造半導體元件之方法，其中形成該電接合部包括：沿著該介電層之一側壁而形成一電荷耗散層側壁，及其中形成該非晶形碳層包括：形成一非晶形碳層側壁而覆蓋在該電荷耗散層側壁上，該非晶形碳層側壁不接觸該矽基板。
  15. 如請求項11之製造半導體元件之方法，其中該非晶形碳層包括一第二非晶形碳層，該製造半導體元件之方法更包括： 在形成在該電荷耗散層之前，在該介電層上形成一第一非晶形碳層， 其中在該介電層上方形成該電荷耗散層更包括：在該第一非晶形碳層上形成該電荷耗散層，其中該第一非晶形碳層之第一厚度係小於該第二非晶形碳層之第二厚度。
  16. 如請求項15之製造半導體元件之方法，其中形成該電荷耗散層包括：在該矽基板之邊緣處將該電荷耗散層耦接至該矽基板。
  17. 如請求項16之製造半導體元件之方法，其中該第一非晶形碳層包括一壁，該第一非晶形碳層之該壁係圍繞著該介電層並且在一電接合部處接地至該矽基板，及其中該電荷耗散層包括一壁，該電荷耗散層之該壁係圍繞著該第一非晶形碳層之該壁並且在該電接合部處接地至該矽基板。
  18. 如請求項17之製造半導體元件之方法，其中該第二非晶形碳層不接觸該矽基板。
  19. 一種半導體元件結構，包括： 一矽基板，包括一第一表面，該第一表面係延伸至一晶圓邊緣； 一介電層，形成在該矽基板之該第一表面上； 一電荷耗散層，形成在該介電層上，其中該電荷耗散層包括一壁，該電荷耗散層之該壁係圍繞著該介電層，其中該壁在該晶圓邊緣與該介電層之間耦接至該矽基板，及其中該電荷耗散層具有約50奈米之厚度；及 一非晶形碳層，形成在該電荷耗散層上，其中該非晶形碳層具有在約2500奈米到3500奈米之間之厚度，及其中該電荷耗散層包括一材料，該材料之電阻率係低於該非晶形碳層之電阻率。
  20. 如請求項19之半導體元件結構，其中該非晶形碳層包括一第二非晶形碳層，該半導體元件結構更包括：一第一非晶形碳層，形成在該電荷耗散層與該介電層之間，其中該第一非晶形碳層之厚度係小於該第二非晶形碳層之厚度。
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