TW202341486A - 絕緣體上矽上的ⅲ族氮化物半導體結構及其生長方法 - Google Patents

絕緣體上矽上的ⅲ族氮化物半導體結構及其生長方法 Download PDF

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Abstract

一種半導體結構（1），其包含： 絕緣體上矽基板（101），其包含： 矽基層（10）； 中間層（11），其在該基層（10）之頂部上且包含： 富陷阱層（111）；及 內埋絕緣體（121），其在富陷阱層（111）之頂部上；及 n型摻雜矽頂層（12），其在該中間層（11）之頂部上；及 磊晶III-N半導體層堆疊（202），其在該絕緣體上矽基板（101）之頂部上，該磊晶III-N半導體層堆疊包含： 第一主動III-N層（21），其在該頂層（12）之頂部上； 第二主動III-N層（22），其在該第一主動III-N層（21）之頂部上； 在該第一主動III-N層（21）與該第二主動III-N層（22）之間具有二維電子氣體（200）。

Description

絕緣體上矽上的III族氮化物半導體結構及其生長方法
本發明大致上尤其係關於半導體結構及其生長方法。更特定言之，其係關於一種包含生長於絕緣體上矽上之III族氮化物之半導體結構，其中該半導體結構在高功率及高頻率應用中實現了出色的效能，且係關於其生長方法。
基於III族氮化物之異質結構由於其高電子速度及高臨界電場而極適合於高功率及高頻率應用。舉例而言，AlGaN/GaN異質結構習知地用於亦稱作FET之場效電晶體之製造。在此異質結構中，二維電子氣體（亦稱作2DEG）係由兩個主動層之間（亦即AlGaN與GaN之間）的自發及壓電極化產生。
基於III族氮化物之異質結構典型地係在習知矽基板之上製造的。隨著對高功率及高頻率解決方案之需求不斷增長，電信行業面臨著使此類基於III族氮化物之異質結構與現存技術相容的挑戰。舉例而言，基於III族氮化物之異質結構應允許微電子裝置之持續小型化且持續改良其效能。
對於高功率及高頻率應用，必需最大化裝置之底層基板之電阻率。然而，對磊晶生長至矽基板上之氮化鎵進行散佈電阻剖析之量測表明，電阻率相對於異質結構中之深度而顯著下降。
更一般而言，對磊晶生長在矽基板上之III族氮化物異質結構進行散佈電阻剖析之量測表明，在III族氮化物異質結構與矽基板之間的界面處之電阻率具有類似的下降，且在III族氮化物異質結構與矽基板之間的界面處存在類似的 p型摻雜劑。在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於雜質自III族氮化物異質結構之磊晶層的初始生長層擴散或遷移至矽基板。雜質充當矽基板之 p型雜質。更特定言之，在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於III族元素擴散或遷移至矽基板，在其中其充當矽基板的 p型雜質。舉例而言，在本發明之圖1A及圖1B中所研究之樣本中，在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於鎵及/或鋁擴散或遷移至矽基板。鎵及/或鋁充當矽之 p型雜質，且從而改變矽基板之電阻率。
若干問題起因於III族元素擴散至矽基板中。對於高功率及高頻率應用，氮化鎵與矽之間的界面處存在高濃度 p型摻雜劑將引起電容耦合，從而導致由此結構製造之組件的顯著功率耗散及RF損失。另外，III族元素擴散至矽基板將導致線性問題，此歸因於在由此結構製造之組件中產生諧波頻率。
因此，本發明之具體實例之目標為提出並不展示先前技術之固有缺點之半導體結構及製造方法。更特定言之，本發明之具體實例的目標為提出在高功率及高頻率下具有經改良效能的半導體結構及其製造方法。
本發明之各種具體實例尋求之保護範疇由獨立申請專利範圍來闡明。
本說明書中所描述之並不屬於獨立申請專利範圍的範疇內的具體實例及特徵（若存在）應解釋為可用於理解本發明之各種具體實例之實例。
需要一種半導體結構，其展現改良之電阻率及減小之功率損耗及線性問題。另外，需要自製造角度來看與現存技術相容的半導體結構。
根據本發明之第一範例態樣，由一種半導體結構實現此目標，該半導體結構包含： -    絕緣體上矽基板，其包含： ○      基層，其包含矽； ○      中間層，其形成於該基層之頂部上；及 ○      頂層，其形成於該中間層之頂部上； -    磊晶III-N半導體層堆疊，其位於該絕緣體上矽基板之頂部上，該磊晶III-N半導體層堆疊包含磊晶主動層；其中該磊晶主動層包含： ○      第一主動III-N層，其形成於該頂層之頂部上； ○      第二主動III-N層，其形成於該擴散障壁層之頂部上； 在該第一主動III-N層與該第二主動III-N層之間具有二維電子氣體； 且其中： -    該頂層包含 n型摻雜矽，且 -    該中間層包含： ○      富陷阱層；及 ○      內埋絕緣體，其形成於富陷阱層之頂部上。
如先前所提及，可運用（例如）散佈電阻剖析量測來量測在III族氮化物異質結構與III族氮化物異質結構（例如）磊晶生長之矽基板之間的界面處存在 p型摻雜劑。在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於雜質自III族氮化物異質結構之磊晶層的初始生長層擴散或遷移至矽基板。雜質充當矽基板之 p型雜質。更特定言之，在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於III族元素擴散或遷移至矽基板，在其中其充當矽基板的 p型雜質。
藉由根據本發明之半導體結構，III族元素自III族氮化物異質結構之磊晶層擴散或遷移至絕緣體上矽基板中，被包含在接近於III族氮化物異質結構之磊晶層的絕緣體上矽基板的表面區域中，例如在頂層中，且視情況接近中間層與頂層之間的界面。實際上，根據本發明之絕緣體上矽基板的中間層將III族元素的擴散或遷移限制在絕緣體上矽基板的表面區域內，接近III族氮化物異質結構之磊晶層，例如在頂層中，且視情況接近中間層與頂層之間的界面，由此縮短雜質擴散至絕緣體上矽基板的擴散距離。
藉由根據本發明之半導體結構，根據本發明之絕緣體上矽基板之頂層的 n型摻雜補償自磊晶層擴散至絕緣體上矽基板中之III族元素的濃度。換言之，根據本發明的絕緣體上矽基板之頂層的 n型摻雜平衡了磊晶層與絕緣體上矽基板之間的界面處的 p型摻雜劑之濃度，其中此等 p型摻雜劑之濃度由III族原子自該磊晶III-N半導體層堆疊擴散至絕緣體上矽基板之頂層而產生。
以此方式，根據本發明之半導體結構表明在高功率及高頻率下改良之效能、改良之電阻率及降低之功率損耗及線性問題。
富陷阱層之使用已被證實為減小此等寄生效應且增強矽之高電阻率特性的最有效技術之一，同時與工業SOI晶圓製造及與標準CMOS製程之重要熱預算相容。富陷阱層之陷阱捕獲矽與中間層之間的界面處的自由載子，藉此使得絕緣體上矽基板恢復其標稱電阻率、線性度，消除DC依賴性，且導致RF損耗及串擾的實質性減少。在本發明之上下文中，富陷阱層具有適合於捕獲可在絕緣體上矽基板中產生之自由電荷的缺陷密度。富陷阱層亦可提供捕獲效應。富陷阱層之厚度為幾十奈米至若干微米，例如50 nm至3微米。富陷阱層包含矽或非晶碳化矽或多晶矽（polycrystalline silicon）（亦被稱作多晶矽（polysilicon））。
在本發明之上下文中，二維電子氣體（亦被稱作2DEG）為電子氣體，其在兩個維度上自由移動，但緊密地受限於第一維度中。此嚴密約束引起用於方向上之運動之經量化能量位準。電子看似為嵌入於3D世界中之2D薄片。
在本發明之上下文中，III族氮化物係指形成於元素週期表之III族元素之間的半導體化合物，例如硼（亦被稱作B）、鋁（亦被稱作Al）、鎵（亦被稱作Ga）、銦（亦被稱作In）及氮氣（亦被稱作N）。二進位III族氮化物化合物之實例為GaN、AlN、BN等。III族氮化物亦指三元及四元化合物，諸如AlGaN及氮化鋁銦鎵。
在本發明之上下文中，第一主動III-N層包含N、P、As中之一或多者及B、Al、Ga、In及Tl中之一或多者。第一主動III-N層例如包含GaN。第二主動III-N層包含N、P、As中之一或多者及B、Al、Ga、In及Tl中之一或多者。第二主動III-N層例如包含AlGaN。術語AlGaN係指包含呈任何化學計量比（Al xGa yN）之Al、Ga及N的組合物，其中x包含於0與1之間且y包含於0與1之間。替代地，第二主動III-N層例如包含AlN。替代地，第二主動III-N層包含氮化鋁銦鎵。諸如InAlGaN之組合物包含以任何適合之量的In。替代地，第一主動III-N層及第二主動III-N層兩者包含InAlGaN，且第二主動III-N層包含大於第一主動III-N層的帶隙的帶隙，且其中第二主動III-N層包含大於第一主動III-N層的極化的極化。替代地，第一主動III-N層及第二主動III-N層兩者包含BInAlGaN，且第二主動III-N層包含大於第一主動III-N層的帶隙的帶隙，且其中第二主動III-N層包含大於第一主動III-N層的極化的極化。可鑒於待獲得之特性選擇主動層之組合物，且組合物可相應地變化。舉例而言，獲得良好結果，其具有包含約150 nm厚度之GaN之第一主動III-N層及包含約20 nm厚度之AlGaN之第二主動III-N層。
在本揭露內容的上下文中，絕緣體上矽基板的基層包含塊狀矽，且絕緣體上矽基板的基層的電阻率典型地包含於3與5 kOhm.cm，且較佳高於1 kOhm.cm。以此方式，使磊晶III-N半導體層堆疊下之基板的電阻率在高功率及高頻率應用中最大化。
在本發明之上下文中，絕緣體上矽之技術（亦稱為SOI）對應於在分層矽-絕緣體-矽基板中製造半導體裝置。絕緣體之選擇很大程度上取決於半導體裝置之預期應用。在本發明之上下文內，可使用若干類型的絕緣體上矽基板。
歸因於與絕緣體上矽基板之基層的塊體矽隔離，由III族氮化物異質結構製造之半導體裝置內的寄生電容得以降低，由此改良其功率消耗及其效能。相比於整合於其他類型之基板上的半導體裝置，在絕緣體上矽上製造的半導體裝置亦展現出較高的抗閉鎖及在等效VDD下的較高效能。與整合於其他類型之基板上之半導體裝置相比較，SOI上製造之半導體裝置的溫度依賴性得以降低。歸因於隔離，SOI上製造的半導體裝置展現較低的洩漏電流及因此較高的功率效率。
射頻絕緣體上矽基板（亦被稱作RF-SOI基板）能夠在與標準CMOS製程相容之矽膜上實現高RF效能、高線性RF隔離及功率信號、低RF損耗、數位處理及功率管理整合。
舉例而言，用於RF應用之增強型信號完整性基板包含：基層，其包含高電阻性矽；富陷阱層，其形成於基層之頂部上；內埋絕緣體，其形成於富陷阱層之頂部上；及頂層，其形成於內埋絕緣體之頂部上，其中頂層包含單晶。基層之電阻率典型地超過3 kOhm.cm。頂層之厚度典型地包含於50 nm與200 nm之間。添加富陷阱層來提供突出的RF效能。此基板尤其適合於具有嚴格的線性規範之裝置。應用典型地以例如LTE進階及5G規格為目標且解決不同效能要求。相較於高電阻性SOI基板，增強型信號完整性基板展現較佳線性、較低RF損耗、較低串擾、改良之用於被動元件之品質因數、較小晶粒大小及較高熱導率。增強型信號完整性基板典型地進一步展現低於-80dBm之諧波品質因數。
RF-SOI之另一實例包含基層，該基層包含中度電阻性矽、形成於基層之頂部上的富陷阱層、形成於富陷阱層之頂部上的內埋絕緣體及包含薄單晶之頂層。此基板尤其適合於（例如）成本敏感之高度積體裝置，且尤其較適合於（例如）Wi-Fi、IoT及其他消費型應用規格。
RF-SOI之另一實例稱作高電阻性SOI目標，例如，具有較低線性規範及2G及3G規範之裝置。此基板包含：基層，其包含高電阻性矽；內埋絕緣體，其形成於基層之頂部上；及頂層，其包含薄單晶。
功率絕緣體上矽基板解決了汽車及行業市場在智慧型、高能效且高可靠性的功率IC裝置中整合例如高壓及類比功能的要求。其提供極佳電氣隔離，且完美地用於整合在數伏特至數百伏特之不同電壓下操作之裝置，同時減小晶粒面積且改良可靠性。此等基板對於應用而言為理想的，諸如CAN/LIN收發器、開關模式電源、無刷電動機驅動器、LED驅動器及更多。一種功率SOI包含：基層，其包含矽；內埋絕緣體，其形成於頂部上且包含氧化物；以及頂層，其包含矽。內埋絕緣體之厚度典型地包含於0.4 µm至1 µm之間，且頂層之厚度典型地包含於0.1 µm與1.5 µm之間。
光子絕緣體上矽基板解決了例如用於低成本及高速光學收發器之CMOS晶片上的光學功能整合的要求。此類基板包含：基層，其包含矽；內埋絕緣體，其形成於該基層之頂部上且包含氧化物；及頂層，其形成於該內埋絕緣體之頂部上且包含單晶矽。內埋絕緣體之厚度典型地包含於0.7 µm至2 µm之間，且頂層之厚度典型地包含於0.1 µm與0.5 µm之間。絕緣體上之結晶矽層可用以（例如）經由合適植入來製造光波導及被動或主動的其他光學裝置。內埋絕緣體能夠使例如基於全內反射在矽層中傳播紅外光。波導之頂部表面可保持未被覆蓋且曝露於空氣（例如，用於感測應用）中，或覆蓋有（例如）由二氧化矽製成之包層。
自製造角度來看，SOI基板與大多數習知製造製程相容。一般而言，可以在無特殊設備或對現有工廠進行重大改造的情況下實施基於SOI之製程。SOI特有之挑戰係考慮內埋絕緣體之新穎度量衡要求及關於包含矽之頂層中的差分應力的問題。
根據範例性具體實例，頂層之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。
以此方式，絕緣體上矽基板之頂層的 n型摻雜補償及平衡自磊晶層擴散至絕緣體上矽基板之頂層中的III族元素的濃度。
根據範例性具體實例，頂層的厚度包含於50與200 nm之間。替代地，頂層之厚度低於100 nm。
以此方式，中間層限制由頂層形成之薄矽層內III族元素的擴散或遷移。換言之，中間層將III族元素之擴散或遷移限制在接近於III族氮化物異質結構之磊晶層的絕緣體上矽基板之表面區域。半導體結構接著在高功率及高頻率下顯示出改良之效能、改良之電阻率及降低之功率損耗及線性問題。
根據範例性具體實例，頂層包含 n型摻雜矽，其中頂層之 n型摻雜矽的位向（orientation）為（111）。
根據範例性具體實例，頂層包含單晶矽。
以此方式，頂層之單晶矽可用以（例如）經由合適植入來製造例如光波導及被動或主動的其他光學裝置。內埋絕緣體能夠使例如基於全內反射在頂層之矽中傳播紅外光。在頂層內製造之波導的頂部表面可保持未被覆蓋且曝露於空氣（例如，用於感測應用），或覆蓋有（例如）由二氧化矽製成之包層。
根據範例性具體實例，內埋絕緣體包含非晶碳化矽，且富陷阱層包含非晶碳化矽。
以此方式，非晶碳化矽充當富陷阱層且充當障壁，該障壁含有III族元素自III族氮化物異質結構之磊晶層擴散或遷移至接近III族氮化物異質結構之磊晶層的絕緣體上矽基板的表面區域中的絕緣體上矽基板中，例如在頂層中，且視情況接近中間層與頂層之間的界面。替代地，富陷阱層包含矽或多晶矽。
根據範例性具體實例，內埋絕緣體包含二氧化矽，且富陷阱層包含矽。
根據範例性具體實例，內埋絕緣體包含二氧化矽，且富陷阱層包含非晶碳化矽。
替代地，富陷阱層包含多晶矽。
根據範例性具體實例，內埋絕緣體包含受限於包含氧化矽之兩個層之間的包含氮化矽的層；且富陷阱層包含非晶碳化矽。
在此範例性具體實例中，內埋絕緣體包含ONO介電堆疊，其中ONO代表氧化物-氮化物-氧化物。相較於二氧化矽，內埋絕緣體產生較佳熱傳導而不會過度降低寄生電容耦合，亦不會損害例如由根據本發明之半導體結構製造之主動裝置的高速效能。另外，包含有包含氮化矽之層的內埋絕緣體進一步增強技術效應，其含有III族元素自III族氮化物異質結構之磊晶層擴散或遷移至接近於III族氮化物異質結構之磊晶層的絕緣體上矽基板之表面區域中的絕緣體上矽基板，例如在頂層中，且視情況接近中間層與頂層之間的界面。相比於在包含有僅包含二氧化矽之內埋絕緣體的半導體結構中，將III族元素自III族氮化物異質結構之磊晶層擴散至絕緣體上矽基板中在包含有包含氮化矽之內埋絕緣體的半導體結構中更有效。替代地，富陷阱層包含矽或多晶矽。
根據範例性具體實例，碳化矽為非晶形。
富陷阱層之非晶碳化矽之陷阱捕獲頂層矽與中間層之間的界面處的自由載子，藉此使得絕緣體上矽基板恢復其標稱電阻率、線性度，消除DC依賴性，且導致RF損耗及串擾的實質性減少。
根據範例性具體實例，富陷阱層之厚度包含於數十奈米與若干微米之間。舉例而言，包含非晶碳化矽之富陷阱層之厚度可達至幾十奈米。可替代地，包含多晶矽之富陷阱層之厚度可達至幾微米。
根據範例性具體實例，內埋絕緣體之厚度包含於100 nm與500 nm之間。
根據範例性具體實例，包含內埋絕緣體及富陷阱層之中間層之厚度包含於幾百奈米與幾微米之間。
根據範例性具體實例，磊晶III-N半導體層堆疊進一步包含形成於第一主動III-N層與第二主動III-N層之間的間隔物層。
以此方式，磊晶生長在第一主動III-N層與第二主動III-N層之間的間隔物層進一步增強磊晶III-N半導體層堆疊內之電子遷移率。
根據範例性具體實例，第一主動III-N層包含氮化鎵，且其中第二主動III-N層包含氮化鋁鎵。
較佳地，第一主動III-N層磊晶生長且包含純氮化鎵，較佳地氮化鎵單層。
根據範例性具體實例，第一主動III-N層包含InAlGaN且第二主動III-V層兩者包含InAlGaN，且第二主動III-N層包含大於第一主動III-N層的帶隙的帶隙，且第二主動III-N層包含大於第一主動III-N層的極化的極化。
以此方式，在相鄰第一主動III-N層及第二III-V層中使用不同材料會引起極化，其有助於在第一主動III-N層與第二主動III-N層之間的接面附近出現導電2DEG區域，尤其第一主動III-N層中，其包含比第二主動III-N層之帶隙要窄的帶隙。
第一主動III-N層之厚度例如包含於20與500 nm之間，較佳30與300 nm之間，更佳50與250 nm之間，諸如100至150 nm。第二主動III-N層之厚度例如包含於10至100 nm之間，較佳20至50 nm之間。此類厚度組合提供用於主動層之良好特性，例如就所獲得之2DEG而言。
根據範例性具體實例，間隔物層包含氮化鋁。
較佳地，間隔物層磊晶生長且包含純氮化鋁。
根據範例性具體實例，間隔物層之厚度低於2 nm。
以此方式，間隔物層保持足夠薄以最小化間隔物層之粗糙度。在最小化粗糙度之情況下，間隔物層防止III族原子擴散或遷移至至少第一主動III-N層中。以此方式，進一步改善半導體結構之熱穩定性。換言之，間隔物層愈薄，半導體結構之熱穩定性愈佳。較佳地，間隔物層之厚度包含於0.5 nm與1.5 nm之間。甚至更佳地，間隔物層之厚度包含於0.8 nm與1 nm之間。
根據範例性具體實例，磊晶III-N半導體層堆疊進一步包含生長於基板與磊晶主動層之間的磊晶生長緩衝層。
緩衝層可具有與基板不同的性質，因為例如基板及緩衝層之帶隙相對相隔較遠（諸如分別1.1 eV及6.2 eV），意義在於緩衝層具有高帶隙，以便提供本發明特性，諸如高崩潰電壓，例如大於250 V，較佳大於500 V，甚至更佳地大於1000 V，諸如大於2000 V或甚至大得更多。緩衝層係例如具有高帶隙之III-V緩衝層。其中III係指III族元素，諸如B、Al、Ga、In、Tl、Sc、Y及鑭系及錒系。其中V係指V族元素，諸如N、P、As、Sb、Bi。緩衝層可包含層堆疊，在實例中，典型地首先為成核層。
根據範例性具體實例，半導體結構進一步包含形成於磊晶III-N半導體層頂部上的鈍化堆疊。
鈍化堆疊由磊晶III-N半導體層堆疊之形成原位形成。鈍化堆疊例如形成於第二主動III-N層之頂部上。以此方式，完全結晶鈍化堆疊磊晶生長於磊晶III-N半導體層堆疊之頂部上。替代地，部分結晶鈍化堆疊磊晶生長於磊晶III-N半導體層堆疊之頂部上。鈍化堆疊亦可藉助於如亦稱作ALD之原子層沈積、亦稱作CVD之化學氣相沈積或亦稱作PVD之物理氣相沈積之磊晶工具由異位沈積形成。替代地，鈍化堆疊可由MOCVD或MBE腔室中之原位沈積形成。替代地，鈍化堆疊可藉由沈積相同材料之非晶膜且使用熱退火使其再結晶來形成。舉例而言，第二主動III-N層之頂部上之鈍化堆疊包含氮化鎵。替代地，第二主動III-N層之頂部上之鈍化堆疊包含氮化鎵及氮化矽。
鈍化堆疊形成於磊晶III-N半導體層堆疊與（例如）電晶體的閘極之間。鈍化堆疊可僅形成於閘極下且可另外充當閘極介電。替代地，鈍化堆疊可形成於磊晶III-N半導體層堆疊之頂部上且可完全覆蓋磊晶III-N半導體層堆疊。替代地，鈍化堆疊可形成於磊晶III-N半導體層堆疊之頂部上且部分地覆蓋磊晶III-N半導體層堆疊的表面，例如，其可形成於高遷移率電子電晶體之源極及汲極之間的非閘控區域中，其中其充當鈍化且防止底層2DEG耗盡。
根據範例性具體實例，鈍化堆疊進一步包含氧化物層及/或氮化矽。
以此方式，根據本發明之第一範例態樣之半導體結構之鈍化層包含氮化矽及/或充當鈍化層之氧化物層。氧化物層將電清潔界面呈現至第二主動III-N層用以最大化形成至半導體結構上之電觸點與2DEG之間的靜電耦合之高介電常數，其引起例如由半導體結構製造之高電子遷移率電晶體之跨導之增加及足夠厚度以避免由量子隧道之介電崩潰及洩漏。
根據本發明之第二範例態樣，提供一種用於製造半導體結構之方法，其中該方法包含以下步驟： -    提供絕緣體上矽基板，其包含： ○      提供包含矽之基層； ○      藉由以下提供中間層，其在該基層之頂部上： ▪       提供富陷阱層；及 ▪       提供內埋絕緣體，其形成於該富陷阱層之頂部上；及 ○      提供包含 n型摻雜矽之頂層，且其形成於該中間層之頂部上； -    提供磊晶III-N半導體層堆疊，其位於該絕緣體上矽基板之頂部上，該磊晶III-N半導體層堆疊包含磊晶主動層；其中提供該磊晶主動層包含以下步驟： ○      提供第一主動III-N層，其在該頂層之頂部上； ○      提供第二主動III-N層，其在該第一主動III-N層之頂部上； 由此在該第一主動III-N層與該第二主動III-N層之間形成一二維電子氣體。
如先前所提及，可運用（例如）散佈電阻剖析量測來量測在III族氮化物異質結構與III族氮化物異質結構（例如）磊晶生長之矽基板之間的界面處存在 p型摻雜劑。在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於雜質自III族氮化物異質結構之磊晶層的初始生長層擴散或遷移至矽基板。雜質充當矽基板之 p型雜質。更特定言之，在III族氮化物異質結構與矽之間的界面處存在此類 p型摻雜劑係歸因於III族元素擴散或遷移至矽基板，在其中其充當矽基板的 p型雜質。
藉由根據本發明之用於製造半導體結構之方法，III族元素自III族氮化物異質結構之磊晶層擴散或遷移至絕緣體上矽基板中，被包含在接近於III族氮化物異質結構之磊晶層的絕緣體上矽基板的表面區域中，例如在頂層中，且視情況接近中間層與頂層之間的界面。實際上，藉由根據本揭露內容之方法，絕緣體上矽基板的中間層將III族元素的擴散或遷移限制在絕緣體上矽基板的表面區域內，接近III族氮化物異質結構之磊晶層，例如在頂層中，且視情況接近中間層與頂層之間的界面，由此縮短雜質擴散至絕緣體上矽基板的擴散距離。
藉由根據本發明之用於製造半導體結構的方法，絕緣體上矽基板之頂層的 n型摻雜補償自磊晶層擴散至絕緣體上矽基板中之III族元素的濃度。換言之，絕緣體上矽基板之頂層的 n型摻雜平衡了磊晶層與絕緣體上矽基板之間的界面處的 p型摻雜劑之濃度，其中此等 p型摻雜劑之濃度由III族原子自該磊晶III-N半導體層堆疊擴散至絕緣體上矽基板之頂層而產生。
以此方式，用根據本發明之方法製造之半導體結構表明在高功率及高頻率下改良之效能、改良之電阻率及降低之功率損耗及線性問題。
磊晶III-N半導體層堆疊包含磊晶主動層，該磊晶主動層包含第一主動III-N層、視情況存在之間隔物層及第二主動III-N層。磊晶主動層由磊晶生長在亦稱作MOCVD之金屬有機化學氣相沈積磊晶腔室中或在亦稱作MOVPE之金屬有機氣相磊晶腔室中或在亦稱作MBE之分子束磊晶腔室中或在亦稱作CBE之化學光束磊晶腔室中原位形成。
半導體結構可由金屬有機化學氣相沈積（MOCVD）或金屬有機氣相磊晶法（MOVPE）之磊晶生長形成，或為分子束磊晶法（MBE）或化學束磊晶法（CBE）。在MOVPE或MOCVD製程中，磊晶III-N半導體層堆疊在絕緣體上矽基板上磊晶生長，典型地在例如包含於5 mBar與1 Bar之間的壓力下且典型地在例如包含於600℃與1200℃之間的溫度下。前驅材料可為但不限於氮之氨（NH 3）；鎵之三甲基Ga（TMGa）或三乙基Ga（TEGa），鋁之三甲基Al（TMAl）或三乙基Al（TEAl）；銦之三甲基銦（TMIn）；及矽之矽烷（SiH 4）或二矽烷（(SiH 3) 2）。
絕緣體上矽基板可包含內埋絕緣體，其包含氧化矽。絕緣體上矽基板接著可藉由若干方法產生，諸如藉由氧之植入分離（稱為Separation by IMplantation of Oxygen，SIMOX）或晶圓接合，或藉由種子方法。
根據範例性具體實例，提供包含 n型摻雜矽的頂層包含藉由將 n型摻雜劑熱擴散至該頂層之矽中來摻雜該頂層之該矽。
較佳地，頂層之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。
根據範例性具體實例，提供包含 n型摻雜矽之頂層包含藉由將 n型摻雜劑離子植入至該頂層之矽中來摻雜該頂層之該矽。
較佳地，頂層之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。
根據範例性具體實例， n型摻雜劑包含以下中之一或多者： -    磷； -    砷； -    銻。
圖1A示意性地繪示根據先前技術之量測之範例性具體實例，該量測係在磊晶生長至矽基板上之氮化鎵上用散佈電阻剖析執行。實際上，圖1A示意性地繪示包含磊晶生長於矽上之氮化鎵的樣品的對數尺度中之電阻率91作為矽異質結構上之氮化鎵內之深度92變化的函數。在圖1A上，區段93對應於氮化鎵，且區段95對應於矽基板的一部分。圖1A上之區段94對應於氮化鎵與矽基板之間的界面。如圖1A可見，在氮化鎵內量測之電阻率96在整個層中幾乎恆定且等於1 10 6Ohm.cm，而自矽基板內之幾乎1 µm量測之電阻率98幾乎恆定且等於1 10 4Ohm.cm。然而，在氮化鎵與矽基板之間的界面94處，且如圖1A上可見，藉由散佈電阻剖析量測電阻率97顯著下降。更精確而言，異質結構之區段94中之電阻率97自1 10 6Ohm.cm下降至1 10 1Ohm.cm，隨後深至矽基板中時緩慢增加返回至1 10 4Ohm.cm。如圖1A可見，電阻率97之下降延伸至矽基板的0.5 µm至幾乎1 µm。
用散佈電阻剖析量測結果進一步研究氮化鎵與矽基板之間界面處的電阻率下降。此等量測之結果例如描繪於圖1B上。圖1B示意性地繪示對數尺度之物質濃度及其在同一樣品內之類型，該同一樣品包含磊晶生長於矽基板上之氮化鎵，如圖1A上所表徵。在圖1B上，區段93對應於氮化鎵，且區段95對應於矽基板的一部分。圖1B上之區段94對應於氮化鎵與矽基板之間的界面。如圖1B可見，此樣品中的氮化鎵幾乎未摻雜，且顯示的濃度81低於2 10 10個原子.cm -3，而此樣品中的矽基板在矽基板內幾乎1 µm處顯示的濃度83自2 10 11個原子.cm -3至6 10 11個原子.cm -3不等。然而，在氮化鎵與矽基板之間的界面94處，且如圖1B上可見，藉由散佈電阻剖析量測顯著濃度之 p型摻雜劑82。更精確而言，此濃度82自接近氮化鎵的2 10 10個原子.cm -3增加至區段94的2 10 15個原子.cm -3，且隨後濃度82再次緩慢下降至矽基板中的2 10 11個原子.cm -3。可自此類散佈電阻剖析量測結果得出，高濃度 p型摻雜劑存在於氮化鎵與矽之間的界面處，且延伸至矽基板的0.5 µm至幾乎1 µm。
圖2示意性地描繪根據本發明之半導體結構1之範例性具體實例的橫截面，其中該橫截面沿著包含生長方向2之平面執行，且橫穿方向3橫穿該生長方向2。第三方向4橫穿該生長方向2且橫穿該橫穿方向3。半導體結構1包含絕緣體上矽基板101及位於絕緣體上矽基板101頂部上的磊晶III-N半導體層堆疊202。絕緣體上矽基板101包含基層10、形成於基層10之頂部上的中間層11以及形成於中間層11之頂部上的頂層12。基層10包含矽。基層10之電阻率典型地包含於3與5 kOhm.cm之間，大於1 kOhm.cm。磊晶III-N半導體層堆疊202包含磊晶主動層20。磊晶主動層20包含形成於頂層12之頂部上的第一主動III-N層21及形成於第一主動III-N層21之頂部上的第二主動III-N層。第一主動III-N層21包含例如氮化鎵，且第二主動III-N層22包含例如氮化鋁鎵。在第一主動III-N層21與第二主動III-N層22之間形成二維電子氣體200。頂層12包含 n型摻雜矽。頂層12之矽的位向為（111）。頂層12之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。頂層12之厚度包含於50與200 nm之間。根據一替代具體實例，頂層12之厚度低於100 nm。中間層11包含富陷阱層111及形成於富陷阱層111之頂部上的內埋絕緣體121。內埋絕緣體121包含二氧化矽，且富陷阱層111包含矽。內埋絕緣體121之厚度包含於100 nm與500 nm之間。富陷阱層111之厚度可為例如若干微米。根據一替代具體實例，內埋絕緣體121包含二氧化矽，且富陷阱層111包含碳化矽，例如非晶碳化矽。富陷阱層111之厚度可為例如數十奈米。
圖3示意性地描繪根據本發明之半導體結構1之範例性具體實例的橫截面，其中該橫截面沿著包含生長方向2之平面執行，且橫穿方向3橫穿該生長方向2。第三方向4橫穿該生長方向2且橫穿該橫穿方向3。具有與圖2上之參考數字相同的參考數字之組件滿足相同功能。半導體結構1包含絕緣體上矽基板101及位於絕緣體上矽基板101頂部上的磊晶III-N半導體層堆疊202。絕緣體上矽基板101包含基層10、形成於基層10之頂部上的中間層11以及形成於中間層11之頂部上的頂層12。基層10包含矽。基層10之電阻率典型地包含於3與5 kOhm.cm之間，大於1 kOhm.cm。磊晶III-N半導體層堆疊202包含磊晶主動層20。磊晶主動層20包含形成於頂層12之頂部上的第一主動III-N層21及形成於第一主動III-N層21之頂部上的第二主動III-N層。第一主動III-N層21包含例如氮化鎵，且第二主動III-N層22包含例如氮化鋁鎵。在第一主動III-N層21與第二主動III-N層22之間形成二維電子氣體200。頂層12包含 n型摻雜矽。頂層12之矽的位向為（111）。頂層12之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。頂層12之厚度包含於50與200 nm之間。根據一替代具體實例，頂層12之厚度低於100 nm。中間層11包含富陷阱層111及形成於富陷阱層111之頂部上的內埋絕緣體121。內埋絕緣體121包含受限於包含氧化矽之兩個層132；133之間的包含氮化矽的層131；且富陷阱層111包含碳化矽，例如非晶碳化矽。根據一替代具體實例，內埋絕緣體121包含二氧化矽，且富陷阱層111包含碳化矽，例如非晶碳化矽。內埋絕緣體121之厚度包含於100 nm與500 nm之間。富陷阱層111之厚度可為例如數十奈米。根據另一替代具體實例，內埋絕緣體121包含二氧化矽，且富陷阱層111包含矽。富陷阱層111之厚度可為例如若干微米。
圖4示意性地描繪根據本發明之半導體結構1之範例性具體實例的橫截面，其中該橫截面沿著包含生長方向2之平面執行，且橫穿方向3橫穿該生長方向2。第三方向4橫穿該生長方向2且橫穿該橫穿方向3。具有與圖2或圖3上之參考數字相同的參考數字之組件滿足相同功能。半導體結構1包含絕緣體上矽基板101及位於絕緣體上矽基板101頂部上的磊晶III-N半導體層堆疊202。絕緣體上矽基板101包含基層10、形成於基層10之頂部上的中間層11以及形成於中間層11之頂部上的頂層12。基層10包含矽。基層10之電阻率典型地包含於3與5 kOhm.cm之間，大於1 kOhm.cm。磊晶III-N半導體層堆疊202包含磊晶主動層20。磊晶主動層20包含：形成於頂層12之頂部上的第一主動III-N層21；形成於第一主動III-N層21之頂部上的間隔物層23；以及形成於間隔物層23之頂部上的第二主動III-N層。第一主動III-N層21包含例如氮化鎵，且第二主動III-N層22包含例如氮化鋁鎵。間隔物層23較佳地包含氮化鋁。在第一主動III-N層21與第二主動III-N層22之間形成二維電子氣體200。頂層12包含 n型摻雜矽。頂層12之矽的位向為（111）。頂層12之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3的範圍內。頂層12之厚度包含於50與200 nm之間。根據一替代具體實例，頂層12之厚度低於100 nm。中間層11包含富陷阱層111及形成於富陷阱層111之頂部上的內埋絕緣體121。內埋絕緣體121包含二氧化矽，且富陷阱層111包含矽。內埋絕緣體121之厚度包含於100 nm與500 nm之間。富陷阱層111之厚度可為例如若干微米。根據一替代具體實例，內埋絕緣體121包含二氧化矽，且富陷阱層111包含碳化矽，例如非晶碳化矽。富陷阱層111之厚度可為例如若干微米。
儘管已參考特定具體實例說明本發明，但熟習此項技術者將顯而易見，本發明不限於前述說明性具體實例之細節，且本發明可在不脫離其範疇之情況下實施有各種改變及修改。因此，本發明具體實例在所有方面應視為說明性而非限制性的，本發明之範疇由附隨申請專利範圍而非由前述描述指示，且在申請專利範圍之範疇內出現之所有改變因此意欲包涵於其中。
此外，本專利申請案之讀者應理解，詞語「包含（comprising）」或「包含（comprise）」並不排除其他元素或步驟，詞語「一（a）」或「一（an）」並不排除複數個，且諸如電腦系統、處理器或另一整合單元之單一元件可滿足申請專利範圍中列舉之若干手段之功能。申請專利範圍中之任何參考符號均不應視為限制關注之各別申請專利範圍範疇。術語「第一」、「第二」、「第三」、「a」「b」「c」及類似者，當用於描述或申請專利範圍中時引入以區分類似元素或步驟，且未必描述順序或時間次序。類似地，術語「頂部」、「底部」、「上方」、「下方」及類似者出於描述目的而引入且未必表示相對位置。應理解，如此使用之術語在適當情況下可互換，且本發明之具體實例可根據本發明以其他順序或以不同於上文描述或說明之位向操作。
1:半導體結構 2:生長方向 3:橫穿方向 4:第三方向 10:基層 11:中間層 12:頂層 20:磊晶主動層 21:第一主動III-N層 22:第二主動III-N層 23:間隔物層 81,82,83:濃度 91,96,97,98:電阻率 92:深度 93,94,95:區段 101:矽基板 111:富陷阱層 121:內埋絕緣體 131,132,133:層 200:二維電子氣體 202:半導體層堆疊
現將參考隨附圖式描述一些範例性具體實例。 [圖1A]及[圖1B]示意性地描繪根據先前技術之量測之範例性具體實例，該量測係在磊晶生長至矽基板上之氮化鎵上用散佈電阻剖析執行。 [圖2]示意性地描繪根據本發明之半導體結構之範例性具體實例。 [圖3]示意性地描繪根據本發明之半導體結構之範例性具體實例，其中內埋絕緣體包含受限於包含二氧化矽之兩個層之間的包含氮化矽的層。 [圖4]示意性地描繪根據本發明之半導體結構之範例性具體實例，其中磊晶III-N半導體層堆疊進一步包含在第一主動III-N層與第二主動III-N層之間的間隔物。
1:半導體結構
2:生長方向
3:橫穿方向
4:第三方向
10:基層
11:中間層
12:頂層
20:磊晶主動層
21:第一主動III-N層
22:第二主動III-N層
101:矽基板
111:富陷阱層
121:內埋絕緣體
200:二維電子氣體
202:半導體層堆疊

Claims (15)

  1. 一種半導體結構（1），其包含： 絕緣體上矽基板（101），其包含： 基層（10），其包含矽； 中間層（11），其形成於該基層（10）之頂部上；及 頂層（12），其形成於該中間層（11）之頂部上； 磊晶III-N半導體層堆疊（202），其位於該絕緣體上矽基板（101）之頂部上，該磊晶III-N半導體層堆疊（202）包含磊晶主動層（20）；其中該磊晶主動層（20）包含： 第一主動III-N層（21），其形成於該頂層（12）之頂部上； 第二主動III-N層（22），其形成於該第一主動III-N層（21）之頂部上； 在該第一主動III-N層（21）與該第二主動III-N層（22）之間具有二維電子氣體（200）； 且其中： 該頂層（12）包含 n型摻雜矽，且 該中間層（11）包含： 富陷阱層（111）；及 內埋絕緣體（121），其形成於富陷阱層（111）之頂部上。
  2. 如請求項1之半導體結構（1），其中該頂層（12）之 n型摻雜濃度在1 10 15cm -3至5 10 15cm -3之範圍內。
  3. 如請求項1或2之半導體結構（1），其中該頂層（12）之厚度包含於50與200 nm之間。
  4. 如請求項1或2之半導體結構（1），其中該頂層（12）之該 n型摻雜矽之位向為（111）。
  5. 如請求項1或2之半導體結構（1），其中該內埋絕緣體（121）包含二氧化矽，且其中該富陷阱層（111）包含矽。
  6. 如請求項1或2之半導體結構（1），其中該內埋絕緣體（121）包含二氧化矽，且其中該富陷阱層（111）包含非晶碳化矽。
  7. 如請求項1或2之半導體結構（1），其中該內埋絕緣體（121）包含一層（131），該層包含受限於包含氧化矽之兩個層（132；133）之間的氮化矽；且其中該富陷阱層（111）包含非晶碳化矽。
  8. 如請求項1或2之半導體結構（1），其中該內埋絕緣體（121）之厚度包含於100 nm與500 nm之間。
  9. 如請求項1或2之半導體結構（1），其中該磊晶III-N半導體層堆疊（202）進一步包含形成於該第一主動III-N層（21）與該第二主動III-N層（22）之間的間隔物層（23）。
  10. 如請求項1或2之半導體結構（1），其中該第一主動III-N層（21）包含氮化鎵，且其中該第二主動III-N層（22）包含氮化鋁鎵。
  11. 如請求項9之半導體結構（1），其中該間隔物層（23）包含氮化鋁。
  12. 一種用於製造半導體結構（1）之方法，其中該方法包含以下步驟： 提供絕緣體上矽基板（101），其包含： 提供包含矽之基層（10）； 藉由以下提供中間層（11），所述中間層在該基層（10）之頂部上： 提供富陷阱層（111）；及 提供內埋絕緣體（121），其形成於該富陷阱層（111）之頂部上；及 提供包含 n型摻雜矽之頂層（12），且其形成於該中間層（11）之頂部上； 提供磊晶III-N半導體層堆疊（202），其位於該絕緣體上矽基板（101）之頂部上，該磊晶III-N半導體層堆疊（202）包含磊晶主動層（20）；其中提供該磊晶主動層（20）包含以下步驟： 提供第一主動III-N層（21），其在該頂層（12）之頂部上； 提供第二主動III-N層（22），其在該第一主動III-N層（21）之頂部上； 由此在該第一主動III-N層（21）與該第二主動III-N層（22）之間形成二維電子氣體（200）。
  13. 如請求項12之方法，其中提供包含 n型摻雜矽之所述頂層（12）包含藉由將 n型摻雜劑熱擴散至該頂層（12）之該矽中來摻雜該頂層（12）之該矽。
  14. 如請求項12之方法，其中提供包含 n型摻雜矽之所述頂層（12）包含藉由將 n型摻雜劑離子植入至該頂層（12）之該矽中來摻雜該頂層（12）之該矽。
  15. 如請求項12至14中任一項之方法，其中這些 n型摻雜劑包含以下中之一或多者： 磷； 砷； 銻。
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US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
JP5117588B2 (ja) * 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5903818B2 (ja) * 2011-09-26 2016-04-13 富士通株式会社 化合物半導体装置及びその製造方法
US9721969B2 (en) * 2015-06-30 2017-08-01 Globalfoundries Singapore Pte. Ltd. Creation of wide band gap material for integration to SOI thereof
US10644142B2 (en) * 2017-12-22 2020-05-05 Nxp Usa, Inc. Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor

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