TW202337004A - 電荷捕捉式非揮發性記憶體裝置的製造方法 - Google Patents

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Abstract

一種電荷捕捉式非揮發性記憶體裝置的製造方法。在製造非揮發性記憶體裝置的過程中，可有效地保護儲存元件的阻擋層，防止阻擋層被污染或者變薄。另外，在半導體基板中，由於邏輯元件區與記憶體元件區的井區不是同時製作，所以在記憶體元件區可以設計尺寸較小非揮性記憶胞，並且精確控制電荷捕捉式電晶體的臨限電壓(threshold voltage)。

Description

電荷捕捉式非揮發性記憶體裝置的製造方法
本發明是有關於一種非揮發性記憶體裝置(nonvolatile memory apparatus)的製造方法，且特別是有關於一種電荷捕捉式非揮發性記憶體裝置(nonvolatile charge-trapping memory apparatus)的製造方法。
眾所周知，非揮發性記憶體裝置可在電源消失之後，仍可保存資料，因此非揮發性記憶體裝置已經廣泛的運用於電子產品中。一般來說，非揮發性記憶體裝置包括週邊電路(peripheral circuit)與記憶胞陣列(memory cell array)，且週邊電路與記憶胞陣列會製作在同一個半導體基板(substrate)上。舉例來說，週邊電路包括：位元線驅動器(bit line driver)、字元線驅動器(word line driver)、源極線驅動器(source line driver)與控制單元(control unit)等等。而記憶胞陣列則由多個非揮發性記憶胞組成。
在製造非揮發性記憶體裝置時，設計者會將半導體基板的布局區域(layout area)劃分為邏輯元件區(logic device area)以及記憶體元件區(memory device area)。製造於邏輯元件區內的元件可組成非揮發性記憶體裝置的週邊電路，製造於記憶體元件區內的元件可以組成記憶胞陣列。
再者，邏輯元件區中的元件可再區分為輸出入元件(IO device，簡稱IO元件)與核心元件(core device)。記憶體元件區中的元件可再區分為開關元件(switching device)與儲存元件(storage device)，而每個非揮發性記憶胞包括開關元件以及儲存元件。
另外，核心元件可以稱為低壓元件(low voltage device，簡稱LV元件)，例如低壓的P型電晶體(LV P-type transistor)與低壓的N型電晶體(LV N-type transistor)。輸出入元件可以稱為高壓元件(high voltage device，簡稱HV元件)，例如高壓的P型電晶體(HV P-type transistor)與高壓的N型電晶體(HV N-type transistor)。其中，低壓元件可以承受的電壓應力(voltage stress)較低，高壓元件可以承受的電壓應力(voltage stress)較高。
由於上述IO元件、核心元件、開關元件以及儲存元件皆有不同的電路結構。因此，要將週邊電路與記憶胞陣列整合製造於同一片半導體基板上將是一件具有挑戰的任務。
本發明為一種電荷捕捉式非揮發性記憶體裝置的製造方法，包括下列步驟：(A)於一半導體基板的一表面上形成一墊氧化物層，並於該半導體基板內形成多個隔離結構；其中，該些隔離結構將該半導體基板區分為一記憶體元件區與一邏輯元件區，且更將該邏輯元件區區分為一輸出入元件區與一核心元件區； (B)形成一第一光阻層覆蓋於該邏輯元件區，並於該記憶體元件區的該半導體基板的該表面下方形成一第一第一型井區；(C)移除該第一光阻層以及至少一部份的該墊氧化物層，並形成一堆疊層覆蓋於該邏輯元件區與該記憶體元件區；其中，該堆疊層包括一底氧化物層、一捕捉層、一阻擋層與一保護層；(D)形成一第二光阻層覆蓋於該記憶體元件區中部份的該堆疊層，並移除未被該第二光阻層所覆蓋的該保護層、該阻擋層與該捕捉層；(E)移除該第二光阻層，並形成一第三光阻層覆蓋於該記憶體元件區；(F)於該核心元件區的該半導體基板下方形成一第二第一型井區、一第一第二型井區以及一第一深第一型井區，於該輸出入元件區的該半導體基板下方形成一第三第一型井區、一第二第二型井區以及一第二深第一型井區，其中，該第一第二型井區位於該第一深第一型井區內，該第二第二型井區位於該第二深第一型井區內；(G)移除該第三光阻層，並移除部份未被該保護層所覆蓋的該底氧化物層；(H)移除該堆疊層上的該保護層，於該記憶體元件區的該半導體基板上形成一輸出入閘極氧化物層，於該輸出入元件區的該半導體基板上形成該輸出入閘極氧化物層，於該核心元件區的該半導體基板上形成一核心閘極氧化物層；(I)形成一閘極層，覆蓋於該記憶體元件區與該邏輯元件區；以及，(J)形成多個閘極結構並形成多個摻雜區。再者，一第一閘極結構位於該第一第一型井區上，一第一第二型摻雜區與一第二第二型摻雜區形成於該第一閘極結構二側的該第一第一型井區內；以及，一第二閘極結構位於該第一第一型井區上，該第二第二型摻雜區與一第三第二型摻雜區形成於該第二閘極結構二側的該第一第一型井區內。再者，一第三閘極結構形成於該第二第一型井區上，一第四第二型摻雜區與一第五第二型摻雜區形成該第三閘極結構的二側，且位於該第二第一型井區內；以及，一第四閘極結構形成於該第一第二型井區上，一第一第一型摻雜區與一第二第一型摻雜區形成該第四閘極結構的二側，且位於該第一第二型井區內。再者，一第五閘極結構形成於該第三第一型井區上，一第六第二型摻雜區與一第七第二型摻雜區形成該第五閘極結構的二側，且位於該第三第一型井區內；以及，一第六閘極結構形成於該第二第二型井區上，一第三第一型摻雜區與一第四第一型摻雜區形成該第六閘極結構的二側，且位於該第二第二型井區內。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明揭露一種非揮發性記憶體裝置的製造方法，可將核心元件(core device)、輸出入元件(IO device)、開關元件(switching device)與儲存元件(storage device)同時製作於半導體基板上。
也就是說，利用本發明揭露的製造流程，可將週邊電路與記憶胞陣列需要的所有元件製作於半導體基板上，並組成非揮發性記憶體裝置。再者，本發明製造的非揮發性記憶胞為電荷捕捉式非揮發性記憶胞(nonvolatile charge-trapping memory cell)。因此，根據本發明揭露的製造方法所完成的非揮發性記憶體裝置即為電荷捕捉式非揮發性記憶體裝置。
請參照第1A圖至第1I圖，其所繪示為本發明第一實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
如第1A圖所示，進行隔離結構形成製程(isolation structure formation process)。首先，在半導體基板Psub的表面形成一墊氧化物層(Pad oxide layer)110，並在半導體基板Psub內形成多個隔離結構(isolation structure)102~107。其中，半導體基板Psub為P型基板，隔離結構102~107為淺溝渠隔離結構(shallow trench isolation structure，簡稱STI結構)。
舉例來說，於進行隔離結構形成製程時，先半導體基板Psub表面上依序形成墊氧化物層(Pad oxide layer)110與墊氮化矽層(Pad silicon nitride layer，未繪示)。接著，在半導體基板Psub內形成隔離結構102~107後，進行蝕刻製程，將墊氮化矽層移除(未繪示)，使得半導體基板Psub表面剩下墊氧化物層(Pad oxide layer)110。
如第1A圖所示，在半導體基板Psub表面上，隔離結構102與隔離結構106之間為邏輯元件區(logic device area)，隔離結構106與隔離結構107之間為記憶體元件區(memory device area)。製造於邏輯元件區內的元件可以組成非揮發性記憶體裝置的週邊電路。製造於記憶體元件區內的元件可以組成非揮發性記憶體裝置的記憶胞陣列。也就是說，由開關元件與儲存元件所組成的非揮發性記憶胞會製作於記憶體元件區。
再者，邏輯元件區又可再區分為輸出入元件區與核心元件區。如第1A圖所示，隔離結構102與隔離結構104之間為輸出入元件區，隔離結構104與隔離結構106之間為核心元件區。輸出入元件(IO device)包括高壓的金氧半P型電晶體(HV P-type transistor)與高壓的N型電晶體(HV N-type transistor)。核心元件(core device)包括低壓的金氧半P型電晶體(LV P-type transistor)與低壓的N型電晶體(LV N-type transistor)。
根據本發明的實施例，高壓的N型電晶體(HV N-type transistor)將會製作於隔離結構102與隔離結構103之間。高壓的P型電晶體(HV P-type transistor)將會製作於隔離結構103與隔離結構104之間。低壓的N型電晶體(LV N-type transistor)將會製作於隔離結構104與隔離結構105之間。低壓的P型電晶體(LV P-type transistor)將會製作於隔離結構105與隔離結構106之間。
如第1B圖所示，進行多次離子佈植製程(ion implantation process)，於記憶體元件區的半導體基板Psub表面下方形成N型井區(N-well)NW1，並於邏輯元件區的半導體基板Psub表面下方形成N型井區NW2與NW3、P型井區(P-well)PW1與PW2、深N型井區(deep N-well)DNW1與DNW2。之後，進行蝕刻製程，移除墊氧化物層110。
如第1B圖所示，N型井區NW1形成於隔離結構106與隔離結構107之間的半導體基板Psub表面下方。N型井區NW2形成於隔離結構105與隔離結構106之間的半導體基板Psub表面下方形成。P型井區PW1與深N型井區DNW1形成於隔離結構104與隔離結構105之間的半導體基板Psub表面下方，且P型井區PW1位於深N型井區DNW1內。N型井區NW3形成於隔離結構103與隔離結構104之間的半導體基板Psub表面下方。P型井區PW2與深N型井區DNW2形成於隔離結構102與隔離結構103之間的半導體基板Psub表面下方，且P型井區PW2位於深N型井區DNW2內。
如第1C圖所示，於半導體基板Psub表面上，形成一堆疊層(stack layer)。堆疊層包括：底氧化物層(bottom oxide layer)111、捕捉層(trapping layer)112與阻擋層(blocking layer)113。之後，在記憶體元件區內形成一光阻層117，覆蓋於部份的堆疊層。舉例來說，捕捉層112的材料可為氮化矽(silicon nitride)，底氧化物層111與阻擋層113的材料可為二氧化矽(silicon oxide)。
如第1D圖所示，進行蝕刻製程，將未被光阻層117所覆蓋的底氧化物層111、捕捉層112與阻擋層113移除。接著，移除光阻層117，並於暴露的半導體基板Psub表面上形成輸出入閘極氧化物層(IO gate oxide layer)120。
如第1E圖所示，形成光阻層122覆蓋於記憶體元件區與輸出入元件區。接著，進行蝕刻製程，將核心元件區中半導體基板Psub表面上的輸出入閘極氧化物層120移除。
如第1F圖所示，將光阻層122移除，並於核心元件區的半導體基板Psub表面上形成核心閘極氧化物層(core gate oxide layer)124。其中，核心閘極氧化物層124的厚度小於輸出入閘極氧化物層120的厚度。
接著，進行閘極結構形成製程(gate structure formation process)以及摻雜製程(doping process)。其中，閘極結構的形成製程以及摻雜製程相容於CMOS製程，以下簡單描述之。
如第1G圖所示，形成閘極層130，覆蓋於邏輯元件區與記憶體元件區。亦即，閘極層130覆蓋於輸出入閘極氧化物層120、核心閘極氧化物層124以及阻擋層113。接著，於閘極層130上形成光阻層132。舉例來說，閘極層的材料可為多晶矽(polysilicon)。
如第1H圖所示，進行蝕刻製程，將未被光阻層132所覆蓋的閘極層130、輸出入閘極氧化物層120、核心閘極氧化物層124、底氧化物層111、捕捉層112與阻擋層113移除。接著，移除光阻層132。
之後，如第1I圖所示，在輸出入元件區中，於輸出入閘極氧化物層120與閘極層130的側壁(sidewall)形成間隙壁136，因此輸出入閘極氧化物層120、閘極層130與間隙壁136可成為輸出入元件(IO device)的閘極結構157、158。
類似地，在核心入元件區中，於核心閘極氧化物層124與閘極層130的側壁形成間隙壁136，因此核心閘極氧化物層124、閘極層130與間隙壁136可成為核心元件(core device)的閘極結構154、155。
類似地，在記憶體元件區中，於輸出入閘極氧化物層120與閘極層130的側壁形成間隙壁136，並且於底氧化物層111、捕捉層112、阻擋層113與閘極層130的側壁形成間隙壁136。因此，輸出入閘極氧化物層120、閘極層130與間隙壁136可成為開關元件(switching device)的閘極結構152，底氧化物層111、捕捉層112、阻擋層113、閘極層130與間隙壁136可形成儲存元件(storage device)於的閘極結構151。
再者，於進行摻雜製程後，在輸出入元件區，閘極結構158形成於P型井區PW2上，且二個n摻雜區(n doped region)148形成於閘極結構158二側的P型井區PW2內，因此P型井區PW2、二個n摻雜區148、閘極結構158形成高壓的N型電晶體M N_HV。另外，閘極結構157形成於N型井區NW3上，且二個p摻雜區(p doped region)147形成於閘極結構157二側的N型井區NW3內，因此N型井區NW3、二個p摻雜區147、閘極結構157形成高壓的P型電晶體M P_HV。
在核心元件區，閘極結構155形成於P型井區PW1上，且二個n摻雜區145形成於閘極結構155二側的P型井區PW1內，因此P型井區PW1、二個n摻雜區145、閘極結構155形成低壓的N型電晶體M N_LV。另外，閘極結構154形成於N型井區NW2上，且二個p摻雜區144形成於閘極結構154二側的N型井區NW2內，因此N型井區NW2、二個p摻雜區144、閘極結構154形成低壓的P型電晶體M P_LV。
在記憶體元件區，閘極結構152形成於N型井區NW1上，且二個p摻雜區142、143形成於閘極結構152二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區142、143與閘極結構152形成開關元件M P_SW。另外，閘極結構151形成於N型井區NW1上，且二個p摻雜區141、142形成於閘極結構151二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區141、142與閘極結構151形成儲存元件M P_STORAGE。
當然，上述的摻雜製程可以更包括：輕摻雜汲極區製程(lightly doped drain process，簡稱LDD製程)以及/或者環形佈植製程(halo implantation process)等等。也就是說，摻雜區141~148中可以選擇性地包括輕摻雜汲極區(LDD region)以及/或者環形摻雜區(halo region)。而在其他的實施例中，記憶體元件區的二個閘極結構151、152的位置也可以互換。舉例來說，儲存元件的閘極結構151位於二個p摻雜區142與143之間，開關元件的閘極結構152位於二個p摻雜區141與142之間。
另外，於後續的連線製程(conducting line process)，可以連接邏輯元件區內的核心元件(例如，低壓的P型電晶體M P_LV與低壓的N型電晶體M N_LV)與輸出入元件(例如，高壓的P型電晶體M P_HV與高壓的N型電晶體M N_HV)來組成週邊電路。同時，也可以連接接記憶體元件區內的開關元件M P_SW與儲存元件M P_STORAGE來組成記憶胞陣列。而組合週邊電路與記憶胞陣列即可成為本發明的非揮發性記憶體裝置。
根據本發明的第一實施例，儲存元件M P_STORAGE的閘極結構151包括底氧化物層111、捕捉層112、阻擋層113。其中，底氧化物層111與阻擋層113的材料可為二氧化矽(silicon oxide)，捕捉層112的材料可為氮化矽(silicon nitride)。因此，閘極結構151為(氧化物/氮化物/氧化物，簡稱ONO)的閘極結構，而儲存元件M P_STORAGE為具有ONO閘極結構的電荷捕捉式電晶體(charge trapping transistor)。也就是說，組合開關元件M P_SW與儲存元件M P_STORAGE即可形成電荷捕捉式非揮發性記憶胞，而本發明的非揮發性記憶體裝置即為電荷捕捉式非揮發性記憶體裝置。
然而，第一實施例的製造法中仍有少部份的缺陷。舉例來說，於製造第一實施例非揮發性記憶體裝置的過程，可能造成電荷捕捉式非揮發性記憶胞的特性被破壞。以下說明之。
由於記憶體元件區中儲存元件M P_STORAGE的閘極結構151為ONO的閘極結構。如第1C圖與第1E圖所示，在儲存元件M P_STORAGE的製造過程，阻擋層113表面上會多次形成光阻層117、122。在移除光阻層117、122以及清洗製程(clean process)的過程，可能造成阻擋層113表面被粒子(particle)污染或者阻擋層113被侵蝕而變薄，導致儲存元件M P_STORAGE的特性被破壞。
另外，如第1B圖所示，由於邏輯元件區與記憶體元件區會同時進行離子佈植製程(ion implantation process)，並於記憶體元件區與邏輯元件區的半導體基板Psub表面下方同時形成三個N型井區NW1、NW2、NW3。由於無法針對記憶體元件區單獨進行離子佈植製程，所以可能造成儲存元件M P_STORAGE(亦即，電荷捕捉式電晶體)的臨限電壓(threshold voltage)位移(shift)，無法精確控制。再者，由於邏輯元件區與記憶體元件區會同時進行離子佈植製程，所以受限於製程規則(process rule)，無法進一步地縮小非揮性記憶胞的尺寸(size)。
為克服上述的缺陷，本發明更修改第一實施例的流程，舉例來說，於阻擋層上方設計一保護層，以防止製造過程中，阻擋層被污染或者阻擋層厚度被改變。再者，本發明更設計不同的離子佈植製程，用以分別形成記憶體元件區的井區(well)以及邏輯元件區的井區(well)，使得非揮性記憶胞的尺寸(size)可以縮小。
請參照第2A圖至第2L圖，其所繪示為本發明第二實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
如第2A圖所示，進行隔離結構形成製程，在半導體基板Psub的表面形成一墊氧化物層210，並在半導體基板Psub內形成多個隔離結構202~207。其中，半導體基板Psub為P型基板，隔離結構202~207為淺溝渠隔離結構。
如第2A圖所示，在半導體基板Psub表面上，隔離結構202與隔離結構206之間為邏輯元件區，隔離結構206與隔離結構207之間為記憶體元件區。再者，邏輯元件區又可區分為輸出入元件區與核心元件區。如第2A圖所示，隔離結構202與隔離結構204之間為輸出入元件區，隔離結構204與隔離結構206之間為核心元件區。
在本實施例中，高壓的N型電晶體(HV N-type transistor)將會製作於隔離結構202與隔離結構203之間。高壓的P型電晶體(HV P-type transistor)將會製作於隔離結構203與隔離結構204之間。低壓的N型電晶體(LV N-type transistor)將會製作於隔離結構204與隔離結構205之間。低壓的P型電晶體(LV P-type transistor)將會製作於隔離結構205與隔離結構206之間。
如第2B圖所示，形成光阻層209覆蓋於邏輯元件區。接著，先進行離子佈植製程，並於記憶體元件區的半導體基板Psub表面下方形成N型井區NW1。之後，進行蝕刻製程，將記憶體元件區的墊氧化物層210移除，而保留邏輯元件區的墊氧化物層210。
接著，如第2C圖所示，先將光阻層209移除，並形成一堆疊層(stack layer)。堆疊層包括：底氧化物層(bottom oxide layer)211、捕捉層(trapping layer)212、阻擋層(blocking layer)213與保護層(protecting layer)214。其中，捕捉層212與保護層214的材料可為氮化矽(silicon nitride)，底氧化物層211與阻擋層213的材料可為二氧化矽。
如第2C圖所示，在記憶體元件區，堆疊層覆蓋於半導體基板Psub表面。而在邏輯元件區，堆疊層覆蓋於墊氧化物層210上。也就是說，在記憶體元件區，底氧化物層211覆蓋於半導體基板Psub表面，並依序覆蓋捕捉層212、阻擋層213與保護層214。而在邏輯元件區，底氧化物層211覆蓋於墊氧化物層210，並依序覆蓋捕捉層212、阻擋層213與保護層214。
如第2D圖所示，在記憶體元件區內形成一光阻層217，覆蓋於記憶體元件區中部份的堆疊層。之後，進行蝕刻製程，將未被光阻層217所覆蓋的捕捉層212、阻擋層213與保護層214移除，僅保留底氧化物層211。
如第2E圖所示，先移除光阻層217後，再形成光阻層218覆蓋於記憶體元件區。接著，進行多次離子佈植製程(ion implantation process)，於邏輯元件區的半導體基板Psub表面下方形成N型井區NW2與NW3、P型井區(P-well)PW1與PW2、深N型井區(deep N-well)DNW1與DNW2。其中，二個P型井區PW1、PW2分別位於二個深N型井區DNW1、DNW2內。
如第2E圖所示，N型井區NW2形成於隔離結構205與隔離結構206之間的半導體基板Psub表面下方形成。P型井區PW1與深N型井區DNW1形成於隔離結構204與隔離結構205之間的半導體基板Psub表面下方，且P型井區PW1位於深N型井區DNW1內。N型井區NW3形成於隔離結構203與隔離結構204之間的半導體基板Psub表面下方。P型井區PW2與深N型井區DNW2形成於隔離結構202與隔離結構203之間的半導體基板Psub表面下方，且P型井區PW2位於深N型井區DNW2內。
在第二實施例中，記憶體元件區中的N型井區NW1先形成，邏輯元件區的N型井區NW2、NW3後形成。也就是說，記憶體元件區的N型井區NW1與邏輯元件區的NW2、NW3不是同時形成。再者，即使堆疊層需要在高溫環境下形成。由於堆疊層先形成，邏輯元件區中N型井區NW2、NW3後形成，所以N型井區NW2、NW3並不會受到高溫的影響。
如第2F圖所示，移除光阻層218，並進行蝕刻製程，移除未被堆疊層所覆蓋的底氧化物層211以及墊氧化物層210。
如第2G圖所示，先將記憶體元件區中的保護層214移除，接著於半導體基板Psub的表面上形成輸出入閘極氧化物層(IO gate oxide layer)220。
如第2H圖所示，形成光阻層222覆蓋於記憶體元件區與輸出入元件區。接著，進行蝕刻製程，將核心元件區中半導體基板Psub表面上的輸出入閘極氧化物層220移除。
如第2I圖所示，將光阻層222移除，並於核心元件區的半導體基板Psub表面上形成核心閘極氧化物層(core gate oxide layer)224。其中，核心閘極氧化物層224的厚度小於輸出入閘極氧化物層220的厚度。
接著，進行閘極結構形成製程(gate structure formation process)以及摻雜製程(doping process)。
如第2J圖所示，形成閘極層230，覆蓋於邏輯元件區與記憶體元件區。亦即，閘極層230覆蓋於輸出入閘極氧化物層220、核心閘極氧化物層224以及阻擋層213。接著，於閘極層230上形成光阻層232。其中，閘極層的材料可為多晶矽(polysilicon)。
如第2K圖所示，進行蝕刻製程，將未被光阻層232所覆蓋的閘極層230、輸出入閘極氧化物層220、核心閘極氧化物層224、底氧化物層211、捕捉層212與阻擋層213移除。接著，移除光阻層232。
如第2L圖所示，在輸出入元件區中，於輸出入閘極氧化物層220、閘極層230的側壁(sidewall)形成間隙壁236，因此輸出入閘極氧化物層220、閘極層230與間隙壁236可成為輸出入元件(IO device)的閘極結構257、258。
類似地，在核心入元件區，於核心閘極氧化物層224與閘極層230的側壁形成間隙壁236，因此核心閘極氧化物層224、閘極層230與間隙壁236可成為核心元件(core device)的閘極結構254、255。
類似地，在記憶體元件區，於輸出入閘極氧化物層220與閘極層230的側壁形成間隙壁236，並且於底氧化物層211、捕捉層212、阻擋層213與閘極層230的側壁形成間隙壁236。因此，輸出入閘極氧化物層220、閘極層230與間隙壁236可成為開關元件(switching device)的閘極結構252，底氧化物層211、捕捉層212、阻擋層213、閘極層230與間隙壁236可形成儲存元件(storage device)於的閘極結構251。
再者，於進行摻雜製程後，在輸出入元件區，閘極結構258形成於P型井區PW2上，且二個n摻雜區(n doped region)248形成於閘極結構258二側的P型井區PW2內，因此P型井區PW2、二個n摻雜區248、閘極結構258形成高壓的N型電晶體M N_HV。另外，閘極結構257形成於N型井區NW3上，且二個p摻雜區(p doped region)247形成於閘極結構257二側的N型井區NW3內，因此N型井區NW3、二個p摻雜區247、閘極結構257形成高壓的P型電晶體M P_HV。
在核心元件區，閘極結構255形成於P型井區PW1上，且二個n摻雜區245形成於閘極結構255二側的P型井區PW1內，因此P型井區PW1、二個n摻雜區245、閘極結構255形成低壓的N型電晶體M N_LV。另外，閘極結構254形成於N型井區NW2上，且二個p摻雜區244形成於閘極結構254二側的N型井區NW2內，因此N型井區NW2、二個p摻雜區244、閘極結構254形成低壓的P型電晶體M P_LV。
在記憶體元件區，閘極結構252形成於N型井區NW1上，且二個p摻雜區242、243形成於閘極結構252二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區242、243與閘極結構252形成開關元件M P_SW。另外，閘極結構251形成於N型井區NW1上，且二個p摻雜區241、242形成於閘極結構251二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區241、242與閘極結構251形成儲存元件M P_STORAGE。
當然，上述的摻雜製程，可以更包括輕摻雜汲極區製程(lightly doped drain process，簡稱LDD製程)以及/或者環形佈植製程(halo implantation rocess)等等。也就是說，摻雜區241~248中可以選擇性地包括輕摻雜汲極區(LDD region)以及/或者環形摻雜區(halo region)。
另外，於後續的連線製程(conducting line process)，可以連接邏輯元件區內的核心元件(例如，低壓的P型電晶體M P_LV與低壓的N型電晶體M N_LV)與輸出入元件(例如，高壓的P型電晶體M P_HV與高壓的N型電晶體M N_HV)來組成週邊電路。同時，也可以連接接記憶體元件區內的開關元件M P_SW與儲存元件M P_STORAGE來組成記憶胞陣列。而組合週邊電路與記憶胞陣列即可成為本發明的非揮發性記憶體裝置。
根據本發明的第二實施例，儲存元件M P_STORAGE的閘極結構251包括底氧化物層211、捕捉層212、阻擋層213。其中，底氧化物層211與阻擋層213的材料可為二氧化矽(silicon oxide)，捕捉層212的材料可為氮化矽(silicon nitride)。因此，閘極結構251為(氧化物/氮化物/氧化物，簡稱ONO)的閘極結構，而儲存元件M P_STORAGE為具有ONO閘極結構的電荷捕捉式電晶體(charge trapping transistor)。也就是說，組合開關元件M P_SW與儲存元件M P_STORAGE即可形成電荷捕捉式非揮發性記憶胞，而本發明的非揮發性記憶體裝置即為電荷捕捉式非揮發性記憶體裝置。
明顯地，於製造第二實施例非揮發性記憶體裝置的過程，阻擋層213會被保護層214所覆蓋。因此，可以防止製造過程中阻擋層213被污染或者變薄。另外，由於邏輯元件區與記憶體元件區的井區不是同時製作，所以在記憶體元件區可以設計尺寸較小非揮發性記憶胞，並且精確控制電荷捕捉式電晶體的臨限電壓(threshold voltage)。
另外，在第二實施例的製作流程可以根據實際需要來改變。舉例來說，第2F圖的結構完成後，第2G圖至第2I圖之間的製作流程次序可以改變。也就是說，移除保護層214、形成輸出入閘極層220、形成核心閘極層224的三個步驟次序可以交換。
請參照第3A圖至第3C圖，其為第二實施例製作流程順序交換的一範例。在此範例中，改變第2G圖、第2H圖與第2I圖製作流程次序。在第2F圖的結構之下，如第3A圖所示，於半導體基板Psub的表面上形成輸出入閘極層220。接著，如第3B圖所示，移除保護層214後，再形成光阻層222覆蓋於記憶體元件區與輸出入元件區。接著，進行蝕刻製程，將核心元件區中半導體基板Psub表面上的輸出入閘極氧化物層220移除。接著，如第3C圖所示，將光阻層222移除，並於核心元件區的半導體基板Psub表面上形成核心閘極氧化物層224。其中，第3C圖的結構類似於第2I圖。因此，後續可根據第2J圖至第2L圖的製作流程來完成本發明第二實施例的非揮發性記憶體裝置，此處不再贅述。
請參照第4A圖至第4C圖，其為第二實施例製作流程順序交換的另一範例。在此另一範例中，也是改變第2G圖、第2H圖與第2I圖製作流程次序。在第2F圖的結構之下，如第4A圖所示，於半導體基板Psub的表面上形成輸出入閘極層220。接著，如第4B圖所示，形成光阻層222覆蓋於記憶體元件區與輸出入元件區。接著，進行蝕刻製程，將核心元件區中半導體基板Psub表面上的輸出入閘極氧化物層220移除。接著，如第4C圖所示，依序將光阻層222與保護層214移除，並於核心元件區的半導體基板Psub表面上形成核心閘極氧化物層224。其中，第4C圖的結構類似於第2I圖。因此，後續可根據第2J圖至第2L圖的製作流程來完成本發明第二實施例的非揮發性記憶體裝置，此處不再贅述。
請參照第5A圖至第5F圖，其所繪示為本發明第三實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
如第5A圖所示，進行隔離結構形成製程，在半導體基板Psub的表面形成一墊氧化物層510，並在半導體基板Psub內形成多個隔離結構502~507。其中，半導體基板Psub為P型基板，隔離結構502~507為淺溝渠隔離結構。
如第5A圖所示，在半導體基板Psub表面上，隔離結構502與隔離結構506之間為邏輯元件區，隔離結構506與隔離結構507之間為記憶體元件區。再者，邏輯元件區又可區分為輸出入元件區與核心元件區。如第5A圖所示，隔離結構502與隔離結構504之間為輸出入元件區，隔離結構504與隔離結構506之間為核心元件區。
如第5B圖所示，形成光阻層512覆蓋於邏輯元件區。接著，進行離子佈植製程，並於記憶體元件區的半導體基板Psub表面下方形成N型井區NW1。之後，先將光阻層512移除，再將所有墊氧化物層510移除。
接著，如第5C圖所示，於半導體基板Psub表面形成一堆疊層。堆疊層包括：底氧化物層(bottom oxide layer)511、捕捉層(trapping layer)512、阻擋層(blocking layer)513與保護層(protecting layer)514。其中，捕捉層512與保護層514的材料可為氮化矽(silicon nitride)，底氧化物層511與阻擋層513的材料可為二氧化矽。也就是說，底氧化物層511覆蓋於半導體基板Psub表面，並依序覆蓋捕捉層512、阻擋層513與保護層514。
如第5D圖所示，在記憶體元件區內形成一光阻層517，覆蓋於部份的堆疊層。之後，進行蝕刻製程，將未被光阻層517所覆蓋的捕捉層512、阻擋層513與保護層514移除，僅保留底氧化物層511。
如第5E圖所示，先移除光阻層517後，再形成光阻層518覆蓋於記憶體元件區。接著，進行多次離子佈植製程(ion implantation process)，於邏輯元件區的半導體基板Psub表面下方形成N型井區NW2與NW3、P型井區(P-well)PW1與PW2、深N型井區(deep N-well)DNW1與DNW2。其中，二個P型井區PW1、PW2分別位於二個深N型井區DNW1、DNW2內。
如第5E圖所示，N型井區NW2形成於隔離結構505與隔離結構506之間的半導體基板Psub表面下方形成。P型井區PW1與深N型井區DNW1形成於隔離結構504與隔離結構505之間的半導體基板Psub表面下方，且P型井區PW1位於深N型井區DNW1內。N型井區NW3形成於隔離結構503與隔離結構504之間的半導體基板Psub表面下方。P型井區PW2與深N型井區DNW2形成於隔離結構502與隔離結構503之間的半導體基板Psub表面下方，且P型井區PW2位於深N型井區DNW2內。
在第三實施例中，記憶體元件區中的N型井區NW1先形成，邏輯元件區的N型井區NW2、NW3後形成。也就是說，記憶體元件區的N型井區NW1與邏輯元件區的NW2、NW3不是同時形成。
如第5F圖所示，移除光阻層518，並進行蝕刻製程，移除底氧化物層511。另外，第5F圖的結構相同於第2F圖。因此，可根據第二實施例中，第2G圖至第2L圖的製造流程來完成本發明第三實施例的非揮發性記憶體裝置，其製造流程不再贅述。
當然，第三實施例的製造流程也可以根據實際需要來改變。舉例來說，可以參考第3A圖至第3C圖或者第4A圖至第4C圖來修改製程步驟的次序並完成本發明的第三實施例的非揮發性記憶體裝置。
在上述的第一實施例、第二實施例與第三實施例中，記憶體元件區內開關元件M P_SW的閘極結構包括輸出入閘極氧化物層、閘極層與間隙壁。以第二實施例的第2L圖為例，開關元件M P_SW的閘極結構252包括輸出入閘極氧化物層220、閘極層230與間隙壁236。在以下的實施例中，開關元件M P_SW的閘極結構會由其他材質所構成。
請參照第6A圖至第6L圖，其所繪示為本發明第四實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
如第6A圖所示，進行隔離結構形成製程，在半導體基板Psub的表面形成一墊氧化物層610，並在半導體基板Psub內形成多個隔離結構602~607。。其中，半導體基板Psub為P型基板，隔離結構602~607為淺溝渠隔離結構。
如第6A圖所示，在半導體基板Psub表面上，隔離結構602與隔離結構606之間為邏輯元件區，隔離結構606與隔離結構607之間為記憶體元件區。再者，邏輯元件區又可區分為輸出入元件區與核心元件區。如第6A圖所示，隔離結構602與隔離結構604之間為輸出入元件區，隔離結構604與隔離結構606之間為核心元件區。
如第6B圖所示，形成光阻層612覆蓋於邏輯元件區。接著，先進行離子佈植製程，並於記憶體元件區的半導體基板Psub表面下方形成N型井區NW1。之後，進行蝕刻製程，將記憶體元件區的墊氧化物層610移除，而保留邏輯元件區的墊氧化物層610。
如第6C圖所示，將光阻層612移除，並形成一堆疊層。堆疊層包括：底氧化物層(bottom oxide layer)611、捕捉層(trapping layer)612、阻擋層(blocking layer)613與保護層(protecting layer)614。其中，捕捉層612與保護層614的材料可為氮化矽(silicon nitride)，底氧化物層611與阻擋層613的材料可為二氧化矽。
如第6C圖所示，在記憶體元件區，堆疊層覆蓋於半導體基板Psub表面。而在邏輯元件區，堆疊層覆蓋於墊氧化物層610上。也就是說，在記憶體元件區，底氧化物層611覆蓋於半導體基板Psub表面，並依序覆蓋捕捉層612、阻擋層613與保護層614。而在邏輯元件區，底氧化物層611覆蓋於墊氧化物層610，並依序覆蓋捕捉層612、阻擋層613與保護層614。
如第6D圖所示，在記憶體元件區內形成一光阻層617，覆蓋於記憶體元件區中部份的堆疊層。之後，進行蝕刻製程，將未被光阻層617所覆蓋的捕捉層612、阻擋層613與保護層614移除，僅保留底氧化物層611。
如第6E圖所示，先移除光阻層617後，再形成光阻層618覆蓋於記憶體元件區。接著，進行多次離子佈植製程(ion implantation process)，於邏輯元件區的半導體基板Psub表面下方形成N型井區NW2與NW3、P型井區(P-well)PW1與PW2、深N型井區(deep N-well)DNW1與DNW2。其中，二個P型井區PW1、PW2分別位於二個深N型井區DNW1、DNW2內。
如第6E圖所示，N型井區NW2形成於隔離結構605與隔離結構606之間的半導體基板Psub表面下方形成。P型井區PW1與深N型井區DNW1形成於隔離結構604與隔離結構605之間的半導體基板Psub表面下方，且P型井區PW1位於深N型井區DNW1內。N型井區NW3形成於隔離結構603與隔離結構604之間的半導體基板Psub表面下方。P型井區PW2與深N型井區DNW2形成於隔離結構602與隔離結構603之間的半導體基板Psub表面下方，且P型井區PW2位於深N型井區DNW2內。
在第四實施例中，記憶體元件區中的N型井區NW1先形成，邏輯元件區的N型井區NW2、NW3後形成。也就是說，記憶體元件區的N型井區NW1與邏輯元件區的NW2、NW3不是同時形成。
如第6F圖所示，移除光阻層618，並進行蝕刻製程，移除未被堆疊層所覆蓋的底氧化物層611以及墊氧化物層610。
如第6G圖所示，先將記憶體元件區中的保護層614移除，接著於半導體基板Psub的表面上形成輸出入閘極氧化物層(IO gate oxide layer)620。
如第6H圖所示，形成光阻層622覆蓋於輸出入元件區並覆蓋於記憶體元件區中部份的阻擋層613。接著，進行蝕刻製程，將核心元件區中半導體基板Psub表面上的輸出入閘極氧化物層620移除，並將記憶體元件區中未被光阻層622覆蓋的阻擋層613以及輸出入閘極氧化物層620移除。在本實施例中，於該記憶體元件區中，第二光阻622層覆蓋至少一半的堆疊層。
如第6I圖所示，將光阻層622移除，並於核心元件區的半導體基板Psub表面上形成核心閘極氧化物層(core gate oxide layer)624。其中，核心閘極氧化物層624的厚度小於輸出入閘極氧化物層620的厚度。另外，在記憶體元件區中，阻擋層613覆蓋於一部份的捕捉層612。而另一部份的捕捉層612則暴露出來，未被覆蓋。
接著，進行閘極結構形成製程(gate structure formation process)以及摻雜製程(doping process)。
如第6J圖所示，形成閘極層630，覆蓋於邏輯元件區與記憶體元件區。亦即，閘極層630覆蓋於輸出入閘極氧化物層620、核心閘極氧化物層624、捕捉層612以及阻擋層613。接著，於閘極層630上形成光阻層632。其中，閘極層的材料可為多晶矽(polysilicon)。
如第6K圖所示，進行蝕刻製程，將未被光阻層632所覆蓋的閘極層630、輸出入閘極氧化物層620、核心閘極氧化物層624、底氧化物層611、捕捉層612與阻擋層613移除。接著，移除光阻層632。
之後，如第6L圖所示，在輸出入元件區中，於輸出入閘極氧化物層620、閘極層630的側壁(sidewall)形成間隙壁636，因此輸出入閘極氧化物層620、閘極層630與間隙壁636可成為輸出入元件(IO device)的閘極結構657、658。
類似地，在核心入元件區，於核心閘極氧化物層624與閘極層630的側壁形成間隙壁636，因此核心閘極氧化物層624、閘極層630與間隙壁636可成為核心元件(core device)的閘極結構654、655。
類似地，在記憶體元件區，於底氧化物層611、捕捉層612與閘極層630的側壁形成間隙壁636，並且於底氧化物層611、捕捉層612、阻擋層613與閘極層630的側壁形成間隙壁636。因此，底氧化物層611、捕捉層612、閘極層630與間隙壁636可成為開關元件(switching device)的閘極結構652，底氧化物層611、捕捉層612、阻擋層613、閘極層630與間隙壁636可形成儲存元件(storage device)於的閘極結構651。
再者，於進行摻雜製程後，在輸出入元件區，閘極結構658形成於P型井區PW2上，且二個n摻雜區(n doped region)648形成於閘極結構658二側的P型井區PW2內，因此P型井區PW2、二個n摻雜區648、閘極結構658形成高壓的N型電晶體M N_HV。另外，閘極結構657形成於N型井區NW3上，且二個p摻雜區(p doped regon)647形成於閘極結構657二側的N型井區NW3內，因此N型井區NW3、二個p摻雜區647、閘極結構657形成高壓的P型電晶體M P_HV。
在核心元件區，閘極結構655形成於P型井區PW1上，且二個n摻雜區645形成於閘極結構655二側的P型井區PW1內，因此P型井區PW1、二個n摻雜區645、閘極結構655形成低壓的N型電晶體M N_LV。另外，閘極結構654形成於N型井區NW2上，且二個p摻雜區644形成於閘極結構654二側的N型井區NW2內，因此N型井區NW2、二個p摻雜區644、閘極結構654形成低壓的P型電晶體M P_LV。
在記憶體元件區，閘極結構652形成於N型井區NW1上，且二個p摻雜區642、643形成於閘極結構652二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區642、643與閘極結構652形成開關元件M P_SW。另外，閘極結構651形成於N型井區NW1上，且二個p摻雜區641、642形成於閘極結構651二側的N型井區NW1內，因此N型井區NW1、二個p摻雜區641、642與閘極結構651形成儲存元件M P_STORAGE。
當然，上述的摻雜製程，可以更包括輕摻雜汲極區製程(lightly doped drain process，簡稱LDD製程)以及/或者環形佈植製程(halo implantion process)等等。也就是說，摻雜區641~648中可以選擇性地包括輕摻雜汲極區(LDD region)以及/或者環形摻雜區(halo region)。
另外，於後續的連線製程(conducting line process)，可以連接邏輯元件區內的核心元件(例如，低壓的P型電晶體M P_LV與低壓的N型電晶體M N_LV)與輸出入元件(例如，高壓的P型電晶體M P_HV與高壓的N型電晶體M N_HV)來組成週邊電路。同時，也可以連接接記憶體元件區內的開關元件M P_SW與儲存元件M P_STORAGE來組成記憶胞陣列。而組合週邊電路與記憶胞陣列即可成為本發明的非揮發性記憶體裝置。
相較於第2L圖第二實施例非揮發性記憶體裝置與第6L圖第四實施例的非揮發性記憶體裝置，其差異在開關元件M P_SW的閘極結構，而其他的元件的結構皆相同。第2L圖中，開關元件M P_SW的閘極結構252包括：輸出入閘極氧化物層220、閘極層230與間隙壁236。第6L圖中，開關元件M P_SW的閘極結構652包括：底氧化物層611、捕捉層612、閘極層630與間隙壁636。
類似地，於製造第四實施例非揮發性記憶體裝置的過程，阻擋層613會被保護層614所覆蓋。因此，可以防止製造過程中阻擋層613被污染或者變薄。另外，由於邏輯元件區與記憶體元件區的井區不是同時製作，所以在記憶體元件區可以設計尺寸較小非揮性記憶胞，並且精確控制電荷捕捉式電晶體的臨限電壓(threshold voltage)。
另外，在第四實施例的製作流程中，第6F圖與第6G圖之間的製作流程包括：先移除保護層614，再形成輸出入閘極層620。類似地，在第四實施例中，此二個步驟的次序也可以根據實際需求來對調。舉例來說，在一範例中，可以先形成輸出入閘極層620，再移除保護層614。
請參照第7A圖至第7F圖，其所繪示為本發明第五實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
如第7A圖所示，進行隔離結構形成製程，在半導體基板Psub的表面形成一墊氧化物層710，並在半導體基板Psub內形成多個隔離結構702~707。其中，半導體基板Psub為P型基板，隔離結構702~707為淺溝渠隔離結構。
如第7A圖所示，在半導體基板Psub表面上，隔離結構702與隔離結構706之間為邏輯元件區，隔離結構706與隔離結構707之間為記憶體元件區。再者，邏輯元件區又可區分為輸出入元件區與核心元件區。如第7A圖所示，隔離結構702與隔離結構704之間為輸出入元件區，隔離結構704與隔離結構706之間為核心元件區。
如第7B圖所示，形成光阻層712覆蓋於邏輯元件區。接著，進行離子佈植製程，並於記憶體元件區的半導體基板Psub表面下方形成N型井區NW1。之後，將光阻層712移除，並進行蝕刻製程，將所有墊氧化物層710移除。
接著，如第7C圖所示，於半導體基板Psub表面形成一堆疊層。堆疊層包括：底氧化物層(bottom oxide layer)711、捕捉層(trapping layer)712、阻擋層(blocking layer)713與保護層(protecting layer)714。其中，捕捉層712與保護層714的材料可為氮化矽(silicon nitride)，底氧化物層711與阻擋層713的材料可為二氧化矽。也就是說，底氧化物層711覆蓋於半導體基板Psub表面，並依序覆蓋捕捉層712、阻擋層713與保護層714。
如第7D圖所示，在記憶體元件區內形成一光阻層717，覆蓋於部份的保護層714。之後，進行蝕刻製程，將未被光阻層717所覆蓋的捕捉層712、阻擋層713與保護層714移除，僅保留底氧化物層711。
如第7E圖所示，先移除光阻層717後，再形成光阻層718覆蓋於記憶體元件區。接著，進行多次離子佈植製程(ion implantation process)，於邏輯元件區的半導體基板Psub表面下方形成N型井區NW2與NW3、P型井區(P-well)PW1與PW2、深N型井區(deep N-well)DNW1與DNW2。其中，二個P型井區PW1、PW2分別位於二個深N型井區DNW1、DNW2內。
如第7E圖所示，N型井區NW2形成於隔離結構705與隔離結構706之間的半導體基板Psub表面下方形成。P型井區PW1與深N型井區DNW1形成於隔離結構704與隔離結構705之間的半導體基板Psub表面下方，且P型井區PW1位於深N型井區DNW1內。N型井區NW3形成於隔離結構703與隔離結構704之間的半導體基板Psub表面下方。P型井區PW1與深N型井區DNW1形成於隔離結構702與隔離結構703之間的半導體基板Psub表面下方，且P型井區PW2位於深N型井區DNW2內。
在第五實施例中，記憶體元件區中的N型井區NW1先形成，邏輯元件區的N型井區NW2、NW3後形成。也就是說，記憶體元件區的N型井區NW1與邏輯元件區的NW2、NW3不是同時形成。
如第7F圖所示，移除光阻層718，並進行蝕刻製程，移除底氧化物層711。其中，第7F圖的結構相同於第6F圖。因此，可根據第四實施例中第6G圖至第6L圖的製造流程來完成本發明第五實施例的非揮發性記憶體裝置，其製造流程不再贅述。
綜上所述，本發明提出一種電荷捕捉式非揮發性記憶體裝置的製造方法。在非揮發性記憶體裝置製造過程，有效地保護儲存元件的阻擋層，防止阻擋層被污染或者變薄。另外，由於邏輯元件區與記憶體元件區的井區不是同時製作，所以在記憶體元件區可以設計尺寸較小非揮性記憶胞，並且精確控制電荷捕捉式電晶體的臨限電壓(threshold voltage)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102, 103, 104, 105, 106, 107, 202, 203, 204, 205, 206, 207, 502, 503, 504, 505, 506, 507, 602, 603, 604, 605, 606, 607, 702, 703, 704, 705, 706, 707:隔離結構 110, 210, 510, 610, 710:墊氧化物層 111, 211, 511, 611, 711:底氧化物層 112, 212, 512, 612, 712:捕捉層 113, 213, 513, 613, 713:阻擋層 117, 122, 132, 209, 217, 218, 222, 512, 517, 518, 612, 617, 618, 622, 632, 712, 717, 718:光阻層 120, 220, 620:輸出入閘極氧化物層 124, 224, 624:核心閘極氧化物層 130, 230, 630:閘極層 136, 236, 636:間隙壁 141, 142, 143, 144, 147, 241, 242, 243, 244, 247, 641, 642, 643, 644, 647:p摻雜區 145, 148, 245, 248, 645, 648:n摻雜區 151, 152, 154, 155, 157, 158, 251, 252, 254, 255, 257, 258, 651, 652, 654, 655, 657, 658:閘極結構 214, 514, 614, 714:保護層
第1A圖至第1I圖為本發明第一實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖； 第2A圖至第2L圖為本發明第二實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖； 第3A圖至第3C圖第二實施例製作流程順序交換的一範例； 第4A圖至第4C圖為第二實施例製作流程順序交換的另一範例； 第5A圖至第5F圖為本發明第三實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖； 第6A圖至第6L圖為本發明第四實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖；以及 第7A圖至第7F圖為本發明第五實施例的電荷捕捉式非揮發性記憶體裝置的製造方法流程圖。
202,203,204,205,206,207:隔離結構
211:底氧化物層
212:捕捉層
213:阻擋層
220:輸出入閘極氧化物層
224:核心閘極氧化物層
230:閘極層
236:間隙壁
241,242,243,244,247:p摻雜區
245,248:n摻雜區
251,252,254,255,257,258:閘極結構

Claims (15)

  1. 一種電荷捕捉式非揮發性記憶體裝置的製造方法，包括下列步驟： (A)於一半導體基板的一表面上形成一墊氧化物層，並於該半導體基板內形成多個隔離結構；其中，該些隔離結構將該半導體基板區分為一記憶體元件區與一邏輯元件區，且更將該邏輯元件區區分為一輸出入元件區與一核心元件區； (B)形成一第一光阻層覆蓋於該邏輯元件區，並於該記憶體元件區的該半導體基板的該表面下方形成一第一第一型井區； (C)移除該第一光阻層以及至少一部份的該墊氧化物層，並形成一堆疊層覆蓋於該邏輯元件區與該記憶體元件區；其中，該堆疊層包括一底氧化物層、一捕捉層、一阻擋層與一保護層； (D)形成一第二光阻層覆蓋於該記憶體元件區中部份的該堆疊層，並移除未被該第二光阻層所覆蓋的該保護層、該阻擋層與該捕捉層； (E)移除該第二光阻層，並形成一第三光阻層覆蓋於該記憶體元件區； (F)於該核心元件區的該半導體基板下方形成一第二第一型井區、一第一第二型井區以及一第一深第一型井區，於該輸出入元件區的該半導體基板下方形成一第三第一型井區、一第二第二型井區以及一第二深第一型井區，其中，該第一第二型井區位於該第一深第一型井區內，該第二第二型井區位於該第二深第一型井區內； (G)移除該第三光阻層，並移除部份未被該保護層所覆蓋的該底氧化物層； (H)移除該堆疊層上的該保護層，於該記憶體元件區的該半導體基板上形成一輸出入閘極氧化物層，於該輸出入元件區的該半導體基板上形成該輸出入閘極氧化物層，於該核心元件區的該半導體基板上形成一核心閘極氧化物層； (I)形成一閘極層，覆蓋於該記憶體元件區與該邏輯元件區；以及 (J)形成多個閘極結構並形成多個摻雜區； 其中，一第一閘極結構位於該第一第一型井區上，一第一第二型摻雜區與一第二第二型摻雜區形成於該第一閘極結構二側的該第一第一型井區內；以及，一第二閘極結構位於該第一第一型井區上，該第二第二型摻雜區與一第三第二型摻雜區形成於該第二閘極結構二側的該第一第一型井區內； 其中，一第三閘極結構形成於該第二第一型井區上，一第四第二型摻雜區與一第五第二型摻雜區形成該第三閘極結構的二側，且位於該第二第一型井區內；以及，一第四閘極結構形成於該第一第二型井區上，一第一第一型摻雜區與一第二第一型摻雜區形成該第四閘極結構的二側，且位於該第一第二型井區內； 其中，一第五閘極結構形成於該第三第一型井區上，一第六第二型摻雜區與一第七第二型摻雜區形成該第五閘極結構的二側，且位於該第三第一型井區內；以及，一第六閘極結構形成於該第二第二型井區上，一第三第一型摻雜區與一第四第一型摻雜區形成該第六閘極結構的二側，且位於該第二第二型井區內。
  2. 如請求項1所述的的製造方法，其中該步驟(C)更包括：於移除該邏輯元件區與該記憶體元件區中的該墊氧化物層之前，先移除該第一光阻層。
  3. 如請求項1所述的的製造方法，其中該步驟( H)更包括下列步驟： 移除該堆疊層上的該保護層； 於該半導體基板的該表面上形成該輸出入閘極氧化物層； 形成一第四光阻層，覆蓋於該記憶體元件區與該輸出入元件區，並移除該核心元件區內的該輸出入閘極氧化物層；以及 移除該第四光阻層，於該核心元件區內該半導體基板的該表面上形成該核心閘極氧化物層。
  4. 如請求項3所述的的製造方法，其中該步驟(H)包括：在移除該堆疊層上的該保護層之前，先於該記憶體元件區內該半導體基板的該表面上形成該輸出入閘極氧化物層。
  5. 如請求項3所述的的製造方法，其中該步驟(H)包括：在移除該第四光阻層之後且在形成該核心閘極氧化物層之前，移除該堆疊層上的該保護層。
  6. 如請求項1所述的的製造方法，其中該第一閘極結構包括該底氧化物層、該捕捉層、該阻擋層與該閘極層以及一間隙壁；該第二閘極層包括該輸出入閘極氧化物層、該閘極層以及該間隙壁；每一該第三閘極層與該第四閘極結構包括該核心閘極氧化物層、該閘極層以及該間隙壁；以及，每一該第五閘極結構與該第六閘極層包括該輸出入閘極氧化物層、該閘極層以及該間隙壁。
  7. 如請求項6所述的的製造方法，其中該第一閘極結構、該第一第一型井區、該第一第二型摻雜區與該第二第二型摻雜區形成一儲存元件；該第二閘極結構、該第一第一型井區、該第二第二型摻雜區與該第三第二型摻雜區形成一開關元件；該第三閘極結構、第二第一型井區、該第四第二型摻雜區與該第五第二型摻雜區形成一低壓的第二型電晶體；該第四閘極結構、該第一第二型井區、該第一第一型摻雜區與該第二第一型摻雜區形成一低壓的第一型電晶體；該第五閘極結構、第三第一型井區、該第六第二型摻雜區與該第七第二型摻雜區形成一高壓的第二型電晶體；該第六閘極結構、該第二第二型井區、該第三第一型摻雜區與該第四第一型摻雜區形成一高壓的第一型電晶體；以及，該開關元件與該儲存元件組成一電荷捕捉式非揮發性記憶胞。
  8. 如請求項1所述的的製造方法，其中該底氧化物層與該阻擋層包括二氧化矽、該捕捉層包括氮化矽、該閘極層包括多晶矽。
  9. 如請求項1所述的的製造方法，其中該步驟(D)包括：形成該第二光阻層覆蓋於該記憶體元件區中至少一半的該堆疊層。
  10. 如請求項9所述的的製造方法，其中該步驟(H)更包括下列步驟： (H1)移除該堆疊層上的該保護層，於該半導體基板上形成該輸出入閘極氧化物層； (H2)形成一第四光阻層，覆蓋於該輸出入元件區以及該記憶體元件區中部份的該阻擋層，移除該核心元件區內的該輸出入閘極氧化物層，移除該記憶體元件區中未被該第四光阻層覆蓋的部份該阻擋層以及該輸出入閘極氧化物層；以及 (H3)移除該第四光阻層，於該核心元件區內該半導體基板的該表面上形成該核心閘極氧化物層。
  11. 如請求項10所述的的製造方法，其中該步驟(H1)包括：於該半導體基板上形成該輸出入閘極氧化物層後，再移除該堆疊層上的該保護層。
  12. 如請求項10所述的的製造方法，其中該第一閘極結構包括該底氧化物層、該捕捉層、該阻擋層與該閘極層以及一間隙壁；該第二閘極層包括該底氧化物層、該捕抓層、該閘極層以及該間隙壁；該第三閘極層包括該核心閘極氧化物層、該閘極層以及該間隙壁；該第四閘極層包括該核心閘極氧化物層、該閘極層以及該間隙壁；該第五閘極層包括該輸出入閘極氧化物層、該閘極層以及該間隙壁；以及，該第六閘極層包括該輸出入閘極氧化物層、該閘極層以及該間隙壁。
  13. 如請求項1所述的的製造方法，其中該步驟(C)更包括：於移除該記憶體元件區內的該墊氧化物層後，移除該第一光阻層。
  14. 如請求項13所述的的製造方法，其中該步驟(C)更包括：形成該堆疊層覆蓋於該邏輯元件區內的該墊氧化物層，並覆蓋於該記憶體元件區內該半導體基板的該表面。
  15. 如請求項13所述的的製造方法，其中該步驟(G)更包括：移除該墊氧化物層。
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