TW202336995A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括具有主動區域及非主動區域的基板。額外接墊層設置於基板的主動區域上。第一接觸層設置於自額外接墊層的表面界定於基板內部的接觸孔洞中。第一矽化物層設置於第一接觸層的兩個側壁上。隱埋絕緣層在第一接觸層的側面及第一矽化物層的側面處隱埋於接觸孔洞中。第二矽化物層設置於額外接墊層的上表面及側壁上。第二接觸層位於隱埋絕緣層及第二矽化物層上且與第二矽化物層直接接觸。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張優先於在2022年1月20日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0008690號，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體裝置，且更具體而言是有關於一種能夠提高電阻特性且提高積體化的半導體裝置。
隨著半導體裝置越來越按比例縮小，半導體裝置的電路圖案的大小進一步減小。另外，由於半導體裝置的積體程度已提高，導電線（例如，位元線）的線寬度已減小。
因此，在導電線之間形成接觸件的製程難度已增加，且提高半導體裝置的電阻特性及積體程度變得更加困難。
本發明概念提供一種能夠提高半導體裝置的電阻特性及積體程度的半導體裝置。
根據本發明概念的實施例，一種半導體裝置包括具有主動區域及非主動區域的基板。額外接墊層設置於所述基板的所述主動區域上。第一接觸層設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中。第一矽化物層設置於所述第一接觸層的兩個側壁上。隱埋絕緣層在所述第一接觸層的側面及所述第一矽化物層的側面處隱埋於所述接觸孔洞中。第二矽化物層設置於所述額外接墊層的上表面及側壁上。第二接觸層位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸。
根據本發明概念的實施例，一種半導體裝置包括具有主動區域及非主動區域的基板。額外接墊層設置於所述基板的所述主動區域上。第一接觸矽化物層設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中。隱埋絕緣層在所述第一接觸矽化物層的側面上隱埋於所述接觸孔洞中。第二矽化物層設置於所述額外接墊層的上表面及側壁上。第二接觸層位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸。
根據本發明概念的實施例，一種半導體裝置包括具有主動區域及非主動區域的基板。額外接墊層設置於所述基板的所述主動區域上。接墊隔離絕緣層設置於所述基板的所述非主動區域上且使所述額外接墊層絕緣。第一接觸層設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中。第一矽化物層設置於所述第一接觸層的兩個側壁上。第一導電層設置於所述第一接觸層及所述第一矽化物層上。隱埋絕緣層在所述第一接觸層的側面及所述第一矽化物層的側面處隱埋於所述接觸孔洞中。第二矽化物層設置於所述額外接墊層的上表面及側壁上。第二接觸層位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸。第二導電層設置於所述接墊隔離絕緣層上且與所述第二接觸層絕緣。
在下文中將參照附圖詳細闡述本發明概念的實施例。本發明概念的以下實施例可作為一個實施例來實施，且另外，可藉由對一或多個特徵進行組合來實施以下實施例。因此，本發明概念的實施例並非僅限於任何一個實施例。
圖1是根據本發明概念實施例的半導體裝置的示意性佈局圖。
具體而言，根據本發明概念實施例的半導體裝置100可為記憶體裝置，例如動態隨機存取記憶體（dynamic random access memory，DRAM）裝置。半導體裝置100可包括多個主動區域ACT。在本發明概念的實施例中，用語「區域」可被稱為「區」。主動區域ACT可藉由形成於圖2中的基板110上的圖3A及圖3B中的多個非主動區域114來進行界定。在實施例中，主動區域ACT可佈置於對角線方向（D方向）上。
非主動區域114可被稱為裝置隔離區域。隨著半導體裝置100的設計規則減少，半導體裝置100的主動區域ACT可以對角線或斜線條的形式佈置，如圖所示。
在主動區域ACT上可設置有在第二方向（X方向）上彼此平行地延伸穿過主動區域ACT的多條字元線WL或閘極線。字元線WL可為導電線。字元線WL可例如在與第二方向（X方向）交叉的第一方向（Y方向）上以彼此相等的間距進行佈置。舉例而言，在實施例中，第一方向與第二方向（X方向與Y方向）可彼此正交。字元線WL的寬度或字元線WL之間的間距可根據設計規則來確定。
在字元線WL上可設置有在與字元線WL正交的第一方向（Y方向）上彼此平行地延伸的多條位元線BL。位元線BL可為導電線。位元線BL亦可在例如第二方向（X方向）上以彼此相等的間距進行佈置。位元線BL的寬度或字元線BL之間的間距可根據設計規則來確定。
在實施例中，位元線BL可各自具有3F的節距且可彼此平行地設置。字元線WL可各自具有2F的節距且可彼此平行地設置。此處，F可意指最小微影特徵大小，且當位元線BL及字元線WL以上述節距間距設置時，半導體裝置100可包括單位單元大小為6F2的記憶體單元。
根據本發明概念實施例的半導體裝置100可包括形成於主動區域ACT上的各種接觸件，例如直接接觸件DC、隱埋接觸件BC、搭接接墊LP及類似接觸件。此處，直接接觸件DC可指將主動區域ACT連接至位元線BL的接觸件，且隱埋接觸件BC可指將主動區域ACT連接至電容器的下部電極的接觸件。
一般而言，隱埋接觸件BC與主動區域ACT之間的接觸面積可因佈局結構而非常小。因此，除了與主動區域ACT的接觸面積擴展之外，可引入導電搭接接墊LP來達成與電容器的下部電極的接觸面積擴展。
搭接接墊LP可在與X-Y平面垂直的第三方向（Z方向）上設置於主動區域ACT與隱埋接觸件BC之間、隱埋接觸件BC與電容器的下部電極之間，或者設置於主動區域ACT與隱埋接觸件BC之間，以及設置於隱埋接觸件BC與電容器的下部電極之間。如上所述，藉由引入搭接接墊LP來擴展接觸面積，可減小主動區域ACT與電容器下部電極之間的接觸電阻。
在實施例的半導體裝置100中，直接接觸件DC可設置於主動區域ACT的中心部分處，且隱埋接觸件BC可設置於主動區域ACT的兩個端部部分處。由於隱埋接觸件BC設置於主動區域ACT的兩個端部處，因此搭接接墊LP與主動區域ACT的兩個端部相鄰且可被設置成與隱埋接觸件BC局部地交疊。
字元線WL形成於隱埋在半導體裝置100的基板中的結構中且可在直接接觸件DC之間或隱埋接觸件BC之間與主動區域ACT交叉地設置。如圖1中所示，兩條字元線WL被佈置成與一個主動區域ACT交叉且主動區域ACT被佈置成傾斜形狀，使得主動區域ACT可相對於字元線WL具有小於90°的預設角度。
直接接觸件DC與隱埋接觸件BC可在第二方向（X方向）上對稱地設置。在實施例中，直接接觸件DC及隱埋接觸件BC可設置於第一方向（Y方向）及第二方向（X方向）上的直線上。與直接接觸件DC及隱埋接觸件BC不同，搭接接墊LP可在位元線BL延伸的第一方向（Y方向）上設置成鋸齒狀形狀L1。
搭接接墊LP可被設置成在字元線WL延伸的第二方向（X方向）上與每一位元線BL的同一側部分交疊。舉例而言，在實施例中，第一線的搭接接墊LP中的每一者可與對應位元線BL的左側交疊，且第二線的搭接接墊LP中的每一者可與對應位元線BL的右側交疊。
圖2是根據本發明概念實施例的半導體裝置的示意性佈局圖。
在實施例中，半導體裝置100a可與圖1所示半導體裝置相同，不同的是直接接觸件DC’及搭接接墊LP’的佈置不同。在圖2中，為便於闡釋，將省略對與圖1所示內容重複的內容的說明。
半導體裝置100a包括在對角線方向（方向D）上延伸的直接接觸件DC’。直接接觸件DC’可呈線的形式。直接接觸件DC’可被設置成在第二方向（X方向）上彼此間隔開。
半導體裝置100a可包括在第二方向（X方向）上定位於直接接觸件DC’的兩個側面上的搭接接墊LP’。搭接接墊LP’可與第二方向（X方向）平行地佈置。搭接接墊LP’可在對角線方向（D方向）上平行地設置。
搭接接墊LP’可藉由絕緣層IL而彼此絕緣。在實施例中，搭接接墊LP’可藉由絕緣層IL而在第二方向（X方向）及第一方向（Y方向）上彼此隔開。圖1所示隱埋接觸件BC可在與X-Y平面垂直的第三方向（Z方向）上設置於搭接接墊LP’下面。
圖3A是根據本發明概念實施例的半導體裝置的主要部分的剖視圖，且圖3B是圖3A所示部分EN1的放大圖。
圖3A中的半導體裝置100可為沿著圖1所示線I-I’截取的局部剖視圖。在圖3A及圖3B中，為便於闡釋而未示出搭接接墊LP及電容器。在圖3A及圖3B中，與圖1中相同的參考編號表示相同的構件，且為便於闡釋，可省略對相似或相同的元件的重複說明。
半導體裝置100可包括基板110，基板110具有由非主動區域114界定的圖1中的主動區域116及ACT。在實施例中，基板110可包含矽Si，例如結晶Si、多晶Si或非晶Si。
在實施例中，基板110可包含化合物半導體，例如鍺（Ge）或SiGe、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）。在一些實施例中，基板110可包括導電區域，例如經雜質摻雜的阱或者經雜質摻雜的結構。
非主動區域114可包括隱埋於形成在基板110中的裝置隔離溝渠112中的裝置隔離層。在實施例中，裝置隔離層可由氧化矽層或氮化矽層構成。
在基板110的主動區域116上形成有（例如，設置有）額外接墊層128。額外接墊層128亦可形成於（例如，設置於）非主動區域114的一部分上。在實施例中，額外接墊層128可由經雜質摻雜的複晶矽層形成。可提供額外接墊層128來增大與第二接觸層160的接觸面積且輕易地與第二接觸層160接觸。
在基板110的非主動區域114上可形成有使額外接墊層128絕緣的接墊隔離絕緣層130。在實施例中，接墊隔離絕緣層130可由矽絕緣層或氧化矽層形成。
半導體裝置100可包括自額外接墊層128的表面128f形成（例如，界定）於基板110內部的第一接觸孔洞132。第一接觸孔洞132可定位於基板110的表面110T下方。在第一接觸孔洞132中可形成有第一接觸層135。
在實施例中，第一接觸層135可由經雜質摻雜的複晶矽層形成。第一接觸層135可在與基板110的表面110T垂直的垂直方向（Z方向）上延伸。第一接觸層135可包括自額外接墊層128的表面128f（例如，上表面）突出的突出部135p。
第一接觸層135可具有上部寬度W3a及下部寬度W3b。在實施例中，第一接觸層135的上部寬度W3a可小於第一導電層CL1（例如位元線140及BL）的寬度W2。在實施例中，與圖3A中所示的實施例不同，第一接觸層135可具有彼此相同的上部寬度W3a與下部寬度W3b。
在一些實施例中，如圖3A中所示，上部寬度W3a與下部寬度W3b可彼此不同。在一些實施例中，如圖3A中所示，下部寬度W3b可大於上部寬度W3a。在一些實施例中，與圖3A中所示的實施例不同，下部寬度W3b可小於上部寬度W3a。
第一接觸層135可具有寬度自頂部至底部逐漸增大的輪廓。因此，第一接觸層135可穩定地設置於主動區域116上。
在第一接觸層135的兩個側壁135s上可形成有第一矽化物層149。在實施例中，第一矽化物層149可由金屬矽化物層（例如，矽化鈷層或矽化鎳層）形成。第一矽化物層149可具有上部寬度WT。在實施例中，第一矽化物層149的上部寬度WT可與第一導電層CL1（例如位元線140及BL）的寬度W2相同。
第一接觸層135及第一矽化物層149可與主動區域116直接接觸。第一接觸層135及第一矽化物層149可為電性連接至主動區域116的直接接觸件DC。第一接觸層135及第一矽化物層149可為與基板110的主動區域116直接接觸的第一接觸插塞。第一接觸層135及第一矽化物層149可與形成於基板110上的源極區116S直接接觸。
在第一接觸層135的兩個側面及第一矽化物層149的兩個側面上在第一接觸孔洞132中隱埋有隱埋絕緣層152。隱埋絕緣層152可包括形成於第一接觸孔洞132的內壁及第一矽化物層149上的襯墊層152a及在襯墊層152a上隱埋於第一接觸孔洞132中的襯墊隱埋層152b。襯墊層152a可在第一接觸孔洞132中直接接觸第一矽化物層149及第二矽化物層150，且襯墊隱埋層152b可對第一接觸孔洞132進行填充。
在實施例中，襯墊層152a及襯墊隱埋層152b可由氧化矽層或氮化矽層形成。舉例而言，在一些實施例中，襯墊層152a及襯墊隱埋層152b可分別由氧化矽層及氮化矽層構成。
隱埋絕緣層152可被形成為對第一接觸層135的下部部分及第一矽化物層149的下部部分進行保護。隱埋絕緣層152可被形成為使第一接觸層135及第一矽化物層149與第二接觸層160絕緣。
如圖3B中所示，第二矽化物層150可形成於額外接墊層128的側壁128s及表面128f（例如，上表面）上。第二矽化物層150可具有厚度T1。第二矽化物層150可完全形成於額外接墊層128的側壁128s及表面128f上。
第二矽化物層150可包括形成於額外接墊層128的側壁128s上的側壁矽化物層150a及形成於額外接墊層128的表面128f上的表面矽化物層150b。側壁矽化物層150a可與構成隱埋絕緣層152的襯墊層152a直接接觸。
在實施例中，第二矽化物層150可由與第一矽化物層149相同的材料形成。在實施例中，第二矽化物層150可由金屬矽化物層（例如，矽化鈷層或矽化鎳層）形成。
在半導體裝置100中，在第一接觸層135及第一矽化物層149上形成有第一導電層CL1，在接墊隔離絕緣層130上形成有第二導電層CL2，在接墊隔離絕緣層130與第二導電層CL2之間佈置有緩衝絕緣層134。第一導電層CL1可形成於基板110的主動區域116上。第二導電層CL2可形成於基板110的非主動區域114上的緩衝絕緣層134上。
緩衝絕緣層134可包括多個絕緣層。舉例而言，在實施例中，緩衝絕緣層134可包括形成於非主動區域114上的接墊隔離絕緣層130上的第一絕緣層134a及第二絕緣層134b。在一些實施例中，第一絕緣層134a及第二絕緣層134b可分別包括氧化矽層及氮化矽層。
在實施例中，第一導電層CL1及第二導電層CL2可為在基板110上在第一方向（Y方向）上延伸的第一導電線及第二導電線。第一導電層CL1及第二導電層CL2可包括位元線BL及140。如圖所示，位元線BL及140可由多個層形成。
舉例而言，位元線BL及140可具有其中障壁金屬層144、金屬層146及頂蓋絕緣層148依序堆疊（例如，在第三方向（Z方向）上）的堆疊結構。在實施例中，障壁金屬層144可為氮化鎢。金屬層146可為鎢層。頂蓋絕緣層148可由氮化矽層形成。
在一些實施例中，位元線BL及140可被形成為與所示般不同的單個層。舉例而言，位元線BL及140可由選自經雜質摻雜的半導體、金屬、金屬氮化物及金屬矽化物中的至少一種材料形成。
在半導體裝置100中，在第一接觸層135的突出部135p上的第一矽化物層149的兩個側壁及第一導電層CL1的兩個側壁上以及緩衝絕緣層134的兩個側壁及第二導電層CL2的兩個側壁上形成有間隔件154。間隔件154可被稱為多重間隔件。在實施例中，間隔件154可包括第一間隔件154a及形成於第一間隔件154a的一個側壁上的第二間隔件154b。第二導電層CL2可藉由間隔件154而與第二接觸區域160絕緣。
在實施例中，第一間隔件154a可由氧化矽層形成。第二間隔件154b可由氮化矽層形成。在圖3A中所示的實施例中，形成兩個第一間隔件154a及第二間隔件154b。然而，本發明概念的實施例未必僅限於此，且可包括更多數目的間隔件。
半導體裝置100可包括位於第一導電層CL1與第二導電層CL2之間的隱埋絕緣層152以及在第二矽化物層150上與第二矽化物層150直接接觸的第二接觸層160。第二接觸層160可形成於由間隔件154界定且暴露出第二矽化物層150的第二接觸孔洞156中。
在半導體裝置100中，可進一步形成有暴露出定位於隱埋絕緣層152的側壁上的第二矽化物層150的凹槽孔洞152r。第二接觸層160可隱埋於凹槽孔洞152r中。隱埋於凹槽孔洞152r中的第二接觸層160可與側壁矽化物層150a及表面矽化物層150b直接接觸。
第二接觸層160可為電性連接至基板110的主動區域116的隱埋接觸件BC。第二接觸層160可為經由第二矽化物層150及額外接墊層128而與基板110的主動區域116接觸的第二接觸插塞。
在圖3A及圖3B中，半導體裝置100具有不對稱結構，在所述不對稱結構中半導體裝置100的組件相對於第一接觸層135及第一導電層CL1在第二方向（X方向）上不對稱。然而，本發明概念的實施例未必僅限於此。舉例而言，在一些實施例中，半導體裝置100具有對稱結構，在所述對稱結構中半導體裝置100的組件相對於第一接觸層135及第一導電層CL1在第二方向（X方向）上對稱。
半導體裝置100包括位於第一接觸層135的兩個側壁上的第一矽化物層149，使得可減小基板110的主動區域116與第一導電層CL1之間的連接電阻。另外，在半導體裝置100中，如稍後將進行闡述，第一矽化物層149可以線的形式形成於基板110上的大的區域之上，使得可減小基板110的主動區域116與第一導電層CL1之間的連接電阻。
另外，在半導體裝置100中，由於由複晶矽層製成的第一接觸層135不直接接觸隱埋絕緣層152，因此可抑制耗盡層在第一接觸層135中的產生。
半導體裝置100包括額外接墊層128及第二矽化物層150，使得可在利於第二接觸層160與基板110的主動區域116之間的接觸的同時減小接觸電阻。
另外，半導體裝置100包括額外接墊層128、第一矽化物層149及第二矽化物層150，使得可藉由對第一接觸層135的寬度、第二接觸層160的寬度、第一導電層CL1的寬度及第二導電層CL2的寬度進行調整來提高積體度。
圖4是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。
圖4所示半導體裝置100可為沿著圖1所示線II-II’截取的局部主要部分剖視圖。在圖4中，與圖1、圖3A及圖3B中相同的參考編號表示相同的構件。在圖4中，為便於闡釋，將簡要闡述或省略參照圖1、圖3A及圖3B闡述的內容。
半導體裝置100可包括基板110，基板110具有由如上所述的非主動區域114界定的圖1中的主動區域116及ACT。非主動區域114可包括隱埋於形成在基板110中的裝置隔離溝渠112中的裝置隔離層。
在半導體裝置100中，在基板110中形成有多個字元線溝渠118。字元線溝渠118可彼此平行地延伸且可各自具有與主動區域116交叉的線形狀。
在字元線溝渠118中在例如第三方向（Z方向）上依序形成有閘極介電層122、字元線124及閘極頂蓋層126。字元線124的表面124T可低於基板110的圖3B中的表面110T。在實施例中，字元線124可由選自Ti、TiN、Ta、TaN、W、WN、TiSiN或WSiN的至少一種材料形成。
在實施例中，閘極介電層122可由選自氧化矽膜、氮化矽膜、氮氧化矽膜、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）膜或具有較氧化矽膜的介電常數高的介電常數的高介電常數介電膜的至少一種材料形成。舉例而言，在實施例中，閘極介電層122可具有介於約10至約25的範圍內的介電常數。
在一些實施例中，閘極介電層122可由選自以下的至少一種材料形成：氧化鉿（HfO）、氧化鉿矽（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、氧化鋯矽（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）。另外，閘極介電層122可由HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3或TiO 2形成。
閘極頂蓋層126的表面126T可定位於與基板110的表面110T（上表面）近似相同的水準處。在實施例中，閘極頂蓋層126可由氧化矽膜、氮化矽膜、氮氧化矽膜或其組合形成。
在閘極頂蓋層126上形成有額外接墊層128。在額外接墊層128上形成有第二矽化物層150。在第二矽化物層150上形成有由層間絕緣層158進行絕緣的第二接觸層160。在實施例中，層間絕緣層158可由氧化矽層或氮化矽層形成。如上所述，第二接觸層160可為電性連接至基板110的主動區域116的隱埋接觸件BC。
圖5是根據本發明概念實施例的半導體裝置的主要部分的剖視圖，且圖6是圖5所示部分EN2的放大剖視圖。
在實施例中，當相較於圖1、圖3A及圖3B所示半導體裝置100時，半導體裝置200可為相同的，不同的是在額外接墊層128的表面128f的一部分內部（或附近）形成有第二矽化物層150-1。在圖5及圖6中，與圖1、圖3A及圖3B中相同的參考編號表示相同的構件。在圖5及圖6中，為便於闡釋，將簡要闡述或省略與圖1、圖3A及圖3B中相同的內容。
圖5所示半導體裝置200可為沿著圖1所示線I-I’截取的局部主要部分剖視圖。在半導體裝置200中，在基板110的主動區域116上形成有額外接墊層128。在半導體裝置200中，在額外接墊層128的側壁128s及表面128f的一部分內部可形成有第二矽化物層150-1。
如圖6中所示，第二矽化物層150-1可包括形成於額外接墊層128的整個側壁128s上的側壁矽化物層150a及形成於額外接墊層128的表面128f的一部分內部（或附近）的表面矽化物層150b-1。在實施例中，在製造製程期間，可在使用緩衝絕緣層134覆蓋額外接墊層128的表面128f的一部分之後實行矽化物製程來形成第二矽化物層150-1。
表面矽化物層150b-1可形成於第二接觸層160下面。第二接觸層160可經由第二矽化物層150-1及額外接墊層128而輕易地接觸基板110的主動區域116。
另外，當第二矽化物層150-1局部地形成於額外接墊層128的表面128f的一部分內部時，第二導電層CL2與表面矽化物層150b-1之間的分隔距離可在第二方向（X方向）上增大。因此，半導體裝置200可防止第二導電層CL2與表面矽化物層150b-1之間的短路。
圖7是根據本發明概念實施例的半導體裝置的主要部分的剖視圖，且圖8是圖7所示部分EN3的放大圖。
當相較於圖1、圖3A及圖3B所示半導體裝置100時，半導體裝置300可為相同的，不同的是半導體裝置300包括第一接觸矽化物層137且第二矽化物層150-2的厚度T2大於第二矽化物層150的厚度T1。在圖7及圖8中，與圖1、圖3A及圖3B中相同的參考編號表示相同的構件。在圖7及圖8中，為便於闡釋，將簡要闡述或省略與圖1、圖3A及圖3B中相同的內容。
半導體裝置300可為沿著圖1所示線I-I’截取的局部主要部分剖視圖。在半導體裝置300中，在基板110的主動區域116上形成有第一接觸矽化物層137。在半導體裝置300中，圖1、圖3A及圖3B所示實施例的第一接觸層135與第一矽化物層149可不單獨提供，且可藉由使第一接觸層135整體矽化來提供第一接觸矽化物層137。
第一接觸矽化物層137可具有上部寬度W4a及下部寬度W4b。下部寬度W4b可大於上部寬度W4a。第一接觸矽化物層137可具有寬度自頂部至底部逐漸增大的輪廓。因此，第一接觸矽化物層137可穩定地設置於主動區域116上。然而，本發明概念的實施例未必僅限於此。舉例而言，在一些實施例中，第一接觸矽化物層137可具有彼此相同的上部寬度W4a與下部寬度W4b。
在實施例中，第一接觸矽化物層137可由與第二矽化物層150-2相同的材料製成。第一接觸矽化物層137可由金屬矽化物層（例如，矽化鈷層或矽化鎳層）形成。第一接觸矽化物層137的上部寬度W4a可與第一導電層CL1（即，位元線140）的寬度W2相同。
第一接觸矽化物層137可包括自額外接墊層128的表面128f突出的突出部137p。第一接觸矽化物層137可為與基板110的主動區域116直接接觸的第一接觸插塞。第一接觸矽化物層137可與形成於基板110上的源極區116S直接接觸。當半導體裝置300包括由金屬矽化物層形成的第一接觸矽化物層137時，可減小基板110的主動區域116與第一導電層CL1（即，位元線140及BL）之間的連接電阻。
半導體裝置300可包括第二矽化物層150-2。第二矽化物層150-2的厚度T2可厚於圖3所示實施例的第二矽化物層150的厚度T1。
如圖8中所示，第二矽化物層150-2可包括形成於額外接墊層128的側壁128s上的側壁矽化物層150a-2及形成於額外接墊層128的表面128f上的表面矽化物層150b-2。
在實施例中，第二矽化物層150-2可完全形成於額外接墊層128的側壁128s及表面128f上。舉例而言，側壁矽化物層150a-2及表面矽化物層150b-2可分別完全形成於額外接墊層128的側壁128s及表面128f上。
半導體裝置300可包括第二接觸層160。第二接觸層160可為經由第二矽化物層150-2及額外接墊層128直接接觸基板110的主動區域116的第二接觸插塞。
當半導體裝置300包括具有厚度T2的第二矽化物層150-2時，第二接觸層160與第二矽化物層150-2之間的接觸電阻可減小。
圖9是根據本發明概念實施例的半導體裝置的主要部分的剖視圖，且圖10是圖9所示部分EN4的放大圖。
當相較於圖7及圖8所示實施例的半導體裝置300時，半導體裝置400可為相同的，不同的是第二矽化物層150-3局部地形成於額外接墊層128的表面128f內部（或附近）。在圖9及圖10中，與圖1、圖3A及圖3B以及圖7及圖8中相同的參考編號表示相同的構件。在圖9及圖10中，為便於闡釋，將簡要闡述或省略與圖1、圖3A及圖3B以及圖7及圖8中相同的內容。
圖9所示半導體裝置400可為沿著圖1所示線I-I’截取的局部主要部分剖視圖。在半導體裝置400中，在基板110的主動區域116上形成有額外接墊層128。在半導體裝置400中，第二矽化物層150-3可局部地形成於額外接墊層128的側壁128s及表面128f的一部分內部。
如圖10中所示，第二矽化物層150-3可包括形成於額外接墊層128的側壁128s上的側壁矽化物層150a-2及局部地形成於額外接墊層128的表面128f的一部分內部（或附近）的表面矽化物層150b-3。在實施例中，在製造製程期間，可在使用緩衝絕緣層134覆蓋額外接墊層128的表面128f的一部分之後藉由實行矽化物製程來形成第二矽化物層150-3。
表面矽化物層150b-3可形成於第二接觸層160下面。第二接觸層160可經由第二矽化物層150-3及額外接墊層128而輕易地接觸基板110的主動區域116。
另外，當第二矽化物層150-3局部地形成於額外接墊層128的表面128f的一部分內部時，第二導電層CL2與表面矽化物層150b-3之間的分隔距離可在第二方向（X方向）上增大。因此，半導體裝置400可防止第二導電層CL2與表面矽化物層150b-1之間的短路。
圖11至圖16是根據本發明概念實施例的用於闡釋製造半導體裝置的方法的圖。
圖11至圖16可為用於闡釋製造圖1、圖3A及圖3B所示半導體裝置100的方法的圖。圖11至圖16可為用於闡釋製造圖3A及圖3B所示半導體裝置100的方法的圖。
圖11至圖13、圖15及圖16是半導體裝置100的製造製程期間的剖視圖，且圖14是製造製程期間的半導體裝置100的平面圖。在圖11至圖16中，與圖1、圖3A及圖3B中相同的參考編號表示相同的構件。在圖11至圖16中，為便於闡釋，將簡要闡述或省略與圖1、圖3A及圖3B中相同的內容。
參照圖11，界定出由基板110上的非主動區域114界定的主動區域116。在實施例中，可藉由在基板110的裝置隔離溝渠112中嵌入裝置隔離層來形成非主動區域114。
在具有非主動區域114及主動區域116的基板110上形成額外接墊層128及接墊隔離絕緣層130。額外接墊層128可形成於基板110的主動區域116上。在實施例中，額外接墊層128可由經雜質摻雜的複晶矽層形成。接墊隔離絕緣層130使額外接墊層128絕緣。在實施例中，接墊隔離絕緣層130可由矽絕緣層或氧化矽層形成。
自額外接墊層128的表面128f在基板110內部形成第一接觸孔洞132。第一接觸孔洞132可定位於基板110的表面110T下方。
在第一接觸孔洞132中形成第一初步接觸層135r。在實施例中，第一初步接觸層135r可由經雜質摻雜的複晶矽層形成。第一初步接觸層135r（例如第一初步接觸層135r的下表面）可與形成於基板110上的源極區116S直接接觸。
第一初步接觸層135r可具有上部寬度W1a及下部寬度W1b。下部寬度W1b可大於上部寬度W1a。在實施例中，第一初步接觸層135r可具有寬度自頂部至底部逐漸增大的輪廓。因此，第一初步接觸層135r可穩定地設置於主動區域116上。然而，本發明概念的實施例未必僅限於此。舉例而言，在一些實施例中，第一初步接觸層135r可具有彼此相同的上部寬度W1a與下部寬度W1b。
在接墊隔離絕緣層130上形成緩衝絕緣層134。緩衝絕緣層134可由多個絕緣層形成。舉例而言，在實施例中，緩衝絕緣層134包括形成於非主動區域114上的接墊隔離絕緣層130上的第一絕緣層134a及第二絕緣層134b。在一些實施例中，第一絕緣層134a及第二絕緣層134b可分別由氧化矽層及氮化矽層形成。在一些實施例中，第一初步接觸層135r與緩衝絕緣層134可藉由相同的製程形成。
在第一初步接觸層135r上形成第一導電層CL1。在實施例中，第一導電層CL1的寬度W2可與第一初步接觸層135r的上部寬度W1a相同。在緩衝絕緣層134上形成第二導電層CL2。在一些實施例中，第一導電層CL1與第二導電層CL2可在同一製程中形成。
第一導電層CL1及第二導電層CL2可為在基板110上在第一方向（Y方向）上延伸的第一導電線及第二導電線。第一導電層CL1及第二導電層CL2可包括位元線BL及140。如圖所示，位元線BL及140可由多個層形成。
舉例而言，位元線BL及140可具有其中障壁金屬層144、金屬層146及頂蓋絕緣層148依序堆疊（例如，在第三方向Z上）的堆疊結構。在實施例中，障壁金屬層144可為氮化鎢。金屬層146可為鎢層。頂蓋絕緣層148可由氮化矽層形成。
參照圖12，實行對定位於第一接觸孔洞132中的圖11所示第一初步接觸層135r的兩個側壁進行進一步蝕刻的修整製程。因此，經修整的第一初步接觸層135r可形成第一接觸層135。
第一接觸層135可包括自額外接墊層128的表面128f突出的突出部135p。第一接觸層135可具有上部寬度W3a及下部寬度W3b。在實施例中，下部寬度W3b可大於上部寬度W3a。上部寬度W3a可小於第一導電層CL1的寬度W2。第一接觸層135可具有寬度自頂部至底部逐漸增大的輪廓。
因此，第一接觸層135可穩定地設置於主動區域116上。然而，本發明概念的實施例未必僅限於此。舉例而言，在一些實施例中，第一接觸層135可具有彼此相同的上部寬度W3a與下部寬度W3b。
參照圖13及圖14，圖13可為沿著圖14所示線X-X’截取的局部剖視圖。如圖13中所示，在第一接觸層135的兩個側壁上形成第一矽化物層149。第二矽化物層150完全形成於額外接墊層128的側壁及表面上。在實施例中，第一矽化物層149與第二矽化物層150可藉由相同的製程形成。
可藉由使經雜質摻雜的複晶矽層的表面矽化來形成第一矽化物層149及第二矽化物層150。在形成第一矽化物層149的製程中，當構成第一接觸層135的複晶矽層被充分矽化時，可形成圖7及圖8中的上述第一接觸矽化物層137。在實施例中，第一矽化物層149與第二矽化物層150可由金屬矽化物層（例如，矽化鈷層或矽化鎳層）形成。
如圖14中所示，第一導電層CL1及第二導電層CL2在第一方向（Y方向）上延伸。接墊隔離絕緣層130在第二方向（X方向）上延伸，且額外接墊層128設置於接墊隔離絕緣層130之間。
第一矽化物層149及第二矽化物層150可在第一導電層CL1與第二導電層CL2之間在第一方向（Y方向）上以線的形式敞開的線區RE1及RE2中相對寬地形成。因此，第一矽化物層149可降低與第一導電層CL1的接觸電阻，且第二矽化物層150可降低隨後與第二接觸層160的接觸電阻。
參照圖15，將隱埋絕緣層152隱埋於第一接觸孔洞132中。隱埋絕緣層152在第一接觸層135的兩個側及第一矽化物層149的兩個側處形成於第一接觸孔洞132中。隱埋絕緣層152包括形成於第一接觸孔洞132的內壁及第一矽化物層149上的襯墊層152a以及隱埋於襯墊層152a上的第一接觸孔洞132中的襯墊隱埋層152b。
在實施例中，襯墊層152a及襯墊隱埋層152b可由氧化矽層或氮化矽層形成。在一些實施例中，襯墊層152a及襯墊隱埋層152b可分別由氧化矽層及氮化矽層形成。
參照圖16，在第一接觸層135的突出部135p上在第一矽化物層149及第一導電層CL1的兩個側壁上以及緩衝絕緣層134的兩個側壁及第二導電層CL2的兩個側壁上形成間隔件154。在實施例中，間隔件154包括第一間隔件154a及形成於第一間隔件154a的一個側壁上的第二間隔件154b。在實施例中，第一間隔件154a由氧化矽層形成。第二間隔件154b由氮化矽層形成。
在形成間隔件154時，形成暴露出第二矽化物層150及隱埋絕緣層152的第二接觸孔洞156。在形成第二接觸孔洞156時，可形成暴露出定位於隱埋絕緣層152的側表面上的第二矽化物層150的凹槽孔洞152r。
隨後，如圖3A及圖3B中所示，在第二接觸孔洞156及凹槽孔洞152r中形成第二接觸層160。第二接觸層160可與第一導電層CL1與第二導電層CL2之間的隱埋絕緣層152及第二矽化物層150接觸。可藉由上述製造製程來製造半導體裝置100。
圖17是根據本發明概念實施例的包括半導體裝置的系統1000。
在實施例中，系統1000包括控制器1010、輸入/輸出裝置1020、儲存裝置1030及介面1040。舉例而言，在一些實施例中，系統1000可為行動系統或者發射或接收資訊的系統。
在一些實施例中，行動系統是個人數位助理（personal digital assistant，PDA）、可攜式電腦、網路平板、無線電話、行動電話、數位音樂播放機或記憶卡。然而，本發明概念的實施例未必僅限於此。
控制器1010用於對系統1000中的可執行程式進行控制且可包括微處理器、數位訊號處理器、微控制器或相似裝置。
輸入/輸出裝置1020可用於輸入或輸出系統1000的資料。系統1000可使用輸入/輸出裝置1020連接至外部裝置（例如個人電腦或網絡）且可與外部裝置交換資料。在實施例中，輸入/輸出裝置1020可為例如小鍵盤、鍵盤或顯示器。
儲存裝置1030可儲存用於控制器1010的操作的代碼及/或資料或者由控制器1010進行處理的資料。儲存裝置1030可包括根據本發明概念實施例的半導體裝置100、100a、200、300及400中的至少一者。
介面1040可為系統1000與另一外部裝置之間的資料傳輸路徑。控制器1010、輸入/輸出裝置1020、儲存裝置1030及介面1040可經由匯流排1050彼此進行通訊。
另外，在一些實施例中，系統1000可用於行動電話、MP3播放機、導航、可攜式多媒體播放機（portable multimedia player，PMP）、固態碟（solid state disk，SSD）或家用電器。
圖18是根據本發明概念實施例的包括半導體裝置的記憶卡1100。
在實施例中，記憶卡1100包括儲存裝置1110及記憶體控制器1120。儲存裝置1110可儲存資料。在一些實施例中，儲存裝置1110可具有非揮發性特性，即使當電源供應器中斷時，所述非揮發性特性亦維持所儲存的資料。儲存裝置1110可包括根據本發明概念實施例的半導體裝置100、100a、200、300及400中的至少一者。
記憶體控制器1120可因應於來自主機1130的讀取/寫入請求而讀取儲存於儲存裝置1110中的資料或者儲存儲存裝置1110的資料。記憶體控制器1120可包括根據本發明概念實施例的半導體裝置100、100a、200、300及400中的至少一者。
儘管已參照本發明概念的非限制性實施例具體示出並闡述了本發明概念，然而應理解，可在不背離本發明概念的精神及範圍的條件下對其進行形式及細節上的各種改變。
100、100a、200、300、400:半導體裝置 110:基板 110T、124T、126T、128f:表面 112:裝置隔離溝渠 114:非主動區域 116、ACT:主動區域 116S:源極區 118:字元線溝渠 122:閘極介電層 124、WL:字元線 126:閘極頂蓋層 128:額外接墊層 128s、135s:側壁 130:接墊隔離絕緣層 132:第一接觸孔洞 134:緩衝絕緣層 134a:第一絕緣層 134b:第二絕緣層 135:第一接觸層 135p、137p:突出部 135r:第一初步接觸層 137:第一接觸矽化物層 140、BL:位元線 144:障壁金屬層 146:金屬層 148:頂蓋絕緣層 149:第一矽化物層 150、150-1、150-2、150-3:第二矽化物層 150a、150a-2:側壁矽化物層 150b、150b-1、150b-2、150b-3:表面矽化物層 152:隱埋絕緣層 152a:襯墊層 152b:襯墊隱埋層 152r:凹槽孔洞 154:間隔件 154a:第一間隔件 154b:第二間隔件 156:第二接觸孔洞 158:層間絕緣層 160:第二接觸層/第二接觸區域 1000:系統 1010:控制器 1020:輸入/輸出裝置 1030、1110:儲存裝置 1040:介面 1050:匯流排 1100:記憶卡 1120:記憶體控制器 1130:主機 BC:隱埋接觸件 CL1:第一導電層 CL2:第二導電層 D、X、Y:方向 DC、DC’:直接接觸件 EN1、EN2、EN3、EN4:部分 IL:絕緣層 I-I’、II-II’、X-X’:線 L1:鋸齒狀形狀 LP、LP’:搭接接墊 RE1、RE2:線區 T1、T2:厚度 W1a、W3a、W4a、WT:上部寬度 W1b、W3b、W4b:下部寬度 W2:寬度 Z:方向/第三方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是根據本發明概念實施例的半導體裝置的示意性佈局圖。 圖2是根據本發明概念實施例的半導體裝置的示意性佈局圖。 圖3A是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。 圖3B是根據本發明概念實施例的圖3A所示部分EN1的放大剖視圖。 圖4是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。 圖5是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。 圖6是根據本發明概念實施例的圖5所示部分EN2的放大剖視圖。 圖7是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。 圖8是根據本發明概念實施例的圖7所示部分EN3的放大剖視圖。 圖9是根據本發明概念實施例的半導體裝置的主要部分的剖視圖。 圖10是根據本發明概念實施例的圖9所示部分EN4的放大剖視圖。 圖11至圖16是根據本發明概念實施例的製造半導體裝置的方法的圖。 圖17是根據本發明概念實施例的包括半導體裝置的系統。 圖18是根據本發明概念實施例的包括半導體裝置的記憶卡。
100:半導體裝置
110:基板
110T:表面
112:裝置隔離溝渠
114:非主動區域
116:主動區域
116S:源極區
128:額外接墊層
130:接墊隔離絕緣層
132:第一接觸孔洞
134:緩衝絕緣層
134a:第一絕緣層
134b:第二絕緣層
135:第一接觸層
140、BL:位元線
144:障壁金屬層
146:金屬層
148:頂蓋絕緣層
149:第一矽化物層
150:第二矽化物層
152:隱埋絕緣層
152a:襯墊層
152b:襯墊隱埋層
154:間隔件
154a:第一間隔件
154b:第二間隔件
156:第二接觸孔洞
160:第二接觸層/第二接觸區域
CL1:第一導電層
CL2:第二導電層
EN1:部分
X、Y:方向
Z:方向/第三方向

Claims (10)

  1. 一種半導體裝置，包括： 基板，具有主動區域及非主動區域； 額外接墊層，設置於所述基板的所述主動區域上； 第一接觸層，設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中； 第一矽化物層，設置於所述第一接觸層的兩個側壁上； 隱埋絕緣層，在所述第一接觸層的側面及所述第一矽化物層的側面處隱埋於所述接觸孔洞中； 第二矽化物層，設置於所述額外接墊層的上表面及側壁上；以及 第二接觸層，位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸。
  2. 如請求項1所述的半導體裝置，其中所述第一接觸層包括自所述額外接墊層的所述上表面突出的突出部。
  3. 如請求項1所述的半導體裝置，其中所述第二矽化物層設置於所述額外接墊層的整個所述上表面及整個所述側壁上。
  4. 如請求項1所述的半導體裝置，其中所述第二矽化物層設置於所述額外接墊層的所述上表面的一部分內部且設置於所述額外接墊層的整個所述側壁上。
  5. 一種半導體裝置，包括： 基板，具有主動區域及非主動區域； 額外接墊層，設置於所述基板的所述主動區域上； 第一接觸矽化物層，設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中； 隱埋絕緣層，在所述第一接觸矽化物層的側面上隱埋於所述接觸孔洞中； 第二矽化物層，設置於所述額外接墊層的上表面及側壁上；以及 第二接觸層，位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸。
  6. 如請求項5所述的半導體裝置，其中： 所述第一接觸矽化物層是與所述基板的所述主動區域接觸的第一接觸插塞；且 所述第二接觸層是經由所述第二矽化物層及所述額外接墊層而與所述基板的所述主動區域接觸的第二接觸插塞。
  7. 如請求項10所述的半導體裝置，其中所述第一接觸矽化物層由金屬矽化物層構成，且所述第一接觸矽化物層由與所述第二矽化物層相同的材料構成。
  8. 一種半導體裝置，包括： 基板，具有主動區域及非主動區域； 額外接墊層，設置於所述基板的所述主動區域上； 接墊隔離絕緣層，設置於所述基板的所述非主動區域上且使所述額外接墊層絕緣； 第一接觸層，設置於自所述額外接墊層的表面界定於所述基板內部的接觸孔洞中； 第一矽化物層，設置於所述第一接觸層的兩個側壁上； 第一導電層，設置於所述第一接觸層及所述第一矽化物層上； 隱埋絕緣層，在所述第一接觸層的側面及所述第一矽化物層的側面處隱埋於所述接觸孔洞中； 第二矽化物層，設置於所述額外接墊層的上表面及側壁上； 第二接觸層，位於所述隱埋絕緣層及所述第二矽化物層上且與所述第二矽化物層直接接觸；以及 第二導電層，設置於所述接墊隔離絕緣層上且與所述第二接觸層絕緣。
  9. 如請求項8所述的半導體裝置，其中： 所述第一接觸層的上部寬度小於所述第一導電層的寬度；且 所述第一矽化物層的上部寬度等於所述第一導電層的所述寬度。
  10. 如請求項8所述的半導體裝置，其中： 在所述接墊隔離絕緣層上進一步設置有緩衝絕緣層；且 所述第二導電層設置於所述緩衝絕緣層上。
TW112101921A 2022-01-20 2023-01-17 半導體裝置 TWI843401B (zh)

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