TW202335044A - 在半導體製造期間確定一疊對誤差的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000006073 displacement reaction Methods 0.000 claims abstract description 12
- 238000005520 cutting process Methods 0.000 claims description 31
- 230000008569 process Effects 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 239000011800 void material Substances 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 57
- 235000012431 wafers Nutrition 0.000 description 28
- 238000009740 moulding (composite fabrication) Methods 0.000 description 15
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000036314 physical performance Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
本揭露提供一種在半導體製造期間確定一疊對誤差的方法。該方法包括形成一第一結構層在一晶圓上，該第一結構層包括一目標特徵；形成一第二結構層在該第一結構層上，該第二結構層包括一第一軸、一第二軸以及一對對準特徵，其中該對對準特徵設置在該第一軸與該第二軸處；以及使用該第一軸相對於該目標特徵的一位置以及該第二軸相對於該目標特徵的一位置來確定該第一結構層與該第二結構層的一相對位移。
Description
本申請案主張美國第17/672,862及17/673,155號專利申請案之優先權（即優先權日為「2022年2月16日」），其內容以全文引用之方式併入本文中。
本揭露係關於一種用於檢查對準精度的疊對標記。特別是有關於一種在半導體製造期間確定一疊對誤差的方法。
半導體積體電路產業已經經歷快速增長。在積體電路材料與設計方面的技術進步已經產生了數個世代的積體電路，其中每一世代的電路都比上一代更小、更複雜。如今，半導體元件以及積體電路包括具有小於一微米之尺寸的多個多層結構。
如所屬技術領域中所已知的，一微影製程是在製造半導體積體電路元件期間確定臨界尺寸的一步驟。藉由首先使用微影製程將一光罩(reticle)上的一圖案轉移到一光阻層而形成一電子電路圖案，然後，在一後續的蝕刻製程中，將該圖案從該光阻層轉移到一下層材料層，例如一介電層或一金屬層。
在一晶圓上之成功的一微影製程取決於對臨界尺寸以及對準精度的控制。隨著積體電路規模的不斷縮小，尤其是在20奈米以下，精確對準多個層已變得越來越困難。因此，精度的一測量，意即疊對誤差的測量，對半導體製造程序至關重要。一疊對遮罩用來當作測量疊對誤差的一工具，並在微影製程之後確定一光阻圖案是否與一晶片上的前一層精確對齊。
若是全部或部分的疊對遮罩並未正確對準的話，則結果的特徵可能無法與相鄰各層正確對準。這可能會導致元件性能降低或元件完全故障。雖然現有的疊對(量測)標記已用於防止不正確的對準，但這種方法對於小尺寸元件而言並不完全令人滿意。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種確認一基底的二連續層之間的一疊對誤差的疊對量測標記。該疊對量測標記包括一第一軸、一第二軸、一目標特徵、一第一對準特徵以及一第二對準特徵。該第二軸與該第一軸交叉。該目標特徵設置在該第一軸與該第二軸的一交叉處。該第一對準特徵設置在該第一軸上，該第二對準特徵設置在該第二軸上，且該第一對準特徵與該第二對準特徵是成對設置。
在一些實施例中，該第一軸、該第二軸、該目標特徵、該第一對準特徵以及該第二對準特徵設置在該基底的至少一切割線中。
在一些實施例中，該第一軸與該第二對準特徵之間的一最短距離等於該第二軸與該第一對準特徵之間的一最短距離。
在一些實施例中，該目標特徵設置在該基底的一第一層上，而該第一軸、該第二軸、該第一對準特徵以及該第二對準特徵設置在該第一層上方或下方的一第二層上。
在一些實施例中，該目標特徵包括二線區段，而當該第一層與該第二層正確對準時，則該第一軸與該第二軸分別與該等線區段重疊。
在一些實施例中，該第一軸與該第二軸正交。
在一些實施例中，該目標特徵具有一十字形狀。
在一些實施例中，該第一對準特徵與該第二對準特徵分別由多個重複的微結構(repetitious micro-structures)所構成。
在一些實施例中，該第一對準特徵與該第二對準特徵分別具有一正方形輪廓，並由複數個正方形微結構所構成。
在一些實施例中，該等微結構經由一對空缺區而相互分隔開。
在一些實施例中，該等空缺區具有一第一寬度，而該等微結構具有一第二寬度，該第二寬度大於該第一寬度。
在一些實施例中，該對空缺區包括一水平空缺區以及一縱向空缺區，該第一軸延伸經過位在該第一軸處之該第一對準特徵的該水平空缺區，而該第二軸延伸經過位在該第二軸處之該第二對準特徵的該縱向空缺區。
本揭露之一實施例提供一種確認一基底的複數個連續圖案化層之多個相對位置的疊對量測標記。該疊對量測標記包括一第一軸、一第二軸、一目標特徵以及複數個對準特徵。該第二軸與該第一軸正交且交叉。該目標特徵設置在該第一軸與該第二軸的一交叉處。該複數個對準特徵沿著該第一軸與該第二軸設置。
在一些實施例中，相鄰對的對準特徵之間的一距離是固定的。
在一些實施例中，該相鄰對的對準特徵藉由一相等距離而與該第一軸及該第二軸的該交叉處分隔開，且該相鄰對的對準特徵經配置以確定該複數個連續圖案化層的該等相對位置。
在一些實施例中，該第一軸將該第二軸分隔成一上區段以及一下區段；該第二軸將該第一軸分隔成一左區段以及一右區段；提供設置在該上區段與該下區段處的該複數個對準特徵以確定在該基底之一陣列區中的該複數個連續圖案化層的該等相對位置；且提供設置在該下區段與該上區段處的該複數個對準特徵以確定在鄰近該陣列區之一周圍區中的該複數個連續圖案化層的該等相對位置。
在一些實施例中，在製造該複數個對準特徵靠近該目標特徵的其中一個是在製造遠離該目標特徵設置之該複數個對準特徵中的另一個之前進行製造。
在一些實施例中，該第一軸、該第二軸、該目標特徵以及該複數個對準特徵設置在該基底的多個切割線中。
在一些實施例中，該第一軸與該第二軸具有大約15奈米的一長度。
在一些實施例中，該目標特徵設置在該基底的一第一結構層上，且該第一軸、該第二軸以及該複數個對準特徵設置在位在該第一結構層上方或下方的一第二結構層上。
在一些實施例中，該複數個對準特徵經由一對空缺區而分割成四等分，且該第一軸或該第二軸延伸經過其中一個空缺區。
在一些實施例中，該疊對量測標記具有一反射對稱(reflectional symmetry)或是旋轉對稱(rotational symmetry)。
本揭露之一實施例提供一種確認在一半導體製造期間的一疊對誤差的方法。該方法包括形成一第一結構層在一晶圓上，該第一結構層包括一目標特徵；形成一第二結構層在該第一結構層上，該第二結構層包括一第一軸、一第二軸以及一對對準特徵，其中該對對準特徵設置在該第一軸與該第二軸處；以及使用該第一軸相對於該目標特徵的一位置以及該第二軸相對於該目標特徵的一位置來確定該第一結構層與該第二結構層的一相對位移。
在一些實施例中，該方法還包括記錄一基底的一影像，該基底包括該晶圓、該第一結構層以及該第二結構層；其中依據該至少一影像而確定該第一結構層與該第二結構層的該相對位移。
在一些實施例中，形成該第一軸以平分該對對準特徵的其中一個；形成與該第一軸交叉的該第二軸以平分該對對準特徵中的另一個；且當該第一軸與該第二軸的一交叉處與該目標特徵重疊時，該第一結構層與該第二結構層正確地對準。
在一些實施例中，形成該第一軸以平分該對對準特徵的其中一個；形成與該第一軸交叉的該第二軸以平分該對對準特徵中的另一個；而當該第一軸與該第二軸的一交叉處偏離該目標特徵時，該第一結構層與該第二結構層並未正確地對準。
在一些實施例中，當該第一軸與該第二軸的其中一個偏離該目標特徵時，則該第一結構層與該第二結構層並未正確地對準。
在一些實施例中，使用一微影製程而形成該第二結構層。
在一些實施例中，該第二結構層包括光阻材料。
在一些實施例中，該第一軸、該第二軸、該對對準特徵以及該目標特徵位在該晶圓上的至少一切割線中。
由於上述包括相互交叉並延伸穿經該對準特徵之各中心的該第一軸與該第二軸的該疊對量測標記的配置，所以可有效且快速地完成用於校正該製程以將該疊對誤差保持在多個期望限制內的該疊對測量。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是頂視示意圖，例示本揭露一些實施例的基底10。請參考圖1，基底10包括複數個晶粒區110，藉由多個第一切割線120與多個第二切割線130而相互分隔開。該等第一切割線120沿著一第一方向D1延伸，而該等第二切割線130沿著一第二方向D2延伸。在一些實施例中，第一方向D1以一水平方向延伸，且第二方向D2以一垂直方向延伸，而第二方向D2大致與第一方向D1正交。
此外，每一個第一切割線120與該等第二切割線130以直角交叉。據此，被該等第一切割線120與該等第二切割線130所分割的該等晶粒區110通常具有直線形狀，且在基底10上設置成一矩陣配置。
基底10可進行不同的製程，包括薄膜成形、微影、離子植入以及清洗，以形成多個積體電路在該等晶粒區110中，其中該等積體電路為一功能單元，而該功能單元最終成為一單晶粒或是晶片。在一些實施例中，不同特徵與多個結構層以形成該等積體電路是使用多個製程而在一單晶圓140中以及在單晶圓140上製造，該等製程包括氧化、沉積、摻雜、擴散、光阻塗佈(resist application)與剝離、曝光、顯影、蝕刻、金屬化、退火蟻及化學機械研磨，但並不以此為限。該積體電路可包括多個摻雜區、多個絕緣特徵以及未單獨描述且組合形成不同微電子元件的不同層，該等微電子元件包括一邏輯元件(例如一微控制器)或是一記憶體元件(例如一動態隨機存取記憶體或是一非揮發性記憶體)。
基底10的晶圓140可包含矽。替代地或此外，晶圓140可包括其他半導體材料，例如III-V族半導體材料。在晶圓140上之該等層的例子包括多個介電層、多個摻雜層以及包括多個金屬材料的多個導電層。在一些實施例中，該等第一切割線120與該等第二切割線130可具有一寬度，大約為30到100微米，其取決於在晶圓140中以及在晶圓140上所製造之該等積體電路的尺寸。
在製造之後，基底10藉由一技術而分隔成多個單獨的積體電路，該技術例如分割(dicing)或是鋸切(sawing)。通常，沿著該等第一切割線120與該等第二切割線130而鋸切，以分隔成該等晶粒區110。舉例來說，該等單獨的積體電路可分開各自封裝。替代地，該等單獨的積體電路可封裝在多個多晶片模組中。尤其是，當執行一分割操作時，則浪費該晶圓沿著該等第一切割線120與該等第二切割線130的區域。
圖2是放大示意圖，例示圖1中的區域A。請參考圖2，晶粒區110可包括一陣列區112以及一周圍區114，而周圍區114鄰進陣列區112。舉例來說，當該等積體電路為一動態隨機存取記憶體時，在陣列區112中提供有一記憶體胞陣列(如圖3所示)，其包括用於儲存資料的複數個記憶體胞1124，且需要外部輸入與輸出的多個周圍電路位在周圍區114中。
請參考圖3，在一些實施例中，記憶體胞1124設置在一字元線WL與一位元線BL的一交叉處。用於存取儲存在該等記憶體胞1124中的該等周圍電路可包括一位址緩衝器1142、一列解碼器1144、多個感測放大器1146、一行解碼器1148、一輸入/輸出(I/O)緩衝器1150以及一時脈產生器1152，但並不以此為限。位址緩衝器1142獲取一外部提供地址以選擇在記憶體胞陣列1122中的該等記憶體胞1124其中之一，並響應於該外部提供地址以產生一內部行位址以及一內部列位址。
解碼該內部列位址以選擇由該內部列位址所指定之一列(字元線)的列解碼器1144電性耦接到位址緩衝器1142以及該等字元線WL。電性耦接到I/O緩衝器1150與該等位元線BL的該等感測放大器1146經配置以檢測並放大記憶體胞1124連接到由列解碼器1144所選擇之字元線WL的資料。電性耦接到該等感測放大器1146的行解碼器1148使用來自位址緩衝器1142的該內部列位址，以選擇在記憶體胞陣列112中之相對應的一行(位元線)。
時脈產生器1152電性耦接到位址緩衝器1142、該等感測放大器1146、行解碼器1148以及I/O緩衝器1150。時脈產生器1152可為一電子振盪器，其產生一時脈訊號，用於同步該積體電路之該等周圍電路的操作。
在一讀取操作期間，其中一個感測放大器1146依據一所選擇的記憶體胞1124的儲存資料而放大在一所選擇的位元線中產生的一電壓差，並經由I/O緩衝器1150將一放大的結果作為讀取資料而輸出到一外部元件。在一寫入操作期間，依據經由I/O緩衝器1150輸入的寫入資料，具有一預定振福的一電壓差產生在一所選擇的位元線上，且藉此將寫入資料儲存到一所選擇的記憶體胞1124中。
請再參考圖2，依據一些實施例，每一個陣列區112被其中一個周圍區114所圍繞。此外，每一個周圍區114可選擇地包括一密封環116，其圍繞一個別的陣列區112以在該等晶粒區110分隔期間避免破裂(cracks)傳到基底10的該個別陣列區112中。
通常，該積體電路被限制在晶粒區110中且不會延伸到或跨過將被鋸切之基底10的該等第一切割線120以及該等第二切割線130。然而，一些可靠度與功能量測標記配置在該等第一切割線120以及該等第二切割線130中，以測量且特徵化晶圓級的多個結構變化。在一些實施例中，在多個產品晶圓140上，該量測標記置放在該等第一切割線120與該等第二切割線130中，以獲得與至少一個特定製程節點相關聯的不同物理特性以及效能指標。
舉例來說，用於為了將多個重疊誤差保持在多個期望限度內而校正一對準的疊對量測標記200，可形成在該等第一切割線120以及該等第二切割線130中，這允許疊對量測標記200置放在晶圓140上而不會佔用該積體電路的空間。在一些實施例中，疊對量測標記200適合於一以影像為基礎的疊對量測技術。值得注意的是，當執行分割操作時，則破壞在該等第一切割線120與該等第二切割線130中的疊對量測標記200。
疊對量測標記200可包括一第一軸210、一第二軸212、一目標特徵214、一第一對準特徵215a以及一第二對準特徵215b。第一軸210在第一方向D1延伸，而第二軸212在一第二方向D2延伸，而第二方向D2與第一方向D1正交。具有一十字形狀的目標特徵214設置在第一軸210與第二軸212的一交叉處。第一對準特徵215a設置在第一軸210上，而第二對準特徵215b設置在第二軸212上。
此外，第一對準特徵215a與第二對準特徵215b是成對的，以確定在基底10的二連續層之間的一重疊誤差。如圖4所描述，在第一軸210與第二對準特徵215b之間的一最短距離d等於在第二軸212與第一對準特徵215a之間的一最短距離d。
一般認為，疊對量測標記200的尺寸應盡可能大，以便最大化用於疊對測量的資訊量。然而，疊對量測標記200的尺寸上限可由用於測量重疊及/或切割線數量的一量測工具(圖未示)的一視場所確定。該視場通常是指界定可用於由該量測工具所截取之疊對量測標記200的影像區域的一光學邊緣(optical perimeter)，並且該切割線數量通常是指用於放置疊對量測標記200之該等第一切割線120以及該等第二切割線130所允許的可用空間。舉例來說，第一軸210與第二軸212可具有一長度L，其並未大於28微米。在一些實施例中，第一軸210與第二軸212的長度L大約為15微米。
圖5是頂視示意圖，例示本揭露一些實施例的對準特徵216。對準特徵216的幾何結構經配置以找到在該量測工具的一影像解析度與製程的穩健性之間的一適當平衡。請參考圖5，該等對準特徵216具有一正方形輪廓。然而，該等對準特徵216的一尺寸以及一形狀可廣泛地變化。舉例來說，該等對準特徵216可形成多個形狀，例如圓形、三角形、矩形、多邊形及類似形狀。
在一些實施例中，每一個對準特徵216藉由具有一第一寬度W1的多個空缺區2162而分隔成四等分。在一些實施例中，該等對準特徵216由多個正方形微結構2164所組成，該等正方形微結構2164藉由相互交叉的一對空缺區2162而分隔開。如圖5所描述，該等微結構2164具有一第二寬度W2，其大於第一寬度W1。值得注意的是，每一個微結構2164之一特徵尺寸的一下限是藉由該量測工具之解析度範圍(resolution limit)所決定。
圖6是頂視示意圖，例示本揭露一些實施例用於對準在晶圓140上之不同層的疊對量測標記200。請參考圖6，疊對量測標記200可包括一第一軸210、一第二軸212、一目標特徵214以及複數個對準特徵216。第一軸210在第一方向D1延伸，第二軸212在第二方向D2延伸，而第一軸210與第二軸212交叉成一直角。目標特徵214設置在第一軸210與第二軸212的一交叉處。
在一些實施例中，目標特徵214可由交叉成一X形狀的二線段2142與2144(如圖7所示)所組成。請再參考圖6，該等對準特徵216沿著第一軸210與第二軸212並以在相鄰對的對準特徵216之間的一等距離而設置。換言之，相鄰對的對準特徵之間的一距離是固定的。請參考圖6及圖7，一些對準特徵216設置在目標特徵214之線段2142的任一側上，且另一些對準特徵216設置在目標特徵214之線段2144的任一側上。在一些實施例中，疊對量測標記200具有一十字形輪廓。
請參考圖6，出於分析目的，疊對量測標記200可分隔成多個區段。任意數量的區段可用於重疊誤差的此分析。在一些實施例中，疊對量測標記200分隔成四個區段。在一些實施例中，第一軸210可將第二軸212分隔成兩個相等區段，例如一上區段以及一下區段。類似地，第二軸212可將第一軸210分隔成兩個相等區段，例如一左區段以及一右區段。
該等對準特徵216依據其位置而分組成一第一對準組220以及一第二對準組230。舉例來說，第一對準組220可包括設置在第一軸210之該左區段處與在第二軸212之該上區段處的該等對準特徵216，而第二對準組230可包括設置在第一軸210之該右區段處與在第二軸212之該下區段處的該等對準特徵216。
在一些實施例中，可提供第一對準組220的該等對準特徵216以確定重疊誤差是否存在陣列區112中(如圖8所示)，而可提供第二對準組230的該等對準特徵216以確定重疊誤差是否存在周圍區114中。在每一個區段處之該等對準特徵216的數量可廣泛地變化。如圖所示，在每一個區段處之該等對準特徵216的數量與在其他區段中之該等對準特徵216的數量相同；因此，疊對量測標記200可具有一反射對稱(reflectional symmetry)或是一旋轉對稱(rotational symmetry)。
請再參考圖6，在陣列區112或周圍區114中的該等對準特徵216是成對的，用於測量基底10之不同層的重疊誤差。在一些實施例中，設置在第一軸210處並藉由一預定距離而與第二軸212分隔開的對準特徵216，以及設置在第二軸212處並藉由該預定距離而與第一軸210分隔開的對準特徵216是成對的，用於重疊的測量，如圖7所示。簡言之，將藉由相同最短距離而與第一及第二軸210、212之交叉處分隔開以及在相同對準組中的該等對準特徵216是成對的，以確定基底10之二連續圖案化層的相對位置。
如圖5及圖7所描述，設定第一軸210延伸經過設置在第一軸210處之對準特徵216的水平空缺區2162，且設計第二軸212延伸經過設置在第二軸212處之對準特徵216的縱向空區區2162，以幫助重疊誤差的量測。
請參考圖6，第一及第二對準組220、230分別包括四對對準特徵222a到222d以及232a到232d。值得注意的是，由不同灰度(shades of gray)所表示的該等對準特徵216可表示設置在基底10之不同層處的多個對準特徵216。可提供最接近目標特徵214之一第一對對準特徵222a，以確定重疊誤差是否存在一陣列主動區中(例如在陣列區112中的一主動區)；可提供一第二對對準特徵222b，以確定重疊誤差是否存在督個位元線接觸點中；可提供一第三對對準特徵222c，以確定重疊誤差是否存在多個字元線中；以及可提供離目標特徵214最遠的一第四對對準特徵222d，以確定重疊誤差是否存在多個位元線中。
此外，可提供最接近目標特徵214之一第五對對準特徵232a，以確定重疊誤差是否存在周圍區114的一陣列區中；可提供一第六對對準特徵232b，以確定重疊誤差是否發生在周圍區114之至少一個閘極導體中；可提供一第七對對準特徵232c，以確定重疊誤差是否存在至少一接觸支撐點中；以及可提供離目標特徵214最遠的一第八對對準特徵232d，以確定重疊誤差是否存在至少一PFET接觸點中。可觀察到，在形成設置在遠離目標特徵214的該等對準特徵216之前，設置在接近目標特徵214的該等對準特徵216是形成在晶圓140上。
圖9是流程示意圖，例示本揭露一些實施例在半導體製程期間確定疊對誤差的方法300。圖10是剖視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。請參考圖9及圖10，確定在半導體製程期間之重疊誤差的方法300可開始於步驟S301，其為一第一層150沉積在一晶圓140上。晶圓140通常可為一矽晶圓。晶圓140可包括不同摻雜成分，其取決於所屬技術領域中所熟知的設計需求。晶圓140亦可包括其他元素半導體，例如鍺。替代地，晶圓140可包括化合物半導體及/或合金半導體。
在第一層150沉積之後，藉由一旋轉塗佈製程將一光阻層180塗敷在整個晶圓140上，然後使用一軟烘烤製程使其乾燥。然後，曝光並顯影包括感光材料的光阻層180，以形成如圖11所示的一特徵圖案182，進而暴露第一層150的一些部分。接著，然後方法300進行一步驟S302，執行一圖案化製程以經由特徵圖案182而蝕刻第一層150，因此形成包括一目標特徵214(如圖12及圖13所示)的一第一結構層151。在使用例如一灰化製程或一濕蝕刻製程而產生目標特徵214之後，移除特徵圖案182。
請參考圖12，晶圓140包括複數個晶粒區110，而該等晶粒區110被多個第一切割線120以及多個第二切割線130所分隔。包括電晶體、二極體、電容器、電阻器、熔絲或類似物的不同元件分別形成在該等晶粒區110中。用於形成該等元件的第一結構層151包括在一陣列區112中的多個第一圖案化結構152以及在該等切割線120、130中的目標特徵214。目標特徵214使用與用於形成該等第一圖案化結構152在陣列區112中相同的製程而形成在該等第一切割線120與該等第二切割線130中。換言之，目標特徵214形成為用於製造第一圖案化結構152之該製程的一部分，允許在不污染或干擾該等圖案化結構152的生產的情況下對該製程進行測試和驗證。在一些實施例中，第一結構層150可在前段(front-end-of-line，FEOL))製程期間所形成。
請參考圖9及圖14，然後方法300進行一步驟S303，其為一第二層160沉積在第一結構層151上。在一些實施例中，在第二層160沉積之前，一第三層170選擇地沉積在第一結構層151上。第二層160可包括光阻材料。接下來，暴露第二層160的一些部分到輻射(圖未示)，然後顯影而藉此形成一第二結構層162，如圖15及圖16所示，第二結構層162包括一第一軸210、一第二軸212以及位在該等第一及第二切割線120、130中的一對對準特徵216。換言之，第二結構層162使用一微影製程所形成。在一些實施例中，第二結構層160可為一圖案，其將在蝕刻期間用於保護第三層170的一部分。
如圖15所描述，第一軸210與第二軸212交叉，該對對準特徵216設置在第一軸210與第二軸212處。詳而言之，第一軸210沿著一第一方向D1而延伸，第二軸212沿著一第二方向D2而延伸，而第二方向D2大致垂直於第一方向D1。此外，第一軸210與第二軸212交叉成一直角。再者，其中一個對準特徵216設置在第一軸210處，且另一個對準特徵216設置在第二軸212處。
第一軸210將設置在其上的其中一個對準特徵216平分，且第二軸212將設置在其上的另一個對準特徵216平分。換言之，第一軸210與第二軸212用作重疊測量的多個參考線。
在形成包括第一軸210、第二軸212、目標特徵214以及該對對準特徵216的一疊對量測標記之後，提供一量測工具(圖未示)以記錄第一軸210、第二軸212、目標特徵214以及該等對準特徵216的一影像(步驟S306)。值得注意的是，若是第一結構層151與第二結構層162使用該量測工具確定一相對位移的話，則該等第二結構層162與第三層170選擇地穿透且允許光穿過而沒有明顯的光散射。
然後，方法300進行一步驟S308，其為第一結構層151與第二結構層162的一相對位移可使用對準特徵216相對於目標特徵214的一位置進行確定。在一些實施例中，在對包括光阻材料的第二結構層162進行顯影之後，即立刻執行重疊測量，意即，光阻在暴露於光的該區域中被顯影掉，因此在光阻中留下該重疊圖案。
在本揭露中，第一軸210與第二軸212相對於該等對準特徵216而定向。因此，可藉由比較第一軸210相對於目標特徵214的一位置以及比較第二軸212相對於目標特徵214的一位置來實現確定如何精確地對準第一結構層150與第二結構層160。替代地，可藉由比較第一及第二軸210、212的一交叉點相對於目標特徵214來實現確定如何精確地對準第一結構層150與第二結構層160。
請參考圖15及圖16，在一些實施例中，一旦第一軸210與第二軸212延伸經過目標結構214，則正確地對準第一結構層151與第二結構層162。替代地，其確定當第一軸210與第二軸212的一交叉點與目標特徵216重疊時，則正確地對準第一結構層151與第二結構層162。
請參考圖17及圖18，由於一位移x存在第二軸212與目標特徵214之間，所以第二結構層162並未正確地與第一結構層151對準。請參考圖19及圖20，由於一位移y存在第二軸212與目標特徵214之間，所以第二結構層162並未正確地對準第一結構層151。換言之，重疊誤差存在第一結構層151與第二結構層162中。
一般而言，一較大的重疊誤差導致第一結構層151與第二結構層162之一較大的未對準(misalignment)。若是重疊誤差太大的話，可能危及到一已製造之積體電路的效能；因此，具有不可接受之重疊誤差的基底10可藉由移除以及再沉積一再曝光與再顯影光阻而進行重工(reworked)。重工通常是不期望的，但它比完全報廢晶圓140要更好。
總之，由於包括延伸經過對準特徵216之各中心的第一軸210與第二軸212的疊對量測標記200的配置，所以為了將重疊誤差保持在期望範圍內，用於校正製程的重疊測量可有效地且快速地完成。
本揭露之一實施例提供一種疊對量測標記。該疊對量測標記包括一第一軸、一第二軸、一目標特徵、一第一對準特徵以及一第二對準特徵。該第二軸與該第一軸交叉。該目標特徵設置在該第一軸與該第二軸的一交叉處。該第一對準特徵設置在該第一軸上，該第二對準特徵設置在該第二軸上，且該第一對準特徵與該第二對準特徵是成對設置。
本揭露之一實施例提供一種確認一基底的複數個連續圖案化層之多個相對位置的疊對量測標記。該疊對量測標記包括一第一軸、一第二軸、一目標特徵以及複數個對準特徵。該第二軸與該第一軸正交且交叉。該目標特徵設置在該第一軸與該第二軸的一交叉處。該複數個對準特徵沿著該第一軸與該第二軸設置。
本揭露之一實施例提供一種確認在一半導體製造期間的一疊對誤差的方法。該方法包括形成一第一結構層在一晶圓上，該第一結構層包括一目標特徵；形成一第二結構層在該第一結構層上，該第二結構層包括一第一軸、一第二軸以及一對對準特徵，其中該對對準特徵設置在該第一軸與該第二軸處；以及使用該第一軸相對於該目標特徵的一位置以及該第二軸相對於該目標特徵的一位置來確定該第一結構層與該第二結構層的一相對位移。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:基底
110:晶粒區
112:陣列區
1124:記憶體胞
114:周圍區
1142:位址緩衝器
1144:列解碼器
1146:感測放大器
1148:行解碼器
1150:輸入/輸出緩衝器
1152:時脈產生器
120:第一切割線
130:第二切割線
140:晶圓
150:第一層
151:第一結構層
160:第二層
162:第二結構層
170:第三層
180:光阻層
182:特徵圖案
200:疊對量測標記
210:第一軸
212:第二軸
214:目標特徵
2142:線段
2144:線段
215a:第一對準特徵
215b:第二對準特徵
216:對準特徵
2162:空缺區
2164:正方形微結構
220:第一對準組
222a:對準特徵
222b:對準特徵.
222c:對準特徵
222d:對準特徵
230:第二對準組
232a:對準特徵
232b:對準特徵
232c:對準特徵
232d:對準特徵
300:方法
BL:位元線
d:最短距離
D1:第一方向
D2:第二方向
L:長度
S301:步驟
S302:步驟
S303:步驟
S304:步驟
S306:步驟
S308:步驟
W1:第一寬度
W2:第二寬度
WL:字元線
x:位移
y:位移
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是頂視示意圖，例示本揭露一些實施例的基底。
圖2是放大示意圖，例示圖1中的區域A。
圖3是方塊示意圖，例示本揭露一些實施例的動態隨機存取記憶體。
圖4是頂視示意圖，例示本揭露一些實施例的第一軸、第二軸、第一對準特徵以及第二對準特徵。
圖5是頂視示意圖，例示本揭露一些實施例的對準特徵。
圖6是頂視示意圖，例示本揭露一些實施例用於對準在晶圓上之不同層的疊對量測標記。
圖7是頂視示意圖，例示本揭露一些實施例用於測量疊對誤差的疊對量測標記。
圖8是頂視示意圖，例示包括多個晶粒區域以及一疊對量測標記之基底的一部分。
圖9是流程示意圖，例示本揭露一些實施例在半導體製程期間確定疊對誤差的方法。
圖10是剖視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖11是剖視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖12是頂視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖13是剖視示意圖，例示沿圖12之剖線A-A'的剖面。
圖14是剖視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖15是頂視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖16是剖視示意圖，例示沿圖15之剖線B-B'的剖面。
圖17是頂視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖18是剖視示意圖，例示沿圖17之剖線C-C'的剖面。
圖19是頂視示意圖，例示本揭露一些實施例在形成疊對量測標記中的中間階段。
圖20是剖視示意圖，例示沿圖19之剖線D-D'的剖面。
110:晶粒區
112:陣列區
114:周圍區
116:密封環
120:第一切割線
130:第二切割線
200:疊對量測標記
210:第一軸
212:第二軸
214:目標特徵
215a:第一對準特徵
215b:第二對準特徵
D1:第一方向
D2:第二方向
Claims (16)
- 一種在半導體製造期間確定一疊對誤差的方法，包括： 形成一第一結構層在一晶圓上，該第一結構層包括一目標特徵； 形成一第二結構層在該第一結構層上，該第二結構層包括一第一軸、一第二軸以及一對對準特徵，其中該對對準特徵設置在該第一軸與該第二軸處；以及 使用該第一軸相對於該目標特徵的一位置以及該第二軸相對於該目標特徵的一位置來確定該第一結構層與該第二結構層的一相對位移。
- 如請求項1所述之方法，還包括記錄一基底的一影像，該基底包括該晶圓、該第一結構層以及該第二結構層；其中依據該至少一影像而確定該第一結構層與該第二結構層的該相對位移。
- 如請求項1所述之方法，其中形成該第一軸以平分該對對準特徵的其中一個；形成與該第一軸交叉的該第二軸以平分該對對準特徵中的另一個；且當該第一軸與該第二軸的一交叉處與該目標特徵重疊時，該第一結構層與該第二結構層正確地對準。
- 如請求項1所述之方法，其中形成該第一軸以平分該對對準特徵的其中一個；形成與該第一軸交叉的該第二軸以平分該對對準特徵中的另一個；而當該第一軸與該第二軸的一交叉處偏離該目標特徵時，該第一結構層與該第二結構層並未正確地對準。
- 如請求項1所述之方法，其中當該第一軸與該第二軸的其中一個偏離該目標特徵時，則該第一結構層與該第二結構層並未正確地對準。
- 如請求項1所述之方法，其中使用一微影製程而形成該第二結構層。
- 如請求項1所述之方法，其中該第二結構層包括光阻材料。
- 如請求項1所述之方法，其中該第一軸、該第二軸、該對對準特徵以及該目標特徵位在該晶圓上的至少一切割線中。
- 如請求項1所述之方法，其中該第一軸與該第二對準特徵之間的一最短距離等於該第二軸與該的一對準特徵之間的一最短距離。
- 如請求項1所述之方法，其中該目標特徵包括二線段，且當該第一層與該第二層正確地對準時，該第一與第二軸分別與該等線段重疊。
- 如請求項1所述之方法，其中該第一軸與該第二軸正交。
- 如請求項1所述之方法，其中該目標特徵具有一十字形狀。
- 如請求項1所述之方法，其中該第一對準特徵與該第二對準特徵由多個重複的微結構所組成。
- 如請求項1所述之方法，其中該的一對準特徵與該第二對準特徵分別具有一正方形輪廓，並由複數個正方形為結構所組成，且該等微結構經由一對空缺區而相互分隔開。
- 如請求項14所述之方法，其中該等空缺區具有一第一寬度，而該等微結構具有一第二寬度，該第二寬度大於該第一寬度。
- 如請求項14所述之方法，其中該對空缺區包括一水平空缺區以及一縱向空缺區，該第一軸延伸經過該第一對準特徵位在該第一軸處的該水平空缺區，而該第二軸延伸經過該第二對準特徵位在該第二軸處的該縱向空缺區。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/672,862 US20230260924A1 (en) | 2022-02-16 | 2022-02-16 | Overlay metrology mark |
| US17/673,155 | 2022-02-16 | ||
| US17/673,155 US12117735B2 (en) | 2022-02-16 | 2022-02-16 | Method of determining overlay error during semiconductor fabrication |
| US17/672,862 | 2022-02-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI809830B TWI809830B (zh) | 2023-07-21 |
| TW202335044A true TW202335044A (zh) | 2023-09-01 |
Family
ID=88149608
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111115034A TWI809830B (zh) | 2022-02-16 | 2022-04-20 | 在半導體製造期間確定一疊對誤差的方法 |
| TW111115027A TWI809828B (zh) | 2022-02-16 | 2022-04-20 | 疊對量測標記 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111115027A TWI809828B (zh) | 2022-02-16 | 2022-04-20 | 疊對量測標記 |
Country Status (1)
| Country | Link |
|---|---|
| TW (2) | TWI809830B (zh) |
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2022
- 2022-04-20 TW TW111115034A patent/TWI809830B/zh active
- 2022-04-20 TW TW111115027A patent/TWI809828B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI809830B (zh) | 2023-07-21 |
| TW202335232A (zh) | 2023-09-01 |
| TWI809828B (zh) | 2023-07-21 |
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