TW202331993A - 積體電路中的電流分配的結構及製造積體電路的方法 - Google Patents

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Abstract

一種積體電路（IC）中的電流分配結構，包括：基底；以及在基底上的第一主動區域和第二主動區域。第一組閘極結構和第二組閘極結構與第一主動區域和第二主動區域相應地交疊。第一金屬化層中的第一導電結構與第一主動區域交疊，並且電耦合到第一組閘極結構。第一金屬化層中的第二導電結構與第二主動區域交疊，並且電耦合到第二組閘極結構。第二金屬化層中的第三導電結構電耦合到第一導電結構和第二導電結構。

Description

電流分配引腳結構及其形成方法
無
在金屬中，電遷移（EM）是由導體中的陽離子（即，金屬離子的正離子）的運動而引起的材料轉移，該導體中的陽離子的運動是由於導電電子（即，運動中的電子）和陽離子之間的動量轉移而引起的。導體材料的轉移有可能在導體中產生斷裂，從而形成開路，並且由此阻止電流流動。還有可能將導體材料轉移到相鄰導體並且造成電短路。在使用高直流（DC）密度的應用（例如，微電子和相關結構）中觀察到EM。隨著電子產品（例如，積體電路（IC））的結構尺寸減小，EM的實際意義增大。
隨著小型化程度的提高，在超大規模集成（VLSI）和極大規模集成（ULSI）電路中，隨著電流密度的增加（例如，隨著導體尺寸減小，電流密度增加），由於EM而引起的故障增加。具體地，隨著積體電路（IC）變得越來越小，導線寬度以及導線橫截面面積隨著時間的推移而繼續減小。雖然電流會隨著電源電壓的降低和閘極電容的不斷縮小而減少，但是電流減少會受到頻率增加的限制。在電容電路中，隨著頻率增加，電流和電流密度也隨之增加。此外，在沒有可比較的電流減少的情況下，橫截面面積減少得越多，IC的電流密度增加得越大，並且因此EM的風險就越大。
無
不受理論的束縛，本文提供了基礎物理學的解釋。下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同實施例或示例。下文描述了組件、值、操作、材料、佈置等的具體示例以簡化本公開。當然，這些僅僅是示例而不意圖是限制性的。預期其他組件、值、操作、材料、佈置等。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各種示例中重複參考標號和/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所討論的各個實施例和/或配置之間的關係。
此外，本文中可能使用了空間相關術語（例如，“下方”、“之下”、“低於”、“以上”、“上部”等），以易於描述圖中所示的一個要素或特徵相對於另外（一個或多個）要素或（一個或多個）特徵的關係。這些空間相關術語意在涵蓋裝置在使用或工作中除了圖中所示朝向之外的不同朝向。裝置可能以其他方式定向（旋轉90度或處於其他朝向），並且本文中所用的空間相關描述符同樣可能被相應地解釋。
在一些實施例中，半導體裝置具有金屬化層，該金屬化層包括具有更多數量的接入點（即，通孔）的輸入引腳（與另一種方法相比）。一些實施例的增加數量的接入點的好處在於，每個接入點輸入電流的均方根（RMS）降低至少20％（與其他方法相比）。在一些實施例中，每個接入點輸入電流的RMS降低超過約20%。在一些實施例中，每個接入點輸入電流的RMS降低多達約50%。在一些實施例中，AC電流的RMS是將在電阻負載中產生相同功率耗散的DC電流的值。在一些實施例中，在第一金屬化層中實現每個接入點電流的RMS的降低。
在一些實施例中，具有第一金屬化層（第M_1層）的半導體裝置包括在半導體裝置的第一側上的第一導電結構以及在半導體裝置的第二側上的第二導電結構。在一些實施例中，第一導電結構和第二導電結構中的每一者都電耦合到第二金屬化層（第M_2層）。在一些實施例中，第M_2層形成作為輸入引腳的第三導電結構。在一些實施例中，第三導電結構在第一位置（例如，接入點）處電耦合到第一導電結構，並且在第二位置（例如，接入點）處電耦合到第二導電結構。在一些實施例中，將第M_1層分離為第一導電結構和第二導電結構降低了第一接入點和第二接入點中的每一者處的電流密度。在一些實施例中，針對第一導電結構、第二導電結構和第三導電結構的將第M_1層與第M_2層電耦合的多個接入點防止了在輸入引腳（第M_2層）上的一個接入點處的累積電流密度。在一些實施例中，輸入引腳上的接入點處的電流密度的降低防止或顯著減少了EM退化的風險。在一些實施例中，第M_2層包括兩個或更多個接入點，該兩個或更多個接入點分配電流，並且防止或顯著減少EM。在一些實施例中，半導體裝置高度不隨著對第M_1層和第M_2層的修改而改變。在一些實施例中，這種結構改變是在對任何標準半導體裝置進行最小修改的情況下執行的。
第1圖是根據一些實施例的包括具有多接入點輸入的區域102的積體電路（IC）100的框圖。
在一些實施例中，IC 100包括區域102，該區域102包括導電分段，該導電分段具有更多數量的接入點以及通過接入點的相應更小電流以防止EM退化，即，每個接入點具有減少的電流。在一些實施例中，IC 100是單片IC（也稱為晶片或微晶片），該單片IC是在半導體材料（例如，矽）的一個平坦片（例如，晶片或基底）上的一組電子電路。在一些實施例中，IC 100包括在基底上的大量金屬氧化物半導體（MOS）電晶體。
在一些實施例中，IC 100包括邏輯電路和/或記憶體電路等。在一些實施例中，IC 100包括通過光刻而構建到單片半導體基底上的電子網路中的小型化電子元件。
在一些實施例中，IC 100包括微處理器、現場可程式設計閘陣列（FPGA）、記憶體（例如，RAM、ROM和快閃記憶體）和專用積體電路（ASIC）。在一些實施例中，IC 100包括運算放大器、線性調節器、鎖相環、振盪器和主動濾波器。
第2A圖和第2B圖是相對應的並且是根據一些實施例的佈局圖。第2B圖是根據一些實施例的具有第2A圖的電流分配輸入引腳結構204的半導體裝置的佈局圖。第2A圖是第2B圖的簡化版本。第2A圖包括未在第2B圖中示出的電容器226A~226F；第2A圖中的電容器226A~226F表示寄生電容，並且被包括在第2A圖中以用於為RMS電流的數學表示（參見下文）提供上下文。第2C圖是根據一些實施例的第2B圖的半導體裝置的偏移橫截面圖；相應地，第2B圖中的相應橫截面線IIC是偏移或階梯狀的，並且包括分段246（1）、246（2）、246（3）、246（4）和246（5），它們代表第2C圖的相應相同編號部分。
第2A圖~第2B圖的佈局圖表示半導體裝置中的結構。在第2A圖~第2B圖中，半導體裝置中的結構由佈局圖中的形狀（也稱為圖案）表示。為了討論的簡單起見，第2A圖~第2B圖（以及本文包括的其他附圖）的佈局圖中的元件將被稱為結構而不是形狀本身。例如，第2B圖中的形狀228表示第2C圖中的主動區域228（也稱為氧化物尺寸（OD）區域）；在下面的討論中，元件228被稱為主動區域228。
在第2A圖~第2B圖的佈局圖中，在IC 100中在區域102中使用電流分配輸入引腳結構204，該電流分配輸入引腳結構204包括導電分段，該導電分段具有更多數量的接入點以及通過接入點的相應更小電流以防止EM退化。
在一些實施例中，IC（例如，IC 100）包括基底（第2B圖~第2C圖中的基底206），該基底包括第一主動區域和第二主動區域（第2B圖和第2C圖中的主動區域228、232），該第一主動區域和第二主動區域在基底206上在第一方向上（沿著第2A圖~第2B圖中的X軸）相應地延伸。第二主動區域（第2B圖和第2C圖中的主動區域232）與第一主動區域（第2B圖和第2C圖中的主動區域228）在實質上垂直於第一方向的第二方向上（沿著第2A圖~第2B圖中的Y軸）分離。在一些實施例中，第一方向和第二方向是除了X軸和Y軸的相應方向之外的方向。IC 100還包括閘極結構244（1）、244（2）、244（3）、244（4）、244（5）、244（6）、244（7）、244（8）和244（9）。閘極結構被組織成包括閘極結構244（1）~244（4）的第一組以及包括閘極結構244（5）~244（8）的第二組。相對於Y軸，切割圖案（CP）與相應閘極結構的近似中線交疊。在第2B圖中，切割圖案與閘極結構244（1）和244（8）中的每一者交疊，這表明閘極結構244（1）和244（8）中的每一者的相應上部部分與相應下部部分電隔離。在一些實施例中，第一組閘極結構和第二組閘極結構（第2B圖中的閘極結構234、236）在第二方向上延伸並且與第一主動區域和第二主動區域（第2B圖中的主動區域228、232）相應地交疊。在一些實施例中，第一金屬化層（第M_1層）（參見第2C圖中的第M_1層208）中的第一導電結構210在第一方向上延伸、至少部分地與第一主動區域（第2B圖和第2C圖中的主動區域228）交疊、並且電耦合到第一組閘極結構（第2B圖中的閘極結構234）。第一導電結構210與閘極結構244（2）~244（4）交疊。在一些實施例中，第M_1層208中的第二導電結構212在第一方向上延伸、至少部分地與第二主動區域（第2B圖和第2C圖中的主動區域232）交疊、並且電耦合到第二組閘極結構（第2B圖中的閘極結構236）。第二導電結構212與閘極結構244（5）~244（7）交疊。在一些實施例中，第二金屬化層（第M_2層）（參見第2C圖中的第M_2層216）中的第三導電結構214在第二方向上延伸。第三導電結構214通過通孔218和219電耦合到第一導電結構210和第二導電結構212，並且至少部分地與第一導電結構210和第二導電結構212交疊。通孔218和219在第一互連層（第V_1層）中（參見第2C圖中的第V_1層217）。在一些實施例中，根據製造這種半導體裝置的相應製程節點的編號慣例，第M_1層208是金屬化層0（M0）或金屬化層1（M1），並且相應地，互連的第V_1層是VIA0或VIA1。在一些實施例中，M0是電晶體層（參見第2C圖中的電晶體層205）之上的第一金屬化層。在第2C圖中，電晶體層205包括基底206、主動區域228和232、閘極結構244（4）和244（5）、和到閘極的通孔（VG）結構240和241。
在一些實施例中，基底206是用於製造IC的半導體薄片，例如晶體矽（c-Si）。在一些實施例中，基底206用作構建在基底206中和基底206上的微電子裝置的基底。在一些實施例中，基底經歷許多微製造製程，例如摻雜、離子注入、蝕刻、各種材料的薄膜沉積、和光刻圖案化。
在一些實施例中，供體雜質原子（例如，在矽的情況下，是硼或磷）可以以精確的量被添加到本徵基底材料中以摻雜晶體，從而將其改變為n型或p型的非本徵半導體。在一些實施例中，這些n型或p型半導體區域被稱為主動區域，例如主動區域（第2B圖和第2C圖中的主動區域228、232）。
在一些實施例中，第一組閘極結構和第二組閘極結構（第2B圖中的閘極結構234、236）由包括金屬（例如，鋁）或多晶矽的材料製成。在一些實施例中，在MOS電晶體中，向第一組閘極結構和第二組閘極結構（第2B圖中的閘極結構234、236）中的任何一個閘極施加電壓，進而改變主動區域（第2B圖和第2C圖中的主動區域228、232）之間的導電性。
在一些實施例中，第M_1層208和第三金屬化層（第M_3層）（參見第2C圖中的第M_3層239）是沿著X方向延伸的導電層，並且第M_2層216是在Y方向上延伸的導電層。在一些實施例中，第M_1層208在每個到閘極的通孔（VG）結構（第2B圖中的VG結構240和241）之上延伸，並且第M_2層216在每個通孔218和219之上，並且由此被配置為提供VG結構240和241以及通孔218和219之間的低電阻路徑。導電分段是被配置為通過包括一種或多種導電材料（例如，金屬（例如，銅、鋁、鎢或鈦）、多晶矽、或能夠提供低電阻路徑的其他材料）來提供低電阻路徑的體積件（volume）。在一些實施例中，導電分段包括一種或多種導電材料，被配置為一個或多個阻擋層。
在一些實施例中，通過第一導電結構210的電流220A和220B由箭頭表示。在一些實施例中，電流220A和220B是通過第一組（第2B圖中的閘極結構234）中的一個或多個閘極結構傳導到第一導電結構210的電流。在一些實施例中，電流220A、220B是來自第一組閘極結構（第2B圖中的閘極結構234）所位於的電流分配輸入引腳結構204的左側222的電流。
在一些實施例中，通過第二導電結構212的電流220C和220D由箭頭表示。在一些實施例中，電流220C和220D是通過第二組（第2B圖中的閘極結構236）中的一個或多個閘極結構傳導到第二導電結構212的電流。在一些實施例中，電流220C、220D是來自第二組閘極結構（第2B圖中的閘極結構236）所位於的電流分配輸入引腳結構204的右側224的電流。
在一些實施例中，電流220A、220B通過通孔218傳導到第三導電結構214，該通孔218將第一導電結構210電耦合到第三導電結構214。在一些實施例中，電流220C、220D通過通孔219傳導到第三導電結構214，該通孔219將第二導電結構212電耦合到第三導電結構214。在一些實施例中，電流220A、220B組合為電流220E，並且電流220C、220D組合為電流220F，該電流220E和電流220F傳導通過通孔221，該通孔221將導電結構214與第M_3層239中的導電結構238電耦合，其中通孔221在第二互連層（第V_2層）（第2C圖中的第V_2層237）中。
相比於使用十字形引腳（cross-type pin）的其他方法（其中通過第M_1層中的單個導電結構的電流通過單個接入點（即，單個通孔）電耦合到第M_2層中的相應單個導電結構），在第2A圖~第2C圖的實施例中，來自第一導電結構210的電流220A和220B通過通孔218電耦合到導電結構214，並且來自第二導電結構212的電流220C和220D通過通孔219電耦合到導電結構214。因此，一些實施例的優點是進入導電結構214的總電流被分配通過兩個通孔，即通孔218和219。在一些實施例中，與其他方法相比，RMS電流在通孔218和219處有效地減少了一半。在一些實施例中，隨著第M_1層中的導電結構的數量和相應的通孔的數量增加超過兩個，每個通孔的RMS電流相應地減小。在一些實施例中，每個通孔的電流為約1/N，其中N是表示通孔的數量的正整數。例如，在第三導電結構214處結合兩個接入點（例如，通孔218和219），將通過每個通孔218和219的RMS電流有效地減少了一半。三個接入點（即，三個通孔）（例如，第4A圖、第4B圖和第4C圖所示）將通過每個接入點的RMS電流有效地降低了2/3，即，每個通孔傳導的電流是根據其他方法的十字形引腳中的單個通孔的電流的1/3。
在第2A圖中，電流220A、220B、220C和220D（由箭頭表示）被示出為在第一導電結構210和第二導電結構212中。在其他方法（例如，十字形方法）中，電流220A、220B、220C和220D在單個接入點處組合。因此，在其他方法中，導電結構中的組合電流在一個接入點處累積。在一些實施例中，半導體裝置具有導電結構214，其包括具有更多數量的接入點（即，通孔218、219）的輸入引腳（與其他方法相比）。一些實施例的增加數量的接入點的好處在於，每個接入點輸入電流的均方根（RMS）降低了至少20％（與其他方法相比）。在一些實施例中，AC電流的RMS是將在電阻負載中產生相同功率耗散的DC電流的值。 I RMS=0.707∙I ACMax=I DC=有效電流        等式（1）。
在第2C圖中，對於第M_1層208中的給定導電結構，在用於輸入引腳的多個接入點（第V_1層217中的通孔218和219）之間分配電流，通過降低每個接入點（第V_1層217中的每個通孔218和219）的RMS電流並且因此降低電流密度，來防止或阻止EM退化。電流密度是每單位時間流過單位面積的選定橫截面的電荷數量。電流密度向量（ ）被定義為一個向量，該向量的大小是空間中給定點處的每橫截面面積的電流。該向量的方向是正電荷在一個點處的運動方向。
在其他方法中，尤其是在汽車工業中，EM是一個問題，因為溫度梯度較高並且溫度隨時間的變化較小。描述通過互連分段（例如，接入點，例如，通孔）的原子濃度的控制等式是質量平衡連續性等式。質量原子通量出現在流體力學的一些等式中，具體地，連續性等式是流體的質量守恆的表述。在流體力學中，質量只能從一處流向另一處。 等式（2）。 其中，N(( , , ),t)。
下面的等式3示出了對總原子通量的主要貢獻。原子通量是原子的擴散。這種原子的擴散以及導電電子之間的動量轉移會產生EM退化。因此，控制或降低原子通量有助於防止或控制EM退化。 等式（3）。
總電流密度是電流（ ）、溫度梯度（ ）、機械應力（ ）和原子濃度（ ）的組合。因此，隨著溫度升高（並且假設所有其他變數保持實質上恒定），例如在具有發動機熱量的汽車應用中，原子通量升高並且因此產生EM退化的可能性增加。
在一些實施例中，在溫度較高並且隨時間變化不大或變化很小的情況下，用於減輕否則增加的EM風險的技術是降低電流。因此，如第2A圖所示，通過降低電流RMS（例如，拆分電流220A、220B和220C、220D），降低了EM退化的可能性。
任何點（例如，接入點，例如第2B圖中的通孔218或219）處的電流在特定時間點處用歐姆定律來表示。 I(t)= 等式（4）。
用文字來表述等式（4），時間（t）處的電流是時間（t）處的電壓除以接入點的電阻。結合接入點的總阻抗產生： I(t)= 等式（5）。 其中，j= ；w=2*π*f，其中，f=頻率；並且C是接入點的電容。
求解電流，RMS為： I(t)= 等式（6）。
根據等式（6），隨著電容增加（例如，由第2A圖中的寄生電容器226A~226F象徵性地表示），RMS電流增加，並且隨著溫度增加，RMS電流增加。因此，當情況合適時，例如在溫度升高的環境中（例如，在靠近在195ºF至220ºF或91ºC至105ºC之間運行的車輛發動機的應用中），更可能發生EM退化。
在其他方法中，第M_1層和第M_2層中的導電分段的佈置通俗地稱為十字形引腳。對於十字形引腳，第M_2層中的導電分段相對於M_1層中的導電分段垂直地延伸、跨越在第M_1層中的導電分段之上、並且電耦合至第M_1層中的導電分段，第M_1層中的導電分段水準地跨越半導體裝置延伸。第M_1層和第M_2層中的導電分段組合在一起，類似於十字或字母X。在該其他方法中，所有電流都通過一個接入點（即，一個通孔），其將第M_1層中的導電分段電耦合到第M_2層中的導電分段。
在第2A圖中，VG結構（第2B圖和第2C圖中的VG結構240、241）的電容由寄生電容器226A~226F象徵性地表示，其中在第2A圖中示出了寄生電容器226A、226C、226D和226F，但是沒有示出寄生電容器226B和226E（為了說明的簡單起見）。此外，第M_1層上的所有接入點的電容是相加的，因為它們是並聯的。因此，參考上面的等式（6），電容在半導體裝置中被最大化，因為第M_1層中的給定導電結構上的每個到閘極的通孔（VG）結構的電容是累積的。在其他方法中，第M_3層中的導電結構被添加以形成額外的輸入引腳，該額外的輸入引腳通過額外的通孔與第M_2層中的另一導電結構耦合。然而，該其他方法限制了在電路製造期間的自動佈局佈線（APR）性能（例如，在電路設計中佈線和放置其他元件的能力）。
在其他方法中，柱狀件（pillar）（第M_3層中的導電結構）與多個輸入引腳互連以減輕輸入引腳處的過大電流。然而，根據其他方法的添加額外的輸入引腳和/或柱狀件會限制電路的佈線資源，增加APR流程（因為電路的靈活性被限制），並且在添加金屬層的情況下寄生電容仍然是問題。
在第2A圖中，VG結構（第2B圖和第2C圖中的VG結構240、241）的電容由電容器226A~226F象徵性地表示，其中在第2A圖中示出了電容器226A、226C、226D和226F，但是沒有示出電容器226B和226E（為了說明的簡單起見）。參考等式（6），在一些實施例中，隨著電容降低，RMS電流成比例地降低。在第2B圖中，通過第M_1層208中的相應導電結構來饋送電流的VG結構的數量與第V_1層中的通孔（例如，通孔218和219）的比率減少了一半（與根據其他方法的十字形引腳的比率相比）。相應地，在第2B圖中，由於VG結構的數量與第V_1層中的給定通孔的比率降低而產生的電容減小，有助於降低通過第V_1層中的給定通孔的RMS電流，並且因此有助於防止EM。在一些實施例中，隨著電容增加，RMS電流也增加。
對於第2B圖，半導體裝置230包括：基底206；第一主動區域228和第二主動區域232，在基底206上；第一組閘極結構234和第二組閘極結構236，與第一主動區域228和第二主動區域232相應地部分交疊；第一導電結構210，與第一主動區域228交疊；第二導電結構212，與第二主動區域232部分交疊；以及第三導電結構214，與第一導電結構210和第二導電結構212部分交疊。
在第2B圖中，第一組閘極結構234通過VG結構240電耦合到第一導電結構210。在一些實施例中，VG結構240電耦合到第一組閘極結構234中的一個或多個閘極結構244（1）~244（4）的上部部分242。在一些實施例中，第二組閘極結構236通過VG結構241電耦合到第二導電結構212，VG結構241電耦合到閘極結構組236中的一個或多個閘極結構244（5）~244（8）的上部部分242。
再次，第2C圖是根據一些實施例的第2B圖的半導體裝置的偏移橫截面視圖。第2C圖表示的橫截面線在第2B圖中被示出為橫截面線IIC。
在第2C圖中，再次第2C圖是偏移橫截面視圖，第一導電結構210通過通孔218電耦合到第三導電結構214。在一些實施例中，第二導電結構212通過通孔219電耦合到第三導電結構214。在一些實施例中，第M_2層216中的第三導電結構214電耦合到通孔221，該通孔221將導電結構214與第M_3層239中的導電結構238電耦合，其中通孔221在第二互連層（第V_2層）（第2C圖中的第V_2層237）中。
第2D圖、第2E圖、第2F圖和第2G圖是根據一些實施例的具有電流分配輸入引腳結構204的半導體裝置230的變體的相應佈局圖。
在一些實施例中，如第2D圖所示，第M_1層208中的第一導電結構210和第二導電結構212通過設置在主動區域228和232之間的額外的第M_1層電耦合到一個或多個閘極結構。在一些實施例中，如第2D圖~第2G圖所示，第一導電結構210和第二導電結構212被縮短（相對於第2B圖中的X軸）並且在三個閘極結構（例如，第2D圖、第2F圖和第2G圖）或更少的閘極結構（例如，第2E圖）之上延伸。在每個第2D圖、第2F圖和第2G圖中，導電結構210與閘極結構244（3）~244（5）交疊，並且導電結構212與閘極結構244（5）~244（7）交疊。在第2E圖中，導電結構210與閘極結構244（4）~244（5）交疊，並且導電結構212與閘極結構244（5）~244（6）交疊。在第2D圖~第2G圖中，第一組閘極結構234和/或第二組閘極結構236通過位於主動區域228和232之間的、在第M_1層208中的額外的導電結構電耦合。在第2D圖~第2G圖中，這些額外的導電結構不耦合到第M_2層216內的導電結構214；而是替代地，這些額外的導電結構通過共同連接的閘極結構耦合到第M_1層208內的第一導電結構210和/或第二導電結構212，例如在第2E圖~第2G圖中。在一些實施例中，第M_1層208內的額外的導電結構電耦合到第M_2層216內的額外的導電結構（而不是共同電耦合的閘極），例如在第2D圖中。即，第M_2層216中的額外的導電結構用於電耦合第M_1層208內的額外的導電結構，該第M_1層208內的額外的導電結構還電耦合到第M_1層208內的第一導電結構210和第二導電結構212。
第3A圖是根據一些實施例的半導體裝置330的佈局圖。
在一些實施例中，第3A圖與第2B圖的不同之處在於，半導體裝置330通過下列方式將RMS電流降低了約50%：沿著水準方向使用切割圖案348拆分閘極結構344（1）、344（2）、344（3）、344（4）、344（5）、344（6）、344（7）、344（8）和344（9），來控制閘極結構344（2）~344（8）的哪些部分由接入點318服務並且閘極結構344（2）~344（8）的哪些部分由接入點319服務。然而，在第2B圖中，每個閘極結構244（2）~244（4）的整體由接入點218服務，並且每個閘極結構244（5）~244（7）的整體由接入點219服務；相比之下，在第3A圖中，閘極結構344（2）~344（8）的上部部分由接入點318服務，並且閘極結構344（2）~344（8）的下部部分由接入點319服務。
第3A圖的佈局圖類似於第2B圖的佈局圖。第3A圖遵循與第2B圖類似的編號慣例。雖然對應，但是一些組件也不同。為了説明識別對應但仍有差異的元件，第3A圖使用3系列編號，而第2B圖使用2系列編號。為簡潔起見，討論將更多地集中在第2B圖和第3A圖之間的差異上，而不是相似之處。
第3A圖的佈局圖表示半導體裝置中的結構。在第3A圖中，半導體裝置中的結構由佈局圖中的形狀（也稱為圖案）表示。為了討論的簡單起見，第3A圖（以及本文包括的其他附圖）的佈局圖中的元件將被稱為結構而不是形狀本身。例如，第3A圖中的形狀328表示第3B圖中的主動區域328（也稱為氧化物尺寸（OD）區域）；在下面的討論中，元件328被稱為主動區域328。
在一些實施例中，半導體裝置330是包括在IC 100中的一個或多個半導體裝置之一。在一些實施例中，半導體裝置330包括在IC 100中在區域102中使用的電流分配輸入引腳結構304，並且該電流分配輸入引腳結構304包括導電分段，該導電分段具有更多數量的接入點以及通過接入點的相應更小電流以防止EM退化。
在一些實施例中，IC（例如，IC 100）包括：基底306；第一主動區域328和第二主動區域332，在基底306上在第一方向上（沿著X軸）相應地延伸，第二主動區域332與第一主動區域328在實質上垂直於第一方向的第二方向上（沿著Y軸）分離。第一組閘極結構334和第二組閘極結構336在第二方向上延伸，其中第一組閘極結構334與第一主動區域328相應地交疊，並且第二組閘極結構336與第二主動區域332相應地交疊。第M_1層（第3B圖中的第M_1層308）內的第一導電結構310在第一方向上延伸，與第一主動區域328交疊，並且與包括每個閘極結構344（2）、344（3）、344（4）、344（5）、344（6）、344（7）和344（8）的第一組閘極結構334交疊並與其電耦合。第M_1層308內的第二導電結構312在第一方向上延伸，與第二主動區域332交疊，並且與包括閘極結構344（2）、344（3）、344（4）、344（5）、344（6）、344（7）和344（8）的第二組閘極結構336交疊並與其電耦合。第M_2層316內的在第二方向上延伸的第三導電結構314通過第一互連層（第V_1層）（參見第3B圖中的第V_1層317）內的通孔318和319電耦合到第一導電結構310和第二導電結構312。在一些實施例中，第M_2層316中的第三導電結構314電耦合到通孔321，該通孔321將導電結構314與第M_3層339中的導電結構338電耦合，其中通孔321在第二互連層（第V_2層）（第3B圖中的第V_2層337）中。通孔318和319在第一互連層（第V_1層）（參見第3B圖中的第V_1層317）中。在第3B圖中，電晶體層305包括基底306、主動區域328和332、閘極結構344（4）、344（5）和344（6）、和到閘極的通孔（VG）結構340和341。
第3B圖是根據一些實施例的半導體裝置330的偏移橫截面視圖。
第3B圖表示的橫截面線在第3A圖中被示出為偏移橫截面線IIIB。第3B圖中的線IIIB的部分346（1）、346（2）、346（3）、346（4）和346（5）對應於第3A圖中的線IIIB的相同編號分段。
在一些實施例中，M0是電晶體層305之上的第一金屬化層。電晶體層305包括基底306、主動區域328和332、閘極結構334和336、以及到閘極的通孔（VG）結構340和341。在一些實施例中，根據製造這種半導體裝置的相應製程節點的編號慣例，第M_1層308是金屬化層0（M0）或金屬化層1（M1），並且相應地，第V_1層是VIA0或VIA1。在一些實施例中，M0是電晶體層305之上的第一金屬化層。通孔318和319在第一互連層（第V_1層）317中。在一些實施例中，第M_2層316中的第三導電結構314電耦合到通孔321，該通孔321將導電結構314與第M_3層339中的導電結構338電耦合，其中通孔321在第二互連層337中。
在一些實施例中，第一組閘極結構334通過通孔結構340電耦合到第M_1層308內的第一導電結構310。在一些實施例中，第二組閘極結構336通過通孔結構341電耦合到第M_1層308內的第二導電結構312，該通孔結構341電耦合到第二組閘極結構336。在一些實施例中，閘極結構344（1）~344（8）被切割圖案348交疊，該切割圖案348表示將完整的原有閘極結構電分離為多個閘極結構。在第3A圖中，切割圖案348與閘極結構344（1）~344（8）中的每一者交疊，這表明閘極結構344（1）~344（8）中的每一者的相應上部部分與相應下部部分電隔離。在一些實施例中，切割圖案348表示將相應閘極結構344（1）~344（8）的上部部分和下部部分分隔開的間隙。在一些實施例中，由切割圖案348表示的間隙填充有電介質材料，該電介質材料表示相應上部部分和相應下部部分之間的電不連續性。
在一些實施例中，第M_1層308內的第一導電結構310通過第一互連層（第V_1層）317內的通孔318電耦合到第M_2層316內的第三導電結構314。在一些實施例中，第M_1層308內的第二導電結構312通過第V_1層317內的通孔319電耦合到第M_2層316內的第三導電結構314，該通孔319與第二導電結構312電耦合。
與通過將閘極結構垂直地分離為第一組閘極結構234和第二組閘極結構236來降低半導體裝置電流的半導體裝置230進行比較，半導體裝置330通過將閘極結構水準地分離為第一組閘極結構334和第二組閘極結構336來降低半導體裝置電流。在一些實施例中，半導體裝置230中的接入點218和219處的RMS電流的減少與接入點318和319處的RMS電流減少大致相同；減少了一半。
與其他方法的十字形引腳（其中通過第M_1層中的單個導電結構的電流在一個接入點處累積）進行比較，在一些實施例中，提供給第一導電結構310的電流與提供給第二導電結構312的電流通過切割圖案348分隔開。在一些實施例中，RMS電流在通孔318和319處相應有效地減少了一半。
在第3C圖、第3D圖、第3E圖、第3F圖和第3G圖中，描繪了根據一些實施例的具有電流分配輸入引腳結構304的半導體裝置330。
在第3C圖中，切割圖案348的一部分延伸跨越左側322，而不具有切割圖案的相應部分延伸跨越右側324。更具體地，在第3C圖中，切割圖案348包括與閘極結構344（1）~344（4）和344（9）共同交疊的兩個部分。在一些實施例中，切割圖案348的一部分延伸跨越右側324，而不具有切割圖案的相應部分延伸跨越左側322。在第3D圖和第3F圖中，切割圖案348在左側322上的閘極結構的第一子集（即，少於全部）並且在右側324上的閘極結構的第二子集（即，少於全部）之上延伸。更具體地，在第3D圖中，切割圖案348包括與閘極結構344（1）~344（3）和344（7）~344（9）共同交疊的兩個部分。在第3E圖和第3G圖中的每一者中，切割圖案348包括與閘極結構344（1）和344（9）共同交疊的兩個部分。在一些實施例中，基於在接入點318和319處要實現的減小的電流量，來選擇由切割圖案348產生的閘極結構中的間隙的數量。在第3E圖和第3G圖中，切割圖案348與主動閘極結構不交疊，即閘極結構344（2）~344（8）。在一些實施例中，閘極結構在電耦合到第一導電結構310或第二導電結構312之間交替，例如，如第3G圖所示。在一些實施例中，相對於第3A圖上的X軸，第一導電結構310或第二導電結構312的長度縮短並且耦合到最靠近第三導電結構314的一個或多個閘極結構，例如，第3G圖中的第二導電結構312。
第4A圖和第4B圖是相對應的佈局圖。第4A圖是根據一些實施例的電流分配輸入引腳結構404的局部佈局圖。第4A圖是第4B圖的簡化版本。第4C圖是根據一些實施例的半導體裝置430的偏移橫截面視圖。第4A圖的佈局圖類似於第2A圖的佈局圖。第4B圖和第4C圖的佈局圖類似於第2A圖、第2C圖和第3B圖的佈局圖。第4B圖遵循與第2B圖和第3A圖類似的編號慣例。雖然對應，但是一些組件也不同。為了説明識別對應但仍有差異的元件，第4A圖使用4系列編號，而第2B圖使用2系列編號並且第3A圖使用3系列編號。為簡潔起見，討論將更多地集中在第2B圖和第4A圖之間的差異上，而不是相似之處。
在一些實施例中，在IC 100中在區域102中使用電流分配輸入引腳結構404，該電流分配輸入引腳結構404包括導電分段，該導電分段具有更多數量的接入點以及通過接入點的相應更小電流以防止EM退化。在一些實施例中，電流分配輸入引腳結構404類似於電流分配輸入引腳結構204，因為它們各自都用於降低位於輸入引腳上的接入點處的電流、RMS電流和電流密度。
在一些實施例中，半導體裝置430（第4B圖）包括基底406（第4B圖和第4C圖），該基底406包括第一主動區域和第二主動區域（第4B圖和第4C圖中的主動區域428、432），該第一主動區域和第二主動區域在基底406上在第一方向上（沿著X軸）相應地延伸。在一些實施例中，第二主動區域（第4B圖和第4C圖中的主動區域432）與第一主動區域（第4B圖和第4C圖中的主動區域428）在實質上垂直於第一方向的第二方向上（沿著Y軸）分離。半導體裝置430還包括閘極結構444（1）、444（2）、444（3）、444（4）、444（5）、444（6）、444（7）、444（8）和444（9）。閘極結構被組織成包括閘極結構444（1）~444（5）的上部部分的第一組、包括閘極結構444（1）~444（5）的下部部分的第二組、以及包括閘極結構444（6）~444（9）的第三組。第一組閘極結構、第二組閘極結構和第三組閘極結構（第4B圖中的閘極結構434、435和436）在第二方向上延伸。在一些實施例中，第一組閘極結構和第三組閘極結構（第4B圖中的閘極結構434、436）與第一主動區域（第4B圖中的主動區域428）相應地交疊。在一些實施例中，第二組閘極結構和第三組閘極結構（第4B圖中的閘極結構435、436）與第二主動區域（第4B圖中的主動區域432）相應地交疊。在一些實施例中，第M_1層408（第4C圖）內的第一導電結構410在第一方向上延伸，至少部分地與第一主動區域（第4B圖和第4C圖中的主動區域428）交疊，並且電耦合到第一組閘極結構（第4B圖中的閘極結構434）。在一些實施例中，第M_1層408（第4C圖）內的第二導電結構412在第一方向上延伸，至少部分地與第二主動區域（第4B圖和第4C圖中的主動區域432）交疊，並且電耦合到第二組閘極結構（第4B圖中的閘極結構435）。在一些實施例中，第M_1層408（第4C圖）內的第三導電結構411(對應區塊445)在第一主動區域和第二主動區域（第4B圖和第4C圖中的主動區域428、432）之間在第一方向上延伸，並且電耦合到第三組閘極結構（第4B圖中的閘極結構436）。相對於Y軸，第三導電結構411位於第一主動區域和第二主動區域之間，即，與第一主動區域和第二主動區域不交疊。在一些實施例中，第M_2層416（第4C圖）內的第四導電結構414在第二方向上延伸。第四導電結構414通過相應通孔418、415和419電耦合到第一導電結構410、第二導電結構412和第三導電結構411，並且至少部分地與第一導電結構410、第二導電結構412和第三導電結構411交疊。通孔418、415和419在第一互連層（第V_1層）（參見第4C圖中的第V_1層417）中。在一些實施例中，根據製造這種半導體裝置的相應製程節點的編號慣例，第M_1層408是金屬化層0（M0）或金屬化層1（M1），並且相應地，第V_1層是VIA0或VIA1。在一些實施例中，M0是電晶體層（參見第4C圖的電晶體層405）之上的第一金屬化層。在第4C圖中，電晶體層405包括基底406、主動區域428和432、閘極結構444（5）和444（6）(對應區塊442)、和到閘極的通孔（VG）結構440和441。
在一些實施例中，通過第一導電結構410的電流420A和420B由箭頭表示。在一些實施例中，電流420A和420B是通過第一組閘極結構（第4B圖中的閘極結構434）中的一個或多個閘極結構傳導到第一導電結構410的電流。在一些實施例中，電流420A、420B是來自第一組閘極結構（第4B圖中的閘極結構434）所位於的電流分配輸入引腳結構404的左上側422的電流。
在一些實施例中，通過第二導電結構412的電流420C和420D由箭頭表示。在一些實施例中，電流420C和420D是通過第二組閘極結構（第4B圖中的閘極結構435）中的一個或多個閘極結構傳導到第二導電結構412的電流。在一些實施例中，電流420C、420D是來自第二組閘極結構（第4B圖中的閘極結構435）所位於的電流分配輸入引腳結構404的左下側423的電流。
在一些實施例中，通過第三導電結構411的電流420E和420F由箭頭表示。在一些實施例中，電流420E和420F是通過第三組（第4B圖中的閘極結構436）中的一個或多個閘極結構傳導到第三導電結構411的電流。在一些實施例中，電流420E、420F是來自第三組閘極結構（第4B圖中的閘極結構436）所位於的電流分配輸入引腳結構404的右側424的電流。
在一些實施例中，電流420A、420B通過通孔418傳導到第四導電結構414，該通孔418將第一導電結構410電耦合到第四導電結構414。在一些實施例中，電流420C、420D通過通孔419傳導到第四導電結構414，該通孔419將第二導電結構412電耦合到第四導電結構414。在一些實施例中，電流420E、420F通過通孔415傳導到第四導電結構414，該通孔415將第三導電結構411電耦合到第四導電結構414。在一些實施例中，電流420A、420B、420C、420D、420E和420F組合並且傳導通過通孔421，該通孔421將第四導電結構414與第M_3層（第4C圖中的第M_3層439）內的導電結構（第4A圖~第4C圖中的導電結構438）電耦合。
與根據其他方法的十字形引腳（其中通過第M_1層中的單個導電結構的電流在一個接入點處累積）進行比較，在一些實施例中，（1）提供給第一導電結構410的電流420A和420B、（2）提供給第二導電結構412的電流420C和420D、以及（3）提供給第三導電結構411的電流420E和420F中的每一者通過相應通孔418、419和415彼此分隔開。在第4A圖~第4C圖中，針對第四導電結構414結合三個接入點（例如，通孔418、415和419），在每個接入點處將RMS電流有效地降低了2/3（與根據其他方法的十字形引腳的單個接入點相比）。
在一些實施例中，VG結構（第4B圖和第4C圖中的VG結構443、440、441）的電容由電容器426A、426B（第4A圖中未示出）、426C、426D、426E（第4A圖中未示出）、426F、426G、426H（第4A圖中未示出）和426I象徵性表示。在一些實施例中，位於第一組閘極結構（第4B圖中的閘極結構434）中的一個或多個閘極結構與第一導電結構410之間的、位於第二組閘極結構（第4B圖中的閘極結構435）中的一個或多個閘極結構與第二導電結構412之間的、以及位於第三組閘極結構（第4B圖中的閘極結構436）中的一個或多個閘極結構與第三導電結構411之間的VG結構（第4B圖和第4C圖的VG結構443、440、441）處的電容還通過在第一導電結構410、第二導電結構412和第三導電結構411之間進行分隔而被減少。通過將第M_1層408分隔為第一導電結構410、第二導電結構412和第三導電結構411，第M_1層408的電容在（1）第三導電結構411與（2）第一導電結構410和第二導電結構412之間被有效地減半。在一些實施例中，第M_1層408的電容在第一導電結構410和第二導電結構412之間再次被減半，因為它們被切割圖案448分隔開。參考上面的等式（6），在一些實施例中，隨著電容降低，RMS電流直接降低。這與根據其他方法的十字形引腳形成對比，在該其他方法中第M_1層中的導電結構的電容不被分隔，這產生可能引起EM退化的RMS電流水準。在一些實施例中，隨著電容增加，RMS電流也增加。
第4B圖是根據一些實施例的具有電流分配輸入引腳結構404的半導體裝置430的佈局圖。
在一些實施例中，半導體裝置430是在IC 100中使用的許多半導體裝置之一。在一些實施例中，半導體裝置430包括在IC 100中在區域102中使用的電流分配輸入引腳結構404。該電流分配輸入引腳結構404包括導電分段，該導電分段具有更多數量的接入點以及通過每個接入點的相應更小電流，這防止了EM退化。在一些實施例中，電流分配輸入引腳結構404類似於電流分配輸入引腳結構204，因為它們各自都用於降低位於輸入引腳上的接入點處的電流、RMS電流和電流密度。
在一些實施例中，半導體裝置430包括：基底406；第一主動區域428和第二主動區域432，在基底406上；第一組閘極結構434、第二組閘極結構435和第三組閘極結構436；第一導電結構410，在第M_1層408中；第二導電結構412，在第M_1層408中；第三導電結構411，在第M_1層408中；以及第四導電結構414，在第M_2層416中。
第4C圖是根據一些實施例的具有電流分配引腳結構404的半導體裝置430的偏移橫截面視圖。
第4C圖表示的橫截面線在第4B圖中被示出為偏移橫截面線IVC。第4C圖中的部分446（1）、446（2）、446（3）、446（4）、446（5）、446（6）、446（7）、446（8）和446（9）對應於第4B圖中的線IVC的相同編號分段。
在一些實施例中，第一組閘極結構434通過VG結構443電耦合到第M_1層408內的第一導電結構410。在一些實施例中，VG結構443電耦合到閘極結構組434中的一個或多個閘極結構。在一些實施例中，第二組閘極結構435通過VG結構440電耦合到第二導電結構412，該VG結構440電耦合到閘極結構組435中的一個或多個閘極結構。在一些實施例中，第三組閘極結構436通過VG結構441電耦合到第三導電結構411，該VG結構441電耦合到閘極結構組436中的一個或多個閘極結構。
在一些實施例中，第一導電結構410通過通孔418電耦合到第四導電結構414。在一些實施例中，第二導電結構412通過通孔419電耦合到第四導電結構414。在一些實施例中，第三導電結構411通過通孔415電耦合到第四導電結構414。
在一些實施例中，第M_2層416中的第四導電結構414電耦合到通孔421，該通孔421將導電結構414與第M_3層439中的導電結構438電耦合，其中通孔421位於第二互連層（第V_2層）437中。通孔418、415和419位於第一互連層（第V_1層）417中。
第5圖是根據一些實施例的製造半導體裝置的方法的流程圖。
在一些實施例中，在第5圖中描繪的方法500之前、期間和/或之後執行附加操作，並且一些其他過程在本文中僅簡要描述。根據方法500製造的半導體裝置的示例包括根據相應第2B圖、第3A圖和第4B圖等的佈局圖的半導體裝置。
第5圖包括框502、504、506、508和510。在方法500的框502處，製造在基底上在第一方向上延伸的第一主動區域和第二主動區域。此外，第二主動區域與第一主動區域在實質上垂直於第一方向的第二方向上分隔開。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，主動區域228、232、328、332、428和432製造在基底的頂部或內部。繼續該示例，第一主動區域228、328和428在第一方向上（沿著X軸）延伸。第二主動區域232、332和432也在第一方向上延伸，但是與第一主動區域228、328和428垂直地在第二方向上（沿著Y軸）分隔開。從框502，流程進行到框504。
在方法500的框504處，製造在第二方向上延伸並且與第一主動區域和第二主動區域交疊的第一組閘極結構和第二組閘極結構。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，第一組閘極結構234、334和434在第二方向上（沿著Y軸）延伸並且與第一主動區域228、328和428交疊。繼續該示例，第二組閘極結構236、336和435在第二方向上延伸並且與第二主動區域232、332和432交疊。從框504，流程進行到框506。
在方法500的框506處，形成第一金屬化層，該第一金屬化層包括在第一方向上延伸並與第一主動區域交疊的第一導電結構以及在第一方向上延伸並與第二主動區域交疊的第二導電結構。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，第一金屬化層208、308和408包括在第一方向上（沿著X軸）延伸並與第一主動區域228、328和428交疊的第一導電結構210、310和410。繼續該示例，第一金屬化層208、308和408包括在第一方向上延伸並與第二主動區域232、332和432交疊的第二導電結構212、312和412。從框506，流程進行到框508。
在方法500的框508處，形成包括第三導電結構的第二金屬化層，並且該第三導電結構在第二方向上延伸、至少部分地與第一導電結構和第二導電結構交疊。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，第二金屬化層216、316和416包括在第二方向上（沿著Y軸）延伸並且至少部分地與第一導電結構210、310和410以及第二導電結構212、312和412交疊的第三導電結構214、314和414。從框508，流程進行到框510。
在方法500的框510處，在第一導電結構和第三導電結構之間形成第一通孔，並且在第二導電結構和第三導電結構之間形成第二通孔。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，第一通孔218、318和418電耦合在第一導電結構210、310和410與第三導電結構214、314和414之間。繼續該示例，第二通孔219、319和419電耦合在第二導電結構212、312、和412與第三導電結構214、314和414之間。
第6A圖是根據一些實施例的製造半導體裝置的方法600的流程圖。
根據一些實施例，方法600是可例如使用EDA系統700（第7圖，在下面進行討論）和積體電路（IC）製造系統800（第8圖，在下面進行討論）來實現。能夠根據方法600製造的半導體裝置的示例包括第1圖的IC 100、對應于本文公開的各種佈局圖的半導體裝置等等。
在第6A圖中，方法600包括框602~604。在框602處，生成佈局圖，該佈局圖除了其他之外，包括本文公開的一個或多個佈局圖等等。根據一些實施例，塊602可例如使用EDA系統700（第7圖，在下面進行討論）來實現。
更具體地，框602包括生成與在半導體圖中要被表示的結構相對應的形狀。例如，關於框602：在生成的佈局圖對應於單元區域202A的情況下，框602包括生成與單元區域202A中所示的結構相對應的形狀；在生成的佈局圖對應於單元區域202E的情況下，框602包括生成與單元區域202E中所示的結構相對應的形狀；在生成的佈局圖對應於單元區域202F的情況下，框602包括生成與單元區域202F中所示的結構相對應的形狀；在生成的佈局圖對應於單元區域302A的情況下，框602包括生成與單元區域302A中所示的結構相對應的形狀；在生成的佈局圖對應於單元區域302B的情況下，框602包括生成與單元區域302B中所示的結構相對應的形狀；在生成的佈局圖對應於單元區域302C的情況下，框602包括生成與單元區域302C中所示的結構相對應的形狀；等等。從框602，流程進行到框604。
在框604處，基於佈局圖，進行下列項中的至少一項：（A）進行一次或多次光刻曝光；或（B）製造一個或多個半導體遮罩；或（C）製造半導體裝置的層中的一個或多個元件。參見下面第8圖的討論。
第6B圖是根據一些實施例的生成佈局圖的方法的流程圖。
更具體地，第6B圖的流程圖示出了根據一個或多個實施例的包括在第6A圖的框602中的附加框。框602包括框610~622。根據一些實施例，方法600是可例如使用EDA系統700（第7圖，在下面進行討論）和積體電路（IC）製造系統800（第8圖，在下面進行討論）來實現。能夠根據方法600製造的半導體裝置的示例包括第1圖的IC 100、對應于本文公開的各種佈局圖的半導體裝置等等。
在方法600的框610處，生成在基底上在第一方向上延伸的第一主動區域和第二主動區域。此外，第二主動區域與第一主動區域在實質上垂直於第一方向的第二方向上分隔開。作為非限制性示例，在如第2B圖、第3A圖和第4B圖所示的實施例中，主動區域228、232、328、332、428和432生成在基底的頂部或內部。繼續該示例，第一主動區域228、328和428在第一方向上（沿著X軸）延伸。第二主動區域232、332和432也在第一方向上延伸，但是與第一主動區域228、328和428垂直地在第二方向上（沿著Y軸）分隔開。從框610，流程進行到框612。
在方法600的框612處，生成在第二方向上延伸並且與第一主動區域和第二主動區域交疊的第一組閘極結構和第二組閘極結構。第一組閘極結構的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的閘極結構組234、334和434，該閘極結構組234、334和434在第二方向上（沿著Y軸）延伸並且與相應第一主動區域228、328和428等交疊。第二組閘極結構的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的閘極結構組236、336和435，該閘極結構組236、336和435在第二方向上延伸並且與相應第二主動區域232、332和432交疊。從框612，流程進行到框614。
在方法600的框614處，生成第M_1層，該第M_1層包括在第一方向上延伸並與第一主動區域交疊的第一導電結構以及在第一方向上延伸並與第二主動區域交疊的第二導電結構。第M_1層的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的第一金屬化層的第M_1層208、308和408。第一導電結構的非限制性示例包括導電結構210、310和410，該導電結構210、310和410在第一方向上（沿著X軸）延伸並且與相應第一主動區域228、328和428等交疊。第二導電結構的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的導電結構212、312和412，該導電結構212、312和412在第一方向上延伸並且與相應第二主動區域232、332和432交疊。從框614，流程進行到框620。
在方法600的框620處，生成第M_2層，該第M_2層包括在第二方向上延伸並且至少部分地與第一導電結構和第二導電結構中的每一者交疊的第三導電結構。第M_2層的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的第M_2層216、316和416。第三導電結構的非限制性示例包括導電結構214、314和414，該導電結構214、314和414在第二方向上（沿著Y軸）延伸並且至少部分地與相應第一導電結構210、310和410以及相應第二導電結構212、312和412交疊。從框620，流程前進到框622。
在方法600的框622處，生成第M_3層，該第M_3層包括在第一方向上延伸並且至少部分地與第三導電結構交疊的第四導電結構。第M_3層的非限制性示例包括相應第2B圖、第3A圖和第4B圖中的第M_3層239、339或439。第四導電結構的非限制性示例包括導電結構238、338和438，該導電結構238、338和438在第一方向上（沿著X軸）延伸並且至少部分地與相應第三導電結構214、314、414等交疊。
第7圖是根據一些實施例的電子設計自動化（EDA）系統700的框圖。
在一些實施例中，EDA系統700包括自動佈局佈線（APR）系統。根據一個或多個實施例，本文描述的用於設計表示電線佈線佈置的佈局圖的方法例如根據一些實施例可使用EDA系統700來實施。
在一些實施例中，EDA系統700是通用計算設備，包括硬體處理器702和非暫態電腦可讀儲存介質704。除其他之外，儲存介質704被編碼有（即，儲存有）電腦程式代碼706（即，一組可執行指令）。硬體處理器702執行代碼706（至少部分地）表示實現根據一個或多個實施例的本文描述的方法（在下文中，所提及的過程和/或方法）的一部分或全部的EDA工具。
處理器702經由匯流排708電耦合至電腦可讀儲存介質704。處理器702還經由匯流排708電耦合至輸入/輸出(I/O)介面710。網路介面712還經由匯流排708電耦合至處理器702。網路介面712連接到網路714，使得處理器702和電腦可讀儲存介質704能夠經由網路714連接到外部元件。處理器702被配置為執行編碼在電腦可讀儲存介質704中的電腦程式代碼706，以使得系統700可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，處理器702是中央處理單元（CPU）、多處理器、分散式處理系統、專用積體電路（ASIC）、和/或合適的處理單元。
在一個或多個實施例中，電腦可讀儲存介質704是電的、磁的、光的、電磁的、紅外的、和/或半導體系統（或裝置或設備）。例如，電腦可讀儲存介質704包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀儲存介質704包括光碟唯讀記憶體（CD-ROM）、讀/寫光碟（CD-R/W）、和/或數位視訊光碟（DVD）。
在一個或多個實施例中，儲存介質704儲存電腦程式代碼706，該電腦程式代碼706被配置為使得系統700（其中這種執行（至少部分地）表示EDA工具）可用於執行所提及的過程和/或方法的一部分或全部。在一個或多個實施例中，儲存介質704還儲存有助於執行所提及的過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存介質704儲存標準單元的資料庫707，包括本文所公開的這類標準單元。在一個或多個實施例中，儲存介質704儲存與本文所公開的一種或多種佈局相對應的一種或多種佈局圖718。
EDA系統700包括I/O介面710。I/O介面710耦合到外部電路。在一個或多個實施例中，I/O介面710包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕和/或游標方向鍵，以用於將資訊和命令傳達給處理器702。
EDA系統700還包括耦合到處理器702的網路介面712。網路介面712允許系統700與一個或多個其他電腦系統連接到的網路714進行通信。網路介面712包括無線網路介面，例如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，在兩個或多個系統700中實現所提及的過程和/或方法的一部分或全部。
系統700被配置為通過I/O介面710來接收資訊。通過I/O介面710接收到的資訊包括指令、資料、設計規則、標準單元的庫、和/或用於由處理器702處理的其他參數中的一個或多個。經由匯流排708將資訊傳送到處理器702。EDA系統700被配置為通過I/O介面710接收與UI有關的資訊。該資訊作為使用者介面（UI）720儲存在電腦可讀儲存介質704中。
在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所提及的過程和/或方法中的至少一個被實現為EDA工具的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為EDA系統700使用的軟體應用。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS公司獲得的VIRTUOSO®之類的工具或其他合適的布圖生成工具，來生成包括標準單元的布圖。
在一些實施例中，過程被實現為儲存在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置儲存裝置或記憶體單元，例如，諸如DVD之類的光碟、諸如硬碟之類的磁片、諸如ROM、RAM、儲存卡等之類的半導體記憶體中的一個或多個。
第8圖是根據一些實施例的積體電路（IC）製造系統800以及相關聯的IC製造流程的框圖。在一些實施例中，基於佈局圖，使用製造系統800來製造（A）一個或多個半導體遮罩或（B）半導體積體電路的層中的至少一個元件中的至少一者。
在第8圖中，IC製造系統800包括在與製造IC裝置860有關的設計、開發、和製造週期和/或服務中彼此相互作用的實體，例如設計室820、遮罩室830、和IC製造商/製造者（“fab”）850。系統800中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並且向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室820、遮罩室830和IC fab 850中的兩個或更多個由單個大公司擁有。在一些實施例中，設計室820、遮罩室830和IC fab 850中的兩個或更多個在公共設施中共存，並且使用公共資源。
設計室（或設計團隊）820生成IC設計佈局圖822。IC設計佈局圖822包括為IC裝置860設計的各種幾何圖案。幾何圖案對應於構成要製造的IC裝置860的各種元件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC功能。例如，IC設計佈局圖822的一部分包括要在半導體基底（例如矽晶圓）和設置在半導體基底上的各種材料層中形成的各種IC特徵，例如主動區域、閘極電極、源極和漏極、層間互連的金屬線或通孔、和用於焊盤的開口。設計室820實現適當的設計過程以形成IC設計佈局圖822。設計過程包括邏輯設計、物理設計、或布圖和佈線中的一個或多個。IC設計佈局圖822被呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖822可以用GDSII檔案格式或DFII檔案格式表達。
遮罩室830包括資料準備832和遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一個或多個遮罩845，以用於根據IC設計佈局圖822來製造IC裝置860的各個層。遮罩室830執行遮罩資料準備832，其中IC設計佈局圖822被轉換為代表性資料檔案（“RDF”）。遮罩資料準備832提供RDF以用於遮罩製造844。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換為基底上的圖像，例如遮罩（遮罩版（reticle））845或半導體晶圓853。IC設計佈局圖822由遮罩資料準備832處理，以符合遮罩寫入器的特定特性和/或IC fab 850的要求。在第8圖中，遮罩資料準備832和遮罩製造844被示為單獨的元件。在一些實施例中，遮罩資料準備832和遮罩製造844可以被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學鄰近校正（OPC），其使用光刻增強技術來補償圖像誤差，例如可能由於衍射、干涉、其他處理效果等引起的那些圖像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括其他解析度增強技術（RET），例如離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等、或其組合。在一些實施例中，還使用反光刻技術（ILT），其將OPC視為反成像問題。
在一些實施例中，遮罩資料準備832包括遮罩規則檢查器（MRC），該MRC使用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖822，該組遮罩創建規則包括某些幾何和/或連線性限制以確保足夠的餘量，以考慮半導體製造製程等中的可變性等。在一些實施例中，MRC修改IC設計佈局圖822以補償遮罩製造844期間的光刻實現效果，其可以撤銷由OPC執行的修改的一部分以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備832包括光刻製程檢查（LPC），其模擬將由IC fab 850實現以製造IC裝置860的處理。LPC基於IC設計佈局圖822來模擬該處理以創建類比製造裝置，例如IC裝置860。LPC類比中的處理參數可以包括與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造製程的其他方面。LPC考慮了各種因素，例如，投影對比度、焦距深度（“DOF”）、遮罩誤差增強因素（“MEEF”）、其他合適的因素等、或其組合。在一些實施例中，在通過LPC創建了類比製造裝置之後，如果模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局圖822。
應當理解，為了清楚起見，已經簡化了對遮罩資料準備832的以上描述。在一些實施例中，資料準備832包括諸如邏輯操作（LOP）之類的附加特徵，以根據製造規則來修改IC設計佈局圖822。另外，可以用各種不同的順序來執行在資料準備832期間應用於IC設計佈局圖822的處理。
在遮罩資料準備832之後以及在遮罩製造844期間，基於修改的IC設計佈局圖822來製造遮罩845或遮罩組845。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一個或多個光刻曝光。在一些實施例中，使用電子束（e-beam）或多個電子束的機制基於修改的IC設計佈局圖822來在遮罩（光遮罩或遮罩版）845上形成圖案。遮罩845可以用各種技術形成。在一些實施例中，使用二元技術來形成遮罩845。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層（例如，光致抗蝕劑）的輻射束（例如紫外線（UV）束）被不透明區域阻擋並且透射穿過透明區域。在一個示例中，遮罩845的二元遮罩版本包括透明基底（例如，熔融石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相移技術來形成遮罩845。在遮罩845的相移遮罩（PSM）版本中，形成在相移遮罩上的圖案中的各種特徵被配置為具有適當的相差以增強解析度和成像質量。在各種示例中，相移遮罩可以是衰減PSM或調整PSM。由遮罩製造844生成的（一個或多個）遮罩被用於各種製程。例如，這類（一個或多個）遮罩被用於離子注入製程中以在半導體晶圓853中形成各種摻雜區域，被用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域，和/或被用於其他合適的製程中。
IC fab 850是IC製造企業，其包括用於製造各種不同的IC產品的一個或多個製造設施。在一些實施例中，IC Fab 850是半導體鑄造廠。例如，可以有一個製造工廠用於多個IC產品的前段製造（前段制程（FEOL）製造），而第二製造工廠可以為IC產品的互連和封裝提供後段製造（後段制程（BEOL）製造），並且第三製造工廠可以為鑄造業務提供其他服務。
IC fab 850包括製造工具852，該製造工具852被配置為對半導體晶圓853執行各種製造操作，使得根據（一個或多個）遮罩（例如，遮罩845）來製造IC裝置860。在各種實施例中，製造工具852包括下列項中的一者或多者：晶圓步進器、離子注入機、光致抗蝕劑塗布機、處理室（例如，CVD室或LPCVD爐）、CMP系統、等離子蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一個或多個製造製程的其他製造設備。
IC fab 850使用由遮罩室830製造的（一個或多個）遮罩845來製造IC裝置860。因此，IC fab 850至少間接地使用IC設計佈局圖822來製造IC裝置860。在一些實施例中，由IC fab 850使用（一個或多個）遮罩845來製造半導體晶圓853以形成IC裝置860。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖822執行一個或多個光刻曝光。半導體晶圓853包括在其上形成有材料層的矽基底或其他合適基底。半導體晶圓853還包括（在後續製造步驟中形成的）各種摻雜區域、電介質特徵、多層互連等中的一個或多個。
關於積體電路（IC）製造系統（例如，第8圖的系統800）以及相關聯的IC製造流程的細節可在下列文獻中找到：例如，於2016年2月9日授權的美國專利號9,256,709、於2015年10月1日公佈的美國授權前公告號20150278429、於2014年2月6日公佈的美國授權前公告號20140040838、以及於2007年8月21日授權的美國專利號7,260,442，它們在此通過引用以其整體併入本文。
在一些實施例中，一種積體電路（IC）中的電流分佈的結構，包括：基底；第一主動區域和第二主動區域，在基底上在第一方向上相應地延伸，第二主動區域與第一主動區域在實質上垂直於第一方向的第二方向上分離。上述結構還包括：第一組閘極結構和第二組閘極結構，在第二方向上延伸並且與第一主動區域和第二主動區域相應地交疊。上述結構還包括：第一導電結構，在第一金屬化層中，第一導電結構在第一方向上延伸、至少部分地與第一主動區域交疊、並且電耦合到第一組閘極結構。上述結構還包括：第二導電結構，在第一金屬化層中，第二導電結構在第一方向上延伸、至少部分地與第二主動區域交疊、並且電耦合到第二組閘極結構。上述結構還包括：第三導電結構，在第二金屬化層中，第三導電結構在第二方向上延伸、至少部分地與第一導電結構和第二導電結構交疊、並且電耦合到第一導電結構和第二導電結構。
實現方式可以包括以下特徵中的一者或多者。上述結構包括：第四導電結構，在第三金屬化層中，第四導電結構在第一方向上延伸，並且第四導電結構至少部分地與第三導電結構交疊並且電耦合到第三導電結構。第四導電結構位於第一主動區域和第二主動區域之間。上述結構包括：第一通孔，電耦合到第三導電結構和第四導電結構。第三導電結構位於第一組閘極結構和第二組閘極結構之間。上述結構包括：第一閘極通孔（VG），電耦合到第一導電結構以及第一組閘極結構中的第一相應閘極結構；以及第二VG，電耦合到第二導電結構以及第二組閘極結構中的第二相應閘極結構。上述結構包括：第三VG，電耦合到第一導電結構以及第一組閘極結構中的第三相應閘極結構。上述結構包括：第三VG，電耦合到第二導電結構以及第二組閘極結構中的第三相應閘極結構。上述結構包括：第一通孔，電耦合到第一導電結構和第三導電結構；以及第二通孔，電耦合到第二導電結構和第三導電結構。第一導電結構和第二導電結構在第一方向上並且至少部分地在第三導電結構下方延伸。第一導電結構從第一組閘極結構延伸到第二組閘極結構的至少一部分，並且第二導電結構從第二組閘極結構延伸到第一組閘極結構的至少一部分，其中第一組閘極結構中的一個或多個閘極結構或第二組閘極結構中的一個或多個閘極結構電耦合到第一導電結構和第二導電結構兩者。上述結構包括：對於來自第一組閘極結構中的一個或多個閘極結構或第二組閘極結構中的一個或多個閘極結構中的每個閘極結構相應電介質結構，將上述閘極結構分離為上部部分和下部部分，上述相應電介質結構代表上部部分和下部部分之間的電不連續性。第一組閘極結構或第二組閘極結構的電耦合到第一導電結構的一個或多個閘極結構不同於第一組閘極結構或第二組閘極結構的電耦合到第二導電結構的一個或多個閘極結構。
在一些實施例中，一種製造與儲存在非暫態電腦可讀介質上的佈局圖相對應的積體電路（IC）的方法，方法包括生成佈局圖，生成佈局圖包括：生成在基底形狀上在第一方向上相應地延伸的第一主動區域形狀和第二主動區域形狀，第二主動區域形狀與第一主動區域形狀在實質上垂直於第一方向的第二方向上分離；生成在第二方向上延伸並且與第一主動區域形狀和第二主動區域形狀相應地交疊的第一組閘極結構形狀和第二組閘極結構形狀；生成包括第一導電形狀和第二導電形狀的第一金屬化層，第一導電形狀在第一方向上延伸、至少部分地與第一主動區域形狀交疊，並且第二導電形狀在第一方向上延伸、至少部分地與第二主動區域形狀交疊；生成包括第三導電形狀的第二金屬化層，第三導電形狀在第二方向上延伸、至少部分地與第一導電形狀和第二導電形狀交疊；以及生成包括第四導電形狀的第三金屬化層，第四導電形狀在第一方向上延伸、並且至少部分地與第三導電形狀交疊。上述方面的其他實施例包括相應電腦系統、裝置、以及記錄在一個或多個電腦存放裝置上的電腦程式，每個電腦程式都被配置為執行方法的動作。
實現方式可以包括以下特徵中的一者或多者。生成佈局圖的方法還包括：生成位於第一導電形狀和第一組閘極形狀中的第一相應閘極形狀之間的第一閘極通孔（VG）形狀；以及生成位於第二導電形狀和第二組閘極形狀中的第二相應閘極形狀之間的第二VG形狀。生成佈局圖還包括：生成位於第一導電形狀和第三導電形狀之間的第一通孔形狀；以及生成位於第二導電形狀和第三導電形狀之間的第二通孔形狀。生成佈局圖還包括：在來自第一組閘極形狀和第二組閘極形狀的一個或多個閘極形狀上生成第一切割形狀，從而將來自第一組閘極形狀和第二組閘極形狀的一個或多個閘極形狀分離為上部閘極形狀和下部閘極形狀。所描述的技術的實現方式可以包括硬體、方法或過程、或電腦可訪問介質上的電腦軟體。
一個總體方面包括一種製造積體電路（IC）的方法。上述方法還包括：製造在基底上在第一方向上相應地延伸的第一主動區域和第二主動區域，第二主動區域與第一主動區域在實質上垂直於第一方向的第二方向上分離。上述方法還包括：製造在第二方向上延伸並且與第一主動區域和第二主動區域相應地交疊的第一組閘極結構和第二組閘極結構。上述方法還包括：形成包括第一導電結構和第二導電結構的第一金屬化層，第一導電結構在第一方向上延伸、至少部分地與第一主動區域交疊，並且第二導電結構在第一方向上延伸、至少部分地與第二主動區域交疊。上述方法還包括：形成包括第三導電結構的第二金屬化層，第三導電結構在第二方向上延伸、至少部分地與第一導電結構和第二導電結構交疊。上述方面的其他實施例包括相應電腦系統、裝置、以及記錄在一個或多個電腦存放裝置上的電腦程式，每個電腦程式都被配置為執行方法的動作。
實現方式可以包括以下特徵中的一者或多者。上述方法包括：形成包括第四導電結構的第三金屬化層，第四導電結構在第一方向上延伸、並且至少部分地與第三導電結構交疊。所描述的技術的實現方式可以包括硬體、方法或過程、或電腦可訪問介質上的電腦軟體。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的各方面。本領域技術人員應當理解，他們可以容易地使用本公開作為設計或修改其他製程和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本公開的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替換和變更。
100:積體電路（IC） 102:區域 204、304、404:引腳結構 226A~226F、426A~426I:電容器 246（1）~246（5）、346（1）~346（5）、446（1）~446（9）:分段 228、328、428:主動區域 206、306、406:基底 232、332、432:主動區域 244（1）~244（9）、344（1）~344（9）、444（1）~444（9）:閘極結構 208、308、408:第一金屬化層（第M_1層） 210、212、214、238、310、312、314、338、410、412、414、438、411:導電結構 234、236、334、336、434、435、436:閘極結構、閘極結構組 216、316、416:第二金屬化層（第M_2層） 218、219、221、318、319、321、418、419、421、415:通孔、接入點 217、317、417:第一互連層（第V_1層） 205、305、405:電晶體層 240、241、340、341、440、441、443:通孔（VG）結構 239、339、439:第三金屬化層（第M_3層） 220A~220F、420A~420F:電流 222、322:左側 422:左上側 423:左下側 224、324、424:右側 230、330、430:半導體裝置 242:上部部分 237、337、437:第二互連層（第V_2層） 348、448:切割圖案 500、600:方法 502、504、506、508、510、602、604、610、612、614、620、622:框 700:系統 702:處理器 704:儲存介質 706:代碼 708:匯流排 710:輸入/輸出(I/O)介面 712:網路介面 714:網路 707:資料庫 718:佈局圖 720:使用者介面（UI） 800:系統 860:IC裝置 820:設計室 830:遮罩室 850:IC製造商/製造者（“fab”） 822:IC設計佈局圖 832:資料準備 844:遮罩製造 845:遮罩 853:半導體晶圓 852:製造工具
在結合隨附圖式閱讀以下詳細描述時可最佳地理解本揭示內容的一些實施例的各個態樣。應注意，根據業界的標準慣例，各種特徵並未按比例繪製。實際上，各種特徵的尺寸可出於討論的清晰起見而任意地增大或減小。 第1圖是根據一些實施例的包括具有多接入點輸入的區域的積體電路（IC）的框圖。 第2A圖是根據一些實施例的電流分佈輸入引腳結構的局部佈局圖。 第2B圖是根據一些實施例的半導體裝置的佈局圖。 第2C圖是根據一些實施例的半導體裝置的偏移橫截面圖。 第2D圖是根據一些實施例的半導體裝置的佈局圖。 第2E圖是根據一些實施例的半導體裝置的佈局圖。 第2F圖是根據一些實施例的半導體裝置的佈局圖。 第2G圖是根據一些實施例的半導體裝置的佈局圖。 第3A圖是根據一些實施例的半導體裝置的佈局圖。 第3B圖是根據一些實施例的半導體裝置的偏移橫截面圖。 第3C圖是根據一些實施例的半導體裝置的佈局圖。 第3D圖是根據一些實施例的半導體裝置的佈局圖。 第3E圖是根據一些實施例的半導體裝置的佈局圖。 第3F圖是根據一些實施例的半導體裝置的佈局圖。 第3G圖是根據一些實施例的半導體裝置的佈局圖。 第4A圖是根據一些實施例的電流分佈輸入引腳結構的局部佈局圖。 第4B圖是根據一些實施例的半導體裝置的佈局圖。 第4C圖是根據一些實施例的半導體裝置的偏移橫截面圖。 第5圖是根據一些實施例的製造半導體裝置的方法的流程圖。 第6A圖是根據一些實施例的製造半導體裝置的方法的流程圖。 第6B圖是根據一些實施例的生成用於半導體裝置的佈局圖的方法的流程圖。 第7圖是根據一些實施例的電子設計自動化（EDA）系統的框圖。 第8圖是根據一些實施例的IC製造系統以及與其相關聯的IC製造流程的框圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
500:方法
502、504、506、508、510:框

Claims (20)

  1. 一種積體電路中的電流分配的結構，該結構包括： 一基底； 一第一主動區域和一第二主動區域，該第一主動區域和該第二主動區域在該基底上在一第一方向上相應地延伸，該第二主動區域與該第一主動區域在實質上垂直於該第一方向的一第二方向上分離； 一第一組閘極結構和一第二組閘極結構，該第一組閘極結構和該第二組閘極結構在該第二方向上延伸並且與該第一主動區域和該第二主動區域相應地交疊； 一第一導電結構，在一第一金屬化層中，該第一導電結構在該第一方向上延伸，至少部分地與該第一主動區域交疊，並且電耦合到該第一組閘極結構； 一第二導電結構，在該第一金屬化層中，該第二導電結構在該第一方向上延伸，至少部分地與該第二主動區域交疊，並且電耦合到該第二組閘極結構；以及 一第三導電結構，在一第二金屬化層中，該第三導電結構在該第二方向上延伸，至少部分地與該第一導電結構和該第二導電結構交疊，並且電耦合到該第一導電結構和該第二導電結構。
  2. 如請求項1所述的結構，還包括： 一第四導電結構，在一第三金屬化層中，該第四導電結構在該第一方向上延伸，並且該第四導電結構至少部分地與該第三導電結構交疊並且電耦合到該第三導電結構。
  3. 如請求項2所述的結構，其中該第四導電結構位於該第一主動區域和該第二主動區域之間。
  4. 如請求項2所述的結構，還包括： 一第一通孔，電耦合到該第三導電結構和該第四導電結構。
  5. 如請求項1所述的結構，其中該第三導電結構位於該第一組閘極結構和該第二組閘極結構之間。
  6. 如請求項1所述的結構，還包括： 一第一閘極通孔，電耦合到該第一導電結構以及該第一組閘極結構中的一第一相應閘極結構；以及 一第二閘極通孔，電耦合到該第二導電結構以及該第二組閘極結構中的一第二相應閘極結構。
  7. 如請求項6所述的結構，還包括： 一第三閘極通孔，電耦合到該第一導電結構以及該第一組閘極結構中的一第三相應閘極結構。
  8. 如請求項6所述的結構，還包括： 一第三閘極通孔，電耦合到該第二導電結構以及該第二組閘極結構中的一第三相應閘極結構。
  9. 如請求項1所述的結構，還包括： 一第一通孔，電耦合到該第一導電結構和該第三導電結構；以及 一第二通孔，電耦合到該第二導電結構和該第三導電結構。
  10. 如請求項1所述的結構，其中該第一導電結構和該第二導電結構在該第一方向上延伸並且至少部分地在該第三導電結構下方延伸。
  11. 如請求項1所述的結構，其中該第一導電結構從該第一組閘極結構延伸到該第二組閘極結構的至少一部分，並且該第二導電結構從該第二組閘極結構延伸到該第一組閘極結構的至少一部分，其中該第一組閘極結構中的一個或多個閘極結構或該第二組閘極結構中的一個或多個閘極結構電耦合到該第一導電結構和該第二導電結構兩者。
  12. 如請求項11所述的結構，還包括： 對於來自該第一組閘極結構的該一個或多個閘極結構或該第二組閘極結構中的該一個或多個閘極結構中的每個閘極結構的一相應電介質結構，該相應電介質結構將該閘極結構分離為一上部部分和一下部部分，該電介質結構代表該上部部分和該下部部分之間的一電不連續性。
  13. 如請求項11所述的結構，其中該第一組閘極結構或該第二組閘極結構的電耦合到該第一導電結構的一個或多個閘極結構不同於該第一組閘極結構或該第二組閘極結構的電耦合到該第二導電結構的一個或多個閘極結構。
  14. 一種製造積體電路的方法，該積體電路與儲存在一非暫態電腦可讀介質上的一佈局圖相對應，該方法包括生成該佈局圖，該生成該佈局圖包括： 生成在一基底形狀上在一第一方向上相應地延伸的一第一主動區域形狀和一第二主動區域形狀，該第二主動區域形狀與該第一主動區域形狀在實質上垂直於該第一方向的一第二方向上分離； 生成在該第二方向上延伸並且與該第一主動區域形狀和該第二主動區域形狀相應地交疊的一第一組閘極結構形狀和一第二組閘極結構形狀； 生成包括一第一導電形狀和一第二導電形狀的一第一金屬化層，該第一導電形狀在該第一方向上延伸、至少部分地與該第一主動區域形狀交疊，並且該第二導電形狀在該第一方向上延伸、至少部分地與該第二主動區域形狀交疊； 生成包括一第三導電形狀的一第二金屬化層，該第三導電形狀在該第二方向上延伸、至少部分地與該第一導電形狀和該第二導電形狀交疊；以及 生成包括一第四導電形狀的一第三金屬化層，該第四導電形狀在該第一方向上延伸、並且至少部分地與該第三導電形狀交疊。
  15. 如請求項14所述的方法，其中該生成該佈局圖還包括： 生成位於該第一導電形狀和該第一組閘極形狀中的一第一相應閘極形狀之間的一第一閘極通孔形狀；以及 生成位於該第二導電形狀和該第二組閘極形狀中的一第二相應閘極形狀之間的第二閘極通孔形狀。
  16. 如請求項14所述的方法，其中該生成該佈局圖還包括： 生成位於該第一導電形狀和該第三導電形狀之間的一第一通孔形狀；以及 生成位於該第二導電形狀和該第三導電形狀之間的一第二通孔形狀。
  17. 如請求項14所述的方法，其中該生成該佈局圖還包括： 在來自該第一組閘極形狀和該第二組閘極形狀的一個或多個閘極形狀上生成一第一切割形狀，從而將來自該第一組閘極形狀和該第二組閘極形狀的該一個或多個閘極形狀分離為一上部閘極形狀和一下部閘極形狀。
  18. 一種製造積體電路的方法，該方法包括： 製造在一基底上在一第一方向上相應地延伸的一第一主動區域和一第二主動區域，該第二主動區域與該第一主動區域在實質上垂直於該第一方向的一第二方向上分離； 製造在該第二方向上延伸並且與該第一主動區域和該第二主動區域相應地交疊的一第一組閘極結構和一第二組閘極結構； 形成包括一第一導電結構和一第二導電結構的一第一金屬化層，該第一導電結構在該第一方向上延伸、至少部分地與該第一主動區域交疊，並且該第二導電結構在該第一方向上延伸、至少部分地與該第二主動區域交疊；以及 形成包括一第三導電結構的一第二金屬化層，該第三導電結構在該第二方向上延伸、至少部分地與該第一導電結構和該第二導電結構交疊。
  19. 如請求項18所述的方法，還包括： 形成包括一第四導電結構的一第三金屬化層，該第四導電結構在該第一方向上延伸、並且至少部分地與該第三導電結構交疊。
  20. 如請求項19所述的方法，還包括： 形成位於該第三導電結構和該第四導電結構之間的一個或多個通孔。
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