TW202322394A - 真空通道型電子元件、光傳送電路及積層晶片 - Google Patents

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Abstract

本發明提供一種具有易於製造之構造之真空通道型電子元件、使用其之光傳送電路及積層晶片。在半導體層11上，積層體12設置成周向之一部分形成有間隙21之周狀。積層體12從半導體層11側起依序分層設置有第1絕緣層14、閘極層15、第2絕緣層16、汲極層17。於半導體層11之正面形成有雜質擴散層18，於背面形成有背面電極19。雜質擴散層18在半導體層11之正面上從通道空間24內與側壁12a相接之位置通過與間隙21對應之區域而向積層體12之外側延伸。雜質擴散層18超出積層體12之部分成為接點區域，連接有用於施加特定電壓之配線。於包含積層體12及間隙21之環狀部23之上部及周圍形成有由絕緣材料形成之覆蓋層26。

Description

真空通道型電子元件、光傳送電路及積層晶片
本發明係關於一種真空通道型電子元件、光傳送電路及積層晶片。
作為將真空用作電荷載子之介質之真空通道型電子元件，已知例如適於高速動作之真空通道場效電晶體(例如，參照非專利文獻1、2、專利文獻1)。
非專利文獻1中記載有真空通道FET，其具有包含矽半導體基板之源極電極、以及依序形成於源極電極上之矽氧化膜、閘極電極、矽氧化膜及汲極電極，且將電荷載子從源極電極之側壁釋放至真空中。例如於n型真空通道場效電晶體之情形時，使用p型矽作為源極電極，閘極電壓及源極・汲極間電壓使源極層與源極層上之矽氧化膜之界面附近誘發之2DES(二維電子系統)及反轉層之電子藉由電子間之庫侖斥力而以低於FN隧道之電壓從源極電極之端面釋放至真空中，並到達至汲極電極，從而使源極・汲極間流動電流。專利文獻1亦記載有具有同樣構成之真空通道場效電晶體。
非專利文獻2中記載有真空通道場效電晶體，其具有陽極電極(汲極)、以及依序形成於陽極電極上之矽氧化膜、閘極電極、矽氧化膜及陰極電極(源極)，且將電子從陰極電極之端面釋放至真空中。電子從陰極電極之側壁向真空之釋放係藉由以閘極電壓及陰極・陽極間電壓產生之FN隧道進行。
又，已知使用真空通道之光檢測器。例如，非專利文獻3中記載有光檢測器，其具有將石墨烯、包含氧化矽膜之絕緣層、及n型或p型矽層積層而成之積層構造。在對石墨烯與矽層之間施加反向偏壓之狀態下，藉由光入射至矽層，使載子(電子)漂移至矽層與絕緣層之界面而形成2DEG，並從矽層之端面釋放至空間，被石墨烯捕捉。藉此，石墨烯與矽層之間流動有電流。專利文獻1亦記載有具有同樣構成之光檢測器。
進而，專利文獻1中記載有使用真空通道之場發射顯示器陣列。該場發射顯示器陣列具有以下構造：包括包含p型或n型矽之透明之第1導電層、設置於第1導電層之底面之螢光體層、第2導電層、及設置於螢光體層與第2導電層之間之絕緣層。藉由施加第1導電層與第2導電層之特定電壓，絕緣層與第2導電層之界面上儲存之電子被釋放至空間併入射至螢光體層，藉此，螢光體層發光。
專利文獻2中記載有真空通道場效電晶體，其為了增大源極・汲極間電流而設有雜質擴散層。該真空通道場效電晶體中，於半導體基板上分層設置有第1絕緣層、閘極電極、第2絕緣層、汲極電極，並且於由該等第1絕緣層、閘極電極、第2絕緣層、汲極電極包圍之空間內之成為底部的半導體基板之表面形成有雜質擴散層。 [先前技術文獻] [非專利文獻]
[非專利文獻1]Siwapon Srisonphan, Yun Suk Jung, and Hong Koo Kim, "Metal-oxide-semiconductor field-effect transistor with a vacuum channel, "NATURE NANOTECHNOLOGY, VOL7, AUGUST 2012 [非專利文獻2]Fatemeh Kohani Khoshkbijari, and Mohammad Javad Sharifi, "Reducing the gate current in vacuum channel field-emission transistors using a finger gate," Journal of Computational Electronics (2020) 19 : 263-270 [非專利文獻3]Myungji Kim and Hong Koo Kim, "Ultraviolet-enhanced photodetection in a graphene/SiO 2/Si capacitor structure with a vacuum channel," Journal of Applied Physics 118, 104504 (2015) [專利文獻]
[專利文獻1]美國專利第9331189號說明書 [專利文獻2]專利第6818931號公報
[發明所欲解決之問題]
專利文獻1之真空通道場效電晶體中，相對於成為源極之基板與絕緣膜之界面，源極電源成為基板背面，故界面與背面間之基板電阻被加到電晶體之接通電阻中，使電晶體之特性劣化，因此需要將成為源極之界面與電源連接之配線，期待能夠將源極簡單地連接於配線之構造。
本發明係鑒於上述情況而完成者，其目的在於提供一種具有易於製造之構造之真空通道型電子元件、使用其之光傳送電路及積層晶片。 [解決問題之技術手段]
本發明之真空通道型電子元件具備：半導體層；積層體，其具有形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層、形成於上述閘極層上之絕緣性第2絕緣層及形成於上述第2絕緣層上之導電性汲極層，在由包含包括上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁之壁面所劃定的空間內露出上述第1側壁；及導電性導電層，其設置於上述半導體層之表面，在上述空間內與上述第1側壁相接設置，並且通過未形成上述積層體之非形成區域從上述空間內超出上述積層體而延伸，電阻率低於上述半導體層；且藉由對上述導電層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
本發明之真空通道型電子元件具備：半導體層；第1積層體，其具有形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層上之絕緣性第2絕緣層，在由包含包括上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁之壁面所劃定的空間內顯露上述第1側壁；第2積層體，其具有形成於上述半導體層上之絕緣性第3絕緣層及形成於上述第3絕緣層上之導電性汲極層，包括上述第3絕緣層之端面及上述汲極層之端面而形成之第2側壁包含於上述壁面中，在上述空間內顯露上述第2側壁；及導電性導電層，其設置於上述半導體層之表面，在上述空間內與上述第1側壁相接設置，並且經由除上述第1積層體及上述第2積層體以外之區域從上述空間內超出上述第1積層體而延伸，電阻率低於上述半導體層；且藉由對上述導電層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
本發明之真空通道型電子元件具備：絕緣性基底層；積層體，其具有上述基底層上之絕緣性基底絕緣層、形成於上述基底絕緣層上之半導體層、形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層上之絕緣性第2絕緣層，包括上述基底絕緣層之端面、上述半導體層之端面、上述第1絕緣層之端面、及上述閘極層之端面而形成之第1側壁露出於空間；及導電性汲極層，其設置於上述基底層上，表面露出於上述空間並且從上述半導體層與上述基底絕緣層之界面朝上述基底層側離開；且藉由對上述半導體層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
本發明之真空通道型電子元件具備：積層體，其具有半導體層、形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層之絕緣性第2絕緣層，在由包含包括上述半導體層之端面、上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁之壁面所劃定的空間內顯露上述第1側壁；及汲極層，其形成於上述第2絕緣層上；且向上述第1絕緣層與上述半導體層之界面入射光，對上述半導體層與上述閘極層之間施加電壓，以使上述半導體層之表面形成空乏層，並且對上述半導體層與上述汲極層之間施加特定電壓，藉此，藉由入射至上述半導體層之表面之光而產生的電荷載子遷移至上述汲極層。
本發明之光傳送電路於同一基板上設有：作為發光元件而設置之上述真空通道型電子元件、作為受光元件而設置之上述真空通道型電子元件、及將來自上述發光元件之光傳導至上述受光元件之波導。
本發明之積層晶片係第1晶片與第2晶片積層而成者，上述第1晶片包含作為發光元件而設置之上述真空通道型電子元件，將來自上述發光元件之光向上述第1晶片與上述第2晶片之積層方向輸出，上述第2晶片包含接收來自上述發光元件之光之受光元件。 [發明之效果]
根據本發明，電阻率低於半導體層之導電性導電層為以下構成，即，從由積層體之側壁劃定之空間通過未形成有積層體之非形成區域超出積層體而延伸，因此能夠將來自電源之配線簡單地連接於導電層。
(第1實施方式) 圖1示出第1實施方式中之真空通道型電子元件即真空通道場效電晶體(以下稱為FET)10。又，圖2示出沿著圖1之II-II線之FET10之剖面。此例中之FET10為n型場效電晶體，於p型半導體層11上形成有積層體12。積層體12從半導體層11側起依序分層設置有絕緣性第1絕緣層14、成為閘極電極之導電性閘極層15、絕緣性第2絕緣層16、成為汲極電極之導電性汲極層17，且各層之厚度大致固定。又，於半導體層11之正面形成有雜質擴散層18，於背面形成有背面電極19。半導體層11、雜質擴散層18及背面電極19成為FET10之源極電極。
再者，以下如圖1所示，將半導體層11之設有積層體12之面側作為上側，且將設有背面電極19之面側作為下側，以此來定義上方向及下方向，但該上下方向並不限定FET10之使用姿勢、朝向。
半導體層11例如為矽基板，本例中使用p型矽基板。再者，半導體層11若如下所述為形成有反轉層或蓄積層者，則可為單晶矽、多晶矽(polysilicon)，亦可為由矽以外之GaAs、GaN等其他半導體形成。
積層體12呈設有將從半導體層11朝上方向延伸之方筒形狀之一部分於上下方向上切開形成之間隙21之形狀，設置成於周向之一部分形成有間隙21之周狀。由該積層體12之側壁12a劃定之空間構成作為供電荷載子(此例中為電子)釋放而遷移之通道的空間(以下稱為通道空間)24。更具體而言，由包含積層體12及間隙21之環狀部23包圍之空間25與夾在以特定間隔面對面之側壁12a之間的空間即間隙21構成通道空間24。再者，亦可在形成雜質擴散層18之後於間隙21內填充氧化矽(SiO 2)等絕緣材料，僅將空間25作為通道空間24。
覆蓋層26覆蓋環狀部23之周圍及上部。藉此，通道空間24之上表面及間隙21之開口由覆蓋層26堵住而成為封閉空間。覆蓋層26由絕緣材料(例如氧化矽(SiO 2))形成。又，通道空間24亦可為其一部分與外部相連之開放空間。通道空間24之劃定並不嚴密，通道空間24亦可例如被劃定為對向之一對壁面之間之空間。
構成通道空間24之空間25之與上下方向正交之剖面上之開口尺寸為矩形狀，其一邊之長度例如為0.05 μm以上0.5 μm以下。再者，空間25之與上下方向正交之剖面形狀不限於矩形狀，亦可為多邊形、圓形、橢圓形、星形等。
作為第1側壁之上述側壁12a包含第1絕緣層14、閘極層15、第2絕緣層16之通道空間24側之各端面而形成，露出於通道空間24。此例中，側壁12a中亦包含汲極層17之通道空間24側之端面。又，於閘極層15之通道空間24側之端面，形成有覆蓋其之絕緣膜27。因此，第1絕緣層14及第2絕緣層16之各端面與作為閘極層15之端面之絕緣膜27露出於通道空間24。絕緣膜27藉由避免在通道空間24中顯露閘極層15之端面，從而抑制被釋放至通道空間24之電荷載子被閘極層15捕獲而作為漏電流流動。藉此，能夠增加汲極・源極間電流。
再者，第1絕緣層14、第2絕緣層16、覆蓋層26、絕緣膜27為概念層，將其等以相同絕緣材料製作時，存在無法確認其等相互之邊界之情形。
第1絕緣層14及第2絕緣層16由絕緣材料、例如氧化矽(SiO 2)形成。第1絕緣層14於半導體層11為矽基板之情形時，可設為將其表面氧化之矽氧化膜。又，第1絕緣層14亦可形成為藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法等沈積之矽氧化膜。第2絕緣層16可形成為藉由例如CVD法等沈積之矽氧化膜。亦可將第1絕緣層14及第2絕緣層16設為矽氮化膜等。
第1絕緣層14之厚度例如為2 nm以上20 nm以下，第2絕緣層16例如為10 nm以上30 nm以下。第1絕緣層14與第2絕緣層16之厚度無需為相同厚度，較佳為使第1絕緣層14之厚度較第2絕緣層16之厚度薄。於該情形時，例如將第1絕緣層14之厚度設為2 nm以上10 nm以下，且將第2絕緣層16之厚度設為15 nm以上30 nm以下即可。FET10之通道長度成為從半導體層11之正面至汲極層17之下表面為止之高度，即第1絕緣層14、閘極層15及第2絕緣層16之厚度之合計值。空氣中之電子之平均自由行程約為60 nm，因此，於通道空間24為空氣之情形時，從半導體層11之正面至汲極層17之下表面為止之高度較理想為60 nm以下。若提高真空度，則電子之平均自由行程會變大，因此例如於為了增大汲極耐壓而將第2絕緣層16加厚之情形時，只要根據其膜厚提高通道空間24之真空度即可。
閘極層15由導入有金屬或雜質之多晶矽等導電材料形成。該閘極層15之厚度例如為10 nm以上20 nm以下。絕緣膜27例如可藉由將以多晶矽形成之閘極層15之端面熱氧化而形成。又，絕緣膜27可藉由CVD法或濺鍍法而形成。絕緣膜27之厚度例如為1 nm以上10 nm以下。再者，亦可設為使閘極層15之端面直接露出於通道空間24之構成。
雜質擴散層18作為電阻率較半導體層11低之導電層而形成。此例中，藉由對作為p型矽基板之半導體層11高濃度地導入n型雜質(例如As(砷)或P(磷))而形成有雜質擴散層18。該雜質擴散層18抑制釋放電荷載子之實質之源極與GND之電位差隨汲極電流之變化而變動。又，雜質擴散層18具有以下功能：與不設置雜質擴散層18之情形相比，增加了電荷載子向通道空間24之釋放量，從而增大源極・汲極間電流。
雜質擴散層18在半導體層11之表面上以於通道空間24內與側壁12a即第1絕緣層14之端面相接之方式設置，從與該側壁12a相接之位置通過與間隙21對應之區域向積層體12之外側延伸設置。即，雜質擴散層18從通道空間24內通過未形成積層體12之非形成區域超出積層體12而延伸設置至積層體12之外周區域。雜質擴散層18之超出積層體12之區域18a作為連接有用於施加特定電壓之配線之接點區域而使用。此例中，如圖2所示，按以側壁12a(第1絕緣層14)之端緣與雜質擴散層18接觸之方式，設置有雜質擴散層18。再者，雜質擴散層18可擴展至第1絕緣層14之下側。
如圖3所示，此例中，雜質擴散層18之通道空間24側之端部在半導體層11之表面上，從位於空間25內且與露出於空間25之側壁12a相接之位置通過與間隙21對應之區域延伸至積層體12之外周區域。
汲極層17由導入有Al(鋁)等金屬或雜質之多晶矽等導電材料形成，其厚度例如為50 nm以上200 nm以下。背面電極19由Al等金屬或雜質擴散層等之導電材料形成，厚度例如為50 nm以上200 nm以下。再者，於在半導體層11之正面另外設置用於對該半導體層11施加電壓之與半導體層11同型之擴散層、此例中為p型擴散層之情形時，可省略背面電極19。
於使用p型矽基板作為半導體層11之情形時，FET10可按如下之程序來製造。再者，以下說明之程序為一例，FET10之製造方法並不限定於此。
首先，於作為p型矽基板之半導體層11之表面，藉由熱氧化法而形成作為第1絕緣層14之矽氧化膜。其次，於第1絕緣層14上，藉由CVD法而形成作為閘極層15之摻雜例如P(磷)之多晶矽層，且於該閘極層15上，藉由電漿CVD法而形成作為第2絕緣層16之矽氧化膜。
於第2絕緣層16上，藉由光微影法而形成除積層體12之形成區域以外之區域開口之光阻(未圖示)。繼而，藉由乾式蝕刻法，以光阻為遮罩進行蝕刻，藉此形成特定形狀之積層體12。於該階段，形成包含間隙21之通道空間24。此後，去除光阻。
藉由光微影法形成雜質擴散層18之形成區域開口之光阻，且藉由離子注入法向開口內之半導體層11注入離子而形成雜質擴散層18。此後，去除光阻。再者，亦可藉由熱處理使導入之雜質擴散，而於特定之區域形成雜質擴散層18。
形成雜質擴散層18之後，藉由熱氧化法將露出之閘極層15之端面熱氧化，藉此形成絕緣膜27。將藉由該熱氧化而與形成絕緣膜27同時形成於雜質擴散層18上之熱氧化膜藉由各向異性蝕刻法去除。
再者，於將閘極層15設為銅、鎢等金屬之情形時，例如在形成雜質擴散層18之後，藉由CVD法於例如閘極層15之端面部分沈積氧化矽而形成絕緣膜27即可。再者，於該情形時，亦將沈積於雜質擴散層18上之矽氧化膜藉由例如各向異性蝕刻法進行去除。
其次，形成例如Al(鋁)膜之後，藉由光微影法及乾式蝕刻法，將所形成之Al膜加工成汲極層17之形狀。進而，於半導體層11之背面，藉由濺鍍法形成作為背面電極19之Al膜。
形成汲極層17之後，將填充劑沈積於包含通道空間24內之區域。作為填充劑，可使用在汲極層17之熔點以下之高溫下揮發之例如非晶形碳。填充劑藉由濺鍍法進行沈積，繼而藉由CMP法使填充劑成為與積層體12相同之高度。
其次，藉由CVD法形成成為覆蓋層26之一部分之矽氧化膜。藉由光微影法及乾式蝕刻法進行圖案化，將除環狀部23之上部以外之矽氧化膜去除。此後，在含氧環境中，例如進行400℃、2小時之熱處理。藉由該熱處理，使作為填充劑之非晶形碳氣化而去除。通道空間24內之填充劑從間隙21被釋放至外部而去除。繼而，藉由CVD法而形成矽氧化膜。藉此，於環狀部23之上部及外周形成覆蓋層26，使通道空間24封閉。
如上所述，由於能夠通過間隙21去除通道空間24內之填充劑，故而能夠容易地製作具有封閉之通道空間24之FET10。再者，如此能夠利用間隙21容易地形成封閉之通道空間24的效果於不設置雜質擴散層18之構成中亦具有相同效果。通道空間24可為空氣，亦可為真空。再者，亦可於通道空間24內封入惰性氣體等氣體。但，就避免因電子散射或遷移度降低導致之特性劣化之觀點而言，更佳為設為真空。
如上所述，能夠製作FET10。於在雜質擴散層18上進行配線之情形時，例如藉由光微影法及乾式蝕刻法進行圖案化，將位於雜質擴散層18之積層體12之外周的區域18a上方之覆蓋層26之部分去除之後，形成連接於區域18a之配線即可。由於雜質擴散層18通過間隙21從通道空間24超出積層體12而延伸設置，故能夠在不破壞通道空間24之密閉性的情況下，於雜質擴散層18上容易地配線。
再者，通道空間24亦可使用例如FIB(Focused Ion Beam，聚焦離子束)裝置藉由利用Ga(鎵)離子之乾式蝕刻而形成。又，成為汲極層17及背面電極19之Al係設為藉由濺鍍法而形成，但亦可代替Al而藉由例如FIB裝置使Ga沈積而形成。又，於半導體層11，亦可視需要形成N井。
於使用上述FET10之情形時，於對汲極層17與源極電極之間施加汲極・源極間電壓V DS之狀態下，對閘極層15與源極電極之間施加閘極・源極間電壓V GS使之接通。具體而言，對雜質擴散層18及背面電極19以汲極層17成為正電壓之方式施加汲極・源極間電壓V DS，對成為源極電極之雜質擴散層18及背面電極19以閘極層15成為正電壓之方式施加閘極・源極間電壓V GS。
藉由施加閘極・源極間電壓V GS，於作為與第1絕緣層14之界面的半導體層11之表面儲存電子而形成反轉層。而且，藉由該反轉層中之電子相互之間產生之庫侖斥力，電子向通道空間24釋放之障壁顯著降低。藉此，反轉層之電子從半導體層11之表面之邊緣被釋放至通道空間24。又，由於雜質擴散層18與側壁12a相接，故反轉層與雜質擴散層18成為連接狀態。因此，半導體層11之電子流入至雜質擴散層18，所流入之電子被釋放至通道空間24。以此方式，釋放至通道空間24之電子被藉由汲極・源極間電壓V DS而產生之電場誘導而遷移至汲極層17。藉此，FET10藉由施加閘極・源極間電壓V GS而接通，流動有汲極・源極間電流I DS。
如上所述，電子從半導體層11之釋放會用到電子間之庫侖斥力，因此，與藉由Fowler-Nordheim(F-N)隧道而向通道空間釋放電子之情形相比，能夠以較低之閘極・源極間電壓V GS釋放出電子，即使FET10接通。
又，FET10中，由設置於半導體層11之表面之雜質擴散層18從雜質擴散層18之表面沿其法線方向對通道空間24釋放電子，因此能有效率地從大面積中釋放電子。因此，相較於不設置雜質擴散層18之以往之構成，能夠增加電子之釋放量，從而增大源極・汲極間電流。
上文對FET10為n型FET之情形進行了說明，但藉由將半導體層11設為n型者或N井，且將雜質擴散層18設為p型者，能夠將FET10設為p型FET。於FET10為p型FET之情形時，電洞成為電荷載子，被釋放至通道空間24並於通道空間24中遷移而到達至汲極層17。於此情形時，對成為源極電極之雜質擴散層18及背面電極19以閘極層15成為負電壓之方式施加閘極・源極間電壓V GS，對雜質擴散層18及背面電極19以汲極層17成為負電壓之方式施加汲極・源極間電壓V DS。
上文對將為n型FET之FET10形成於p型半導體層11之構成進行說明，但亦可將為n型FET之FET10形成於n型半導體層11，且將為p型FET之FET10形成於p型半導體層11。於該構成之情形時，成為於半導體層11與雜質擴散層18之間不形成PN接面之構成。例如，藉由在n型半導體層11或N井上形成積層體12，且在其表面形成n+之雜質擴散層18之構成，於半導體層11與雜質擴散層18之間未形成PN接面。這於在半導體基板上設置1個FET或複數個同一型(p型或n型)之FET之情形時有效。於此種情形時，因PN接面引起之寄生電容及接面漏電流消失，能夠提高FET10之高速性及可靠性。又，將雜質擴散層18作為導電層來使用，但導電層亦可由金屬等導電材料形成。
上文對在與第1絕緣層14相接之半導體層11之表面形成反轉層而釋放電荷載子之例進行說明，但亦可藉由向與上述相反之朝向施加閘極・源極間電壓V GS，而形成由半導體層11之多個載子在與第1絕緣層14相接之半導體層11之表面儲存而成的蓄積層，多個載子作為電荷載子被釋放至通道空間。於此情形時，汲極・源極間電壓V DS亦係向與上述相反之朝向施加。
又，上文中將作為導電層之雜質擴散層18之通道空間24側之端部於半導體層11之表面上設為空間25內，但雜質擴散層18之通道空間24側之端部之位置並不限定於此。例如，如圖4所示，雜質擴散層18之通道空間24側之端部亦可位於間隙21與空間25之邊界之位置，如圖5所示為間隙21內之位置。圖4、圖5之例中，雜質擴散層18僅與側壁12a之隔著間隙21之2面接觸。圖3～圖5所示之例中，在通道空間24內形成有於半導體層11之表面未形成雜質擴散層18之區域。再者，亦可如圖6所示，以覆蓋通道空間24內之半導體層11之表面之全部之方式形成雜質擴散層18。
進而，上述之例中，僅於積層體12之上部設有汲極層17，但亦可如圖7所示，以覆蓋通道空間24之上部開口將其堵住之方式設有汲極層17。於此情形時，例如在形成汲極層17之前將填充劑沈積於包含通道空間24內之區域，使填充劑成為與積層體12相同之高度。其後，形成成為汲極層17之例如Al(鋁)膜，並將該Al膜加工成汲極層17之形狀即可。除此以外，可藉由上述相同之程序製作FET10。
又，於以堵住通道空間24之上部開口之方式形成汲極層17之情形時，亦可如圖8(A)所示，將成為汲極層17之薄膜29置於環狀部23之後，如圖8(B)所示，對薄膜29施加壓力進行壓接，其後，如圖8(C)所示，將薄膜29之不需要之部分蝕刻去除後作為汲極層17。進而，亦可追加熱處理以提高薄膜與基板之密接度，且於欲使薄膜29之膜厚較薄之情形時，亦可進行圖案形成之蝕刻，在壓接後將薄膜29蝕刻至特定之膜厚，然後將不需要之部分去除。再者，同樣之方法亦可應用於形成絕緣膜、下述螢光電極部等之情形。
如圖9所示，亦可以隔著通道空間24之方式將一對積層體12設置於半導體層11上。圖9所示之FET10A中，於半導體層11上形成有一對積層體12。一對積層體12各自為長方體形狀，相互以1個側壁12a隔著特定之間隔面對面之方式面對稱地設置。與上述構成同樣地，積層體12從半導體層11側起依序分層設置有第1絕緣層14、閘極層15、第2絕緣層16、汲極層17。又，此例之FET10A中，於半導體層11之表面，一對雜質擴散層18分別作為導電層而形成。
FET10A中，一對積層體12之各側壁12a所夾著的空間成為通道空間24，通道空間24由面對面之一對積層體12之側壁12a劃定。FET10A以覆蓋一對積層體12與通道空間24之上部及周圍之方式設有覆蓋層26。藉此，通道空間24係與半導體層11之表面之法線方向及積層體12之排列方向分別正交之方向(以下稱為第1方向)上的兩端開口與上部開口被覆蓋層26分別堵住而成為封閉空間。再者，亦可設置架設於各第2絕緣層16之上部之汲極層17，並利用該汲極層17堵住通道空間24之上部開口。於任何情形時，均可藉由與上述相同之程序製作FET10A。
一對雜質擴散層18之中，一雜質擴散層18在半導體層11之表面上從通道空間24內與側壁12a相接之位置通過作為通道空間24之第1方向之一端之非形成區域的開口之區域超出通道空間24之外側即積層體12之一端而延伸設置。另一雜質擴散層18在半導體層11之表面上從通道空間24內與側壁12a相接之位置通過作為通道空間24之第1方向之另一端之非形成區域的開口之區域超出通道空間24之外側即積層體12之另一端而延伸設置。各雜質擴散層18之通道空間24之外側之區域18a被分別用作接點區域。
再者，一對雜質擴散層18在通道空間24內之端部相互分離形成，在半導體層11之表面上設有於通道空間24內未形成雜質擴散層18之區域，但亦可以覆蓋通道空間24內之半導體層11之表面之全部之方式設置雜質擴散層18。於此情形時，亦可僅將雜質擴散層18之一端超出積層體12之一端而延伸設置。
使上述FET10A動作時，只要對一對積層體12之閘極層15施加相同之閘極・源極間電壓V GS，且對汲極層17施加相同之汲極・源極間電壓V DS即可。藉此，於各個積層體12中，電荷載子從與第1絕緣層14相接之半導體層11之表面及雜質擴散層18之表面釋放至通道空間24而遷移至汲極層17，從而流動汲極・源極間電流I DS。
上述例中之FET10、10A亦可作為光檢測元件使用。於此情形時，以光入射至與第1絕緣層14相接之半導體層11之表面之方式，將積層體12中之光之入射路徑上之構件以透明材料形成。
例如關於FET10，於使光從其上方即汲極層17之上方入射至半導體層11與第1絕緣層14之界面(半導體層11之表面)之情形時，將閘極層15及汲極層17分別以使光透過且具有導電性透明導電膜、例如ITO(氧化銦錫)形成，且將第1絕緣層14、第2絕緣層16、覆蓋層26以透明之例如氧化矽(SiO 2)形成即可。又，於使光從第1絕緣層14之側方入射之情形時，將第1絕緣層14、覆蓋層26以氧化矽(SiO 2)等透明材料形成即可。
於將FET10作為光檢測元件使用之情形時，與上述同樣預先施加閘極・源極間電壓V GS及汲極・源極間電壓V DS，但將閘極・源極間電壓V GS預先調整成，例如於半導體層11之表面形成空乏層。藉此，當光入射至半導體層11與第1絕緣層14之界面時，由此在半導體層11之表面之空乏層產生之電子-電洞對藉由空乏層中之電場而分離，電子儲存於半導體層11之表面。而且，藉由電子相互之間產生之庫侖斥力，電子被釋放至通道空間24，所釋放之電子於通道空間24中遷移並到達至汲極層17，藉此流動有汲極電流。即，FET10接通。如此，能夠根據FET10之汲極電流之有無來進行光檢測，且能夠流通與入射光之強度相應之汲極電流。再者，FET10A亦同樣如此。再者，於該構成中，亦可省略雜質擴散層18。於不設置雜質擴散層18之情形時，從背面電極19或設置於半導體層11之表面之與半導體層11同一型之擴散層對半導體層11提供特定電壓(電位)。
如上所述，於將FET10、10A作為光檢測元件使用之情形時，能夠藉由控制閘極電壓而掌控空乏層之形成，從而控制光檢測感度，進而能夠藉由控制汲極電壓來控制光電流之大小。此種效果亦可於不設置雜質擴散層18之構成中獲得，因此於省略雜質擴散層18之構成中亦有用。
(第2實施方式) 圖10示出第2實施方式之真空通道型電子元件即FET30。FET30於半導體層11之面內方向隔著通道空間24而配置閘極層15與汲極層17。再者，除在以下說明詳情以外，與第1實施方式相同，對實質相同之構件標註相同符號，並省略其詳細說明。
此例之FET30中，於半導體層11上，形成有包含閘極層15之第1積層體31與包含汲極層17之第2積層體32。第1積層體31及第2積層體32均為長方體形狀，以作為第1積層體31之第1側壁之側壁31a與作為第2積層體32之第2側壁之側壁32a隔開特定之間隔平行地面對面之方式設置。又，於第1積層體31與第2積層體32之端部，設有將其等連結之連結部33。此例中，未被連結部33掩蓋之有效之第1積層體31之側壁31a與第2積層體32之側壁32a所夾之空間為通道空間24，由側壁31a與側壁32a劃定通道空間24。
第1積層體31從半導體層11側起依序分層設置有第1絕緣層14、閘極層15、第2絕緣層16，其側壁31a由第1絕緣層14之端面、形成於閘極層15之端面之絕緣膜27、第2絕緣層16之端面形成。第2積層體32從半導體層11側起依序分層設置有絕緣性第3絕緣層37、汲極層17，其側壁32a由第3絕緣層37之端面、汲極層17之端面形成。該等側壁31a、32a露出於通道空間24。第3絕緣層37由絕緣材料形成，例如與第1絕緣層14、第2絕緣層16同樣由氧化矽形成。再者，第3絕緣層37宜設為以下厚度：當施加汲極・源極間電壓V DS時，半導體層11之與第3絕緣層37相接之表面上儲存的電荷載子不會被釋放至通道空間24並遷移至汲極層17。
在半導體層11之表面上，於通道空間24之與連結部33為相反側之端部側形成有雜質擴散層18。雜質擴散層18在半導體層11之表面上，以從通道空間24內與側壁31a相接之位置通過通道空間24之與連結部33為相反側之端部側之非形成區域即開口之區域超出通道空間24之外側即第1積層體31之一端之方式延伸設置，且外側之區域18a被作為接點區域使用。雜質擴散層18以不與包含側壁32a之第2積層體32接觸之方式設置。此例中係以與有效之側壁31a之一部分接觸之方式設置雜質擴散層18，但亦可以與通道空間24內之側壁31a之全部接觸之方式設置雜質擴散層18。
FET30以覆蓋第1積層體31、第2積層體32、連結部33及通道空間24之上部及周圍之方式設有覆蓋層26。藉此，通道空間24成為封閉空間。於此情形時，亦係採用在形成汲極層17之後將填充劑沈積於包含通道空間24內之區域而形成通道空間24之上部之覆蓋層26的方法，便能夠容易地形成作為封閉空間之通道空間24。
於FET30中，亦與第1實施方式同樣地，對閘極層15與源極電極間施加閘極・源極間電壓V GS，且對汲極層17與源極電極間施加汲極・源極間電壓V DS。藉此，於第1積層體31側，藉由閘極・源極間電壓V GS，從與第1絕緣層14相接之半導體層11之表面之邊緣及雜質擴散層18之表面向通道空間24釋放電荷載子。而且，被釋放至通道空間24之電荷載子藉由汲極・源極間電壓V DS而從第1積層體31側於通道空間24中向第2積層體32之汲極層17遷移，並被汲極層17捕獲。藉此，流動有汲極・源極間電流I DS。
上述之例中，於連結部33未設有閘極層15及汲極層17，但亦可使連結部33具有第1積層體31及第2積層體32之任一層構造。又，亦可不設置連結部33，而藉由覆蓋層26封閉通道空間24之兩端之開口。
關於上述之FET30，亦可用作受光元件(光檢測元件)。於此情形時，只要使光入射至半導體層11與第1絕緣層14之界面(半導體層11之表面)即可。具體而言，例如於使光從FET30之上方入射至半導體層11與第1絕緣層14之界面之情形時，將閘極層15及汲極層17分別以使光透過且具有導電性透明導電膜、例如ITO(氧化銦錫)形成，且將第1絕緣層14、第2絕緣層16、覆蓋層26以透明之例如氧化矽(SiO 2)形成即可。又，於使光從第1絕緣層14之側方入射之情形時，將第1絕緣層14、覆蓋層26以氧化矽(SiO 2)等透明材料形成即可。再者，於該構成中亦可省略雜質擴散層18。
(第3實施方式) 圖11示出第3實施方式之真空通道型電子元件即FET40。FET40為於閘極層15與汲極層17之間配設有半導體層11之構成。再者，除在以下說明詳情以外，與第1實施方式相同，對實質上相同之構件標註相同符號，並省略其詳細說明。
FET40於作為由絕緣材料形成之基底層之基板41上形成有積層體42。積層體42從基板41側起依序分層設置有由絕緣材料形成之基底絕緣層45、成為源極之p型或n型半導體層11、第1絕緣層14、閘極層15、第2絕緣層16。積層體42與第1實施方式之積層體12(參照圖1)同樣，呈設有將向上方向延伸之方筒形狀之一部分於上下方向上切開形成之間隙47的形狀，設置成於周向之一部分形成有間隙47之周狀。
由上述積層體42之側壁42a劃定之空間成為通道空間48。即，由包含積層體42與間隙47之環狀部51包圍之空間52與夾在以特定之間隔面對面之側壁42a之間的空間即間隙47構成通道空間48。於閘極層15之通道空間48側之端面形成有絕緣膜27。再者，嚴密而言，第1絕緣層14與半導體層11之界面和如下所述設置於基板41上之汲極層17之間之空間為電荷載子之遷移空間。
又，於基板41上設有汲極層17。汲極層17在基板41之表面上從通道空間48內之區域通過間隙47之區域延伸至積層體42之外側。即，汲極層17從通道空間48內之區域通過未形成積層體42之非形成區域超出積層體42而延伸設置至積層體42之外周區域。超出積層體42之區域17a成為接點區域，連接有用於對汲極層17施加特定電壓之配線。此例中，於通道空間48內，汲極層17以覆蓋基板41之通道空間48內之全部區域之方式形成。再者，亦可設為以下構成：不設置間隙47，而將積層體42設置成封閉之環狀，將汲極層17僅設置於通道空間48內。
以覆蓋環狀部51之周圍及上部之方式設有覆蓋層54。藉此，通道空間48之上表面及間隙47之開口被堵住而成為封閉空間。覆蓋層54由絕緣材料(例如氧化矽(SiO 2))形成。與第1實施方式同樣，採用在形成汲極層17之後將填充劑沈積於包含通道空間48內之區域而於通道空間48之上部形成覆蓋層54之方法，便能夠形成通道空間48作為封閉空間。再者，通道空間48可為上部、周圍開放之空間。因此，例如亦可於基板41上將積層體42形成為長方體形狀，將面向該積層體42之1個面之側壁42a的空間作為通道空間。
上述FET40例如可使用在矽基板上分層設置有BOX層(SIO 2膜)與矽膜而成之SOI基板進行製作。於此情形時，將BOX層作為基板41及基底絕緣層45，將形成於BOX層上之矽膜作為半導體層11即可。如此，於將BOX層之一部分作為基底絕緣層45之情形時，將形成汲極層17之BOX層之部分較汲極層17之厚度更深地蝕刻之後，再形成汲極層17即可。再者，於此情形時，無法確認基板41與基底絕緣層45之邊界。
於使用FET40之情形時，以對閘極層15及汲極層17分別施加正電壓之方式，對閘極層15與半導體層11之間施加閘極・源極間電壓V GS，且對汲極層17與半導體層11之間施加汲極・源極間電壓V DS。藉此，藉由閘極・源極間電壓V GS，從作為與第1絕緣層14之界面的半導體層11之表面之邊緣向通道空間48釋放作為電荷載子之電子。然後，被釋放至通道空間48之電子藉由汲極・源極間電壓V DS而於通道空間48中向汲極層17遷移並被汲極層17捕獲。藉此，流動有汲極・源極間電流I DS。再者，於此例中，亦可向與上述相反之朝向分別施加閘極・源極間電壓V GS、汲極・源極間電壓V DS，釋放作為電荷載子之電洞，該電洞被汲極層17捕獲。又，亦可於半導體層11形成蓄積層，而代替形成反轉層。
關於上述之FET40，亦可用作受光元件(光檢測元件)、光電轉換元件等。於此情形時，亦只要使光入射至半導體層11與第1絕緣層14之界面(半導體層11之表面)即可。因此，於使光從FET40之上方入射之情形時，將第1絕緣層14、閘極層15、第2絕緣層16、覆蓋層54以透明材料形成。又，於使光從第1絕緣層14之側方入射之情形時，將第1絕緣層14、覆蓋層54以透明材料形成。
(第4實施方式) 圖12示出第4實施方式之作為真空通道型電子元件之發光元件60。發光元件60除使用螢光電極部61作為汲極層以外，其餘構成與圖7所示之FET10相同，因此對實質上相同之構件標註相同符號，並省略其詳細說明。再者，圖12中省略了剖面之影線。圖13～圖15中亦同樣省略了剖面之影線。
發光元件60設有螢光電極部61作為設置於通道空間24之上方之汲極層。此例中，螢光電極部61為螢光體層61a與透明電極層61b之雙層構造，於通道空間24側配設有螢光體層61a。因此，通道空間24中露出螢光體層61a之一部分。螢光體層61a係將藉由電子入射而發光之螢光體形成為層狀(薄膜狀)者。透明電極層61b係使光透過且具有導電性透明導電膜，例如由ITO(氧化銦錫)形成。對於透明電極層61b，施加汲極・源極間電壓V DS。
藉由閘極・源極間電壓V GS之施加而從作為與第1絕緣層14之界面的半導體層11之表面之邊緣被釋放至通道空間24之電子藉由汲極・源極間電壓V DS而入射至螢光體層61a。藉此，螢光體層61a發光，該光透過透明電極層61b而釋放至發光元件60之外部。
圖13所示之發光元件65係於半導體層11之面內方向隔著通道空間24而配置閘極層15與螢光電極部61者。再者，發光元件65之構成除在以下說明詳情以外，與第2實施方式之FET30相同，對實質上相同之構件標註相同符號，並省略其詳細說明。
發光元件65中，作為汲極層之螢光電極部61設置於第2積層體32。螢光電極部61以螢光體層61a露出於通道空間24之方式配設，且隔著通道空間24而與第1積層體31之側壁31a面對面。於螢光電極部61之背面側(與通道空間24為相反側之面側)，與第3絕緣層37一體地設有透明之背面絕緣層63。該發光元件65中，從第1積層體31側之半導體層11釋放之電子入射至螢光體層61a，使該螢光體層61a發光，來自螢光體層61a之光通過透明電極層61b、背面絕緣層63被釋放至外部。
再者，於上述發光元件60、65中，設置覆蓋層，且通過覆蓋層將來自螢光體層61a之光釋放至外部之情形時，將覆蓋層以透明之絕緣材料、例如氧化矽形成即可。又，於發光元件60、65中，亦可與第1實施方式中之受光元件之情形同樣省略雜質擴散層18。
圖14所示之發光元件68係於閘極層15與作為汲極層之螢光電極部61之間配設半導體層11之構成。再者，發光元件68之構成除在以下說明詳情以外，與第3實施方式之FET40相同，對實質上相同之構件標註相同符號，並省略其詳細說明。
發光元件68中，於基板41上設有作為汲極層之螢光電極部61。螢光電極部61係以於基板41側配設透明電極層61b且螢光體層61a露出於通道空間48之方式配設。基板41係以透明之絕緣材料、例如氧化矽製作，來自螢光體層61a之光通過透明電極層61b、基板41被釋放至外部。
上述各發光元件60、65、68中，藉由閘極・源極間電壓V GS，電子之釋放被控制，且藉由汲極・源極間電壓V DS，電子向螢光體層61a之入射速度即發光強度被控制，因此能夠將電子之釋放與發光強度分別控制為最佳。因此，亦能夠以第1絕緣層14之絕緣性不被破壞之較小閘極・源極間電壓V GS釋放電子，且以如第1絕緣層14之絕緣性會被破壞之較大汲極・源極間電壓V DS增加發光強度。再者，上文中將螢光電極部61設為螢光體層61a與透明電極層61b之雙層構造，但螢光電極部之構成並不限定於此。例如，亦可僅由藉由電子入射而發光之導電性材料構成。作為此種會發光之導電性材料，可列舉於GaN、ZnO：Zn、SrTiO 3：Pr 3 ＋、SrTiO 3：Pr 3 ＋中添加Al化合物而合成之化合物、於SrIn 2O 4：Pr 3 ＋中添加Al(鋁)或Y(釔)等而合成之化合物。其等較佳為電子束激發發光之初始電壓相對較低(例如10 V以下)。
如上所述之發光元件之構成可應用於例如行動電話、TV(Television，電視)等顯示裝置等。即，可以發光元件為像素構成顯示裝置。
(第5實施方式) 藉由使用第1～第3實施方式所示之受光元件、第4實施方式中所示之發光元件之其中一者，或組合兩者進行使用，可構成光傳送電路、光通信電路。再者，對與第1～第4實施方式實質上相同之構件標註相同符號，並省略其詳細說明。
圖15示出於1個基板上設有使用真空通道型電子元件之光傳送電路70的一例。光傳送電路70構成為分別從作為真空通道型電子元件之元件71向元件72傳送光信號。
於元件71，在半導體層11上，設有與上述發光元件65同樣之包含第1絕緣層14A、閘極層15A、第2絕緣層16A之第1積層體31A、包含第3絕緣層37A、螢光電極部61A、背面絕緣層63A之第2積層體32A、及雜質擴散層18A，第1積層體31A與第2積層體32A隔著通道空間24A而配設。
關於元件72，亦係於半導體層11上，設有與上述發光元件65同樣之包含第1絕緣層14B、閘極層15B、第2絕緣層16B之第1積層體31B、包含第3絕緣層37B、螢光電極部61B、背面絕緣層63B之第2積層體32B、及雜質擴散層18B，第1積層體31B與第2積層體32B隔著通道空間24B而配設。設有第1積層體31A、31B及第2積層體32A、32B之半導體層11為元件71、72所共用，係同一個基板。於半導體層11之背面設有元件71、72所共用之背面電極19。再者，亦可對元件71、72設置電性分離之背面電極。
第1絕緣層14A、14B、第2絕緣層16A、16B、第3絕緣層37A、37B及背面絕緣層63A、63B由例如氧化矽(SiO 2)形成，半導體層11由例如p型矽半導體形成。背面電極19由例如Al(鋁)形成。
元件71藉由被施加至元件71之閘極・源極間電壓V GS，而被進行其發光之控制。即，元件71係電輸入光輸出之發光元件，輸出藉由閘極・源極間電壓V GS之增減而接通・斷開、或調變之光信號。一元件72藉由控制閘極・源極間電壓而被進行對來自元件71之光之接通・斷開控制、或對光輸入位準之光輸出位準控制。即，元件72作為光輸入光輸出之元件發揮功能，為受光元件，同時亦為發光元件。再者，元件72亦可設為使汲極電流相對於所輸入之光進行變化之光輸入電輸出之元件。
在半導體層11上，於元件71之第2積層體32A與元件72之第1積層體31B之間，設有由例如氧化矽(SiO 2)形成之波導75。波導75之第2積層體32A側之端部與第3絕緣層37A及背面絕緣層63A連結成為一體，波導75之第1積層體31B側之端部與第1絕緣層14B連結成為一體。再者，此例中，由於第2積層體32A與第1積層體31B之間之半導體層11亦作為波導之一部分發揮功能，故從抑制損耗之觀點而言，較佳為將半導體層11設為與各積層體相同程度之寬度(圖15之紙面垂直方向之長度)。
此例中，光傳送電路70之表面露出於折射率低於第1絕緣層14A、14B、第3絕緣層37A、37B、背面絕緣層63A、63B、波導75及半導體層11的空氣中。再者，亦可以覆蓋層覆蓋元件71、72及波導75。於此情形時，至少覆蓋第1絕緣層14A、14B、第3絕緣層37A、37B、背面絕緣層63A、63B、波導75及半導體層11之部分係由折射率較其等低之材料形成，使得光不會漏出至覆蓋層。又，亦較佳為於背面絕緣層63A之與螢光電極部61為相反側之面，預先形成將來自背面絕緣層63A之內部之光遮斷或反射之膜。
根據上述構成，光之一部分從根據被施加至元件71之閘極・源極間電壓V GS而調變之螢光電極部61A經由背面絕緣層63A、第3絕緣層37A、波導75到達至元件72之第1絕緣層14B，併入射至半導體層11與第1絕緣層14B之界面。又，入射至波導75之光之一部分通過半導體層11內部從該半導體層11之第1絕緣層14B正下方之區域入射至半導體層11與第1絕緣層14B之界面。藉此，在元件72中，於半導體層11之表面儲存有電子，藉由該等電子相互之間產生之庫侖斥力，電子被釋放至通道空間24B。然後，所釋放之電子於通道空間24B中遷移而入射至螢光電極部61B，藉此從螢光電極部61B輸出光。
圖16示出在使用以上述方式構成之發光元件積層而成之晶片間進行信號授受的晶片間傳送之例。積層晶片(積層MCP(多晶片封裝))80係於上下方向上積層晶片81與晶片82而成者，於晶片82之上配設有晶片81。再者，此例中，晶片81為第1晶片，晶片82為第2晶片。
晶片81為與上述發光元件68相同之構成，設有將來自設置於基板41上之螢光電極部61之光通過透明之基板41輸出至下方之發光元件81a。一晶片82於例如包含矽半導體之基板84之表面之成為螢光電極部61之正下方之區域形成有受光元件85。受光元件85例如為光電二極體，由PN接合而成之半導體構成。又，於基板84上，設有例如由氧化矽(SiO 2)形成之絕緣層86。該絕緣層86於成為受光元件85上方之部分形成有貫通孔86a。以晶片81之下表面與絕緣層86之上表面相接之方式，於晶片82之上積層有晶片81。
藉由上述之構成，基於例如由設置於晶片81之電路產生之信號，對從發光元件81a之螢光電極部61輸出之光進行調變。然後，來自螢光電極部61之光經由基板41、貫通孔86a由受光元件85接收而被轉換成電氣信號，該信號被送至設置於晶片82之電路。以此方式，從晶片81將信號以光信號形式發送至晶片82。
先前，作為晶片間之信號傳送，已知利用貫通矽基板之通孔配線進行連接之矽穿孔(TSV；through silicon via)技術之信號傳送，但於上述構成中，無需貫通晶片上下間之通孔、及填埋通孔之配線，且藉由光而授受信號，因此能夠實現晶片間之高速通信。
再者，亦可以於貫通孔86a內露出螢光電極部61之方式構成。又，作為發光元件，亦可為與發光元件60、65相同之構成。進而，作為受光元件，亦可使用第1～第3實施方式所示之光檢測元件。
上述之例中係用所積層之下側晶片接收來自上側晶片之光，但亦可以用上側晶片接收來自下側晶片之光之方式構成。圖17所示之積層晶片90係於晶片91之上側積層有晶片92而成者，其構成為，用設置於上側晶片92之受光元件93接收作為來自設置於下側晶片91之發光元件91a之信號的光。再者，此例中，晶片91為第1晶片，晶片92為第2晶片。
晶片91之發光元件91a包含：例如為矽基板之半導體層11、設置於該半導體層11上之積層體12、設置於積層體12之上部及通道空間24之上方之螢光電極部61、及分層設置於螢光電極部61之上的透明之絕緣層94。絕緣層94由例如氧化矽(SiO 2)形成。發光元件91a之構成除省略雜質擴散層且於螢光電極部61之上設置絕緣層94以外，其餘構成與上述之發光元件60(參照圖12)相同。再者，於半導體層11設有用於施加源極間電壓V GS之背面電極(省略圖示)。亦可與其他例同樣，於半導體層11之正面設置雜質擴散層等導電層或與半導體層11同型之擴散層。
晶片92於例如包含氧化矽(SiO 2)之透明之絕緣性基板95上之半導體層96設有受光元件93。受光元件93例如為PN接合而成之光電二極體，且設置於螢光電極部61之正上方。以晶片92之下表面與晶片91之絕緣層94之上表面相接之方式，於晶片91之上積層有晶片92。
積層晶片90中，基於例如由設置於晶片91之電路產生之信號，對從發光元件91a之螢光電極部61輸出之光進行調變，該光通過絕緣層94及基板95被受光元件93接收而轉換為電氣信號。以此方式，從晶片91將信號以光信號形式發送至晶片92。
上文中對以將一晶片與另一晶片相接之方式重疊之2層積層而成之積層晶片之例進行了說明，但積層晶片並不限定於此。例如，積層晶片亦可為將晶片分層設置3層以上者。於3層以上之情形時，藉由利用上述方法於相接之層間(晶片間)進行光傳送，即便並非相接之層間，只要於層間相繼進行傳送，便亦能利用光進行信號傳送。於此情形時，由於為利用光之傳送，故相較於利用伴有雜散電容、配線電阻之TSV技術在未相接層間進行之直接傳送，能夠進行高速之信號傳送。
10, 10A, 30, 40:真空通道場效電晶體(FET) 11, 96:半導體層 12, 42:積層體 12a, 31a, 32a, 42a:側壁 14, 14A, 14B:第1絕緣層 15, 15A, 15B:閘極層 16, 16A, 16B:第2絕緣層 17:汲極層 17a:區域 18, 18A, 18B:雜質擴散層 18a:區域 19:背面電極 21:間隙 23:環狀部 24, 24A, 24B, 48:通道空間 25:空間 26:覆蓋層 27:絕緣膜 29:薄膜 31, 31A, 31B:第1積層體 32, 32A, 32B:第2積層體 33:連結部 37, 37A, 37B:第3絕緣層 41, 84, 95:基板 45:基底絕緣層 47:間隙 51:環狀部 52:空間 54:覆蓋層 60, 65, 68, 81a, 91a:發光元件 61, 61A, 61B:螢光電極部 61a:螢光體層 61b:透明電極層 63:背面絕緣層 63A:背面絕緣層 63B:背面絕緣層 70:光傳送電路 71, 72:元件 75:波導 80, 90:積層晶片 81:晶片 82:晶片 85:受光元件 86:絕緣層 86a:貫通孔 93:受光元件 91:晶片 92:晶片 94:絕緣層 96:半導體層 V DS:汲極・源極間電壓 V GS:閘極・源極間電壓
圖1係表示第1實施方式之FET之立體圖。 圖2係表示沿著圖1之II-II線之FET之剖面的剖視圖。 圖3係表示半導體層上之雜質擴散層之形成區域之FET之俯視圖。 圖4係表示半導體層上之雜質擴散層之另一形成區域之FET之俯視圖。 圖5係表示雜質擴散層從半導體層上之間隙之區域內延伸之例的FET之俯視圖。 圖6係表示於半導體層上之通道空間內之整個面形成有雜質擴散層之例的FET之俯視圖。 圖7係表示以汲極層封閉FET之通道空間之上部開口之例的立體圖。 圖8(A)～(C)係表示堵住通道空間之上部之程序之一例的說明圖。 圖9係表示設有一對積層體之FET之立體圖。 圖10係表示將閘極層與汲極層於半導體層之面內方向分離配置之FET之例的立體圖。 圖11係表示於閘極層與汲極層之間配設有半導體層之FET之例的立體圖。 圖12係表示發光元件之剖面構造之剖視圖。 圖13係表示將閘極層與螢光電極部於半導體層之面內方向分離配置之發光元件之剖面構造的剖視圖。 圖14係表示於閘極層與螢光電極部之間配設有半導體層之發光元件之剖面構造的剖視圖。 圖15係表示光傳送電路之例之說明圖。 圖16係表示積層晶片之例之剖視圖。 圖17係表示積層晶片之另一例之剖視圖。
10:真空通道場效電晶體(FET)
11:半導體層
12:積層體
12a:側壁
14:第1絕緣層
15:閘極層
16:第2絕緣層
17:汲極層
18:雜質擴散層
18a:區域
19:背面電極
21:間隙
23:環狀部
24:通道空間
25:空間
26:覆蓋層
27:絕緣膜
VDS:汲極‧源極間電壓
VGS:閘極‧源極間電壓

Claims (17)

  1. 一種真空通道型電子元件，其特徵在於具備： 半導體層； 積層體，其具有形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層、形成於上述閘極層上之絕緣性第2絕緣層及形成於上述第2絕緣層上之導電性汲極層，在由包含包括上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁的壁面所劃定之空間內露出上述第1側壁；及 導電性導電層，其設置於上述半導體層之表面，在上述空間內與上述第1側壁相接設置，並且通過未形成上述積層體之非形成區域從上述空間內超出上述積層體而延伸，電阻率低於上述半導體層；且 藉由對上述導電層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
  2. 如請求項1之真空通道型電子元件，其中上述積層體設置成局部形成有間隙之周狀，上述第1側壁沿著上述空間之周圍配設， 上述導電層在上述半導體層之表面上，較上述間隙超出上述積層體而延伸。
  3. 如請求項1之真空通道型電子元件，其中隔著上述空間而對向設置有2個上述積層體； 上述導電層從上述積層體之兩端之間分別延伸至上述積層體之外側。
  4. 如請求項1至3中任一項之真空通道型電子元件，其中上述汲極層以覆蓋上述空間之開口部之方式形成。
  5. 一種真空通道型電子元件，其特徵在於具備： 半導體層； 第1積層體，其具有形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層上之絕緣性第2絕緣層，在由包含包括上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁的壁面所劃定之空間內顯露上述第1側壁； 第2積層體，其具有形成於上述半導體層上之絕緣性第3絕緣層及形成於上述第3絕緣層上之導電性汲極層，包括上述第3絕緣層之端面及上述汲極層之端面而形成之第2側壁包含於上述壁面中，在上述空間內顯露上述第2側壁；及 導電性導電層，其設置於上述半導體層之表面，在上述空間內與上述第1側壁相接設置，並且經由除上述第1積層體及上述第2積層體以外之區域從上述空間內超出上述第1積層體而延伸，電阻率低於上述半導體層；且 藉由對上述導電層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
  6. 如請求項1至3、5中任一項之真空通道型電子元件，其中上述導電層設置於上述空間內之上述半導體層之表面之局部區域，僅與上述第1側壁之周圍之一部分接觸。
  7. 如請求項1至3、5中任一項之真空通道型電子元件，其中上述導電層為雜質擴散層。
  8. 一種真空通道型電子元件，其特徵在於具備： 絕緣性基底層； 積層體，其具有上述基底層上之絕緣性基底絕緣層、形成於上述基底絕緣層上之半導體層、形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層上之絕緣性第2絕緣層，包括上述基底絕緣層之端面、上述半導體層之端面、上述第1絕緣層之端面、及上述閘極層之端面而形成之第1側壁露出於空間；及 導電性汲極層，其設置於上述基底層上，表面露出於上述空間並且從上述半導體層與上述基底絕緣層之界面朝上述基底層側離開；且 藉由對上述半導體層、上述閘極層及上述汲極層施加特定電壓，上述半導體層之電荷載子於上述空間中遷移至上述汲極層。
  9. 如請求項8之真空通道型電子元件，其中上述積層體局部空開間隙而設置成周狀，上述第1側壁沿著上述空間之周圍配設， 上述汲極層從上述空間內通過上述間隙超出上述積層體而延伸。
  10. 如請求項8之真空通道型電子元件，其中隔著上述空間對向設置有2個上述積層體。
  11. 如請求項1至3、5、8至10中任一項之真空通道型電子元件，其中上述閘極層的包含於上述第1側壁的端面由絕緣膜覆蓋。
  12. 如請求項1至3、5、8至10中任一項之真空通道型電子元件，其中上述空間封閉。
  13. 如請求項1至3、5、8至10中任一項之真空通道型電子元件，其中上述汲極層係藉由電荷載子之入射而發光之透明螢光電極部。
  14. 如請求項1至3、5、8至10中任一項之真空通道型電子元件，其中向上述第1絕緣層與上述半導體層之界面入射光， 對上述半導體層與上述閘極層之間施加電壓，以使上述半導體層之表面形成空乏層， 藉由入射至上述半導體層之表面之光而產生的電荷載子遷移至上述汲極層。
  15. 一種真空通道型電子元件，其特徵在於具備： 積層體，其具有半導體層、形成於上述半導體層上之絕緣性第1絕緣層、形成於上述第1絕緣層上之導電性閘極層及形成於上述閘極層之絕緣性第2絕緣層，在由包含包括上述半導體層之端面、上述第1絕緣層之端面、上述閘極層之端面及上述第2絕緣層之端面而形成之第1側壁的壁面所劃定之空間內顯露上述第1側壁；及 汲極層，其形成於上述第2絕緣層上；且 向上述第1絕緣層與上述半導體層之界面入射光， 對上述半導體層與上述閘極層之間施加電壓，以使上述半導體層之表面形成空乏層，並且對上述半導體層與上述汲極層之間施加特定電壓，藉此，藉由入射至上述半導體層之表面之光而產生的電荷載子遷移至上述汲極層。
  16. 一種光傳送電路，其於同一基板上設有： 如請求項12之真空通道型電子元件，其作為發光元件而設置； 如請求項13或15之真空通道型電子元件，其作為受光元件而設置；及 波導，其將來自上述發光元件之光傳導至上述受光元件。
  17. 一種積層晶片，其係由第1晶片與第2晶片積層而成，其特徵在於： 上述第1晶片包含作為發光元件而設置的如請求項12之真空通道型電子元件，將來自上述發光元件之光向上述第1晶片與上述第2晶片之積層方向輸出， 上述第2晶片包含接收來自上述發光元件之光之受光元件。
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