TW202320232A - 半導體裝置 - Google Patents

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劉相瑋
楊耀仁
張盟昇
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台灣積體電路製造股份有限公司
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Abstract

在本揭示之一個態樣中，揭示一種半導體裝置。在一些實施例中，半導體裝置包括：在第一方向上延伸的第一導電結構，第一導電結構耦接至金屬氧化物半導體(MOS)裝置；在第一方向上延伸且在垂直於第一方向的第二方向上與第一導電結構隔開的第二導電結構；在第二方向上延伸且在垂直於第一方向及第二方向的一第三方向上安置於第一導電結構上方的介電材料；及安置於第二導電結構上方且與介電材料接觸的通孔結構，其中介電材料用以當一電壓施加至第二導電結構時在第一導電結構與通孔結構之間產生通道。

Description

透過通孔擺置的新穎熔絲結構
無
可程式化唯讀記憶體(programmable read-only memory，PROM)為數位記憶體的形式，在該形式中，每一位元之設定由熔絲、反熔絲、電熔絲或任何其他各種熔絲類型鎖定。類似於其他唯讀記憶體(read-only memory，ROM)，PROM中之資料為永久的且不可改變。PROM可用於數位電子裝置中以儲存通常用於諸如韌體或微碼之低層級程式的永久資料。與標準ROM之差異為，資料在製造期間寫入至ROM中，同時資料在製造之後程式化至PROM中。
無
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭示的一實施例。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示的一實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「……上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置之使用或操作中除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
本揭示的一實施例提供熔絲結構及形成熔絲結構之方法的各種實施例。並不具有本文中所揭示之改良的金屬熔絲結構可能需要維持大的程式化電流以擊穿諸如電阻器的熔絲元件，從而將電阻器自低電阻改變至高電阻。在此類結構中，耦接至熔絲元件之金屬氧化物半導體(metal-oxide-semiconductor，MOS)程式化裝置可需要過大以維持此類大的電流。
在一些實施例中，本文中所揭示之熔絲結構包括一熔絲元件，該熔絲元件包含平行於第二導電結構且不與第二導電結構接觸的導電結構，該第二導電結構具有安置於第二導電結構之頂部上的通孔結構。在一些實施例中，熔絲結構藉由短路連接熔絲元件來程式化。即，在一些實施例中，熔絲結構藉由以下操作來程式化：施加程式化電壓於第二導電結構上，且經由擊穿使得通道形成於第一導電結構與第二導電結構之間(例如，藉此將熔絲電阻自高電阻改變至低電阻)。在一些實施例中，通孔結構之寬度大於第二導電結構的寬度，使得第一導電結構與通孔結構之間的間距低於第一導電結構與第二導電結構之間的第二間距。
有利地，所揭示結構及方法的實施例可達成若干益處。在一個態樣中，藉由使用電壓而非電流來擊穿熔絲元件且藉此使熔絲結構程式化，所揭示結構及方法的實施例可使用較小MOS程式化裝置。在另一態樣中，相較於缺少本文中所揭示之改良的實施例，所揭示結構及方法之實施例可達成熔絲結構之面積的減小(例如，大於90%的減小)。在另一態樣中，藉由對數個通孔結構恰當地設定大小且進行安置，針對介電質擊穿所要求的程式化電壓可經減小。舉例而言，通孔結構可經放大，通孔結構沿著導電結構隔開之方向可以一偏移安置，及/或更多通孔結構可安置成例如三角形、平行四邊形或梯形配置。
第1A圖圖示根據一些實施例的尚未程式化之單電晶體熔絲單元100的示意性電路圖。熔絲單元100包括電晶體M1。電晶體M1可為金屬氧化物半導體(metal-oxide-semiconductor，MOS)電晶體、N型MOS (N-type MOS，NMOS)電晶體、P型MOS (P-type MOS,PMOS)電晶體，或任何各種其他類型之電晶體。電晶體M1可具有具標準臨限電壓(standard threshold voltage，SVT)、低臨限電壓(low threshold voltage，LVT)、高臨限電壓(high threshold voltage，HVT)、高電壓(high voltage，HV)、輸入/輸出(input/output，IO)的MOS裝置類型，或各種其他MOS裝置類型中的任一者。電晶體M1可包括閘極電極、汲極電極及源極電極。第一導體(例如，字線WL)可耦接至M1的閘極電極。第二導體(例如，位元線棒BLB)可耦接至M1的汲極電極。第三導體(例如，接地VSS)可耦接至M1的源極電極。熔絲單元100可包括第四導體(例如，位元線BL)。在一些實施例中，第二導體BLB及第四導體BL並未耦接(例如，斷開)，或經弱耦接(例如，BLB與BL之間的電阻大於100千歐，或其他各種電阻中的任一者)。
在一些實施例中，在熔絲單元100的讀取操作期間，第一導體WL接收啟用信號以啟用M1，且第四導體BL接收(例如，攜載)具有第一電壓的第一信號(例如，讀取信號)。在一些實施例中，感測器或記憶體控制器感測第四導體BL上的第一信號。在一些實施例中，第一電壓大於預定臨限值，從而指示熔絲單元100尚未經程式化。
在一些實施例中，在熔絲單元100的程式化操作期間，第一導體WL接收啟用信號以啟用M1，且第四導體BL接收具有第二電壓的第二信號(例如，程式化信號)。在一些實施例中，感測器或記憶體控制器在第四導體BL上施加第二信號。在一些實施例中，第二電壓大於預定擊穿電壓，且擊穿介電質以在BL與BLB之間形成通道，此情形在第1B圖中進一步解釋。
第1B圖圖示根據一些實施例的已被程式化之單電晶體熔絲單元120的示意性電路圖。熔絲單元120類似於熔絲單元100，除了熔絲單元120在第二導體BLB與第四導體BL之間包括電阻器R1外。在一些實施例中，電阻器R1表示/體現/為第二導體BLB與第四導體BL之間的通道之電阻，當BL與BLB之間的介電質回應於施加程式化電壓至第四導體BL時，該通道形成。在一些實施例中，電阻器R1小於10歐姆或其他各種電阻中的任一者。
在一些實施例中，在熔絲單元120的讀取操作期間，第一導體WL接收啟用信號以啟用M1，且第四導體BL接收具有第三電壓的第一信號。在一些實施例中，第三電壓小於預定臨限值，從而指示熔絲單元120已程式化。
第1C圖圖示根據一些實施例的尚未程式化之雙電晶體熔絲單元140的示意性電路圖。熔絲單元140包括電晶體M1及M2，其每一者可類似於第1A圖的電晶體M1。第一導體(例如，字線WL)可耦接至M1的閘極電極。第二導體(例如，n型共源共閘閘極或NCGATE)可耦接至M2的閘極電極。在一些實施例中，第二導體NCGATE接收偏壓信號，該偏壓信號具有等於參考平面(例如，電壓源VDD)或參考平面之小部分(例如，一半)的電壓。
第三導體(例如，位元線棒BLB)可耦接至M2的汲極電極。第四導體(例如，接地VSS)可耦接至M1的源極電極。M1之汲極電極可耦接至M2的源極電極(例如，電晶體M1及M2經串聯/堆疊)。熔絲單元140可包括第五導體(例如，位元線BL)。在一些實施例中，第三導體BLB及第五導體BL並未耦接，或經弱耦接(例如，BLB與BL之間的電阻大於100千歐，或其他各種電阻中的任一者)。在一些實施例中，雙電晶體熔絲單元140的讀取及程式化操作類似於單電晶體熔絲單元100的讀取及程式化操作。
第1D圖圖示根據一些實施例的已程式化之雙電晶體熔絲單元160的示意性電路圖。熔絲單元160類似於熔絲單元140，除了熔絲單元160在第三導體BLB與第五導體BL之間包括電阻器R1外。熔絲單元160之電阻器R1類似於熔絲單元120的電阻器R1。在一些實施例中，雙電晶體熔絲單元160的讀取操作類似於單電晶體熔絲單元120的讀取操作。熔絲單元100至160中的每一者可描述為半導體裝置，同時保持在本揭示的一實施例的範疇內。
第2圖圖示根據各種實施例之半導體熔絲單元200的電路佈局。儘管圖示於第2圖中之熔絲單元200包括熔絲單元140的兩個個例，但應理解，熔絲單元200可包括熔絲單元140的任何數目個個例，或各種其他熔絲單元(例如，熔絲單元100)中之任一者的任何數目個個例，同時保持在本揭示的一實施例之範疇內。熔絲單元200可描述為半導體裝置，同時保持在本揭示的一實施例的範疇內。
熔絲單元200包括主動結構(active structure，OD)。在一些實施例中，主動結構OD為經摻雜(例如，有p型或n型摻雜劑)的半導體材料。在一些實施例中，主動結構OD安置於半導體基板上方。在一些實施例中，井(例如，n型井或p型井)結構安置於主動結構OD上方。
熔絲單元200包括數個金屬界定之觸點/結構(metal-defined contacts/structure，MD)，其在第一側向方向(例如，Y方向)上延伸且沿著垂直於第一側向方向的第二側向方向(例如，X方向)上彼此隔開。儘管第一側向方向本文中描述為Y方向，但第一側向方向及第二側向方向可經互換，同時保持在本揭示的一實施例的範疇內。如第2圖中所繪示，MD包括MD1、MD2、MD3、MD4及MD5。在一些實施例中，MD1沿著第二側向方向係在MD的第一末端處，MD2係在MD1與MD3之間，MD3係在MD2與MD4之間，MD4係在MD3與MD5中，且MD5係在MD的另一末端處。在一些實施例中，每一MD之至少一部分沿著垂直於第一側向方向及第二側向方向的垂直方向(例如，Z方向)安置於OD上方(例如，與OD重疊)。在一些實施例 中，每一MD對應於諸如第1C圖之M1或M2之電晶體的汲極電極或源極電極中的一者。在一些實施例中，MD中的至少一者對應於第一電晶體(例如，M1)之汲極電極，及第二電晶體(例如，M2)的源極電極。儘管圖示於第2圖中之熔絲單元200包括五個MD，但應理解，熔絲單元200可包括任何數目個MD，同時保持在本揭示的一實施例的範疇內。金屬界定之結構中的每一者可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
熔絲單元200包括數個閘極界定結構(gate-defined structure，GD)，其在第一側向方向上延伸且沿著第二側向方向彼此隔開。如第2圖中所繪示，GD包括GD1、GD2、GD3及GD4。在一些實施例中，GD1沿著第二側向方向係在GD的第一末端處，GD2係在GD1與GD3之間，GD3係在GD2與GD4之間，且GD4係在GD的另一末端處。在一些實施例中，每一GD沿著第二側向方向安置於一對MD之間且與該對MD隔開。在一些實施例中，每一GD的至少一部分沿著垂直方向安置於OD上方。在一些實施例中，每一GD的上覆OD的部分界定電晶體的導電通道。在一些實施例 中，每一GD對應於諸如第1C圖之M1或M2之電晶體的閘極電極。儘管圖示於第2圖中之熔絲單元200包括四個GD，但應理解，熔絲單元200可包括任何數目個GD，同時保持在本揭示的一實施例的範疇內。閘極界定結構中的每一者包括Cu Al、Co、Ru、W、多晶Si或其他各種導電材料中的任一者。在一些實施例中，MD1、GD1、MD2及OD的一部分(MD1、GD1及MD2安置該部分上方)對應於第1C圖的M2。在一些實施例中，MD2、GD2、MD3及OD的一部分(MD2、GD2及MD3安置於該部分上方)對應於第1C圖的M1。
熔絲單元200包括Mx層的數個導電結構，該些導電結構在第二側向方向上延伸且在第一側向方向彼此隔開。在一些實施例中，Mx層為金屬0 (M0)層或其他各種金屬層中的一者。如第2圖中所繪示，Mx層之導電結構包括導電結構位元線(bit line，BL) Mx、導電結構位元線棒(bit line bar，BLB) Mx、導電結構VSS、導電結構WL，及導電結構NCGATE。在一些實施例中，BL Mx及BLB Mx沿著第一側向方向相鄰於彼此(例如，在之間無其他類似結構情況下緊接於彼此)。在一些實施例中，BL Mx沿著第一側向方向係在MD的第一末端處，BLB Mx係在BL Mx與Vss之間，Vss係在BLB Mx與WL之間，WL係在VSS與NCGATE之間，且NCGATE係在MD的另一末端處。在一些實施例中，Mx層之導電結構中每一者的寬度MxW係在10 nm至30 nm之範圍內，或為其他各種值中的任一者。在一些實施例中，Mx層之導電結構中每一對相鄰導電結構之間的間距MxSp係在10 nm至30 nm之範圍內，或為其他各種值中的任一者。Mx層之導電結構中的每一者可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
在一些實施例中，BL Mx及BLB Mx至少部分安置於OD上方。在一些實施例中，導電結構BL Mx為對應於第1C圖之BL的實體結構，且導電結構BLB Mx為對應於第1C圖之BLB的實體結構。在一些實施例中，熔絲單元200沿著第二側向方向包括在BL Mx與BLB Mx之間的介電質DIEL，且與BL Mx及BLB Mx接觸(例如，耦接)。在一些實施例中，通道回應於電壓施加至BL Mx或電耦接至BL Mx的另一導體而形成(例如，介電質DIEL產生通道)。在一些實施例中，所施加電壓具有大於用於形成通道之臨限值(例如，介電質擊穿電壓臨限值)的電壓位準。在一些實施例中，通道之第一電阻低於介電質DIEL的第二電阻。
在一些實施例中，VSS、WL及NCGATE中的一或多者至少部分安置於OD上方，而在其他實施例中，VSS、WL及NCGATE並未安置於OD上方。在一些實施例中，導電結構VSS為對應於第1C圖之VSS的實體結構，導電結構WL為對應於第1C圖之WL的實體結構，且導電結構NCGATE為對應於第1C圖之NCGATE的實體結構。儘管圖示於第2圖中之熔絲單元200包括Mx層的兩個導電結構，但應理解，熔絲單元104可包括Mx層之任何數目個導電結構，同時保持在本揭示的一實施例的範疇內。
熔絲單元200包括數個通孔(VD)，其中該數目個VD中的每一者沿著垂直方向安置於Mx層之對應導電結構與對應MD結構之間。如第2圖中所繪示，第一VD係在BLB Mx與MD1之間，第二VD係在VSS與MD3之間，且第三VD係在BLB Mx與MD5之間。在一些實施例中，每一VD電耦接以下各者且與以下各者接觸：Mx層的對應MD結構及對應導電結構，VD安置於對應MD結構與對應導電結構之間。儘管圖示於第2圖中之熔絲單元200包括三個VD，但應理解，佈局電路200可包括任何數目個VD，同時保持在本揭示的一實施例的範疇內。每一VD可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
熔絲單元200包括數個通孔(VG)，其中該數目個VG中的每一者沿著垂直方向安置於Mx層之對應導電結構與對應GD結構之間。如第2圖中所繪示，第一VG係在NCGATE與GD1之間，第二VG係在WL與GD2之間，第三VG係在WL與GD3之間，且第四VG係在NCGATE與GD4之間。在一些實施例中，每一GD電耦接以下各者且與以下各者接觸：Mx層的對應GD結構及對應導電結構，GD安置於對應GD結構與對應導電結構之間。儘管圖示於第2圖中之熔絲單元200包括兩個VG，但應理解，佈局電路200可包括任何數目個VG，同時保持在本揭示的一實施例的範疇內。每一VG可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
熔絲單元200包括My層的數個導電結構，其在第一側向方向上延伸且在第二側向方向上彼此隔開。在一些實施例中，My層為金屬1 (M1)層或其他各種金屬層中的一者。在一些實施例中，My為安置於Mx上方且相鄰於Mx的金屬層。即，在一些實施例中，在Mx與My之間不存在其他金屬層，但可存在通孔層。在一些實施例中，My層之導電結構中的每一者部分安置於Mx層之導電結構中的一或多者上方。在一些實施例中，My層之導電結構中的每一者安置或部分安置於對應MD上方。儘管未圖示，但在一些實施例中，My層之導電結構中的一或多者並未安置於對應MD上方，或部分安置於兩個或兩個以上MD上方。
如第2圖中所繪示，My層的導電結構包括導電結構BL My、BLB My、BL My2、BLB My2及BL My3。在一些實施例中，BL My沿著第二側向方向係在My層處導電結構的一個末端處，BLB My係在BL My與BL My2之間，BL My2係在BLB My與BLB My2之間，BLB My2係在BL My2與BL My3之間，且BL My3係在My層之導電結構的另一末端處。
在一些實施例中，My層之導電結構中每一者的寬度MyW係在10 nm至30 nm之範圍內，或為其他各種值中的任一者。在一些實施例中，My層之導電結構中每兩個相鄰導電結構之間的間距MySp係在10 nm至30 nm之範圍內，或為其他各種值中的任一者。My層之導電結構中的每一者可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
在一些實施例中，導電結構BL中之每一者(例如，BL My、BL My2及BL My3)為對應於第1C圖之BL的實體結構，且導電結構BLB中之每一者(例如，BLB My及BLB My2)為對應於第1C圖之BLB的實體結構。儘管圖示於第2圖中之熔絲單元200包括My層的五個導電結構，但應理解，佈局電路200可包括My層之任何數目個導電結構，同時保持在本揭示的一實施例的範疇內。
熔絲單元200包括數個通孔(Vx)，其沿著垂直方向安置於Mx層之對應導電結構與My層之對應導電結構之間。如第2圖中所繪示，第一Vx係在BL Mx與BL My之間，第二Vx係在BLB Mx與BLB My之間，第三Vx係在BL Mx與BL My2之間，第四Vx係在BLB Mx與BLB My2之間，且第五Vx係在BL Mx與BL My3之間。在一些實施例中，每一Vx電耦接以下各者且與以下各者接觸：Mx層的對應導電結構及My層之對應導電結構，Vx安置於對應導電結構與對應導電結構之間。在一些實施例中，每一通孔Vx僅部分安置於Mx層的各別導電結構上方(例如，沿著第一側向方向之通孔的沿著第一側向方向的寬度大於Mx層之對應導電結構沿著第一側向方向的寬度)。在一些實施例中，Vx通孔中之一或多者可關於Mx層之對應導電結構沿著第一方向對準(例如，居中)。在一些實施例中，Vx通孔中之一或多者可關於Mx層之對應導電結構沿著第一方向偏移(例如，不居中)。
在一些實施例中，係Mx層之介電質DIEL亦係在Vx層中。在一些實施例中，DIEL安置於BLB Mx上方，且安置於每一Vx與BLB Mx之間。在一些實施例中，通孔Vx中每一者的寬度VxW係在10 nm至30 nm之範圍內，或其他各種值中的任意者。在一些實施例中，通孔Vx中每一者的長度VxL係在10 nm至30 nm之範圍內，或為其他各種值中的任一者。在一些實施例中，VxW等於VxL，使得Vx在沿著第一側向方向及第二側向方向的平面中成正方形。在一些實施例中，VxW不同於VxL，使得Vx在沿著第一側向方向及第二側向方向的平面中成矩形。儘管圖示於第2圖中之熔絲單元200包括五個Vx，但應理解，佈局電路200可包括任何數目個Vx，同時保持在本揭示的一實施例的範疇內。每一通孔Vx可包括Cu Al、Co、Ru、W或其他各種導電材料中的任一者。
第3A圖圖示根據各種實施例的熔絲結構300。熔絲結構300為根據各種實施例的沿著A-A’截取的熔絲單元200之各種層的橫截面圖。如第3A圖中所繪示，熔絲結構300包括主動結構(active structure，OD)。在一些實施例中，金屬界定之結構MD1安置於主動結構OD上方。在一些實施例中，第一通孔層安置於金屬界定之結構MD1上方。在一些實施例中，通孔結構VD安置於第一通孔層上方。在一些實施例中，第一金屬層(例如，金屬0層) 安置於第一通孔層上方。在一些實施例中，導電結構BL Mx及BLB Mx安置於第一金屬層上方。在一些實施例中，導電結構BLB Mx安置於通孔結構VD上方。在一些實施例中，BL Mx及BLB Mx在第一側向方向(例如，Y方向)上彼此隔開。在一些實施例中，導電結構BL Mx之頂表面(例如，頂部臨界尺寸) MxT具有在10 nm至30 nm之範圍內或為其他各種值中之任一者的寬度MxTW。
在一些實施例中，第二通孔層(例如，通孔0層)安置於第一金屬層上方。在一些實施例中，通孔結構Vx安置於第二通孔層中且導電結構BL Mx上方。在一些實施例中，Vx寬於BL Mx。在一些實施例中，導電結構Vx之底表面(例如，底部臨界尺寸) VxB具有在10 nm至30 nm之範圍內或其他各種值中之任一者的寬度VxBW。在一些實施例中，VxBW相交於MxTW大包括1 nm至4 nm之範圍(例如，在一側或兩側上)或其他各種值中的任一者。可藉由製程調整使得VxBW大於MxTW。在一些實施例中，Vx與BLB Mx之間的第一間距(例如，空間、距離) (VxSp)係在6 nm至30 nm之範圍內，或其他各種值中的任一者。在一些實施例中，BL Mx與BLB Mx之間的第二間距(MxSp)係在10 nm至30 nm之範圍內，或其他各種值中的任一者。在一些實施例中，VxSp與MxSp的比率係在0.4至1之間的範圍(例如，0.4至0.9、0.4至0.7，或0.4至0.5)內，或為其他各種值中的任一者。
在一些實施例中，通孔結構Vx可沿著第一側向方向關於導電結構BL Mx對準。在一些實施例中，通孔結構Vx可沿著第一側向方向關於導電結構BL Mx偏移，使得通孔結構Vx與導電結構BLB Mx之間的間距小於通孔結構Vx關於導電結構BL Mx並不偏移情況下的第二間距。在一些實施例中，導電結構BLB Mx、導電結構BL Mx及通孔結構Vx可被共同稱作熔絲元件。有利地，在通孔結構Vx與導電結構BLB Mx之間具有較小間距可致使要求較低電壓用於使熔絲元件程式化。
介電質DIEL安置於第一金屬層與第二通孔層之間。介電質DIEL安置於導電結構BLB Mx與BL Mx之間、導電結構BLB Mx與通孔結構Vx之間，以及導電結構BLB Mx上方。在一些實施例中，第二金屬層(例如，金屬1層)安置於第二通孔層上方。在一些實施例中，導電結構BL My安置於第二金屬層中與通孔結構Vx上方。儘管未圖示，但其他金屬及通孔層係在本揭示的一實施例之範疇內。
第3B圖圖示根據各種實施例的熔絲結構310。熔絲結構310為根據各種實施例的沿著A-A’截取的熔絲單元200之各種層的橫截面圖。在一些實施例中，熔絲結構310對應於第1D圖的熔絲單元160 (例如，程式化之後的熔絲單元)。在一些實施例中，熔絲結構310類似於熔絲結構300，除了本文中描述之差異外。在一些實施例中，熔絲結構310包括安置於通孔結構Vx與導電結構BLB Mx之間的通道CH。通道CH可將通孔結構Vx電耦接至導電結構BLB Mx。在一些實施例中，通道CH對應於第1D圖的R1。熔絲結構300至310中的每一者可描述為半導體裝置，同時保持在本揭示的一實施例的範疇內。
第4圖圖示根據一些實施例之諸如熔絲單元200之數個熔絲單元的陣列400的電路佈局。在一些實施例中，陣列400為熔絲單元200的2×2陣列。在一些實施例中，熔絲單元配置成列-行組態，其中位元線及位元棒線在第一側向方向(例如，Y方向)上延伸以耦接至該行中之熔絲單元，且字線在第二側向方向(例如，X方向)上延伸以耦接至該列中的熔絲單元。舉例而言，BL0沿著第一側向方向延伸以耦接至第一行中熔絲單元200中的每一者，BL1沿著第一側向方向延伸以耦接至第二行中熔絲單元200中的每一者，WL0沿著第二側向方向延伸以耦接至第一列中熔絲單元200中的每一者，且WL1沿著第二側向方向延伸以耦接至第二列中熔絲單元200中的每一者。儘管第4圖中之陣列400描繪為2×2陣列，但應理解，陣列400可包括任何數目個熔絲單元，同時保持在本揭示的一實施例的範疇內。
第5A圖至第5F圖分別圖示根據一些實施例之熔絲單元500至550的各種電路佈局。在一些實施例中，熔絲單元500至550類似於第2圖的熔絲單元200，除了本文中描述之差異外。在高位階下，差異包括安置之通孔的數目、通孔關於彼此的配置，及通孔的形狀。在一些實施例中，第5A圖之熔絲單元500的電路佈局包括：在第二側向方向(例如，X方向)上延伸的數個Mx導電結構(例如，Mx層之導電結構)、在第一側向方向(例如，Y方向)上延伸的至少部分安置於數個Mx導電結構上方的數個My導電結構(例如，My層的導電結構) ，及沿著垂直方向安置於前述兩者之間的數個通孔。其他佈局細節為了簡單被忽略。
在一些實施例中，數個Mx導電結構包括BL Mx及在第一側向方向上與BL Mx隔開的BLB Mx。在一些實施例中，數個My導電結構包括BL My、在第一側向方向上與BL My隔開的BLB My，及在第一側向方向上與BLB My隔開的BL My2。在一些實施例中，通孔為正方形(例如，通孔之長度等於通孔的寬度)。在一些實施例中，通孔在沿著第一側向方向及第二側向方向的平面中配置成三角形配置。舉例而言，第一Vx安置於BL Mx與BL My之間，第二Vx安置於BLB Mx與BLB My之間，且第三Vx安置於BL Mx與BL My2之間。有利地，相較於具有僅一個通孔，具有更多通孔(例如，具有三角形配置)可減小通孔至金屬擊穿電壓。此外，具有更多通孔可減小熔絲單元歸因於金屬或通孔製程缺陷而不能程式化的似然度(例如，因為不大可能的是所有通孔將受相同製程缺陷影響)。儘管如第5A圖中所圖示，Mx導電結構之數目為二，My導電結構之數目為三，且通孔之數目為三，但應理解，熔絲單元500可包括任何數目個Mx導電結構、My導電結構及Vx通孔，同時保持在本揭示的一實施例之範疇內。
在一些實施例中，兩個熔絲壁(fuse wall，FW)在第二側向方向上延伸，且各自沿著第一側向方向與數個Mx導電結構之對應末端隔開。在一些實施例中，FW浮動(例如，並未耦接至任何電壓/電流/電源/信號源/電源供應器)。在一些實施例中，FW藉由以下操作來在熔絲單元500之熔絲元件的擊穿期間保護其他電路：隔離熔絲單元500，及防止熔絲單元500 (例如，熔絲元件或導電結構)的熔絲材料濺射於其他電路。熔絲材料可包括Cu、Co，或其他各種材料中的任一者。儘管如第5A圖中所圖示，FW之數目為二，但應理解，熔絲單元500可包括任何數目個FW，同時保持在本揭示的一實施例的範疇內。
在一些實施例中，第5B圖之熔絲單元510類似於第5A圖的熔絲單元500，除了本文中描述之差異外。在高位階下，差異包括通孔在沿著第一側向方向及第二側向方向的平面中配置成平行四邊形配置。在一些實施例中，熔絲單元510包括額外My導電結構BLB My2，其在第一側向方向上延伸且在第二側向方向上與BL My2隔開。在一些實施例中，熔絲單元510包括沿著垂直方向安置於BLB Mx與BLB My2之間的額外通孔結構(第三Vx)。有利地，相較於具有3-通孔的三角形配置，具有更多通孔(例如，具有平行四邊形配置)可減小通孔至金屬擊穿電壓。此外，具有更多通孔可減小熔絲單元歸因於金屬或通孔製程缺陷為不能程式化的似然度。儘管如第5B圖中所圖示，My導電結構之數目為四且通孔之數目為四，但應理解，熔絲單元520可包括任何數目個My導電結構及Vx通孔，同時保持在本揭示的一實施例之範疇內。
在一些實施例中，第5C圖之熔絲單元520類似於第5B圖的熔絲單元510，除了本文中描述之差異外。在高位階下，差異包括通孔在沿著第一側向方向及第二側向方向的平面中配置成梯形配置。在一些實施例中，熔絲單元520包括額外My導電結構BL My3，其在第一側向方向上延伸且在第二側向方向上與BLB My2隔開。在一些實施例中，熔絲單元520包括沿著垂直方向安置於BL Mx與BL My3之間的額外通孔結構(第四Vx)。有利地，相較於具有4-通孔之平行四邊形配置，具有更多通孔(例如，具有梯形配置)可減小通孔至金屬擊穿電壓。此外，具有更多通孔可減小熔絲單元歸因於金屬或通孔製程缺陷為不能程式化的似然度。儘管如第5C圖中所圖示，My導電結構之數目為五且通孔之數目為五，但應理解，熔絲單元520可包括任何數目個My導電結構及Vx通孔，同時保持在本揭示的一實施例之範疇內。
在一些實施例中，熔絲單元500至520的Vx通孔配置成兩個或兩個以上列(或行)，其中兩個或兩個以上列(或行)彼此偏移。即，在一些實施例中，第一複數個Vx通孔結構沿著第二側向方向配置，其中第一複數個通孔結構中的每一者安置於不同的Mx導電結構上方，且第二複數個Vx通孔結構沿著第二側向方向配置，在第一側向方向上與第一複數個通孔結構隔開且在第二側向方向上自第一複數個通孔結構偏移，其中第二複數個通孔結構中的每一者安置於不同Mx個導電結構上方(例如，不同於彼此且不同於第一複數個通孔結構安置於上方的Mx導電結構)。
在一些實施例中，第5D圖之熔絲單元530、第5E圖之熔絲單元540及第5F圖之熔絲單元550分別類似於第5A圖之熔絲單元500、第5B圖之熔絲單元510及第5C圖的熔絲單元520，除了Vx通孔為矩形而非正方形且對應Mx導電結構為較寬外。有利地，相較於正方形通孔，具有較大矩形通孔可藉由增大通孔之表面面積來減小通孔至金屬擊穿電壓。
第6圖圖示根據各種實施例之熔絲單元600的電路佈局。在一些實施例中，熔絲單元600類似於熔絲單元200，除了本文中描述之差異外。在高位階下，差異包括自第一BL與BLB相對安置的額外BL導電結構，其中額外通孔沿著額外BL導電結構安置。在一些實施例中，除了熔絲單元200之Mx層的導電結構(例如，BL Mx、BLB Mx)外，熔絲單元600包括在第二側向方向上延伸的導電結構BL Mx2。在一些實施例中，導電結構BL Mx2在第一側向方向(例如，Y方向)上與BLB Mx隔開，且自BL Mx與BLB Mx相對地安置(例如，使得導電結構沿著第一側向方向的次序為BL Mx、BLB Mx及BL Mx2)。
在一些實施例中，除了熔絲單元200的Vx通孔外，熔絲單元600包括額外Vx通孔。如第6圖中所繪示，第六Vx係在BL Mx2與BL My之間，第七Vx係在BL Mx2與BL My2之間，且第八Vx係在BL Mx2與BL My3之間。有利地，相較於其中通孔沿著BL導電結構安置的具有僅一個BL導電結構，具有更多通孔(例如，沿著額外BL導電結構安置)可減小通孔至金屬擊穿電壓。此外，具有更多通孔可減小熔絲單元歸因於金屬或通孔製程缺陷為不能程式化的似然度。
第7A圖圖示根據各種實施的熔絲結構700。熔絲結構700為根據各種實施例的沿著B-B’截取的熔絲單元600之各種層的橫截面圖。在一些實施例中，熔絲結構700類似於熔絲結構300，除了本文中描述之差異外。如第7A圖中所繪示，除了熔絲結構300的導電結構Mx及BLB Mx外，導電結構BL Mx2又安置於第一金屬層中。在一些實施例中，導電結構BL Mx2自BL Mx與BLB Mx相對地安置。在一些實施例中，除了熔絲結構300之通孔結構Vx外，第二通孔結構Vx安置於第二通孔層中。在一些實施例中，第二通孔結構Vx安置於導電結構BL Mx2上方。在一些實施例中，介電質DIEL安置於導電結構BLB Mx與BL Mx2之間、導電結構BLB Mx與第二通孔結構Vx之間，以及導電結構BLB Mx2上方。
第7B圖圖示根據各種實施例的熔絲結構710。熔絲結構700為根據各種實施例的沿著B-B’截取的熔絲單元600之各種層的橫截面圖。在一些實施例中，熔絲結構710類似於熔絲結構310，除了本文中描述之差異外。在一些實施例中，熔絲結構710包括熔絲結構700包括的相同差異。另外，在一些實施例中，熔絲結構710包括安置於通孔結構Vx與導電結構BLB Mx2之間的第二通道CH。
第8A圖至第8F圖分別圖示根據一些實施例之熔絲單元800至850的各種電路佈局。在一些實施例中，熔絲單元800至850分別類似於第5A圖至第5F圖的熔絲單元500至550，除了本文中描述之差異外。在高位階下，差異包括自第一BL與BLB相對安置的額外BL導電結構，其中額外通孔沿著額外BL導電結構安置。在一些實施例中，除了熔絲單元500至550之各別熔絲單元的Mx導電結構(例如，BL Mx、BLB Mx) 外，熔絲單元800至850中之每一者包括在第二側向方向(例如，X方向)上延伸的Mx導電結構BL Mx2。在一些實施例中，Mx導電結構BL Mx2自BL Mx與BLB Mx相對。在一些實施例中，每一熔絲單元800至850包括兩個額外Vx通孔。在一些實施例中，第一額外Vx通孔安置於BL Mx2與BL My之間，且第二額外Vx通孔安置於BL Mx2與BL My2之間。在一些實施例中，熔絲單元820及850包括安置於BL Mx2與BL My3之間的第三額外Vx通孔。有利地，相較於其中通孔沿著BL導電結構安置的具有僅一個BL導電結構，具有更多通孔(例如，沿著額外BL導電結構安置)可減小通孔至金屬擊穿電壓。此外，具有更多通孔可減小熔絲單元歸因於金屬或通孔製程缺陷為不能程式化的似然度。
第9圖圖示根據各種實施例之熔絲單元900的電路佈局。在一些實施例中，熔絲單元900類似於熔絲單元200，除了本文中描述之差異外。在一些實施例中，My層BLB My及BLB My2的導電結構被省略。在一些實施例中，數個Vx通孔沿著第二側向方向(例如，X方向) 配置(例如，配置成單一列)。舉例而言，第一Vx係在BL Mx與BL My之間，第二Vx係在BL Mx與BL My2之間，且第三Vx係在BL Mx及BL My3之間。在一些實施例中，BLB Mx與BLB My之間的Vx及BLB Mx與BLB My2之間的Vx被省略。在一些實施例中，數個Vx通孔並未安置於BLB (例如，BLB Mx、BLB My) 之間。在一些實施例中，數個Vx通孔中的每一者僅安置於對應BL (例如，BL Mx、BL My)之間。
第10A圖至第10F圖分別圖示根據各種實施例之熔絲單元1000至1050的各種電路佈局。在一些實施例中，熔絲單元1000至1050分別類似於第5A圖至第5F圖的熔絲單元500至550，除了本文中描述之差異外。在一些實施例中，熔絲單元1000至1050省略My導電結構BLB My及BLB My2。在一些實施例中，熔絲單元1000至1050省略安置於熔絲單元800至850中之BLB Mx與BLB My之間的Vx，及熔絲單元810、820、840及850中BLB Mx與BLB My2之間的Vx。
第11圖圖示根據本揭示之一或多個實施例的操作半導體裝置之方法1100的流程圖。舉例而言，方法1100之操作(或步驟)的至少一些可用以形成熔絲單元200或熔絲結構300。請注意，方法1100僅為實例，且並非意欲限制本揭示的一實施例。因此，應理解，額外操作可在第11圖中描繪之方法1100之前、期間及/或之後提供，且一些其他操作本文中僅予以簡潔描述。
方法1100以如下操作1110開始：經由電耦接至金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置(例如，第2圖之M2)之閘極的第一導電結構(例如，第2圖之WL)接收字線電壓。方法1100繼續經由第二導電結構(例如，第2圖之BL Mx或BL My)接收大於預定電壓之位元線電壓的操作1120。
在一些實施例中，方法1100繼續在第二導電結構與電耦接至MOS裝置之汲極或源極中之一者的第三導電結構(例如，第2圖之BLB Mx)之間產生通道(例如，第3B圖的CH)的操作1130。在一些實施例中，第二導電結構電耦接至通孔結構(例如，第2圖之Vx)，且方法包括在通孔結構與第三導電結構之間產生通道。在一些實施例中，方法1100進一步包括經由第二導電結構感測第二位元線電壓。在一些實施例中，第二位元線電壓小於預定臨限值，從而指示熔絲單元已程式化。
第12圖為繪示根據本揭示之各種實施例的記憶體系統之組態的方塊圖。如圖所示，根據本揭示之各種實施例的記憶體系統1200包括非揮發性記憶體裝置1220及記憶體控制器1210。
非揮發性記憶體裝置1220可包括諸如熔絲單元200之熔絲單元的陣列400，如本文中所揭示。此外，非揮發性記憶體裝置1220可為由數個鐵磁性記憶體晶片構成的多晶片封裝。
記憶體控制器1210用以控制非揮發性記憶體裝置1220。記憶體控制器1210可包括SRAM 1211、中央處理單元(central processing unit，CPU) 1212、主機介面(host interface，I/F) 1213、錯誤校正碼(error-correcting code，ECC) 1214及記憶體介面1215。SRAM 1211充當CPU 1212的操作記憶體。CPU 1212執行通用控制操作用於記憶體控制器1210的資料交換。主機介面1213包括耦接至記憶體系統1200之主機的資料交換協定。此外，ECC 1214可偵測且校正包括於自非揮發性記憶體裝置1220讀取之資料中的錯誤。記憶體介面1215與控制非揮發性記憶體裝置1220介接。記憶體控制器1210可進一步儲存碼資料以與主機介接。
在本揭示之一個態樣中，揭示一種半導體裝置。在一些實施例中，半導體裝置包括：在第一方向上延伸的第一導電結構，第一導電結構耦接至一金屬氧化物半導體(MOS)裝置；第二導電結構，第二導電結構在第一方向上延伸且在垂直於第一方向的第二方向上與第一導電結構隔開；一介電材料，介電材料在第二方向上延伸且在垂直於第一方向及第二方向的第三方向上安置於第一導電結構上方；及一通孔結構，通孔結構安置於第二導電結構上方且與介電材料接觸，其中介電材料用以當一電壓施加至第二導電結構時在第一導電結構與通孔結構之間產生一通道。
在一些實施例中，半導體裝置進一步包括第三導電結構，第三導電結構在第二方向上延伸且安置於通孔結構上方。在一些實施例中，半導體裝置進一步包括第四導電結構，第四導電結構在第一方向上延伸、自第二導電結構與第一導電結構相對地隔開；及第二通孔結構，第二通孔結構安置於第四導電結構上方，其中第三導電結構安置於第二通孔結構上方。
在一些實施例中，半導體裝置進一步包括：第二通孔結構，第二通孔結構安置於第一導電結構上方且在第一方向及第二方向上與通孔隔開；及第四導電結構，第四導電結構在第二方向上延伸、在第一方向上與第三導電結構隔開且安置於第二通孔結構上方。
在一些實施例中，半導體裝置進一步包括：沿著第二方向配置之第一複數個通孔結構，其中第一通孔結構中的每一者安置於一不同導電結構上方，其中第三導電結構安置於通孔結構上方，其中第一通孔結構包括通孔結構；及第二複數個通孔結構，其沿著第二方向配置、在第一方向上與第一通孔結構隔開且在第二方向上自第一通孔結構偏移，其中第二通孔結構中的每一者安置於一不同導電結構上方，其中第四導電結構安置於第二通孔結構上方，其中第二通孔結構包括第二通孔結構。
在一些實施例中，第二導電結構在第二方向上包括第一寬度，第三導電結構在第一方向上包括第二寬度，第一寬度等於第二寬度，且通孔結構在沿著第一方向及第二方向的一平面中為正方形。在一些實施例中，第二導電結構在第二方向上包括第一寬度，第三導電結構在第一方向上包括第二寬度，且第一寬度大於第二寬度，且通孔結構在沿著第一方向及第二方向的一平面中為矩形。
在一些實施例中，通孔結構沿著第二方向與第二導電結構對準。在一些實施例中，通孔結構沿著第二方向自第二導電結構偏移。在一些實施例中，第二導電結構在第二方向上包括第一寬度，通孔結構在第二方向上包括第二寬度，且第二寬度大於第一寬度。
在本揭示之一個態樣中，揭示一種半導體裝置。在一些實施例中，半導體裝置包括：在第一方向上延伸的第一導電結構，第一導電結構耦接至一金屬氧化物半導體(MOS)裝置；第二導電結構，第二導電結構在第一方向上延伸且在垂直於第一方向的第二方向上與第一導電結構隔開達第一間距；及安置於第二導電結構上方的一通孔結構，其中通孔結構在第二方向上與第一導電結構隔開達第二間距，且其中第二間距與第一間距的一比率係在0.4至0.9的一範圍內。
在一些實施例中，半導體裝置進一步包括第三導電結構，第三導電結構在第二方向上延伸且安置於通孔結構上方。在一些實施例中，半導體裝置進一步包括第四導電結構，第四導電結構在第一方向上延伸、自第二導電結構與第一導電結構相對地隔開；及第二通孔結構，第二通孔結構安置於第四導電結構上方，其中第三導電結構安置於第二通孔結構上方。
在一些實施例中，半導體裝置進一步包括：第二通孔結構，第二通孔結構安置於第一導電結構上方且在第一方向及第二方向上與通孔隔開；及第四導電結構，第四導電結構在第二方向上延伸、在第一方向上與第三導電結構隔開且安置於第二通孔結構上方。
在一些實施例中，第二導電結構在第二方向上包括第一寬度，第三導電結構在第一方向上包括第二寬度，第二導電結構之第一寬度等於第二寬度，且通孔結構在沿著第一方向及第二方向的一平面中為正方形。
在一些實施例中，第二導電結構在第二方向上包括第一寬度，第三導電結構在第一方向上包括第二寬度，第二導電結構之第一寬度大於第二寬度，且通孔結構在沿著第一方向及第二方向的一平面中為矩形。在一些實施例中，通孔結構沿著第二方向與第二導電結構對準。在一些實施例中，通孔結構沿著第二方向自第二導電結構偏移。
在本揭示之一個態樣中，揭示一種操作半導體裝置的方法。在一些實施例中，方法包括：經由電耦接至一金屬氧化物半導體(MOS)裝置之第一導電結構接收一字線電壓；經由第二導電結構接收大於一預定電壓的一位元線電壓；及在第二導電結構與第三導電結構之間產生一通道，第三導電結構電耦接至MOS裝置之一汲極或一源極中的一者。在一電壓施加至第二導電結構時，在第一導電結構與通孔結構之間產生一通道。。在一些實施例中，方法進一步包括以下步驟：經由第二導電結構感測第二位元線電壓。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭示的一實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭示的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示的一實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭示的一實施例的精神及範疇。
100:單電晶體熔絲單元 120:單電晶體熔絲單元 140:雙電晶體熔絲單元 160:雙電晶體熔絲單元 200:半導體熔絲單元/佈局電路 300:熔絲結構 310:熔絲結構 400:陣列 500:熔絲單元 510:熔絲單元 520:熔絲單元 530:熔絲單元 540:熔絲單元 550:熔絲單元 600:熔絲單元 700:熔絲結構 710:熔絲結構 800:熔絲單元 810:熔絲單元 820:熔絲單元 830:熔絲單元 840:熔絲單元 850:熔絲單元 900:熔絲單元 1000:熔絲單元 1010:熔絲單元 1020:熔絲單元 1030:熔絲單元 1040:熔絲單元 1050:熔絲單元 1100:操作半導體裝置之方法 1110:操作 1120:操作 1130:操作 1200:記憶體系統 1210:記憶體控制器 1211:SRAM 1212:中央處理單元(CPU) 1213:主機介面(I/F) 1214:錯誤校正碼(ECC) 1215:記憶體介面 1220:非揮發性記憶體裝置 A-A’,B-B’:橫截線 BL:位元線/第四導體/第五導體 BL0:位元線 BL1:位元線 BL My:導電結構 BLB My:導電結構 BL My2:導電結構 BLB My2:導電結構 BL My3:導電結構 BLB:位元線棒/第二導體 BL Mx:導電結構 BL Mx2:導電結構 BLB Mx:導電結構 BLB Mx2:導電結構 CH:通道 DIEL:介電質 FW:熔絲壁 GD:閘極界定結構 GD1~GD4:閘極界定結構 M1:電晶體 M2:電晶體 MD:金屬界定之觸點/結構 MD1~MD5:金屬界定之觸點/結構 MxT:頂表面 MxTW:寬度 MxW:寬度 MxSp:間距 MyW:寬度 MySp:間距 NCGATE:導電結構/第二導體 OD:主動結構 R1:電阻器 VSS:接地/第三導體 VDD:參考平面/電壓源 VSS:導電結構 VD:通孔/通孔結構 VG:通孔 Vx:通孔/通孔結構 VxB:底表面 VxBW:寬度 VxSp:第一間距 MxSp:第二間距 VxL:長度 VxW:寬度 W:導電結構 WL:字線/第一導體 WL0:字線 WL1:字線
本揭示之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1A圖及第1B圖各自圖示根據一些實施例之處於各種操作階段之熔絲單元的示意性電路圖。 第1C圖及第1D圖各自圖示根據一些實施例之處於各種操作階段之另一熔絲單元的示意性電路圖。 第2圖圖示根據一些實施例之熔絲單元的電路佈局。 第3A圖及第3B圖各自圖示根據一些實施例之處於各種操作階段之熔絲結構的橫截面圖。 第4圖圖示根據一些實施例之數個熔絲單元200之陣列的電路佈局。 第5A圖至第5F圖圖示根據一些實施例之熔絲單元的各種電路佈局。 第6圖圖示根據一些實施例之熔絲單元的電路佈局。 第7A圖及第7B圖各自圖示根據一些實施例之處於各種操作階段之熔絲結構的橫截面圖。 第8A圖至第8F圖圖示根據一些實施例之熔絲單元的各種電路佈局。 第9圖圖示根據一些實施例之熔絲單元的電路佈局。 第10A圖至第10F圖圖示根據一些實施例之熔絲單元的各種電路佈局。 第11圖圖示根據一些實施例之操作半導體裝置之實例方法的流程圖。 第12圖為繪示根據一些實施例之記憶體系統之組態的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
140:熔絲單元
200:半導體熔絲單元/佈局電路
BL My:導電結構
BLB My:導電結構
BL My2:導電結構
BLB My2:導電結構
BL My3:導電結構
BL Mx:導電結構
BLB Mx:導電結構
DIEL:介電質
GD1~GD4:閘極界定結構
M1:電晶體
M2:電晶體
MD1~MD5:金屬界定之觸點/結構
MxW:寬度
MxSp:間距
MyW:寬度
MySp:間距
NCGATE:導電結構/第二導體
OD:主動結構
VSS:導電結構
VD:通孔/通孔結構
VG:通孔
Vx:通孔/通孔結構
VxL:長度
VxW:寬度
WL:字線/第一導體
A-A’:橫截線

Claims (20)

  1. 一種半導體裝置，包含：  一第一導電結構，在一第一方向上延伸，該第一導電結構耦接至一金屬氧化物半導體裝置； 一第二導電結構，該第二導電結構在該第一方向上延伸且在垂直於該第一方向的一第二方向上與該第一導電結構隔開； 一介電材料，該介電材料在該第二方向上延伸且在垂直於該第一方向及該第二方向的一第三方向上安置於該第一導電結構上方；及 一通孔結構，該通孔結構安置於該第二導電結構上方且與該介電材料接觸， 其中該介電材料用以當一電壓施加至該第二導電結構時在該第一導電結構與該通孔結構之間產生一通道。
  2. 如請求項1所述之半導體裝置，進一步包含： 一第三導電結構，該第三導電結構在該第二方向上延伸且安置於該通孔結構上方。
  3. 如請求項2所述之半導體裝置，進一步包含： 一第四導電結構，該第四導電結構在該第一方向上延伸、自該第二導電結構與該第一導電結構相對地隔開；及 一第二通孔結構，該第二通孔結構安置於該第四導電結構上方，其中該第三導電結構安置於該第二通孔結構上方。
  4. 如請求項2所述之半導體裝置，進一步包含； 一第二通孔結構，該第二通孔結構安置於該第一導電結構上方且在該第一方向及該第二方向上與該通孔隔開；及 一第四導電結構，該第四導電結構在該第二方向上延伸、在該第一方向上與該第三導電結構隔開且安置於該第二通孔結構上方。
  5. 如請求項2所述之半導體裝置，進一步包含： 第一複數個通孔結構，沿著該第二方向配置，其中該些第一通孔結構中的每一者安置於一不同導電結構上方，其中該第三導電結構安置於該些通孔結構上方，其中該些第一通孔結構包括該通孔結構；及 第二複數個通孔結構，沿著該第二方向配置、在該第一方向上與該些第一通孔結構隔開且在第二方向上自該些第一通孔結構偏移，其中該些第二通孔結構中的每一者安置於一不同導電結構上方，其中該第四導電結構安置於該些第二通孔結構上方，其中該些第二通孔結構包括該第二通孔結構。
  6. 如請求項2所述之半導體裝置，其中該第二導電結構在該第二方向上包括一第一寬度，該第三導電結構在該第一方向上包括一第二寬度，該第一寬度等於該第二寬度，且該通孔結構在沿著該第一方向及該第二方向的一平面中為正方形。
  7. 如請求項2所述之半導體裝置，其中該第二導電結構在該第二方向上包括一第一寬度，該第三導電結構在該第一方向上包括一第二寬度，且該第一寬度大於該第二寬度，且該通孔結構在沿著該第一方向及該第二方向的一平面中為矩形。
  8. 如請求項1所述之半導體裝置，其中該通孔結構沿著該第二方向與該第二導電結構對準。
  9. 如請求項1所述之半導體裝置，其中該通孔結構沿著該第二方向自該第二導電結構偏移。
  10. 如請求項1所述之半導體裝置，其中該第二導電結構在該第二方向上包括一第一寬度，該通孔結構在該第二方向上包括一第二寬度，且該第二寬度大於該第一寬度。
  11. 一種半導體裝置，包含： 一第一導電結構，在一第一方向上延伸的，該第一導電結構耦接至一金屬氧化物半導體裝置； 一第二導電結構，該第二導電結構在該第一方向上延伸且在垂直於該第一方向的一第二方向上與該第一導電結構隔開達一第一間距；及 一通孔結構，安置於該第二導電結構上方，其中該通孔結構在該第二方向上與該第一導電結構隔開達一第二間距，且其中該第二間距與該第一間距的一比率係在0.4至0.9的一範圍內。
  12. 如請求項10所述之半導體裝置，進一步包含： 一第三導電結構，該第三導電結構在該第二方向上延伸且安置於該通孔結構上方。
  13. 如請求項12所述之半導體裝置，進一步包含： 一第四導電結構，該第四導電結構在該第一方向上延伸、自該第二導電結構與該第一導電結構相對地隔開；及 一第二通孔結構，該第二通孔結構安置於該第四導電結構上方，其中該第三導電結構安置於該第二通孔結構上方。
  14. 如請求項12所述之半導體裝置，進一步包含； 一第二通孔結構，該第二通孔結構安置於該第一導電結構上方且在該第一方向及該第二方向上與該通孔隔開；及 一第四導電結構，該第四導電結構在該第二方向上延伸、在該第一方向上與該第三導電結構隔開且安置於該第二通孔結構上方。
  15. 如請求項12所述之半導體裝置，其中該第二導電結構在該第二方向上包括一第一寬度，該第三導電結構在該第一方向上包括一第二寬度，該第二導電結構之該第一寬度等於該第二寬度，且該通孔結構在沿著該第一方向及該第二方向的一平面中為正方形。
  16. 如請求項12所述之半導體裝置，其中該第二導電結構在該第二方向上包括一第一寬度，該第三導電結構在該第一方向上包括一第二寬度，該第二導電結構之該第一寬度大於該第二寬度，且該通孔結構在沿著該第一方向及該第二方向的一平面中為矩形。
  17. 如請求項12所述之半導體裝置，其中該通孔結構沿著該第二方向與該第二導電結構對準。
  18. 如請求項12所述之半導體裝置，其中該通孔結構沿著該第二方向自該第二導電結構偏移。
  19. 一種操作一半導體裝置的方法，包含以下步驟： 經由電耦接至一金屬氧化物半導體裝置之一閘極的一第一導電結構接收一字線電壓； 經由一第二導電結構接收大於一預定電壓的一位元線電壓； 在該第二導電結構與一第三導電結構之間產生一通道，該第三導電結構電耦接至該金屬氧化物半導體裝置之一汲極或一源極中的一者；及 經由電耦接至一金屬氧化物半導體裝置之一閘極的一第一導電結構。
  20. 如請求項19所述的方法，更包含： 在一電壓施加至該第二導電結構時，在該第一導電結構與該通孔結構之間產生一通道。
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