TW202316130A

TW202316130A - 在具有熔絲元件之半導體晶圓上的基準測試裝置及其操作方法

Info

Publication number: TW202316130A
Application number: TW110149426A
Authority: TW
Inventors: 陳奕儒; 饒瑞修
Original assignee: 南亞科技股份有限公司
Priority date: 2021-10-08
Filing date: 2021-12-29
Publication date: 2023-04-16
Also published as: TWI799041B; CN115966554A

Abstract

本揭露提供一種半導體晶圓、一種嵌設在一半導體晶圓上的基準測試裝置，以及一種嵌設在一半導體晶圓上的基準測試裝置的操作方法。該半導體晶圓包括一基準測試裝置，設置在該半導體晶圓的一切割線內。該基準測試裝置包括一電晶體；一二極體；以及一斷開連接開關，電性連接到該電晶體與該二極體，其中該斷開連接開關經配置以在一第一階段形成一導電路徑在該電晶體與該二極體之間，以及在一第二階段將該電晶體與該二極體電性絕緣。

Description

在具有熔絲元件之半導體晶圓上的基準測試裝置

本申請案主張美國正式專利第17/497,744號及第17/499,911號申請案之優先權（優先權日為「2021年10月8日」及「2021年10月13日」）的優先權及益處，該等美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種基準測試裝置。特別是有關於一種在具有一熔絲元件之一半導體晶圓上的基準測試裝置。

天線效應，更正式地說是電漿所引起的閘極氧化物損傷，如在多個半導體元件製造中所見，可能會導致良率和可靠性問題。在半導體元件製造中的天線效應會影響電荷收集，在電漿蝕刻及其他製程期間經常會產生大量電荷。對於將連接到一電晶體的閘極的導電材料或佈線、佈線充當天線、感應大量電荷，而由汲極與源極擴散層形成的二極體可以傳導大量電流。天線效應最終會導致閘極崩潰或降低I-V特性，並對一半導體元件的效能產生不利影響。

一種現有的解決方案是將二極體(通常稱為一天線二極體)連接到佈線，進而在蝕刻製程期間產生用於放電的一線路。雖然天線二極體可用於在製程期間保護半導體元件，但它會干擾製造完成後需要進行的測量。例如，在MOSFET測量中，例如閘極感應漏電流(GIDL)，天線二極體會干擾本體效應(body effect)，其原因是天線二極體導通時MOSFET元件的閘極/本體電壓(gate/body voltage)會下降。聚焦離子束(FIB)是一種在製造之後移除天線二極體的一技術。然而，如果FIB系統沒有得到很好控制的話，這種方法可能會對半導體元件造成未期望的損傷。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體晶圓，包括一基準測試裝置，設置在該半導體晶圓的一切割線內。該基準測試裝置包括一電晶體；一二極體；以及一斷開連接開關，電性連接到該電晶體與該二極體，其中該斷開連接開關經配置以在一第一階段形成一導電路徑在該電晶體與該二極體之間，以及在一第二階段將該電晶體與該二極體電性絕緣。

本揭露之另一實施例提供一種嵌設在一半導體晶圓上的基準測試裝置。該基準測試裝置包括一電晶體，包括一閘極電極；一二極體，包括一陰極電極；以及一斷開連接開關，電性連接在該電晶體的該閘極電極與該二及體的該陰極電極之間。該斷開連接開關經配置以將該電晶體的該閘極電極與該二極體的該陰極電極電性斷開連接，以響應經由該斷開連接開關而超過一預定值的一電流。

本揭露之再另一實施例提供一種嵌設在一半導體晶圓上的基準測試裝置之操作方法。該操作方法包括施加一第一電壓到該基準測試裝置的一第一電極。該操作方法包括施加一第二電壓到該基準測試裝置的一第二電極。該操作方法還包括經由一斷開連接開關而將該基準測試裝置的一第一元件與該基準測試裝置的一第二元件電性絕緣，而該斷開連接開關連接在該第一元件與該第二元件之間。

在本揭露中所揭露的該斷開連接開關可經配置以在一半導體元件的製造完成之後，將一特定元件(例如天線二極體)與該基準元件斷開連接。本揭露中所揭露的該斷開連接開關可以藉由消除被一特定元件(例如天線二極體)所引入的干擾來促進對基準測試裝置的測量。再者，由於在本揭露中所揭露的該斷開連接開關，所以可避免由FIB(聚焦離子束)對該半導體元件所造成之不必要的損壞。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在使用特定語言描述圖式中所描述之本揭露的多個實施例(或例子)。應當理解，在此並未意味限制本揭露的範圍。所描述之該等實施例的任何改變或修改，以及本文件中所描述之原理的任何進一步應用，都被認為是本揭露內容所屬技術領域中具有通常知識者通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共用相同的元件編號。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1A是示意圖，例示本揭露一些實施例用於測試/測量一半導體元件的系統。圖1A顯示用於測試/測量一半導體元件的一系統100。圖1A亦顯示一半導體晶圓10，其上可以包括要測試/測量的半導體晶粒。

半導體晶圓10可包括一元素半導體，例如矽、鍺或鑽石。半導體晶圓10可包括形成在其上的一或多個晶粒12。可在相鄰的晶粒12之間提供有複數個切割線16、18，以使該等晶粒12可在接下來的製程中分離或單粒化。在一些實施例中，該等晶粒12可為積體電路(ICs)或晶片。半導體晶圓10可包括複數個晶粒12以及多個製程控制監視(process control monitoring，PCM)元件(圖1A中並未顯示)。一PCM元件可視為一基準測試裝置，其可用於評估該等晶粒12的特性/效能。

一PCM元件可包括一或多個基礎元件，其用於建構在該等晶粒12內的多個電路。因此，在獲得一或多個基礎元件的特性/效能之後，可評估在該等晶粒12內之該等電路的特性/效能。在一晶圓允收測試(wafer acceptance test，WAT)期間，該等PCM元件可用於監控該等晶粒12的特性。PCM元件可形成在一切割線中、在一切割道(street)中，或是其他未被在晶圓10上之該等晶粒12內的該等電路所佔用的位置處中。

請參考圖1A，系統100可為測試/測量設備。系統100可包括硬體以及軟體元件，其提供有對該等晶粒12進行測試之一適當的操作及/或功能環境。在一些實施例中，系統100可包括一處理器102、一訊號產生器104、一監視器106以及一耦合器108。

多個訊號/命令可在處理器102、訊號產生器104、監視器106以及耦合器108中的每一個之間進行傳輸。在一些實施例中，在系統100內傳輸的該等訊號可包括具有可調整之電壓準位的多個電源訊號(power signals)。

在不同實施例中，處理器102可包括至少一硬體處理器、至少一微處理器、至少一硬體處理器的一部分或任何其他適合的專用(dedicated)處理器，但並不以此為限，該至少一微處理器例如一CPU，該任何其他適合的專用處理器例如以場域可程式閘陣列(Field Programmable Gate Array，FPGA)以及專用積體電路(Application Specific Integrated Circuit，ASIC)為基礎所發展的處理器。

訊號產生器104經配置以提供多個測試訊號。可提供所有類型的電子訊號到與晶粒12相關聯的一PCM元件，該等電子訊號例如資料訊號、時脈(clock)訊號或電源訊號。在一些實施例中，該等電源訊號亦可直接提供到晶粒12。

監視器106經配置以確定PCM元件是否遵從一測試標準(test criterion)。從PCM元件所回饋的該等訊號可藉由監視器106進行評估，並可執行確定PCM元件是否符合該測試標準。監視器106可提供/顯示資訊及/或指令給使用者。在一些實施例中，監視器106可顯示多個彈出通知(pop-up notification)。在一些實施例中，當PCM元件不符合某些測試標準時，監視器106可提供警示訊息給使用者。

耦合器108經配置以將訊號產生器104耦合到在晶圓10上的PCM元件。在一些實施例中，耦合器108可藉由一或多個探針110而耦合到PCM元件。該等探針110可為一探針頭或探針封裝(圖未示)的一部分。該等探針110可電性耦接到設置在該等PCM元件上的多個導電接觸點(焊墊)及/或接合墊。該等導電接觸點(焊墊)及/或接合墊提供多個電性連接到該等晶粒的一互連結構(例如線路)。舉例來說，一些耦合器110可耦合到多個焊墊，其與PCM元件的一電源供應端子(例如Vdd)以及接地端子(例如Vss)相關聯。其他探針可耦合到多個焊墊，其與PCM元件的多個輸入/輸出(I/O)端子(例如多個資料訊號)相關聯。如此，系統100可操作以將多個電子訊號提供到PCM元件，並在WAT期間從PCM元件獲得多個響應/回饋訊號。

圖1B是頂視示意圖，例示本揭露一些實施例的一例示半導體晶圓。圖1B顯示一例示半導體晶圓10的一頂視示意圖。

請參考圖1B，半導體晶圓10可包括複數個晶粒(例如晶粒12、14)，其配置成一網格(grid)圖案，其包括該等晶粒的複數個行及列。該等晶粒或晶片的每一行藉由多個垂直切割線16而分隔開，且該等晶粒的每一列藉由多個水平切割線18而分隔開。

在半導體晶圓10內的個別晶粒12與14可包含電路。晶粒12與14可藉由經由切割線(例如水平切割線18)所執行的一切割操作而分隔開，然請進行封裝以形成多個個別的元件。在半導體晶圓10上的晶粒12與14可包括多個基本電路元件(例如基本電路元件30)，其可內連接以建構具有邏輯或其他功能的一半導體元件。在一些實施例中，該等基本電路元件可包括主動元件以及被動元件，該等主動元件例如電晶體，該等被動元件例如電阻器、電容器、電感器或其組合。

在一例示半導體製程中，每一個基本電路元件可能需要在該製程之所選擇的階段進行測試及/或評估，以便確認元件品質。然而，一旦整合到一電路中，則一個別基本電路元件(例如基本電路元件30)可能不容易測試。為了證明每一個基本電路元件依據設計規範進行製造以及顯示所選擇的特性或數值，該等PCM元件(例如基準測試裝置20)可使用成一可應用的品質控制方法。

在本揭露中，一PCM元件可表示成一基準測試裝置或一待測元件(device-under-test，DUT)。在圖1B中，虛線矩形A可為在可定位該等PCM元件內的位置處。在本揭露中，包含該等PCM元件的區域可表示成一PCM測試線，或是縮短成一測試線。

一PCM元件可包括多個基本電路元件，該等基本電路元件與在該等晶粒12內的該等電路一起製造。如此的PCM元件(例如基準測試裝置20)可具有類似於在該等晶粒12中的它們的對應物(例如基本電路元件30)的特性，其因為它們使用相同製程所製造。如此，在獲得PCM元件的該等電子特性之後，可適當地評估在該等晶粒12內之該等電路的電子特性(例如一測試結果、訊號的響應、效能參數等等，但並不以此為限)。每一個PCM元件可經由暴露在晶圓10上的一或多個導電墊而耦接到訊號產生器104。

圖2是立體示意圖，例示本揭露一些實施例的一基準測試裝置。圖2顯示一基準測試裝置20。在本實施例中，基準測試裝置20亦可表示成一DUT或一PCM元件。基準測試裝置20包括一基底22、一電晶體24、一二極體26以及一斷開連接開關28。

在一些實施例中，舉例來說，基底22可包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、In、InAs、InP或其他IV-IV族、III-V族或II-VI族半導體材料。在一些其他實施例中，基底22可包括一層式半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。

電晶體24形成在基底22上。電晶體24可部分地嵌設在基底22內。電晶體24包括一源極區24S、一汲極區24D以及一閘極導體24G。源極區24S與汲極區24D設置在閘極導體24G的相對兩側上。在一些實施例中，源極區24S與汲極區24D可為具有N型摻雜物的主動區。在其他實施例中，源極區24S與汲極區24D可為具有P型摻雜物的主動區。

在一些實施例中，源極區24S與汲極區24D可摻雜有一N型摻雜物，以形成一NMOSFET(N通道金屬氧化物半導體場效電晶體，N-channel metal oxide semiconductor field effect transistor)，而N型摻雜物例如P、As或Sb。在一些實施例中，源極區24S與汲極區24D可摻雜有P型摻雜物以形成PMOSFET，而P型摻雜物例如B或In。

電晶體24包括一導電接觸點E _S以及一導電接觸點E _D，導電接觸點E _S設置在源極區24S，導電接觸點E _D設置在汲極區24D。導電接觸點E _S電性連接到源極區24S，並經配置以接收及/或提供電壓、電流及/或多個電子訊號。導電接觸點E _D電性連接到汲極區24D，並經配置以接收及/或提供電壓、電流及/或多個電子訊號。

在一些實施例中，導電接觸點E _D與E _S可包括摻雜多晶矽、Ti、TiN、Ta、TaN、W、Au、Al或其合金。

閘極導體24G設置在源極區24S與汲極區24D之間。在一些實施例中，閘極導體24G可包括多晶矽、一矽化物材料或是金屬複合材料，例如WN、TiN或TaN。

閘極導體24G經由一導電接觸點V _G而電性連接到一導電結構21M1。導電結構21M1可為一導電層、一導電線、一導電板或一導電膜。一導電接觸點E _G設置在導電結構21M1上，並經配置以接收及/或提供電壓、電流及/或多個電子訊號。

二極體26形成在基底22上。二極體26可部分地嵌設在基底22內。二極體26包括摻雜區26P、26N。摻雜區26P、26N包括不同類型的摻雜物。在一些實施例中，摻雜區26P包括P型摻雜物，例如B或In。在一些實施例中，摻雜區26N包括N型摻雜物，例如P、As或Sb。

二極體26包括一導電接觸點E _N以及一導電接觸點V _P，導電接觸點E _N設置在摻雜區26N上，導電接觸點V _P設置在摻雜區26P上。導電接觸點E _N電性連接到摻雜區26N並經配置以接收及/或提供電壓、電流及/或多個電子訊號。導電接觸點V _P電性連接到摻雜區26P並經配置以接收及/或提供電壓、電流及/或多個電子訊號。

摻雜區26N經由導電接觸點E _N而電性連接到一導電結構21M2。摻雜區26P經由導電接觸點V _P而電性連接到一導電結構21M3。每一個導電結構21M2、21M3可為一導電層、一導電線、一導電板或是一導電膜。

導電接觸點E _N可表示成二極體26的一陰極。設置在導電結構21M3上的導電接觸點E _P可表示成二極體26的一陽極。

請參考圖2，斷開連接開關28設置在導電結構21M1與21M2之間。斷開連接開關28電性連接到導電結構21M1。斷開連接開關28電性連接到導電結構21M2。在一些實施例中，斷開連接開關28可具有不同於導電結構21M1與21M2的不同尺寸。在其他實施例中，斷開連接開關28可具有類似於導電結構21M1與21M2的尺寸。

斷開連接開關28可包括一熔絲元件，而熔絲元件具有一熔點，其不同於導電結構21M1與21M2。在一些實施例中，斷開連接開關28可包括一熔絲元件，其具有一相對低的熔點。當經過斷開連接開關28的一電流超過斷開連接開關28的遮斷容量(breaking capacity)(例如電流的一預定值)時，則熔解斷開連接開關28的熔絲元件，且一開路形成在導電結構21M1與21M2之間。換言之，在斷開連接開關28的熔絲元件熔解之後，電晶體24可與二極體26電性絕緣。

遮斷容量是最大電流，其可安全地被斷開連接開關28所中斷。斷開連接開關28可包括鋅、銅、銀、鋁或其合金，或是其他不同金屬，以提供穩定以及可預料的特性。在一些實施例中，斷開連接開關28的遮斷容量可依據設計需要而進行調整。

圖3是電路示意圖，例示本揭露一些實施例的一基準測試裝置。圖3顯示一基準測試裝置20的一電路圖。基準測試裝置20包括一電晶體24、一二極體26以及一斷開連接開關28。

電晶體24包括導電接觸點E _D、E _S、E _G以及E _B。導電接觸點E _D亦可表示成電晶體24的汲極電極。導電接觸點E _S亦可表示成電晶體24的源極電極。導電接觸點E _G亦可表示成電晶體24的閘極電極。導電接觸點E _B亦可表示成電晶體24的塊狀(bulk)電極。

二極體26包括導電接觸點E _P與E _N。導電接觸點E _N與E _P可分別表示成二極體26的一陰極以及一陽極。

斷開連接開關28電性連接到導電接觸點E _G與E _N。

基準測試裝置20包括一個基本元件(例如電晶體24)，其用於建構在一晶粒(例如圖1A的晶粒12)內的多個電路。因此，在獲得基本元件的特性/效能之後，可評估在該晶粒內的該等特性/效能。

在一晶圓允收測試(WAT)期間，基準測試裝置20可用於監控一晶粒(例如圖1A的晶粒12)的該等特性。基準測試裝置20可形成在一晶圓(例如圖1A的晶圓10)上的一切割線或一切割道(street)。

可表示成一天線二極體的二極體26經由斷開連接開關28而電性連接到電晶體24。在一晶圓的製造期間，二極體26經配置以產生用於放電的一線路(route)，以便避免由天線效應所造成之未期望的損傷。

雖然在製造期間二極體26有用於保護半導體元件，但它干擾了在製造完成之後需要進行的對電晶體24的測量。

當適當的時候，電性連接在電晶體24與二極體26的斷開連接開關28可操作以斷開二極體26與電晶體24的連接。與基準測試裝置20相關聯的多個操作，包括激發斷開連接開關28進入一開路狀態以及建構在電晶體24的測量，將依據圖5A及圖5B進一步討論。

圖4A及圖4B是示意圖，例示本揭露一些實施例的一斷開連接開關。

圖4A顯示斷開連接開關28的示意圖。斷開連接開關28包括端子28t1與28t2。端子28t1與28t2可分別連接道電晶體24與二極體26。斷開連接開關28包括部分28a、28b以及28c。部分28a可具有一尺寸D1。部分28b可具有一尺寸D2。部分28c可具有一尺寸D3。

尺寸D1可不同於尺寸D2。尺寸D2可不同於尺寸D3。在一些實施例中，尺寸D1可大致相同於尺寸D3。

尺寸D1超過尺寸D2。尺寸D3超過尺寸D2。在一些實施例中，部分28b亦可表示成斷開連接開關28的一熔絲元件。

在一些實施例中，尺寸D1、D2、D3可從斷開連接開關28的剖面測量。部分28a可具有一電阻，其不同於部分28b。部分28a可具有一電阻，其小於部分28b。部分28c可具有一電阻，其不同於部分28b。部分28c可具有一電阻，其小於部分28b。在一些實施例中，部分28c可具有一電阻，其大致相同於部分28c。

在一些實施例中，尺寸D1與D2之間的一比率可介於1到5之間。在一些實施例中，尺寸D1與D2之間的一比率可介於1到10之間。在一些實施例中，尺寸D1與D2之間的一比率可介於1到20之間。在一些實施例中，尺寸D1與D2之間的一比率可介於1到40之間。

請參考圖4B，當一相對較高的電壓V _H施加到端子28t1以及一相對較低的電壓V _L施加到端子28t2時，由於電流擁擠(current crowding)，則將熔斷部分28b，然後一開路將形成在端子28t1與28t2之間。

圖5A是電路示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法之其中一階段。圖5A顯示在一個特定製程(例如蝕刻)完成之前的一基準測試裝置20。在此階段中，斷開連接開關28連接導電接觸點E _G與E _P且在其間形成一短路。在此階段中，一導電路徑藉由斷開連接開關28而形成在電晶體24與二極體26之間。

為了激發斷開連接開關28進入一開路狀態，一相對較低的電壓V _L施加到導電接觸點E _G，以及一相對較高的電壓V _H施加到導電接觸點E _P。可選擇電壓V _H與V _L以便可導通二極體26。當二極體26導通時，一電流I _R將流經斷開連接開關28，從導電接觸點E _P流到導電接觸點E _P。

電流I _R經配置以超過一預定值。電流I _R經配置以超過斷開連接開關28的遮斷容量，並激發斷開連接開關28進入一開路狀態。在一些實施例中，電流I _R可熔斷在斷開連接開關28的熔絲元件，也因此可形成一開路。

可執行激發斷開連接開關28進入一開路狀態的一操作，舉例來說，藉由圖1A的系統100執行。舉例來說，可藉由訊號產生器104而產生電壓VH及VL，然後經由多個探針110而施加到導電接觸點E _G與E _P。

圖5B是電路示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法之其中一階段。圖5B顯示一基準測試裝置20’。基準測試裝置20’類似於圖5A的基準調整元件20，其不同之處在於斷開連接開關28呈現一開路狀態。在一些實施例中，電晶體24藉由斷開連接開關28而與二極體26電性絕緣。

在如圖5B所示的階段中，可以在沒有藉由二極體26所引入之干擾的情況下對電晶體24進行測量。可執行在電晶體24上的測量，舉例來說，藉由圖1A的系統100所執行。舉例來說，藉由訊號產生器104所產生的訊號、電壓或電流可經由該等探針110而施加到導電接觸點E _G、E _D、E _S、E _B。在一晶圓允收測試(WAT)期間，具有斷開連接的二極體26之基準測試裝置20’，可用於精確地監控一晶粒(例如圖1A的晶粒12)的該等特性。

圖6是流程示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法。圖6顯示一基準測試裝置的操作方法600。操作方法6001包括步驟602、604、606、608以及610。

在步驟602中，一第一電壓施加/提供到一基準測試裝置的一第一電極。在一些實施例中，由訊號產生器104所產生的一相對較高的電壓V _H，可施加/提供到基準測試裝置20的導電接觸點E _P。

在步驟604中，一第二電壓施加/提供到基準測試裝置的一第二電極。在一些實施例中，由訊號產生器104所產生的一相對較低的電壓V _L，可施加/提供到基準測試裝置20的導電接觸點E _G。

在步驟606中，使用一斷開連接開關而將基準測試裝置的一第一元件與基準測試裝置的一第二元件電性絕緣。在一些實施例中，在施加電壓V _H與V _L之後，基準測試裝置20的二極體26可經由斷開連接開關28而與基準測試裝置20的電晶體24電性斷開連接。請參考圖5A，在施加電壓V _H與V _L之後，在斷開連接開關28內的熔絲元件可藉由電流I _R而熔斷。然後，一開路可形成在導電接觸點E _N與E _G之間。

在步驟608中，多個測試訊號施加到基準測試裝置的該第二元件。在一些實施例中，請參考圖5B，由訊號產生器104的該等測試訊號可施加到基準測試裝置20’，該等測試訊號包括電壓、電流、類比訊號、數位訊號及/或命令，但並不以此為限。該等測試訊號可施加到基準測試裝置20’的一或多個導電接觸點。

在步驟610中，可依據基準測試裝置所提供的多個回饋訊號而評估基準測試裝置之第二元件的該等特性。在一些實施例中，可接收由基準測試裝置20’所提供的該等回饋訊號，舉例來說，藉由系統100所接收。然後，可藉由處理器102而計算、處理或分析由基準測試裝置20’所提供的該等回饋訊號，以便獲得電晶體24的該等特性。

圖7是電路示意圖，例示本揭露一些比較實施例的一基準測試裝置。圖7顯示一基準測試裝置40。基準測試裝置40包括一電晶體44以及一二極體46。電晶體44包括導電接觸點E _G、E _D、E _B以及E _S。二極體46的陰極電性連接到電晶體44的導電接觸點E _G。

在製造期間，當二極體46有用於保護基準測試裝置40時，但它干擾了對需要對基準測試裝置40所進行的測量。在一些實施例中，FIB(聚焦離子束)用於破壞二極體46與電晶體44之間的電性連接。然而，若是FIB系統無法得到良好控制的話，FIB可能對基準測試裝置造成未期望的損傷。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

10:半導體晶圓 12:晶粒 14:晶粒 16:切割線 18:切割線 20:基準測試裝置 20’:基準測試裝置 21M1:導電結構 21M2:導電結構 21M3:導電結構 22:基底 24:電晶體 24D:汲極區 24G:閘極導體 24S:源極區 26:二極體 26N:摻雜區 26P:摻雜區 28:斷開連接開關 28a:部分 28b:部分 28c:部分 28t1:端子 28t2:端子 30:基本電路元件 40:基準測試裝置 44:電晶體 46:二極體 100:系統 102:處理器 104:訊號產生器 106:監視器 108:耦合器 110:探針 600:操作方法 602:步驟 604:步驟 606:步驟 608:步驟 610:步驟 A:虛線矩形 D1:尺寸 D2:尺寸 D3:尺寸 E _B:導電接觸點 E _D:導電接觸點 E _G:導電接觸點 E _N:導電接觸點 E _P:導電接觸點 E _S:導電接觸點 I _R:電流 V _G:導電接觸點 V _H:電壓 V _L:電壓 V _P:導電接觸點

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。圖1A是示意圖，例示本揭露一些實施例用於測試/測量一半導體元件的系統。圖1B是頂視示意圖，例示本揭露一些實施例的一例示半導體晶圓。圖2是立體示意圖，例示本揭露一些實施例的一基準測試裝置。圖3是電路示意圖，例示本揭露一些實施例的一基準測試裝置。圖4A及圖4B是示意圖，例示本揭露一些實施例的一斷開連接開關。圖5A是電路示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法之其中一階段。圖5B是電路示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法之其中一階段。圖6是流程示意圖，例示本揭露一些實施例的一基準測試裝置的操作方法。圖7是電路示意圖，例示本揭露一些比較實施例的一基準測試裝置。

20:基準測試裝置

21M1:導電結構

21M2:導電結構

21M3:導電結構

22:基底

24:電晶體

24D:汲極區

24G:閘極導體

24S:源極區

26:二極體

26N:摻雜區

26P:摻雜區

28:斷開連接開關

E_D:導電接觸點

E_G:導電接觸點

E_N:導電接觸點

E_P:導電接觸點

E_S:導電接觸點

V_G:導電接觸點

V_P:導電接觸點

Claims

一種半導體晶圓，包括：一基準測試裝置，設置在該半導體晶圓的一切割線內，該基準測試裝置包括：一電晶體；一二極體；以及一斷開連接開關，電性連接到該電晶體與該二極體，其中該斷開連接開關經配置以在一第一階段形成一導電路徑在該電晶體與該二極體之間，以及在一第二階段將該電晶體與該二極體電性絕緣。
如請求項1所述的半導體晶圓，其中該斷開連接開關包括一第一部分以及一第二部分，且該第一部分的一第一尺寸超過該第二部分的一第二尺寸。
如請求項1所述的半導體晶圓，其中該電晶體的一閘極導體經由一第一導電結構、該斷開連接開關以及一第二導電結構而電性連接到該二極體的一陰極電極。
如請求項3所述的半導體晶圓，其中該斷開連接開關的一熔點低於該第一導電結構與該第二導電結構的一熔點。
如請求項2所述的半導體晶圓，其中該第一部分的該第一尺寸與該第二部分的該第二尺寸之間的一比率，介於1到40之間。
如請求項1所述的半導體晶圓，其中該斷開連接開關經配置以激發進入一開路狀態，以響應經由該斷開連接開關而超過一預定值的一電流。
如請求項1所述的半導體晶圓，其中該第一階段是該半導體晶圓的一製造階段，而該第二階段是一晶圓允收測試(wafer acceptance test，WAT)階段。
一種嵌設在一半導體晶圓上的基準測試裝置，包括：一電晶體，包括一閘極電極；一二極體，包括一陰極電極；以及一斷開連接開關，電性連接在該電晶體的該閘極電極與該二及體的該陰極電極之間；其中該斷開連接開關經配置以將該電晶體的該閘極電極與該二極體的該陰極電極電性斷開連接，以響應經由該斷開連接開關而超過一預定值的一電流。
如請求項8所述的基準測試裝置，其中該斷開連接開關經由一第一導電結構而電性連接到該電晶體的該閘極電極，其中該斷開連接開關的一熔點低於該第一導電結構的一熔點。
如請求項9所述的基準測試裝置，其中該斷開連接開關經由一第二導電結構而電性連接到該二極體的該陰極電極，其中該斷開連接開關的該熔點低於該第二導電結構的一熔點。
如請求項8所述的基準測試裝置，其中該斷開連接開關包括一第一部分以及一第二部分，該第一部分的一第一尺寸超過該第二部分的一第二尺寸。
如請求項11所述的基準測試裝置，其中該第一部分的該第一尺寸與該第二部分的該第二尺寸之間的一比率，介於1到40之間。
如請求項8所述的基準測試裝置，其中該斷開連接開關包括一第一部分以及一第二部分，該第一電阻的一第一尺寸小於該第二部分的一第二電阻。
如請求項8所述的基準測試裝置，其中該基準測試裝置設置在該半導體晶圓的一切割線內。
一種嵌設在一半導體晶圓上的基準測試裝置的操作方法，包括：施加一第一電壓到該基準測試裝置的一第一電極；施加一第二電壓到該基準測試裝置的一第二電極；以及經由一斷開連接開關而將該基準測試裝置的一第一元件與該基準測試裝置的一第二元件電性絕緣，而該斷開連接開關連接在該第一元件與該第二元件之間。
如請求項15所述的操作方法，其中該第一電壓與該第二電壓經配置以經由該斷開連接開關而產生一電流。
如請求項16所述的操作方法，其中該電流超過該斷開連接開關的一遮斷容量(breaking capacity)。
如請求項15所述的操作方法，其中該斷開連接開關包括一第一部分以及一第二部分，而該第一部分的一第一尺寸不同於該第二部分的一第二尺寸。
如請求項15所述的操作方法，其中該第一元件為一二極體，且該第二元件為一電晶體。
如請求項15所述的操作方法，還包括：施加多個測試訊號到該基準測試裝置的該第二元件；以及依據由該基準測試裝置所提供的多個回饋訊號以評估該基準測試裝置之該第二元件的特性。