CN115966554A - 在具有熔丝元件的半导体晶圆上的基准测试装置 - Google Patents

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CN115966554A CN202210469564.4A CN202210469564A CN115966554A CN 115966554 A CN115966554 A CN 115966554A CN 202210469564 A CN202210469564 A CN 202210469564A CN 115966554 A CN115966554 A CN 115966554A
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Abstract

本公开提供一种半导体晶圆、一种嵌设在一半导体晶圆上的基准测试装置，以及一种嵌设在一半导体晶圆上的基准测试装置的操作方法。该半导体晶圆包括一基准测试装置，设置在该半导体晶圆的一切割线内。该基准测试装置包括一晶体管；一二极管；以及一断开连接开关，电性连接到该晶体管与该二极管，其中该断开连接开关经配置以在一第一阶段形成一导电路径在该晶体管与该二极管之间，以及在一第二阶段将该晶体管与该二极管电性绝缘。

Description

在具有熔丝元件的半导体晶圆上的基准测试装置
交叉引用
本申请案主张美国正式专利第17/497,744号及第17/499,911号申请案的优先权(优先权日为“2021年10月8日”及“2021年10月13日”)及益处，该等美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种基准测试装置。特别涉及一种在具有一熔丝元件的一半导体晶圆上的基准测试装置。
背景技术
天线效应，更正式地说是等离子体所引起的栅极氧化物损伤，如在多个半导体元件制造中所见，可能会导致良率和可靠性问题。在半导体元件制造中的天线效应会影响电荷收集，在等离子体蚀刻及其他工艺期间经常会产生大量电荷。对于将连接到一晶体管的栅极的导电材料或布线、布线充当天线、感应大量电荷，而由漏极与源极扩散层形成的二极管可以传导大量电流。天线效应最终会导致栅极崩溃或降低I-V特性，并对一半导体元件的效能产生不利影响。
一种现有的解决方案是将二极管(通常称为一天线二极管)连接到布线，进而在蚀刻工艺期间产生用于放电的一线路。虽然天线二极管可用于在工艺期间保护半导体元件，但它会干扰制造完成后需要进行的测量。例如，在MOSFET测量中，例如栅极感应漏电流(GIDL)，天线二极管会干扰本体效应(body effect)，其原因是天线二极管导通时MOSFET元件的栅极/本体电压(gate/body voltage)会下降。聚焦离子束(FIB)是一种在制造之后移除天线二极管的一技术。然而，如果FIB系统没有得到很好控制的话，这种方法可能会对半导体元件造成未期望的损伤。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体晶圆，包括一基准测试装置，设置在该半导体晶圆的一切割线内。该基准测试装置包括一晶体管；一二极管；以及一断开连接开关，电性连接到该晶体管与该二极管，其中该断开连接开关经配置以在一第一阶段形成一导电路径在该晶体管与该二极管之间，以及在一第二阶段将该晶体管与该二极管电性绝缘。
本公开的另一实施例提供一种嵌设在一半导体晶圆上的基准测试装置。该基准测试装置包括一晶体管，包括一栅极电极；一二极管，包括一阴极电极；以及一断开连接开关，电性连接在该晶体管的该栅极电极与该二及体的该阴极电极之间。该断开连接开关经配置以将该晶体管的该栅极电极与该二极管的该阴极电极电性断开连接，以响应经由该断开连接开关而超过一预定值的一电流。
本公开的再另一实施例提供一种嵌设在一半导体晶圆上的基准测试装置的操作方法。该操作方法包括施加一第一电压到该基准测试装置的一第一电极。该操作方法包括施加一第二电压到该基准测试装置的一第二电极。该操作方法还包括经由一断开连接开关而将该基准测试装置的一第一元件与该基准测试装置的一第二元件电性绝缘，而该断开连接开关连接在该第一元件与该第二元件之间。
在本公开中所公开的该断开连接开关可经配置以在一半导体元件的制造完成之后，将一特定元件(例如天线二极管)与该基准元件断开连接。本公开中所公开的该断开连接开关可以通过消除被一特定元件(例如天线二极管)所引入的干扰来促进对基准测试装置的测量。再者，由于在本公开中所公开的该断开连接开关，所以可避免由FIB(聚焦离子束)对该半导体元件所造成的不必要的损坏。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。
图1A是示意图，例示本公开一些实施例用于测试/测量一半导体元件的系统。
图1B是顶视示意图，例示本公开一些实施例的一例示半导体晶圆。
图2是立体示意图，例示本公开一些实施例的一基准测试装置。
图3是电路示意图，例示本公开一些实施例的一基准测试装置。
图4A及图4B是示意图，例示本公开一些实施例的一断开连接开关。
图5A是电路示意图，例示本公开一些实施例的一基准测试装置的操作方法的其中一阶段。
图5B是电路示意图，例示本公开一些实施例的一基准测试装置的操作方法的其中一阶段。
图6是流程示意图，例示本公开一些实施例的一基准测试装置的操作方法。
图7是电路示意图，例示本公开一些比较实施例的一基准测试装置。
附图标记说明：
10：半导体晶圆
12：晶粒
14：晶粒
16：切割线
18：切割线
20：基准测试装置
20’：基准测试装置
21M1：导电结构
21M2：导电结构
21M3：导电结构
22：基底
24：晶体管
24D：漏极区
24G：栅极导体
24S：源极区
26：二极管
26N：掺杂区
26P：掺杂区
28：断开连接开关
28a：部分
28b：部分
28c：部分
28t1：端子
28t2：端子
30：基本电路元件
40：基准测试装置
44：晶体管
46：二极管
100：系统
102：处理器
104：信号产生器
106：监视器
108：耦合器
110：探针
600：操作方法
602：步骤
604：步骤
606：步骤
608：步骤
610：步骤
A：虚线矩形
D1：尺寸
D2：尺寸
D3：尺寸
EB：导电接触点
ED：导电接触点
EG：导电接触点
EN：导电接触点
EP：导电接触点
ES：导电接触点
IR：电流
VG：导电接触点
VH：电压
VL：电压
VP：导电接触点
具体实施方式
现在使用特定语言描述附图中所描述的本公开的多个实施例(或例子)。应当理解，在此并未意味限制本公开的范围。所描述的该等实施例的任何改变或修改，以及本文件中所描述的原理的任何进一步应用，都被认为是本公开内容所属技术领域中技术人员通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共用相同的元件编号。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1A是示意图，例示本公开一些实施例用于测试/测量一半导体元件的系统。图1A显示用于测试/测量一半导体元件的一系统100。图1A亦显示一半导体晶圆10，其上可以包括要测试/测量的半导体晶粒。
半导体晶圆10可包括一元素半导体，例如硅、锗或钻石。半导体晶圆10可包括形成在其上的一或多个晶粒12。可在相邻的晶粒12之间提供有多个切割线16、18，以使该等晶粒12可在接下来的工艺中分离或单粒化。在一些实施例中，该等晶粒12可为集成电路(ICs)或芯片。半导体晶圆10可包括多个晶粒12以及多个工艺控制监视(process controlmonitoring，PCM)元件(图1A中并未显示)。一PCM元件可视为一基准测试装置，其可用于评估该等晶粒12的特性/效能。
一PCM元件可包括一或多个基础元件，其用于建构在该等晶粒12内的多个电路。因此，在获得一或多个基础元件的特性/效能之后，可评估在该等晶粒12内的该等电路的特性/效能。在一晶圆允收测试(wafer acceptance test，WAT)期间，该等PCM元件可用于监控该等晶粒12的特性。PCM元件可形成在一切割线中、在一切割道(street)中，或是其他未被在晶圆10上的该等晶粒12内的该等电路所占用的位置处中。
请参考图1A，系统100可为测试/测量设备。系统100可包括硬件以及软件元件，其提供有对该等晶粒12进行测试的一适当的操作及/或功能环境。在一些实施例中，系统100可包括一处理器102、一信号产生器104、一监视器106以及一耦合器108。
多个信号/命令可在处理器102、信号产生器104、监视器106以及耦合器108中的每一个之间进行传输。在一些实施例中，在系统100内传输的该等信号可包括具有可调整的电压电平的多个电源信号(power signals)。
在不同实施例中，处理器102可包括至少一硬件处理器、至少一微处理器、至少一硬件处理器的一部分或任何其他适合的专用(dedicated)处理器，但并不以此为限，该至少一微处理器例如一CPU，该任何其他适合的专用处理器例如以场域可程序闸阵列(FieldProgrammable Gate Array，FPGA)以及专用集成电路(Application Specific IntegratedCircuit，ASIC)为基础所发展的处理器。
信号产生器104经配置以提供多个测试信号。可提供所有类型的电子信号到与晶粒12相关联的一PCM元件，该等电子信号例如数据信号、时钟(clock)信号或电源信号。在一些实施例中，该等电源信号亦可直接提供到晶粒12。
监视器106经配置以确定PCM元件是否遵从一测试标准(test criterion)。从PCM元件所反馈的该等信号可通过监视器106进行评估，并可执行确定PCM元件是否符合该测试标准。监视器106可提供/显示信息及/或指令给使用者。在一些实施例中，监视器106可显示多个弹出通知(pop-up notification)。在一些实施例中，当PCM元件不符合某些测试标准时，监视器106可提供警示信息给使用者。
耦合器108经配置以将信号产生器104耦合到在晶圆10上的PCM元件。在一些实施例中，耦合器108可通过一或多个探针110而耦合到PCM元件。该等探针110可为一探针头或探针封装(图未示)的一部分。该等探针110可电性耦接到设置在该等PCM元件上的多个导电接触点(焊垫)及/或接合垫。该等导电接触点(焊垫)及/或接合垫提供多个电性连接到该等晶粒的一互连结构(例如线路)。举例来说，一些耦合器110可耦合到多个焊垫，其与PCM元件的一电源供应端子(例如Vdd)以及接地端子(例如Vss)相关联。其他探针可耦合到多个焊垫，其与PCM元件的多个输入/输出(I/O)端子(例如多个数据信号)相关联。如此，系统100可操作以将多个电子信号提供到PCM元件，并在WAT期间从PCM元件获得多个响应/反馈信号。
图1B是顶视示意图，例示本公开一些实施例的一例示半导体晶圆。图1B显示一例示半导体晶圆10的一顶视示意图。
请参考图1B，半导体晶圆10可包括多个晶粒(例如晶粒12、14)，其配置成一网格(grid)图案，其包括该等晶粒的多个行及列。该等晶粒或芯片的每一行通过多个垂直切割线16而分隔开，且该等晶粒的每一列通过多个水平切割线18而分隔开。
在半导体晶圆10内的个别晶粒12与14可包含电路。晶粒12与14可通过经由切割线(例如水平切割线18)所执行的一切割操作而分隔开，然请进行封装以形成多个个别的元件。在半导体晶圆10上的晶粒12与14可包括多个基本电路元件(例如基本电路元件30)，其可内连接以建构具有逻辑或其他功能的一半导体元件。在一些实施例中，该等基本电路元件可包括主动元件以及无源元件，该等主动元件例如晶体管，该等无源元件例如电阻器、电容器、电感器或其组合。
在一例示半导体工艺中，每一个基本电路元件可能需要在该工艺的所选择的阶段进行测试及/或评估，以便确认元件品质。然而，一旦整合到一电路中，则一个别基本电路元件(例如基本电路元件30)可能不容易测试。为了证明每一个基本电路元件依据设计规范进行制造以及显示所选择的特性或数值，该等PCM元件(例如基准测试装置20)可使用成一可应用的品质控制方法。
在本公开中，一PCM元件可表示成一基准测试装置或一待测元件(device-under-test，DUT)。在图1B中，虚线矩形A可为在可定位该等PCM元件内的位置处。在本公开中，包含该等PCM元件的区域可表示成一PCM测试线，或是缩短成一测试线。
一PCM元件可包括多个基本电路元件，该等基本电路元件与在该等晶粒12内的该等电路一起制造。如此的PCM元件(例如基准测试装置20)可具有类似于在该等晶粒12中的它们的对应物(例如基本电路元件30)的特性，其因为它们使用相同工艺所制造。如此，在获得PCM元件的该等电子特性之后，可适当地评估在该等晶粒12内的该等电路的电子特性(例如一测试结果、信号的响应、效能参数等等，但并不以此为限)。每一个PCM元件可经由暴露在晶圆10上的一或多个导电垫而耦接到信号产生器104。
图2是立体示意图，例示本公开一些实施例的一基准测试装置。图2显示一基准测试装置20。在本实施例中，基准测试装置20亦可表示成一DUT或一PCM元件。基准测试装置20包括一基底22、一晶体管24、一二极管26以及一断开连接开关28。
在一些实施例中，举例来说，基底22可包括Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、In、InAs、InP或其他IV-IV族、III-V族或II-VI族半导体材料。在一些其他实施例中，基底22可包括一层式半导体，例如硅/硅锗、绝缘体上覆硅或绝缘体上覆硅锗。
晶体管24形成在基底22上。晶体管24可部分地嵌设在基底22内。晶体管24包括一源极区24S、一漏极区24D以及一栅极导体24G。源极区24S与漏极区24D设置在栅极导体24G的相对两侧上。在一些实施例中，源极区24S与漏极区24D可为具有N型掺杂物的主动区。在其他实施例中，源极区24S与漏极区24D可为具有P型掺杂物的主动区。
在一些实施例中，源极区24S与漏极区24D可掺杂有一N型掺杂物，以形成一NMOSFET(N通道金属氧化物半导体场效晶体管，N-channel metal oxide semiconductorfield effect transistor)，而N型掺杂物例如P、As或Sb。在一些实施例中，源极区24S与漏极区24D可掺杂有P型掺杂物以形成PMOSFET，而P型掺杂物例如B或In。
晶体管24包括一导电接触点ES以及一导电接触点ED，导电接触点ES设置在源极区24S，导电接触点ED设置在漏极区24D。导电接触点ES电性连接到源极区24S，并经配置以接收及/或提供电压、电流及/或多个电子信号。导电接触点ED电性连接到漏极区24D，并经配置以接收及/或提供电压、电流及/或多个电子信号。
在一些实施例中，导电接触点ED与ES可包括掺杂多晶硅、Ti、TiN、Ta、TaN、W、Au、Al或其合金。
栅极导体24G设置在源极区24S与漏极区24D之间。在一些实施例中，栅极导体24G可包括多晶硅、一硅化物材料或是金属复合材料，例如WN、TiN或TaN。
栅极导体24G经由一导电接触点VG而电性连接到一导电结构21M1。导电结构21M1可为一导电层、一导电线、一导电板或一导电膜。一导电接触点EG设置在导电结构21M1上，并经配置以接收及/或提供电压、电流及/或多个电子信号。
二极管26形成在基底22上。二极管26可部分地嵌设在基底22内。二极管26包括掺杂区26P、26N。掺杂区26P、26N包括不同类型的掺杂物。在一些实施例中，掺杂区26P包括P型掺杂物，例如B或In。在一些实施例中，掺杂区26N包括N型掺杂物，例如P、As或Sb。
二极管26包括一导电接触点EN以及一导电接触点VP，导电接触点EN设置在掺杂区26N上，导电接触点VP设置在掺杂区26P上。导电接触点EN电性连接到掺杂区26N并经配置以接收及/或提供电压、电流及/或多个电子信号。导电接触点VP电性连接到掺杂区26P并经配置以接收及/或提供电压、电流及/或多个电子信号。
掺杂区26N经由导电接触点EN而电性连接到一导电结构21M2。掺杂区26P经由导电接触点VP而电性连接到一导电结构21M3。每一个导电结构21M2、21M3可为一导电层、一导电线、一导电板或是一导电膜。
导电接触点EN可表示成二极管26的一阴极。设置在导电结构21M3上的导电接触点EP可表示成二极管26的一阳极。
请参考图2，断开连接开关28设置在导电结构21M1与21M2之间。断开连接开关28电性连接到导电结构21M1。断开连接开关28电性连接到导电结构21M2。在一些实施例中，断开连接开关28可具有不同于导电结构21M1与21M2的不同尺寸。在其他实施例中，断开连接开关28可具有类似于导电结构21M1与21M2的尺寸。
断开连接开关28可包括一熔丝元件，而熔丝元件具有一熔点，其不同于导电结构21M1与21M2。在一些实施例中，断开连接开关28可包括一熔丝元件，其具有一相对低的熔点。当经过断开连接开关28的一电流超过断开连接开关28的遮断容量(breakingcapacity)(例如电流的一预定值)时，则熔解断开连接开关28的熔丝元件，且一开路形成在导电结构21M1与21M2之间。换言之，在断开连接开关28的熔丝元件熔解之后，晶体管24可与二极管26电性绝缘。
遮断容量是最大电流，其可安全地被断开连接开关28所中断。断开连接开关28可包括锌、铜、银、铝或其合金，或是其他不同金属，以提供稳定以及可预料的特性。在一些实施例中，断开连接开关28的遮断容量可依据设计需要而进行调整。
图3是电路示意图，例示本公开一些实施例的一基准测试装置。图3显示一基准测试装置20的一电路图。基准测试装置20包括一晶体管24、一二极管26以及一断开连接开关28。
晶体管24包括导电接触点ED、ES、EG以及EB。导电接触点ED亦可表示成晶体管24的漏极电极。导电接触点ES亦可表示成晶体管24的源极电极。导电接触点EG亦可表示成晶体管24的栅极电极。导电接触点EB亦可表示成晶体管24的块状(bulk)电极。
二极管26包括导电接触点EP与EN。导电接触点EN与EP可分别表示成二极管26的一阴极以及一阳极。
断开连接开关28电性连接到导电接触点EG与EN。
基准测试装置20包括一个基本元件(例如晶体管24)，其用于建构在一晶粒(例如图1A的晶粒12)内的多个电路。因此，在获得基本元件的特性/效能之后，可评估在该晶粒内的该等特性/效能。
在一晶圆允收测试(WAT)期间，基准测试装置20可用于监控一晶粒(例如图1A的晶粒12)的该等特性。基准测试装置20可形成在一晶圆(例如图1A的晶圆10)上的一切割线或一切割道(street)。
可表示成一天线二极管的二极管26经由断开连接开关28而电性连接到晶体管24。在一晶圆的制造期间，二极管26经配置以产生用于放电的一线路(route)，以便避免由天线效应所造成的未期望的损伤。
虽然在制造期间二极管26有用于保护半导体元件，但它干扰了在制造完成之后需要进行的对晶体管24的测量。
当适当的时候，电性连接在晶体管24与二极管26的断开连接开关28可操作以断开二极管26与晶体管24的连接。与基准测试装置20相关联的多个操作，包括激发断开连接开关28进入一开路状态以及建构在晶体管24的测量，将依据图5A及图5B进一步讨论。
图4A及图4B是示意图，例示本公开一些实施例的一断开连接开关。
图4A显示断开连接开关28的示意图。断开连接开关28包括端子28t1与28t2。端子28t1与28t2可分别连接道晶体管24与二极管26。断开连接开关28包括部分28a、28b以及28c。部分28a可具有一尺寸D1。部分28b可具有一尺寸D2。部分28c可具有一尺寸D3。
尺寸D1可不同于尺寸D2。尺寸D2可不同于尺寸D3。在一些实施例中，尺寸D1可大致相同于尺寸D3。
尺寸D1超过尺寸D2。尺寸D3超过尺寸D2。在一些实施例中，部分28b亦可表示成断开连接开关28的一熔丝元件。
在一些实施例中，尺寸D1、D2、D3可从断开连接开关28的剖面测量。部分28a可具有一电阻，其不同于部分28b。部分28a可具有一电阻，其小于部分28b。部分28c可具有一电阻，其不同于部分28b。部分28c可具有一电阻，其小于部分28b。在一些实施例中，部分28c可具有一电阻，其大致相同于部分28c。
在一些实施例中，尺寸D1与D2之间的一比率可介于1到5之间。在一些实施例中，尺寸D1与D2之间的一比率可介于1到10之间。在一些实施例中，尺寸D1与D2之间的一比率可介于1到20之间。在一些实施例中，尺寸D1与D2之间的一比率可介于1到40之间。
请参考图4B，当一相对较高的电压VH施加到端子28t1以及一相对较低的电压VL施加到端子28t2时，由于电流拥挤(current crowding)，则将熔断部分28b，然后一开路将形成在端子28t1与28t2之间。
图5A是电路示意图，例示本公开一些实施例的一基准测试装置的操作方法的其中一阶段。图5A显示在一个特定工艺(例如蚀刻)完成之前的一基准测试装置20。在此阶段中，断开连接开关28连接导电接触点EG与EP且在其间形成一短路。在此阶段中，一导电路径通过断开连接开关28而形成在晶体管24与二极管26之间。
为了激发断开连接开关28进入一开路状态，一相对较低的电压VL施加到导电接触点EG，以及一相对较高的电压VH施加到导电接触点EP。可选择电压VH与VL以便可导通二极管26。当二极管26导通时，一电流IR将流经断开连接开关28，从导电接触点EP流到导电接触点EP。
电流IR经配置以超过一预定值。电流IR经配置以超过断开连接开关28的遮断容量，并激发断开连接开关28进入一开路状态。在一些实施例中，电流IR可熔断在断开连接开关28的熔丝元件，也因此可形成一开路。
可执行激发断开连接开关28进入一开路状态的一操作，举例来说，通过图1A的系统100执行。举例来说，可通过信号产生器104而产生电压VH及VL，然后经由多个探针110而施加到导电接触点EG与EP。
图5B是电路示意图，例示本公开一些实施例的一基准测试装置的操作方法的其中一阶段。图5B显示一基准测试装置20’。基准测试装置20’类似于图5A的基准调整元件20，其不同的处在于断开连接开关28呈现一开路状态。在一些实施例中，晶体管24通过断开连接开关28而与二极管26电性绝缘。
在如图5B所示的阶段中，可以在没有通过二极管26所引入的干扰的情况下对晶体管24进行测量。可执行在晶体管24上的测量，举例来说，通过图1A的系统100所执行。举例来说，通过信号产生器104所产生的信号、电压或电流可经由该等探针110而施加到导电接触点EG、ED、ES、EB。在一晶圆允收测试(WAT)期间，具有断开连接的二极管26的基准测试装置20’，可用于精确地监控一晶粒(例如图1A的晶粒12)的该等特性。
图6是流程示意图，例示本公开一些实施例的一基准测试装置的操作方法。图6显示一基准测试装置的操作方法600。操作方法6001包括步骤602、604、606、608以及610。
在步骤602中，一第一电压施加/提供到一基准测试装置的一第一电极。在一些实施例中，由信号产生器104所产生的一相对较高的电压VH，可施加/提供到基准测试装置20的导电接触点EP。
在步骤604中，一第二电压施加/提供到基准测试装置的一第二电极。
在一些实施例中，由信号产生器104所产生的一相对较低的电压VL，可施加/提供到基准测试装置20的导电接触点EG。
在步骤606中，使用一断开连接开关而将基准测试装置的一第一元件与基准测试装置的一第二元件电性绝缘。在一些实施例中，在施加电压VH与VL之后，基准测试装置20的二极管26可经由断开连接开关28而与基准测试装置20的晶体管24电性断开连接。请参考图5A，在施加电压VH与VL之后，在断开连接开关28内的熔丝元件可通过电流IR而熔断。然后，一开路可形成在导电接触点EN与EG之间。
在步骤608中，多个测试信号施加到基准测试装置的该第二元件。在一些实施例中，请参考图5B，由信号产生器104的该等测试信号可施加到基准测试装置20’，该等测试信号包括电压、电流、模拟信号、数字信号及/或命令，但并不以此为限。该等测试信号可施加到基准测试装置20’的一或多个导电接触点。
在步骤610中，可依据基准测试装置所提供的多个反馈信号而评估基准测试装置的第二元件的该等特性。在一些实施例中，可接收由基准测试装置20’所提供的该等反馈信号，举例来说，通过系统100所接收。然后，可通过处理器102而计算、处理或分析由基准测试装置20’所提供的该等反馈信号，以便获得晶体管24的该等特性。
图7是电路示意图，例示本公开一些比较实施例的一基准测试装置。图7显示一基准测试装置40。基准测试装置40包括一晶体管44以及一二极管46。晶体管44包括导电接触点EG、ED、EB以及ES。二极管46的阴极电性连接到晶体管44的导电接触点EG。
在制造期间，当二极管46有用于保护基准测试装置40时，但它干扰了对需要对基准测试装置40所进行的测量。在一些实施例中，FIB(聚焦离子束)用于破坏二极管46与晶体管44之间的电性连接。然而，若是FIB系统无法得到良好控制的话，FIB可能对基准测试装置造成未期望的损伤。
本公开的一实施例提供一种半导体晶圆，包括一基准测试装置，设置在该半导体晶圆的一切割线内。该基准测试装置包括一晶体管；一二极管；以及一断开连接开关，电性连接到该晶体管与该二极管，其中该断开连接开关经配置以在一第一阶段形成一导电路径在该晶体管与该二极管之间，以及在一第二阶段将该晶体管与该二极管电性绝缘。
本公开的另一实施例提供一种嵌设在一半导体晶圆上的基准测试装置。该基准测试装置包括一晶体管，包括一栅极电极；一二极管，包括一阴极电极；以及一断开连接开关，电性连接在该晶体管的该栅极电极与该二及体的该阴极电极之间。该断开连接开关经配置以将该晶体管的该栅极电极与该二极管的该阴极电极电性断开连接，以响应经由该断开连接开关而超过一预定值的一电流。
本公开的再另一实施例提供一种嵌设在一半导体晶圆上的基准测试装置的操作方法。该操作方法包括施加一第一电压到该基准测试装置的一第一电极。该操作方法包括施加一第二电压到该基准测试装置的一第二电极。该操作方法还包括经由一断开连接开关而将该基准测试装置的一第一元件与该基准测试装置的一第二元件电性绝缘，而该断开连接开关连接在该第一元件与该第二元件之间。
在本公开中所公开的该断开连接开关可经配置以在一半导体元件的制造完成之后，将一特定元件(例如天线二极管)与该基准元件断开连接。本公开中所公开的该断开连接开关可以通过消除被一特定元件(例如天线二极管)所引入的干扰来促进对基准测试装置的测量。再者，由于在本公开中所公开的该断开连接开关，所以可避免由FIB(聚焦离子束)对该半导体元件所造成的不必要的损坏。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (20)

1.一种半导体晶圆，包括：
一基准测试装置，设置在该半导体晶圆的一切割线内，该基准测试装置包括：
一晶体管；
一二极管；以及
一断开连接开关，电性连接到该晶体管与该二极管，其中该断开连接开关经配置以在一第一阶段形成一导电路径在该晶体管与该二极管之间，以及在一第二阶段将该晶体管与该二极管电性绝缘。
2.如权利要求1所述的半导体晶圆，其中该断开连接开关包括一第一部分以及一第二部分，且该第一部分的一第一尺寸超过该第二部分的一第二尺寸。
3.如权利要求1所述的半导体晶圆，其中该晶体管的一栅极导体经由一第一导电结构、该断开连接开关以及一第二导电结构而电性连接到该二极管的一阴极电极。
4.如权利要求3所述的半导体晶圆，其中该断开连接开关的一熔点低于该第一导电结构与该第二导电结构的一熔点。
5.如权利要求2所述的半导体晶圆，其中该第一部分的该第一尺寸与该第二部分的该第二尺寸之间的一比率，介于1到40之间。
6.如权利要求1所述的半导体晶圆，其中该断开连接开关经配置以激发进入一开路状态，以响应经由该断开连接开关而超过一预定值的一电流。
7.如权利要求1所述的半导体晶圆，其中该第一阶段是该半导体晶圆的一制造阶段，而该第二阶段是一晶圆允收测试阶段。
8.一种嵌设在一半导体晶圆上的基准测试装置，包括：
一晶体管，包括一栅极电极；
一二极管，包括一阴极电极；以及
一断开连接开关，电性连接在该晶体管的该栅极电极与该二极管的该阴极电极之间；
其中该断开连接开关经配置以将该晶体管的该栅极电极与该二极管的该阴极电极电性断开连接，以响应经由该断开连接开关而超过一预定值的一电流。
9.如权利要求8所述的基准测试装置，其中该断开连接开关经由一第一导电结构而电性连接到该晶体管的该栅极电极，其中该断开连接开关的一熔点低于该第一导电结构的一熔点。
10.如权利要求9所述的基准测试装置，其中该断开连接开关经由一第二导电结构而电性连接到该二极管的该阴极电极，其中该断开连接开关的该熔点低于该第二导电结构的一熔点。
11.如权利要求8所述的基准测试装置，其中该断开连接开关包括一第一部分以及一第二部分，该第一部分的一第一尺寸超过该第二部分的一第二尺寸。
12.如权利要求11所述的基准测试装置，其中该第一部分的该第一尺寸与该第二部分的该第二尺寸之间的一比率，介于1到40之间。
13.如权利要求8所述的基准测试装置，其中该断开连接开关包括一第一部分以及一第二部分，该第一部分的一第一尺寸小于该第二部分的一第二电阻。
14.如权利要求8所述的基准测试装置，其中该基准测试装置设置在该半导体晶圆的一切割线内。
15.一种嵌设在一半导体晶圆上的基准测试装置的操作方法，包括：
施加一第一电压到该基准测试装置的一第一电极；
施加一第二电压到该基准测试装置的一第二电极；以及
经由一断开连接开关而将该基准测试装置的一第一元件与该基准测试装置的一第二元件电性绝缘，而该断开连接开关连接在该第一元件与该第二元件之间。
16.如权利要求15所述的操作方法，其中该第一电压与该第二电压经配置以经由该断开连接开关而产生一电流。
17.如权利要求16所述的操作方法，其中该电流超过该断开连接开关的一遮断容量。
18.如权利要求15所述的操作方法，其中该断开连接开关包括一第一部分以及一第二部分，而该第一部分的一第一尺寸不同于该第二部分的一第二尺寸。
19.如权利要求15所述的操作方法，其中该第一元件为一二极管，且该第二元件为一晶体管。
20.如权利要求15所述的操作方法，还包括：
施加多个测试信号到该基准测试装置的该第二元件；以及
依据由该基准测试装置所提供的多个反馈信号以评估该基准测试装置的该第二元件的特性。
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