TW202315075A - 三維記憶體裝置 - Google Patents

Abstract

一種三維記憶體裝置，如三維及閘快閃記憶體（3D AND Flash memory）裝置。三維記憶體裝置包括多條字元線、多個第一開關、多個第二開關以及N個導線層，N為大於1的正整數。字元線區分為多個字元線群組。第一開關接收共同字元線電壓。第二開關接收至參考接地電壓。第一個字元線群組透過第二導線層以連接第一導線層，第i個字元線群組依序透過第i+1導線層至該第二導線層以連接第一導線層，其中N＞ i ＞ 1。

Description

三維記憶體裝置

本發明是有關於一種三維記憶體裝置，且特別是有關於一種三維記憶體裝置的字元線的佈局結構。

在三維的記憶體裝置中，隨著電路尺寸的增加，記憶體裝置的線路的佈局也變得更為複雜。尤其在字元線的佈局上，字元線信號的傳輸路徑的長短，常是記憶體裝置存取表現的一個重要因素。特別是在高速存取的需求下，如何降低字元線信號的傳輸路徑上的電容電阻的負載，也是提升信號傳輸品質的一個重要因素。

本發明提供一種三維記憶體裝置，可簡化字元線的布局的複雜度。

本發明的三維記憶體裝置包括多條字元線、多個第一開關、多個第二開關以及N個導線層，N為大於1的正整數。字元線區分為多個字元線群組。第一開關接收共同字元線電壓。第二開關接收至參考接地電壓。第一導線層的傳輸導線與第二導線層的傳輸導線相連接。第一導線層的傳輸導線分別耦接至第一開關以及第二開關。第一個字元線群組透過第二導線層以連接第一導線層，第i個字元線群組依序透過第i+1導線層至該第二導線層以連接第一導線層，其中N＞ i ＞ 1。

基於上述，本發明的三維記憶體裝置使字元線區分為多個字元線群組。並分別針對字元線群組，以透過二個至多個的導線層的傳輸導線來連接到對應的開關，並耦接至共同字元線。透過分群的方法，字元線的佈局可以有效的被簡化，進以提升三維記憶體裝置的電氣特性，且可降低電路佈局所需的面積。

請參照圖1，圖1繪示本發明一實施例的三維記憶體裝置的示意圖。三維記憶體裝置100包括多條字元線L1~L12、多個第一開關SW11~SW112、多個第二開關SW21~SW212以及多個導線層BM1~BM4。在本實施例中，字元線L1~L12可被區分為三個字元線群組WLG1~WLG3。其中，字元線L1~L4屬於字元線群組WLG1、字元線L2~L8屬於字元線群組WLG2、字元線L9~L12則屬於字元線群組WLG3。第一開關SW11~SW112的一端可共同接收共同字元線電壓GWL，第一開關SW11~SW112的另一端則分別耦接至第一導電層BM1的多條傳輸導線。第二開關SW21~SW212的一端可共同接收一參考接地電壓Vss，第二開關SW21~SW212的另一端則分別耦接至第一導電層BM1的多條傳輸導線。導線層BM1~BM4依序配置在第一開關SW11~SW112、第二開關SW21~SW212與字元線L1~L12間。在本實施例中，導線層BM1~BM4可以為積體電路的底部金屬（bottom metal）層。字元線L1~L12可透過貫通陣列導線結構（Through Array Via, TAV）以耦接至三維記憶體裝置100的記憶胞陣列。

導線層BM1~BM4中的每一者中具有多條傳輸導線。在本實施例中，第一導線層BM1中的傳輸導線可延第一方向DIR1延伸，非第一導線層BM1的其餘導線層BM2~BM4的傳輸導線，則均沿第二方向DIR2延伸。其中，第一方向DIR1與第二方向DIR2不相同。第一方向DIR1與第二方向並可相互正交。值得一提的，在圖1中，導線層BM2~BM4的傳輸導線可以為L型或長條型傳輸導線。例如，傳輸導線CW41為長條型傳輸導線，傳輸導線CW21則為L型傳輸導線。不論傳輸導線為何種類型，其後端均沿第二方向DIR2延伸。

在另一方面，本實施例中，相鄰的二導線層間的傳輸導線，可以透過導電通孔結構（Via）相互連接。在細節上，導線層BM4與導線層BM3的傳輸導線，透過導電通孔結構BV1相互連接；導線層BM3與導線層BM2的傳輸導線，透過導電通孔結構BV2相互連接；導線層BM2與導線層BM1的傳輸導線，則可透過導電通孔結構BV3相互連接。

在此請注意，在本實施例中，分成不同字元線群組WLG1~WLG3的字元線L1~L12有不相同的走線方式。其中，第一字元線群組WLG1的字元線L1~L4可透過導電通孔結構BV3以及導電通孔結構BV2以直接連接至第二導線層BM2，再透過第二導線層BM2的傳輸導線以及導電通孔結構BV1來連接至第一導線層BM1。細節上，第一字元線群組WLG1的字元線L1~L4在透過第四導線層BM4以及第三導線層BM3時，可直接透過接觸窗CT1、CT2以分別連接至導電通孔結構BV3以及BV2。另外，第二字元線群組WLG2的字元線L5~L8則先直接透過接觸窗CT1、導電通孔結構BV3以連接至第三導線層BM3的傳輸導線；透過第三導線層BM3的傳輸導線、導電通孔結構BV2以連接至第二導線層BM2的傳輸導線；再透過第二導線層BM2的傳輸導線、導電通孔結構BV1以連接至第一導電層BM1的傳輸導線。第三字元線群組WLG3的字元線L9~L12則直接連接至第四導線層BM3的傳輸導線；透過導電通孔結構BV3以連接至第三導線層BM3的傳輸導線；透過第三導線層BM3的傳輸導線、導電通孔結構BV2以連接至第二導線層BM2的傳輸導線；再透過第二導線層BM2的傳輸導線、導電通孔結構BV1以連接至第一導電層BM1的傳輸導線。

當然，在本發明其他實施例中，字元線的數量、字元線群組的數量以及導線層的數量，都可以與圖1不相同。在配置的細節上，以導線層數量等於N為範例（N為大於1的正整數），其中，第一導線層的多條傳輸導線與第二導線層的多條傳輸導線相連接，第一導線層的傳輸導線分別耦接至第一開關以及第二開關，第一個字元線群組可透過第二導線層以連接第一導線層，第i個字元線群組依序透過第i+1導線層至第二導線層，再透過第二導線層以連接第一導線層，其中N＞ i ＞ 1。

在另一方面，本實施例的三維記憶體裝置100更包括共同字元電壓傳輸導線WGWL以及參考接地電壓傳輸導線WVSS。共同字元電壓傳輸導線WGWL以及參考接地電壓傳輸導線WVSS可沿第二方向DIR2進行配置，其中的共同字元電壓傳輸導線WGWL可透過導電通孔結構BVE1以耦接至第一開關SW11~SW112，參考接地電壓傳輸導線WVSS則可透過導電通孔結構BVE2以耦接至第二開關SW21~SW212。共同字元電壓傳輸導線WGWL用以提供共同字元線電壓GWL，參考接地電壓傳輸導線WVSS用以提供參考接地電壓Vss。

第一開關SW11~SW112可分別與第二開關SW21~SW212形成多個驅動器。在本實施例中，第一開關SW11~SW112為P型電晶體，第二開關SW21~SW212則為N型電晶體。第一開關SW11~SW112的每一者，與對應的每一第二開關SW21~SW212形成互補式金屬氧化物電晶體（Complementary Metal-Oxide-Semiconductor, CMOS）的架構，並用以使對應的字元線L1~L12等於參考接地電壓Vss或共同字元線電壓GWL。

在此可參照圖2繪示的本發明實施例的三維記憶體裝置中，用以驅動字元線的驅動器的一實施方式的電路圖。驅動器200包括電晶體M1以及M2。電晶體M1對應圖1的第一開關SW11~S112的其中之一，電晶體M2對應圖1的第二開關SW21~S212的其中之一。電晶體M1的第一端接收共同字元線電壓GWL，電晶體M1的第二端耦接至電晶體M2的第一端，並產生字元線信號WLs。電晶體M2的第二端接收參考接地電壓Vss。電晶體M1、M2的控制端相互耦接，並接收控制信號PG。

重新參照圖1，在本實施例中，第一開關SW11~SW112可分為多個群組（例如M個）來進行佈局，第二開關SW21~SW212可分為多個群組（例如P個）來進行佈局。其中，在圖1中，M=2而P=3。在本發明其他實施例中，M與P可以為其他的正整數，且M可以等於P，沒有特定的限制。

由圖1可以發現，本發明實施例透過將字元線L1~L12分成字元線群組WLG1~WLG3，並使各個字元線群組WLG1~WLG3透過由少至多個導線層的傳輸導線來逐次的耦接至驅動器。如此一來，字元線L1~L12的佈局可以整齊且簡單的被完成，有效降低佈局的複雜度。並且，透過分群佈局的方式，也可以減低在同一區域中的傳輸導線的佈局數量，並可使傳輸導線間的間距（pitch）可以被提高，降低信號間寄生效應的產生。

以下請參照圖3，圖3繪示本發明實施例的字元線的驅動器的另一實施方式的電路圖。驅動器311~313耦接至記憶胞陣列MA1，驅動器321~323耦接至記憶胞陣列MA2。驅動器311~313用以驅動記憶胞陣列MA1的字元線L1~L3，驅動器321~323用以驅動記憶胞陣列MA2的字元線L4~L6。

以驅動器311為範例，驅動器311包括有三個電晶體M1~M3所分別構成的三個開關。其中，電晶體M1的第一端接收共同字元線電壓GWL_[n+1]，電晶體M1的第二端與電晶體M2的第一關共同耦接至字元線L1，電晶體M1與M2的控制端接收控制信號PG[1]，電晶體M2的第二端接收參考接地電壓Vss。此外，與圖2實施方式不相同的，驅動器311更包括電晶體M3。電晶體M3的第一端接收共同字元線電壓GWL_[n+1]，電晶體M3的第二端耦接至字元線L1，電晶體M3的控制端接收反向控制信號PGB[1]。其中，反向控制信號PGB[1]與控制信號PG[1]互為反向。

值得注意的，電晶體M1可以為P型電晶體，電晶體M2、M3則可以皆為N型電晶體。在當控制信號PG[1]為邏輯0時，電晶體M1可被導通，電晶體M2可被斷開，並使字元線L1上的電壓等於共同字元線電壓GWL_[n+1]。在當控制信號PG[1]為邏輯1時，電晶體M1可被斷開，電晶體M2可被導通，並使字元線L1上的電壓等於參考接地電壓。

在圖3的實施方式中，基於有多個記憶胞陣列MA1、MA2可順序的被選中以進行存取，因此，共同字元線電壓GWL_[n]以及GWL_[n+1]可根據掃描順序依序被啟動。在驅動器311中，若記憶胞陣列MA1未被選中，共同字元線電壓GWL_[n+1]可以為0伏特。在當控制信號PG[1]為邏輯0時，字元線L1可因為電晶體M1的基板效應（body effect）而為高於0伏特的狀態。因此，在本實施方式中，透過根據反向控制信號PGB[1]而同時被導通的電晶體M3，則可使字元線L1拉低至0伏特，並使未被選中的記憶胞陣列MA1不會產生讀寫干擾的現象。

在本實施方式中，驅動器311以及321可共用相同的控制信號PG[1]以及反向控制信號PGB[1]；驅動器312以及322可共用相同的控制信號PG[2]以及反向控制信號PGB[2]；驅動器313以及323則可共用相同的控制信號PG[3]以及反向控制信號PGB[3]。

附帶一提的，在本實施方式中，電晶體M1的基底可以為N型井區（N well），電晶體M2以及M3的基底則可以為P型深井區（PWI）。

此外，在記憶體裝置中，共同字元線電壓GWL_[n]以及GWL_[n+1]在被致能時，通常需要一個相對高的電壓。因此，在驅動器311~323的前端，常需要設置電壓移位器（未繪示），以產生足夠電壓的共同字元線電壓GWL_[n]以及GWL_[n+1]。

以下請參照圖4，圖4繪示本發明一實施例的三維記憶體裝置的佈局結構示意圖。其中，三維記憶體裝置400中，記憶胞陣列410耦接至多條字元線L1A~L32A以及L1B~L32B。三維記憶體裝置400並具有驅動器DV1A~DV32A以及DV1B~DV32B、電壓移位器421、422以及控制邏輯電路430。字元線L1A~L32A以及L1B~L32B分別設置在三維記憶體裝置400的兩個側邊。對應字元線L1A~L32A以及L1B~L32B的位置，驅動器DV1A~DV32A以及DV1B~DV32B分別設置在三維記憶體裝置400的兩個側邊。其中，驅動器DV1A~DV16A以及DV17A~DV32A分別用以驅動字元線L1A~L16A以及L17A~L32A。驅動器DV1B~DV16B以及DV17B~DV32B則分別用以驅動字元線L1B~L16B以及L17B~L32B。

字元線L1A~L32A以及L1B~L32B與驅動器DV1A~DV32A、DV1B~DV32B間的連接方式同圖1實施例中所陳述的佈局方式，這邊不多贅述。

控制邏輯電路430可根據記憶胞陣列410的被存取位址以產生第一控制信號以及第二控制信號。電壓移位器421、422設置在控制邏輯電路430的兩個側邊，電壓移位器421、422用以提升共同字元線電壓的電壓值，並分別提供共同字元線電壓至驅動器DV1A~DV32A以及驅動器DV1B~DV32B。

附帶一提的，本實施例中的記憶胞陣列410為及式（AND）快閃記憶胞陣列。

以下請參照圖5，圖5繪示本發明實施例的三維記憶體裝置中，字元線的驅動器的佈局結構的俯視圖。其中，在基底520的兩側上具有多個閘極結構GN並形成多個N型電晶體。在基底520的中央部位具有井區510。井區510上具有多個閘極結構GP並形成多個P型電晶體。其中，每一N型電晶體的源極以及汲極上可以具有溝槽結構的接觸窗CT1，且每一P型電晶體的源極以及汲極上可以具有溝槽結構的接觸窗CT2。透過接觸窗CT1、CT2，每一N型電晶體以及每一P型電晶體可通過第一導電層上的傳輸導線WBM1以連接至第二導線層上的傳輸導線WBM2。第二導線層上的傳輸導線WBM2再連接至貫通陣列導電結構TAV，並透過貫通陣列導電結構TAV以耦接至對應的多條字元線。

另外，第二導線層上的傳輸導線WBM2可用以提供共用字元線電壓WGWL以及參考接地電壓WVSS至每一P型電晶體及每一N型電晶體。

閘極結構GN、GP的每一者可接收控制信號PG[1]、PG[2]、PG[3]、PG[4]以及反向控制信號PGB[1]、PGB[2]、PGB[3]、PGB[4]。控制信號PG[1]、PG[2]、PG[3]、PG[4]以及反向控制信號PGB[1]、PGB[2]、PGB[3]、PGB[4]用以控制對應的電晶體的導通或斷開狀態。

請參照圖6，圖6繪示本發明實施例的三維記憶體裝置的傳輸導線的局部立體圖。其中，傳輸導線610以及620為同一導線層的相鄰二傳輸導線。基於本發明針對字元線進行分組，並使不同字元線群組的字元線，透過不同的機制以連接至字元線的驅動器。如此一來，相同區域的傳輸導線的密度可以有效的減小。也就是說，傳輸導線610與620間的間距可以被拉大，並使傳輸導線610的線寬WH可以被增加。另外，本發明實施例並可提升傳輸導線610的線高HT。如此一來，傳輸導線610的等效電阻可以有效的被減小，提升字元線信號的傳輸效率。

以下請參照圖7，圖7繪示本發明實施例的三維記憶體裝置中，字元線的驅動機制的示意圖。在本實施例中，三維記憶體裝置透過電壓移位器720以及驅動器710來提供字元線信號WLs至記憶胞陣列701的選中字元線上。其中，驅動器710包括電晶體M1以及M2。電晶體M1以及M2相互串聯耦接。電晶體M1接收電壓移位器720所提供的共同字元線電壓GWL，並在根據控制信號PG而被導通時，使字元線信號WLs等於共同字元線電壓GWL，並啟動對應的記憶胞的存取動作。

本實施例中的電壓移位器720包括電晶體M3~M6以及反向器IV。電晶體M3、M4的第一端接收電壓V1，電晶體M3、M4的控制端分別耦接至電晶體M4、M3的第二端。電晶體M5串接在電晶體M3與參考接地電壓Vss間，電晶體M6則串接在電晶體M4與參考接地電壓Vss間。反向器IV則串接在電晶體M5以及M6的控制端間。反向器IV接收輸入信號IN，並提供輸出信號至電晶體M5控制端。

在動作細節上，當輸入信號為邏輯1時，電晶體M6被導通，而電晶體M5被截止。被導通的電晶體M6可拉低電晶體M3的控制端上的電壓至參考接地電壓Vss，並使電晶體M3被導通，此時電晶體M4被截止。被導通的電晶體M3則可使共同字元線電壓GWL被拉升至等於電壓V1。在當輸入信號為邏輯0，電晶體M6被截止，但電晶體M5根據反向器IV的輸出信號而到導通。被導通的電晶體M5可提供參考接地電壓Vss至電晶體M4的控制端，並使電晶體M4被導通。被導通的電晶體M4可使電晶體M3的控制端接收電壓V1，而使電晶體M3被截止。因此，基於被截止的電晶體M3以及被導通的電晶體M5，共同字元線電壓GWL被拉低至等於參考接地電壓Vss。

關於上述電壓移位器720的電路細節僅只是說明用的範例。本領域具通常知識者所熟知的其他種類的電壓移位器（level shifter）也可以應用於本發明，沒有特定的限制。

附帶一提的，本實施例的記憶胞陣列701為三維排列的及式快閃記憶胞陣列。

以下請參照圖8，圖8繪示本發明實施例的三維記憶體裝置的字元線的佈局路徑示意圖。在圖8中，字元線L1可透過傳輸路徑PATH1以連接至開關SW11，並透過開關SW11以連接至共用字元線電壓GWL的源頭。字元線L2則可透過傳輸路徑PATH2以連接至開關SW12，並透過開關SW12以連接至共用字元線電壓GWL的源頭。其中，傳輸路徑PATH1在傳輸導線WBM3-1上具有相對短的傳輸距離，但傳輸路徑PATH1在開關SW11與共用字元線電壓GWL的源頭則可具有相對長的傳輸距離。相對的，傳輸路徑PATH2在傳輸導線WBM3-2上具有相對長的傳輸距離，但傳輸路徑PATH2在開關SW12與共用字元線電壓GWL的源頭則具有相對短的傳輸距離。因此，可以得知，傳輸路徑PATH1以及傳輸路徑PATH2的長度實質上可以是相等的。也就是說，本發明實施例的字元線L1、L2可以具有實質上相同的電容、電阻負載，可使字元線信號的信號品質具有一定的均勻性。

請參照圖9，圖9為本發明實施例的三維記憶體裝置的記憶胞陣列的示意圖。三維記憶體裝置900包括記憶胞陣列MA1以及MA2。記憶胞陣列MA1包括記憶胞M11-1~M22-1，記憶胞陣列MA2則包括記憶胞M11-2~M22-2。其中，在記憶胞陣列MA1中，相同行的記憶胞MC11-1、MC12-1耦接相同的源極線SLn以及位元線BLn，但分別耦接不同的字元線WL1、WL2；相同行的記憶胞MC21-1、MC22-1耦接相同的源極線SLn+1以及位元線BLn+1，但分別耦接不同的字元線WL1、WL2。此外，相同列的記憶胞MC11-1、MC21-1耦接相同的字元線WL1，但分別耦接不同的源極線SLn、SLn+1以及不同的位元線BLn、BLn+1；相同列的記憶胞MC12-1、MC22-1耦接相同的字元線WL2，但分別耦接不同的源極線SLn、SLn+1以及不同的位元線BLn、BLn+1。

在本實施例中，記憶胞陣列MA2與記憶胞陣列MA1的記憶胞排列方式相同，在此不多贅述。值得一提的，記憶胞陣列MA2與記憶胞陣列MA1可共用源極線SLn、SLn+1以及位元線BLn、BLn+1，但耦接至相互獨立的字元線WL1、WL2以及WL3、WL4。

本實施例的記憶胞M11-1~M22-1以及M11-2~M22-2為快閃記憶胞。根據記憶胞M11-1~M22-1以及M11-2~M22-2的排列方式，記憶胞陣列MA1與記憶胞陣列MA2記憶胞排列方式為及式快閃記憶（AND type flash memory）胞陣列。

綜上所述，本發明的三維記憶體裝置中，透過使字元線區分為多個字元線群組，並使多個字元線群組分別透過不同的下階梯方式，以在多個導線層中的傳輸導線中進行佈局。如此一來，字元線的佈局可以簡單化。在大量的字元線的佈局需求中，除可快速簡單的完成佈局度作外，另可降低單位區域中的傳輸導線的密度，提升傳輸導線的電氣特性，提升三維記憶體裝置的存取效率。

100、400、900:三維記憶體裝置 200、311~323、DV1A~DV32A、DV1B~DV32B、710:驅動器 421、422、720:電壓移位器 430:控制邏輯電路 510:井區 520:基底 BLn、BLn+1:位元線 BM1~BM4:導線層 CT1、CT2:接觸窗 CW21、CW41、WBM1、WBM2、WBM3-1、WBM3-2、610、620:傳輸導線 DIR1、DIR2:方向 GN、GP:閘極結構 GWL、GWL_[n]、GWL_[n+1]:共同字元線電壓 HT:線高 IN:輸入信號 IV:反向器 L1~L12、L1A~L32A、L1B~L32B、WL1~WL4:字元線 M1~M4:電晶體 M11-1~M22-1、M11-2~M22-2:記憶胞 MA1、MA2、410、701:記憶胞陣列 PATH1、PATH2:傳輸路徑 PG[1]、PG[2]、PG[3]:控制信號 PGB[1]、PGB[2]、PGB[3]:反向控制信號 SLn、SLn+1:源極線 SW11~SW112、SW21~SW212:開關 BV1~BV3、BVE1、BVE2:導電通孔結構 TAV:貫通陣列導電結構 Vss:參考接地電壓 WGWL:共同字元電壓傳輸導線 WH:線寬 WLG1~WLG3:字元線群組 WLs:字元線信號 WVSS:參考接地電壓傳輸導線

圖1繪示本發明一實施例的三維記憶體裝置的示意圖。 圖2繪示本發明實施例的三維記憶體裝置中，用以驅動字元線的驅動器的一實施方式的電路圖。 圖3繪示本發明實施例的字元線的驅動器的另一實施方式的電路圖。 圖4繪示本發明一實施例的三維記憶體裝置的佈局結構示意圖。 圖5繪示本發明實施例的三維記憶體裝置中，字元線的驅動器的佈局結構的俯視圖。 圖6繪示本發明實施例的三維記憶體裝置的傳輸導線的局部立體圖。 圖7繪示本發明實施例的三維記憶體裝置中，字元線的驅動機制的示意圖。 圖8繪示本發明實施例的三維記憶體裝置的字元線的佈局路徑示意圖。 圖9為本發明實施例的三維記憶體裝置的記憶胞陣列的示意圖。

100:三維記憶體裝置

BM1~BM4:導線層

CT1、CT2:接觸窗

CW21、CW41:傳輸導線

DIR1、DIR2:方向

GWL:共同字元線電壓

L1~L12:字元線

SW11~SW112、SW21~SW212:開關

BV3~BV1、BVE1、BVE2:導電通孔結構

Vss:參考接地電壓

WGWL:共同字元電壓傳輸導線

WLG1~WLG3:字元線群組

WVSS:參考接地電壓傳輸導線

Claims (20)

1. 一種三維記憶體裝置，包括： 多條字元線，區分為多個字元線群組； 多個第一開關，接收一共同字元線電壓； 多個第二開關，接收至一參考接地電壓；以及 N個導線層，N為大於1的正整數， 其中，在該些導線層中： 第一導線層的多條傳輸導線與第二導線層的多條傳輸導線相連接，該第一導線層的該些傳輸導線分別耦接至該些第一開關以及該些第二開關， 在該些字元線群組中： 第一個字元線群組透過該第二導線層以連接該第一導線層，第i個字元線群組依序透過第i+1導線層至該第二導線層以連接該第一導線層，其中N＞ i ＞ 1。
2. 如請求項1所述的三維記憶體裝置，其中該第一導線層的該些傳輸導線透過多個貫通陣列導電結構以分別與該第二導線層的該些傳輸導線相連接。
3. 如請求項2所述的三維記憶體裝置，其中該第一導線層的該些傳輸導線沿一第一方向延伸以分別連接至該些第一開關以及該些第二開關，該第二導線層的該些傳輸導線沿一第二方向延伸以分別連接至該些貫通陣列導電結構，其中該第一方向與該第二方向不相同。
4. 如請求項1所述的三維記憶體裝置，其中該第N導線層至該第二導線層的該些傳輸導線的沿伸方向相同。
5. 如請求項1所述的三維記憶體裝置，其中該第一個字元線群組透過對應第N個導線層至第三個導線層的多個接觸窗以連接至該第二導線層。
6. 如請求項1所述的三維記憶體裝置，更包括： 一共同字元電壓傳輸導線，透過多個第一導電通孔結構以分別耦接至多個共同字元線；以及 一參考接地電壓傳輸導線，透過多個第二導電通孔結構以分別耦接至多個參考接地線， 其中該些共同字元線分別提供該共同字元線電壓至該些第一開關，該些參考接地線分別提供該參考接地電壓至該些第二開關。
7. 如請求項6所述的三維記憶體裝置，其中該共同字元電壓傳輸導線與該參考接地電壓傳輸導線的延伸方向與該第二導線層的該些傳輸導線的延伸方向相同。
8. 如請求項1所述的三維記憶體裝置，其中該些第一開關分別與該些第二開關相互串接以形成多個驅動器，該些驅動器分別受控於多個控制信號。
9. 如請求項8所述的三維記憶體裝置，更包括： 多個第三開關，分別耦接至該些驅動器的輸出端，並共同耦接至該共同字元線，該些第三開關分別受控於多個反向控制信號。
10. 如請求項9所述的三維記憶體裝置，其中各該第一開關為一第一電晶體，各該第二開關為一第二電晶體，該第一電晶體的第一端接收該共同字元線電壓，該第一電晶體的第二端耦接至該第二電晶體的第一端，該第二電晶體的第二端接收該參考接地電壓，該第一電晶體與該第二電晶體的控制端共同接收對應的各該控制信號。
11. 如請求項10所述的三維記憶體裝置，其中各該第三開關為一第三電晶體，該第三電晶體的第一端接收該共同字元線電壓，該第三電晶體的第二端耦接至該第二電晶體的第一端，該第三電晶體的控制端接收對應的各該反向控制信號。
12. 如請求項11所述的三維記憶體裝置，其中該第一電晶體為P型電晶體，該第二電晶體以及該第三電晶體為N型電晶體。
13. 如請求項11所述的三維記憶體裝置，其中該第一電晶體、該第二電晶體以及該第三電晶體的源極以及汲極上具有溝槽結構的接觸窗。
14. 如請求項8所述的三維記憶體裝置，更包括： 多個電壓移位器，耦接至該驅動器，用以產生該些控制信號。
15. 如請求項14所述的三維記憶體裝置，其中該些驅動器區分為一第一驅動器群組以及一第二驅動器群組，該第一驅動器群組以及該第二驅動器群組分別設置在該些電壓移位器的佈局區域的兩相對側邊。
16. 請求項1所述的三維記憶體裝置，其中該些字元線分別至該些第一開關的多個信號傳輸路徑的長度相同。
17. 請求項1所述的三維記憶體裝置，其中該些第一開關被區分為M個第一開關群組，該些第二開關被區分為P個第二開關群組，該些第一開關群組分別與該些第二開關群組交錯設置，M以及P為正整數。
18. 請求項17所述的三維記憶體裝置，其中P大於或等於M。
19. 請求項1所述的三維記憶體裝置，其中該第二導線層至該第N導線層的該些傳輸導線為長條型或L型。
20. 如請求項1所述的三維記憶體裝置，更包括： 一記憶胞陣列，耦接至該些字元線，其中該記憶胞陣列為及式快閃記憶胞陣列。

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