TW202312524A - 具絕緣層之微機械超音波傳感器及製造方法 - Google Patents

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Abstract

本發明揭示一種多絕緣體上矽(SOI)微機械超音波傳感器(MUT)裝置。該裝置包括多SOI基板及MUT。該MUT貼附至該多SOI基板之表面。該多SOI基板具有第一SOI層及安置於該第一SOI層上方之至少一第二SOI層。該第一SOI層及該第二SOI層各包括絕緣層及半導電層。該第一SOI層進一步界定位於MUT之膜下方之空腔及至少部分圍繞該空腔之周邊之一或多個溝槽。

Description

具絕緣層之微機械超音波傳感器及製造方法
本發明係關於具絕緣層之微機械超音波傳感器及製造方法。
本發明係關於可在醫學背景中使用之半導體及微機電系統(MEMS)技術，例如MEMS超音波傳感器。
微機械超音波傳感器(MUT)在諸多領域提供巨大潛力，包含(但不限於)醫學成像、空氣耦合成像、距離監測、指紋監測、非破壞性陷監測、背面照明、生物MEMS及診斷。串擾係MUT經常面對之問題。
在MEMS裝置中，絕緣體上矽(SOI)基板之使用已變得更普遍。SOI晶圓能夠製造用於消費、汽車、工業及醫療保健應用中之最先進MEMS、互補金屬氧化物半導體(CMOS)、電源及射頻(RF)組件。SOI晶圓在高品質二氧化矽層(埋藏氧化物或BOX)上方提供高品質單晶矽層，其可用於若干MEMS裝置之設計中。SOI晶圓提供若干材料參數之精確控制，其能夠設計及製造獨特裝置組態。
儘管具有此等優點，但習知SOI晶圓技術遇到挑戰，其中需要精確控制先進MEMS裝置之幾何形狀，先進MEMS裝置需要與CMOS電路系統進行三維(3D)垂直整合。此等挑戰已藉由使用使兩個SOI基板分層之雙SOI技術來減輕。
雙SOI技術亦可改良諸如微機械超音波傳感器(MUT)(包含壓電MUT (pMUT)及電容MUT (cMUT))之各種微機電系統(MEMS)裝置之功能。雙SOI技術之使用可使設計者能夠更靈活設定空腔(或波導)及溝槽之大小及定位空腔(或波導)及溝槽用於在裝置之埋藏氧化物(BOX)及半導體層中蝕刻。因此，雙SOI設計可改良聲波傳輸(例如，藉由增大波輸出功率)且減少串擾。
另外，本文中所揭示之多SOI程序可在蝕刻MUT裝置中之溝槽及空腔之程序期間實現較佳臨界尺寸控制以提高設計靈活性。另外，多SOI程序可提供更精確對準容限以減輕對準誤差效應。
在一些態樣中，揭示一種多絕緣體上矽(SOI)微機械超音波傳感器(MUT)裝置。該裝置包括多SOI基板。該裝置亦包括具有膜之MUT。該裝置亦揭示該MUT貼附至該多SOI基板之表面。該裝置亦揭示該多SOI基板包括第一SOI層及安置於該第一SOI層上方之至少一第二SOI層，該第一SOI層及該第二SOI層各包括絕緣層及半導電層。該第一SOI層進一步包括位於該MUT之該膜下方之空腔。一或多個溝槽至少部分圍繞該空腔之周邊。
在一些實施例中，該MUT係壓電微機械超音波傳感器(pMUT)。
在一些實施例中，該MUT係電容微機械超音波傳感器(cMUT)。
在一些實施例中，該第二SOI層之高度係40微米至80微米。
在一些實施例中，該絕緣層係埋藏氧化物(BOX)層。
在一些實施例中，該BOX層之高度係1微米至5微米。
在一些實施例中，該第一SOI層及至少該第二SOI層之該等半導電層係處置層；其中該空腔藉由蝕刻該等處置層及該BOX層之至少一者來產生。
在一些實施例中，該裝置包含矽穿孔。
在一些實施例中，該半導電層係矽膜層。
在一些實施例中，該多SOI基板係雙SOI基板。
在一些實施例中，該空腔包含經沈積氧化物層。
在一些實施例中，該溝槽經蝕刻至跨越該裝置之一或多個層之深度。
在一些實施例中，該裝置進一步包含該第一SOI層下方之處置層。
在一些實施例中，該處置層係半導體層。
在一些實施例中，該第二SOI層之該半導電層包含金屬塗層。
在一些實施例中，該空腔填充有氣體。
在一些實施例中，該空腔容納真空。
在一些實施例中，該絕緣層包括非氧化物絕緣體。
在態樣中，揭示一種多絕緣體上矽(SOI)微機械超音波傳感器(MUT)陣列。該陣列包括多SOI基板。該陣列亦包括各具有膜之複數個MUT。該複數個MUT貼附至該多SOI基板之表面。該多SOI基板包括安置於第一SOI層上方之第二SOI層，該第二SOI層及該第二SOI層各包括絕緣層及半導電層。該第一SOI層進一步包括複數個空腔，各空腔位於該複數個MUT之MUT之膜下方。該第一SOI層亦包括至少部分圍繞該複數個MUT之該複數個空腔之空腔之周邊之一或多個溝槽。
在態樣中，揭示一種製造雙絕緣體上矽(SOI)微機械超音波傳感器(MUT)陣列之方法。該方法包括藉由蝕刻第一SOI層之氧化物層來界定該第一SOI層中之至少一個溝槽以含有該至少一個溝槽之寬度。該方法亦包括將光阻層施加至該第一SOI層之該氧化物層。該方法亦包括藉由圖案蝕刻該光阻層及該氧化物層來界定該第一SOI層中之空腔以含有該空腔之寬度。該方法亦包括蝕刻該空腔及該至少一個溝槽。該方法亦包括將氧化物層施加至該空腔及該至少一個溝槽。
交叉參考 本申請案主張2021年6月30日申請之美國專利申請案第17/364,381號之權利，該案之全文以引用方式併入本文中。
以引用方式併入 本說明書中所提及之所有公開案、專利及專利申請案以宛如每一個別公開案、專利或專利申請案明確及個別指示為以引用方式併入般在相同程度上以引用方式併入本文中。
本文中描述尤其用作包含壓電MUT (pMUT)及電容MUT (cMUT)之微機械超音波傳感器(MUT)之微機電系統(MEMS)製造之基板之多SOI結構。在本文中所揭示之特定實施例中，多SOI結構係雙SOI結構。
所揭示之多SOI結構可給MUT陣列設計者帶來諸多益處。由添加額外SOI層所致之裝置之深度使埋藏空腔及溝槽能夠比單SOI結構蝕刻更長。所揭示系統可使設計者能夠在選擇哪裡放置溝槽及在MEMS裝置及陣列中製造多大空腔及溝槽時具有靈活性。此靈活性能夠增強MEMS MUT陣列之能力以增大所產生聲信號之輸出功率用於深入穿透至主體中且減輕行進穿過陣列矽基板之界面波之串擾效應。
增大輸出功率可透過在多SOI基板中蝕刻埋藏空腔或波導來執行。空腔可經蝕刻使得其跨越多SOI基板之多個層。本文中所揭示之用於多SOI MEMS裝置製造之方法可透過蝕刻及遮罩之多次反覆來實現空腔之厚度及深度之精確控制。為使空腔之邊緣保持原始狀態，可將一層氧化物施加至空腔。氧化物可藉由熱生長氧化物或沈積氧化物(例如，藉由電漿增強化學氣相沈積(PECVD))來施加。
為減輕串擾效應，設計者可將埋藏溝槽放置於多SOI基板內之各種位置處。溝槽可在MEMS裝置之基板與串擾溝槽內之任何材料之間引入阻抗失配。此阻抗失配可透過衰減、反射及散射來破壞串擾波。設計者可將溝槽蝕刻至各種深度及靠近空腔之各種位置處。在諸多情況中，蝕刻溝槽之圖案無需跨MEMS裝置(例如MUT)陣列均勻。
所揭示系統可使電子裝置能夠使用矽穿孔(TSV)彼此通信。TSV可為用於連接垂直堆疊成單一封裝之多個矽晶粒之垂直導電結構。使用多SOI系統，設計者能夠產生能夠連接諸多裝置之垂直電連接。使用TSV可提高互連及裝置密度以縮短裝置之間的連接，因此減少電損耗。TSV可自裝置之頂層至底層編碼於多SOI基板中。例如，吾人可在多SOI基板中形成凹槽，使用遮罩來界定凹槽之寬度。接著，吾人可在凹槽界定於基板中時蝕刻(例如，藉由各向異性程序)凹槽。吾人接著可用導電材料(諸如金屬、金屬合金)或導電陶瓷化合物(諸如TiN或摻雜半導體或半導體合金)填充凹槽。
本文中所揭示之多SOI程序可在MUT裝置中蝕刻溝槽及空腔之程序期間實現較佳臨界尺寸控制以提高設計靈活性。另外，多SOI程序可提供更精確對準容限以減輕對準誤差效應。例如，多SOI程序可將補償對準誤差所需之容限自約10微米(μm)減小至約3 μm。多SOI結構中之空腔及溝槽可自SOI層之頂部而非自底部蝕刻，因為SOI結構通常被蝕刻。此可防止蝕刻程序形成諸如錐度之假影。 某些定義
除非另有界定，否則本文中所使用之所有技術術語具有相同於本發明所屬技術之一般者通常所理解之含義之含義。如本說明書及隨附申請專利範圍中所使用，除非內文另有明確指示，否則單數形式「一」及「該」包含複數指涉物。除非另有說明，否則本文中「或」之任何參考意欲涵蓋「及/或」。 MEMS 裝置
圖5繪示根據實施例之雙SOI MEMS裝置500。在此實施例中，裝置係pMUT裝置。在其他實施例中，多SOI MEMS裝置可具有3個、4個、5個、6個或10個或更多個SOI層。儘管實施例中所使用之半導體係矽，但在其他實施例中，半導體材料可為鍺、矽鍺、摻碳矽、摻碳矽鍺或其他材料。一般而言，pMUT陣列將實施依周期性方式重複之類似結構，但其中溝槽放置隨空間變動。
表面層510包括夾置於兩個導電層之間的壓電層且貼附至雙SOI基板。導電層可包括電極，其可由包括SRO (SrRuO 3)、鈦及鉑之多個層製成。當將電壓施加至導電層時，壓電層可變成受應力。此應力可致動壓電及導電層下方之膜以產生聲輸出波。壓電層可由諸如PZT、KNN、PZT-N、PMN-Pt、AlN、Sc-AlN、ZnO、PVDF及LiNiO 3之壓電材料製成。壓電層之厚度可在100 nm至5 μm之間變動或可能更大。在其他實施例中，表面層510亦可包括多層壓電元件(多形變)，包括複數個壓電子層及電極。
絕緣層520可為沈積於多SOI基板上方之氧化物層。氧化物層可為二氧化矽、氮化矽或氮氧化矽。絕緣層520可為0.1 μm至0.3 μm厚。絕緣體可經熱生長或沈積。
第二SOI層530可包括安置於絕緣層上方之矽膜層。絕緣層可為氧化物層，其可指稱埋藏氧化物層(BOX)。然而，絕緣層亦可由非氧化物絕緣體(諸如藍寶石)構成。絕緣層可用於藉由使導電層彼此實體分離以防止其等積累電荷來減小MEMS裝置中之寄生電容。
矽膜層可促進pMUT傳感器傳輸及接收聲波。當壓電層受應力時，傳感器可傳輸聲波以致動矽膜層。當反射波入射於傳感器上時，其可對膜層提供壓力，此可誘發壓電層中之電荷變化。
矽膜層可使用矽直接或熔合接合來接合至絕緣層。在另一實例中，矽及氧化物層可使用以下方法接合：可氧化矽晶圓且接著植入蝕刻停止層。接著，可將氧化層接合至其下方之矽晶圓。接著，可使經接合層退火。可拋光矽晶圓且向下蝕刻至蝕刻停止層。最後，可移除蝕刻停止層且進一步拋光頂部矽層。
第一SOI層540可包括安置於絕緣層上方之矽層，絕緣層本身安置於矽基板上方。第一SOI層可安置於第二SOI層下方。除矽及類似於第二SOI層中之絕緣層的絕緣層之外，第一SOI層亦可包括空腔及一或多個溝槽。
空腔550可經特別設定大小以提高pMUT裝置之效能。例如，空腔可經蝕刻至跨越半導電層及絕緣層之深度，以及切入至矽基板中達一深度。設計者亦可修改空腔之寬度。修改空腔550之深度及寬度可用於整形由傳感器產生之輸出波以較佳穿透至聲介質中。增加多SOI裝置之層數可增大空腔550可蝕刻至之深度。在一些實施例中，空腔550可處於真空中，但在其他實施例中，空腔可填充有預定壓力之氣體。pMUT陣列可具有填充有真空之一些空腔及填充有氣體之其他空腔，以分別在某些位置實現膜之自由振動移動且在其他位置抑制膜之振動運動。
溝槽560亦可根據設計者之意見設定大小以及根據設計者之意見放置於裝置內。雙SOI裝置500中可存在圍繞空腔550之周邊定位之一或多個溝槽。溝槽可放置於半導電材料層內之各種位置處。溝槽亦可經蝕刻至跨越pMUT裝置之一或多個SOI層之深度。傳感器陣列中溝槽之分佈無需為均勻的。一些個別pMUT元件可使多個溝槽安置於其旁邊，而其他者可僅具有一個溝槽。另外，取決於雙SOI傳感器系統之需要，pMUT陣列內之溝槽可具有各種長度及與表面層510之各種距離。
基板570可為半導體層，例如矽層。基板570亦可指稱為處置層且可顯著大於SOI層之任一者。
圖6繪示根據實施例之雙SOI MEMS裝置600。在此實施例中，裝置係cMUT裝置。一般而言，cMUT陣列將實施依週期性方式重複之類似結構，但其中溝槽放置隨空間變動。
一般而言，cMUT裝置包含形成於半導體基板中之空腔上方之撓性膜層。膜層及基板充當電極，且將直流電(DC)偏壓施加至電極。膜層可包含金屬塗層。當跨膜及基板層上施加交流電(AC)時，由變化電壓引起之靜電力(帶電物體之間的吸引及排斥力)引起撓性膜振動以產生聲波。
雙SOI MEMS cMUT裝置可依類似於雙SOI MEMS pMUT裝置之方式結構化。裝置自上而下可包含：表面層610 (其可包括一或多個電極)、絕緣層620、第二SOI層630、第一SOI層640及半導電基板670。第一SOI層可包括膜層，而第二SOI層可包括用於聲波產生及整形及串擾消除之一或多個空腔650及一或多個溝槽660。 MUT
本發明可用於利用微機械超音波傳感器(MUT)技術之成像裝置之背景中，包含(例如)壓電微機械超音波傳感器(pMUT)或電容微機械超音波傳感器(cMUT)技術。
為適當操作，MUT可經設計以將能量傳輸至其附接至之聲介質中。以圖1A中之MUT陣列作為一般實例。在此情況中，MUT由可移動隔膜101a、101b、101c表示，可移動隔膜101a、101b、101c藉由空腔120a、120b及120c形成於基板100中或基板100之頂部上。隔膜101a、101b、101c在界面110處聲耦合至半無限聲介質200。聲介質200可為任何物質或複數種物質；常見介質包含空氣、水、組織、電解凝膠、金屬、用作本體之匹配層之聚矽氧橡膠等等。
在操作期間，隔膜101a至101c被激勵運動，主要在z方向上。激勵一般由壓電效應(針對壓電MUT (pMUT))或電容效應(針對電容MUT (cMUT))產生。在兩種情況中，隔膜之運動產生傳輸至聲介質200中之壓力波。然而，隔膜運動亦在聲介質200外部產生非想要波。最常見非想要波係在基板100內及穿過基板100傳播之彈性壓縮波及沿基板100與聲介質200之間的界面110以及附接至基板100之其他界面行進之界面波。
在聲介質200外部輻射之所有能量一般為非想要的。其不僅浪費電力，且亦會干擾MUT之功能。例如，在醫學成像中，彈性壓縮波將自其他表面反彈且在由聲介質200之反射能形成之醫學相關影像上產生諸如靜態影像之假影。作為另一實例，沿界面110行進之界面波將在醫學成像中產生串擾以產生聚光效應及非想要重影影像。
圖1B中展示MUT陣列210之一般實例。MUT陣列210包括基板100及複數個MUT 101。複數個MUT 101貼附至基板之表面。各MUT包括圖1A中所展示之可移動隔膜。在一些實施例中，MUT 101之各者係pMUT。在一些實施例中，MUT 101之各者係cMUT。MUT 101可配置成在正交方向上配置之二維陣列210。即，MUT 101形成為具有N行及M列MUT 101之二維MxN陣列210。行數(N)及列數(M)可相同或不同。在一些例項中，陣列210可彎曲以例如提供所成像物體之更寬角度。在一些例項中，陣列可提供諸如六方堆積之不同堆積，而非圖1B中所顯示之標準方形堆積。在一些例項中，陣列可為不對稱的，例如美國專利第10,656,007號中所描述，該專利之全部內容以引用方式併入本文中。
本發明尤其提供新穎解決方案來解決MUT陣列中之壓縮及界面波及其產生之串擾之問題。圖2提供由耦合至水聲介質200之矽基板100形成之MUT陣列中之此串擾之實例。對角漣波220表示行進壓力波。兩個虛線230表示水聲介質之聲速(約1,480 m/s)。此等線230下方之漣波及高振幅數據240通常表示良好聲數據。兩個虛線230上方之數據250表示各種形式之串擾。
對圖2中之數據進行空間及時間傅立葉變換得到圖3中之f-k圖。在圖3中，吾人可看到，用虛線300圈出之串擾聲能圍繞2,000 m/s至6,000 m/s分佈。矽中之縱向聲速係約8,800 m/s，而瑞利(Rayleigh)及剪切波之界面波速在5,000 m/s至5,500 m/s之間。此表明串擾能可歸因於界面及體波之組合。
使用類似於用於產生圖2及圖3中所描繪之輸出之MUT陣列之MUT陣列來使假體成像產生類似於圖4之結果之結果。兩個假影清晰可見：(1)「聚光燈」效應420，其中影像之中心部分比邊緣更亮，且(2)高反射目標之「重影」影像430在影像之邊緣很明顯。
圖1C係具有選擇性可變通道106、108、由控制器109控制及具有根據本文中所描述之原理在運算裝置110上執行之成像運算之成像裝置105之方塊圖。成像裝置105可用於產生人體或動物體之內部組織、骨骼、血流或器官之影像。因此，成像裝置105可將信號傳輸至身體中且自所成像之身體部位接收反射信號。此等成像裝置可包含pMUT或cMUT (其等可指稱收發器或成像器)，其等可基於光聲或超音波效應。成像裝置105亦可用於使其他物體成像。例如，成像裝置105可用於：醫學成像；管道、揚聲器及麥克風陣列中之流量量測；碎石術；用於治療之局部組織加熱；及高強度聚焦超音波(HIFU)手術。
除與人類患者一起使用之外，成像裝置105亦可用於得到動物之內部器官之影像。再者，除使內部器官成像之外，成像裝置105亦可用於判定動脈及靜脈中血流之方向及速度(如同都卜勒(Doppler)模式成像)且亦可用於量測組織硬度。
成像裝置105可用於執行不同類型之成像。例如，成像裝置105可用於執行一維成像(亦稱為A掃描)、二維成像(亦稱為B掃描)、三維成像(亦稱為C掃描)及都卜勒成像。成像裝置105可在程式控制下切換至不同成像模式且電子組態。
為促進此成像，成像裝置105包含pMUT或cMUT傳感器210之陣列，各傳感器210包含傳感器元件(即，MUT) 101之陣列。MUT 101操作以1)產生通過身體或其他質體之壓力波及2)接收自身體內之物體或其他質體反射之波以進行成像。在一些實例中，成像裝置105可經組態以同時傳輸及接收超音波。例如，某些MUT 101可朝向所成像之目標物體發送壓力波，而其他MUT 101接收自目標物體反射之壓力波且回應於接收波而產生電荷。
圖1D展示例示性MUT 400 (在此實例中為pMUT)之俯視圖。圖1E展示根據本發明之實施例之沿線4-4取得之圖1D中之MUT 400之橫截面圖。MUT 400可實質上類似於本文中所描述之MUT 101。如所描繪，MUT可包含：膜層406，其自基板402懸垂且安置於空腔404上方；底部電極(O) 408，其安置於膜層(或簡稱膜) 406上；壓電層410，其安置於底部電極(O) 408上；及頂部電極(X) 412，其安置於壓電層410上。
MUT (無論cMUT或pMUT)可利用各種半導體晶圓製造操作來高效形成於基板上。半導體晶圓可達到6英寸、8英寸及12英寸大小且能夠收容數百個傳感器陣列。此等半導體晶圓開始作為其上執行各種處理步驟之矽基板。此一操作之實例係形成SiO 2層，亦稱為絕緣氧化物。各種其他步驟(諸如添加金屬層充當互連件且接合墊)經執行以允許連接至其他電子器件。機器操作之又一實例係蝕刻基板中之空腔(例如圖1E中之空腔404)。 具有溝槽之 pMUT 之製造方法
現描述具有溝槽之雙SOI pMUT裝置之例示性製造方法。
(a)首先，可提供包括第一SOI層之第一SOI基板。第一SOI層可包括第一矽層、埋藏氧化物層及第二矽層，其中第一矽層及第二矽層通常為單晶矽。可在第一矽層上方沈積氧化物層(通常為二氧化矽)。
(b)可在第一SOI層中圖案化及蝕刻空腔及一或多個串擾溝槽以形成「處置」晶圓。溝槽蝕刻可包括四個步驟：(1)蝕刻氧化物層；(2)經由DRIE蝕刻第一矽層；(3)蝕刻BOX (通常經由乾式RIE蝕刻，或在一些情況中經由濕式蝕刻)；及(4)經由DRIE將第二矽層蝕刻至所要深度。在蝕刻之後，氧化物層可在空腔及溝槽上方沈積且可根據期望用於使溝槽變窄。接著可將第二SOI「裝置」晶圓熔合接合至「處置層」以在雙SOI基板中形成埋藏溝槽及空腔。「裝置」晶圓可形成雙SOI基板之第二SOI層，且第一SOI層之第一矽層形成第二SOI層之第二矽層。
大多數SOI晶圓係矽，意謂「裝置」及「處置」晶圓之矽層通常將為單晶矽。在此情況中，絕緣體BOX通常為熱生長之二氧化矽。通常可使用具有單晶矽處置及裝置層以及氧化物BOX之矽SOI晶圓。裝置層可為5 µm，但通常在100 nm至100 µm之間變動，而處置層厚度通常在100 µm至1000 µm之間變動。BOX通常在100 nm至5 µm之間，但在諸多情況中可使用1 µm。
(c)根據期望，晶圓或處置層之背面可經由研磨減薄且此時視情況拋光。在諸多實施例中，處置層自500 μm減薄至300 μm厚。常見厚度通常在50 µm至1000 µm之間變動。
(d)可圖案化及蝕刻空腔側溝槽105 (圖1C)。基板100之背面通常可經由DRIE (深反應性離子蝕刻)來蝕刻。
(e)可對空腔蝕刻計時。空腔可在相同於空腔側溝槽105之時間蝕刻。蝕刻可選擇性停止於BOX上。空腔可經由諸如KOH、TMAH、HNA及RIE之其他技術蝕刻。在光阻劑剝離之後，晶圓可被視為完整的。
(f)接著可在雙SOI基板上沈積絕緣層。絕緣層通常為某種形式之SiO 2，約0.1 μm至3 μm厚。其通常經由熱氧化、PECVD沈積或藉由另一技術沈積。
(g)接著可沈積第一金屬層408 (圖1E)(亦指稱M1或金屬1)。通常，此係黏著至基板、防止壓電擴散、輔助結構化沈積/生長之壓電及導電之膜組合。SRO (SrRuO 3)可用於結構化薄膜生長，在Pt頂部上用於擴散障壁及傳導，在Ti頂部上用作黏著層(用於Pt至SiO 2)。通常，此等層很薄，小於200 nm，且一些薄膜10 nm至40 nm。應力、製造及成本問題通常會將此堆疊限制至小於1 µm。導體(Pt)通常比結構化層(SRO)及黏著層(Ti)厚。除SRO之外的其他常見結構化層包含(La 0.5Sr 0.5)CoO 3、(La 0.5Sr 0.5)MnO 3、LaNiO 3、RuO 2、IrO 2、BaPbO 3等等。Pt可用其他導電材料替換，諸如Cu、Cr、Ni、Ag、Al、Mo、W及NiCr。此等其他材料通常具有諸如擴散障壁不佳、脆性或黏著性差之缺點，且Pt係最常用導體。黏著層Ti可用任何常見黏著層替換，諸如TiW、TiN、Cr、Ni、Cr等等。
(h)接著可沈積壓電材料410。適合壓電材料之一些常見實例包含：PZT、KNN、PZT-N、PMN-Pt、AlN、Sc-AlN、ZnO、PVDF及LiNiO 3。壓電層之厚度可在100 nm至5 µm之間變動或可能更大。
(i)接著可沈積第二金屬層412 (亦指稱M2或金屬2)。此第二金屬層412可類似於第一金屬層408且可用於類似目的。針對M2，可使用相同於M1之堆疊，但相反地：Ti用於黏著於Pt之頂部上以防止結構SRO頂部上之擴散。
(j)接著可圖案化及蝕刻第二金屬層或M2 412，在壓電層上停止。本文中可依諸多方式(例如，經由RIE (反應性離子蝕刻)、離子研磨、濕式化學蝕刻、各向同性氣體蝕刻等等)進行蝕刻。在圖案化及蝕刻之後，可經由濕式及/或乾式蝕刻剝離用於圖案化M2之光阻劑。在本文中所描述之用於製造cMUT及pMUT之諸多實施例中，可使用任何數目個蝕刻方式，且通常在大多數圖案化及蝕刻步驟之後剝離光阻劑。
(k)接著可類似地圖案化及蝕刻壓電層，在第一金屬層或M1 408處停止。通常使用濕式、RIE及/或離子研磨蝕刻。
(l)接著可類似地圖案化及蝕刻第一金屬層或M1 408，在介電絕緣層上停止。
(m)根據期望，可添加以下之一或兩者： (1) H 2障壁：H 2擴散至壓電層會限制其壽命。為防止此，可使用H 2障壁。可使用40 nm之ALD (原子層沈積)氧化鋁(Al 2O 3)來實現此。其他適合材料可包含SiC、類金剛石碳等等。 (2)重佈層(RDL)：此層可提供M1與M2之間的連接性及其他連接(例如線接合、凸塊接合等等)。RDL可藉由首先添加介電質(諸如氧化物)、在介電質中蝕刻通路、沈積導體(通常為Al)及最後圖案化導體來形成。另外，吾人可添加鈍化層(通常為氧化物+氮化物)來防止實體划痕、意外短路及/或濕氣進入。
一般技術者應基於本文中之教示理解，其他程序可用於達成類似最終結果。 具有溝槽之 cMUT 之製造方法
(a)首先，可提供通常具有第一單晶矽層、埋藏氧化物層及單晶矽基板之第一SOI層。
(b)接著可熱氧化第一SOI層。
(c)可在氧化物中圖案化及蝕刻空腔以產生「處置」晶圓。此通常透過氧化物之電漿蝕刻或濕式蝕刻(例如HF)來實現。
(d)根據期望，可在「處置」晶圓之氧化物中圖案化及蝕刻埋藏串擾溝槽。此通常透過氧化物之電漿蝕刻或濕式蝕刻(例如HF)來實現。
(e)接著可將包括矽層及埋藏氧化物層及沈積於矽層上方之額外氧化物層之「裝置」晶圓熔合接合至圖案化氧化物「處置」晶圓。
(f)可將「裝置」晶圓研磨及拋光至所要隔膜厚度。
一般技術者基於本文中之教示應理解，其他程序可用於達成類似最終結果。 可變氧化物厚度程序
圖7繪示用於在雙SOI基板之「處置」晶圓中蝕刻空腔及溝槽之程序700。最初，第一層係包含1 µm之BOX層之65 µm SOI晶圓。在其他實施例中，SOI晶圓可在40 μm至80 μm之間，且BOX層可在1 μm至5 μm之間。SOI層已氧化。半導體基板位於SOI晶圓下方，半導體基板可為300 μm至700 µm厚之「處置」晶圓。
在蝕刻之前，可使用光罩來界定空腔。光罩可界定空腔之高度及寬度或MEMS陣列之空腔之高度及寬度。
在第一操作710中，可蝕刻空腔。首先，可使用濕式或乾式蝕刻方法來蝕刻氧化物。接著，可使用DRIE蝕刻來蝕刻SOI晶圓之矽層。可使用濕式或乾式(例如RIE)蝕刻方法再次蝕刻BOX層。最後，可蝕刻矽基板。在此實施例中，將空腔蝕刻至80 μm+/-2 μm之深度(65 μm完全穿過第一SOI層且15 μm進入處置層)。
在第二操作720中，在蝕刻空腔完成之後，可接著氧化空腔。氧化可使空腔形狀保持完好以保留空腔充當波導之能力。若氧化物未施加至空腔，則空腔可具有錐形邊緣而非筆直邊緣。
在第三操作730中，可將第一SOI層接合至5 μm SOI晶圓(其構成第二SOI層)。第二SOI層可另外包含熱生長或沈積於矽層上方之氧化物。
儘管上述步驟展示根據諸多實施例之程序700，但一般技術者將認知基於本文中所描述之教示之諸多變動。步驟可依不同順序完成。可添加或省略步驟。一些步驟可包括子步驟。諸多步驟及子步驟可有益地經常重複。
在一些實施例中，空腔可不蝕刻至裝置之頂層下方之半導體或矽層中。在一些實施例中，空腔可蝕刻至頂層中。在其他實施例中，特別在具有超過兩個層之實施例中，空腔可蝕刻至低於恰好在裝置之頂層下方之層的層中。 可變空腔及溝槽深度程序
圖8繪示用於在雙SOI基板之「處置」晶圓中蝕刻空腔及溝槽之程序800。
在第一操作810中，操作者界定溝槽大小。此可藉由使用光罩判定晶圓上溝槽之位置來執行。光罩可經組態以界定遍佈基板之溝槽之特定圖案或組態。例如，晶圓上可放置傳感器元件之位置可在遮罩內均勻間隔，但不同組態之溝槽可放置於指定用於傳感器元件之空間旁邊。在遮罩程序之後，操作者可蝕刻「處置」晶圓之氧化物層以界定溝槽。氧化物層可經乾式(例如RIE)蝕刻或濕式(例如氫氟酸(HF))蝕刻。
在第二操作820中，可使用旋塗方法將光阻劑施加至晶圓之氧化物表面。光阻層可為對紫外光敏感之聚合材料。在其他實施例中，替代方法可用於塗覆晶圓之氧化物表面，包含噴塗、輥塗、浸塗及擠壓塗覆。
在第三操作830中，可圖案蝕刻光阻層以界定空腔。圖案蝕刻可藉由透過遮罩使光阻層暴露於紫外光來執行以獲得所要圖案。紅外對準器可對準晶圓上之遮罩以精確蝕刻圖案。
在第四操作840中，可部分蝕刻空腔，而溝槽開口仍由光阻層保護。因此，可單獨控制空腔及溝槽之蝕刻(其等可蝕刻至不同深度)。若未施加光阻層，則用於蝕刻空腔之蝕刻劑亦可部分蝕刻溝槽。
在第五操作850中，可(例如，化學地)剝離光阻劑。在剝離光阻劑之後，氧化物層可充當硬遮罩以完成溝槽及空腔之刻蝕。
操作者可使用氧化物作為遮罩來蝕刻BOX層下方之空腔且蝕刻溝槽。操作者接著可將氧化物沈積至空腔上。將氧化物施加至空腔使空腔能夠具有筆直邊緣而非錐形邊緣以能夠較佳整形聲波。
在具有額外層之MEMS裝置中，操作者可繼續使用下方氧化物層作為遮罩來蝕刻較深空腔及溝槽。
儘管上述步驟展示根據諸多實施例之程序800，但一般技術者將認知基於本文中所描述之教示之諸多變動。步驟可依不同順序完成。可添加或省略步驟。一些步驟可包括子步驟。諸多步驟及子步驟可有益地經常重複。 ***
儘管本文中已展示及描述本發明之較佳實施例，但熟習技術者將明白，此等實施例僅供例示。熟習技術者現將在不背離本發明之情況下想到諸多變動、改變及替代。應理解，可在實踐本發明時採用本文中所描述之本發明之實施例之各種替代。
100:基板 101:微機械超音波傳感器(MUT) 101a:可移動隔膜 101b:可移動隔膜 101c:可移動隔膜 105:成像裝置 106:通道 108:通道 109:控制器 110:界面/運算裝置 120a:空腔 120b:空腔 120c:空腔 200:聲介質 210:MUT陣列 220:對角漣波 230:虛線 240:漣波及高振幅數據 250:數據 300:虛線 400:MUT 402:基板 404:空腔 406:膜層 408:底部電極(O)/第一金屬層 410:壓電層 412:頂部電極(X)/第二金屬層 416:導體(O) 420:「聚光燈」效應 430:「重影」影像 450:線 452:線 500:雙絕緣體上矽(SOI) MEMS裝置 510:表面層 520:絕緣層 530:第二SOI層 540:第一SOI層 550:空腔 560:溝槽 570:基板 600:雙SOI MEMS裝置 610:表面層 620:絕緣層 630:第二SOI層 640:第一SOI層 650:空腔 660:溝槽 670:半導電基板 700:程序 710:第一操作 720:第二操作 730:第三操作 800:程序 810:第一操作 820:第二操作 830:第三操作 840:第四操作 850:第五操作
將藉由參考闡述繪示性實施例之以下詳細描述及附圖來獲得本發明之特徵及優點之較佳理解，其中
圖1A係展示根據實施例之附接至聲介質之一般MUT陣列之橫截面的示意圖。
圖1B展示根據實施例之MUT陣列之俯視圖。
圖1C係根據實施例之成像裝置之方塊圖。
圖1D展示根據實施例之MUT之俯視圖。
圖1E展示根據實施例之沿圖1D中之方向4-4取得之MUT之橫截面圖。
圖2係展示根據實施例之跨越約22 mm之在方位方向上具有128個元件之MUT陣列之運動振幅的圖形。致動中心兩個MUT，且監測其他126個MUT之回應。灰階指示正(朝向白色)或負(朝向黑色)隔膜偏轉。自作圖消除兩個發射元件，使得串擾漣波可視覺化。虛線230近似表示由具有1,480 m/s速度之波界定之成像錐。
圖3係展示根據實施例之來自圖2之數據在空間及時間上之傅立葉變換(亦指稱f-k圖)的圖形，其表示空間及頻率域中之數據。振幅相對於傅立葉數據之最大振幅繪製(以dB為單位)，且白色數據具有較高振幅黑藍數據。在2 MHz至4 MHz及0.5 µsec至1.5 µsec之間圈出之數據係非所要串擾。
圖4係根據實施例之用類似於圖2及圖3之MUT陣列之MUT陣列拍攝之超音波影像。「聚光燈」效應由兩個箭頭突顯，同時圈出「重影」假影。
圖5繪示根據實施例之雙SOI MEMS裝置。
圖6繪示根據實施例之雙SOI MEMS裝置。
圖7繪示用於在雙SOI基板之「處置」晶圓中蝕刻空腔及溝槽之程序。
圖8繪示用於在雙SOI基板之「處置」晶圓中蝕刻空腔及溝槽之程序。
100:基板
101a:可移動隔膜
101b:可移動隔膜
101c:可移動隔膜
110:界面
120a:空腔
120b:空腔
120c:空腔
200:聲介質

Claims (20)

  1. 一種多絕緣體上矽(SOI)微機械超音波傳感器(MUT)裝置，其包括： 多SOI基板；及 MUT，其具有膜； 該MUT貼附至該多SOI基板之表面； 該多SOI基板包括第一SOI層及安置於該第一SOI層上方之至少一第二SOI層，該第一SOI層及該第二SOI層各包括絕緣層及半導電層， 該第一SOI層進一步包括： 空腔，其位於該MUT之該膜下方；及 一或多個溝槽，其等至少部分圍繞該空腔之周邊。
  2. 如請求項1之裝置，其中該MUT係壓電微機械超音波傳感器(pMUT)。
  3. 如請求項1之裝置，其中該MUT係電容微機械超音波傳感器(cMUT)。
  4. 如請求項1之裝置，其中該第二SOI層之高度係40微米至80微米。
  5. 如請求項1之裝置，其中該絕緣層係埋藏氧化物(BOX)層。
  6. 如請求項5之裝置，其中該BOX層之高度係1微米至5微米。
  7. 如請求項5之裝置，其中該第一SOI層及至少該第二SOI層之該等半導電層係處置層；其中該空腔係藉由蝕刻該等處置層及該BOX層之至少一者來產生。
  8. 如請求項1之裝置，其進一步包含矽穿孔(through silicon via)。
  9. 如請求項1之裝置，其中該半導電層係矽膜層。
  10. 如請求項1之裝置，其中該多SOI基板係雙SOI基板。
  11. 如請求項1之裝置，其中該空腔包含經沈積氧化物層。
  12. 如請求項1之裝置，其中該溝槽係經蝕刻至跨越該裝置之一或多個層之深度。
  13. 如請求項1之裝置，其進一步包括該第一SOI層下方之處置層。
  14. 如請求項13之裝置，其中該處置層係半導體層。
  15. 如請求項1之裝置，其中該第二SOI層之該半導電層包含金屬塗層。
  16. 如請求項1之裝置，其中該空腔係經氣體填充。
  17. 如請求項1之裝置，其中該空腔容納真空。
  18. 如請求項1之裝置，其中該絕緣層包括非氧化物絕緣體。
  19. 一種多絕緣體上矽(SOI)微機械超音波傳感器(MUT)陣列，其包括： 多SOI基板；及 複數個MUT，其等各具有膜； 該複數個MUT貼附至該多SOI基板之表面； 該多SOI基板包括安置於第一SOI層上方之第二SOI層，該第一SOI層及該第二SOI層各包括絕緣層及半導電層，該第一SOI層進一步包括： 複數個空腔，各空腔位於該複數個MUT之MUT之膜下方；及 一或多個溝槽，其等至少部分圍繞該複數個MUT之該複數個空腔之空腔之周邊。
  20. 一種製造雙絕緣體上矽(SOI)微機械超音波傳感器(MUT)陣列之方法，其包括： 藉由蝕刻第一SOI層之氧化物層來界定該第一SOI層中之至少一個溝槽以包含該至少一個溝槽之寬度； 將光阻層施加至該第一SOI層之該氧化物層； 藉由圖案蝕刻該光阻層及該氧化物層來界定該第一SOI層中之空腔以包含該空腔之寬度； 蝕刻該空腔及該至少一個溝槽；及 將氧化物層施加至該空腔及該至少一個溝槽。
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