KR20240025678A - 절연 층을 가진 미세-가공된 초음파 트랜듀서들 및 제조 방법들 - Google Patents
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Abstract
다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스가 개시된다. 디바이스는 다중-SOI 기판 및 MUT를 포함한다. MUT는 다중-SOI 기판의 표면에 부착된다. 다중-SOI 기판은 제1 SOI 층 및 적어도 제1 SOI 층 위에 배치된 제2 SOI 층을 가진다. 제1 SOI 층 및 제2 SOI 층 각각은 절연 층 및 반도전성 층을 포함한다. 제1 SOI 층은 MUT의 막 아래에 위치된 공동 및 적어도 부분적으로 공동의 둘레 주위에 있는 하나 이상의 트렌치들을 추가로 정의한다.
Description
본 개시내용은 의학적 맥락에서 사용 가능한 반-도체 및 미세-전자기계 시스템(MEMS) 기술, 예를 들어, MEMS 초음파 트랜듀서들에 관한 것이다.
미세가공된 초음파 트랜듀서(MUT)들은 이에 제한되지는 않지만, 의료 이미징, 공기-결합 이미징, 거리 모니터링, 지문 모니터링, 비-파괴 결함 모니터링, 후면 조사, 바이오-MEMS 및 진단을 포함하는, 많은 분야들에서 큰 잠재력을 제공한다. 크로스토크는 MUT들에 의해 종종 직면하게 되는 사안이다.
MEMS 디바이스들에서, 실리콘-온-절연체(silicon-on-insulator; SOI)의 사용은 더 흔해져 왔다. SOI 웨이퍼들은 소비자, 자동차, 산업용, 및 건강관리 애플리케이션들에서 사용되는 가장 진보된 MEMS, 상보적 금속-산화물-반도체(CMOS), 전력, 및 라디오 주파수(RF) 구성요소들의 제조를 가능하게 한다. SOI 웨이퍼들은 여러 MEMS 디바이스들의 설계에서 사용될 수 있는 고-품질 실리콘 이산화물 층(매립 산화물 또는 BOX)에 대해 고-품질, 단일-결정 실리콘 층들을 제공한다. SOI 웨이퍼들은 고유한 디바이스 구성들의 설계 및 제조를 가능하게 하는 여러 재료 파라미터들의 정밀 제어를 제공한다.
이들 이점들에도 불구하고, 종래의 SOI 웨이퍼 기술은, CMOS 회로부와의 3-차원(3D) 수직 통합을 요구하는 고급 MEMS 디바이스들에 대해 기하학들의 정밀 제어가 요구되는 도전에 직면한다. 이들 도전은 두 개의 SOI 기판들을 쌓는, 이중-SOI 기술을 사용함으로써 완화되어 왔다.
이중 SOI 기술은 또한, 압전 MUT(pMUT)들 및 용량성 MUT(cMUT)들을 포함하는, 미세가공된 초음파 트랜듀서(MUT)들과 같은, 다양한 미세전자기계 시스템들MEMS) 디바이스들의 기능들을 향상시킬 수 있다. 이중 SOI 기술의 사용은 더 큰 유연성을 갖고 설계자들이 디바이스들의 매립 산화물(BOX) 및 반도체 층들에서의 에칭을 위한 공동들(또는 도파관들) 및 트렌치들을 사이징하고 배치할 수 있게 한다. 따라서, 이중 SOI 설계는 음향 파 전송을 향상시키고(예컨대, 파동 출력 전력을 증가시킴으로써) 크로스토크를 감소시킬 수 있다.
부가적으로, 본원에서 개시된 다중-SOI 프로세스는 MUT 디바이스에서 트렌치들 및 공동들을 에칭하는 프로세스 동안 더 양호한 임계 치수 제어를 가능하게 하여, 설계 유연성을 향상시킬 수 있다. 부가적으로, 다중-SOI 프로세스는 더 정밀한 정렬 공차들을 제공하여, 정렬 오류들로부터의 효과들을 완화시킬 수 있다.
몇몇 양태들에서, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스가 개시된다. 디바이스는 다중-SOI 기판을 포함한다. 디바이스는 또한 막을 가진 MUT를 포함한다. 디바이스는 또한 다중-SOI 기판의 표면에 부착된 MUT를 개시한다. 디바이스는 또한 제1 SOI 층 및 적어도 제1 SOI 층 위에 배치된 제2 SOI 층을 포함한 다중-SOI 기판을 개시하며, 제1 SOI 층 및 제2 SOI 층 각각은 절연 층 및 반도전성 층을 포함한다. 제1 SOI 층은 MUT의 막 아래에 위치된 공동을 추가로 포함한다. 하나 이상의 트렌치들은 적어도 부분적으로 공동의 둘레 주위에 있다.
몇몇 실시예들에서, MUT는 압전 미세가공된 초음파 트랜듀서(pMUT)이다.
몇몇 실시예들에서, MUT는 용량성 미세가공된 초음파 트랜듀서(cMUT)이다.
몇몇 실시예들에서, 제2 SOI 층은 높이가 40 내지 80 마이크로미터이다.
몇몇 실시예들에서, 절연 층은 매립 산화물(BOX) 층이다.
몇몇 실시예들에서, BOX 층은 높이가 1 내지 5 마이크로미터이다.
몇몇 실시예들에서, 제1 SOI 층 및 적어도 제2 SOI 층의 반도전성 층들은 핸들 층들이며; 여기에서 공동은 핸들 층들 및 BOX 층 중 적어도 하나를 에칭함으로써 생성된다.
몇몇 실시예들에서, 디바이스는 스루 실리콘 비아를 포함한다.
몇몇 실시예들에서, 반도전성 층은 실리콘 막 층이다.
몇몇 실시예들에서, 다중-SOI 기판은 이중-SOI 기판이다.
몇몇 실시예들에서, 공동은 증착된 산화물 층을 포함한다.
몇몇 실시예들에서, 트렌치는 디바이스의 하나 이상의 층들에 걸친 깊이로 에칭된다.
몇몇 실시예들에서, 디바이스는 제1 SOI 층 아래에 핸들 층을 추가로 포함한다.
몇몇 실시예들에서, 핸들 층은 반도체 층이다.
몇몇 실시예들에서, 제2 SOI 층의 반도전성 층은 금속 코팅을 포함한다.
몇몇 실시예들에서, 공동은 가스로 채워진다.
몇몇 실시예들에서, 공동은 진공을 함유한다.
몇몇 실시예들에서, 절연 층은 비-산화물 절연체를 포함한다.
일 양태에서, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이가 개시된다. 어레이는 다중-SOI 기판을 포함한다. 어레이는 또한 각각이 막을 갖는 복수의 MUT들을 포함한다. 복수의 MUT들은 다중-SOI 기판의 표면에 부착되었다. 다중-SOI 기판은 제1 SOI 층 위에 배치된 제2 SOI 층을 포함하며, 제1 SOI 층 및 제2 SOI 층은 각각 절연 층 및 반도전성 층을 포함한다. 제1 SOI 층은 복수의 공동들을 추가로 포함하며, 각각의 공동은 복수의 MUT들 중 하나의 MUT의 막 아래에 위치된다. 제1 SOI 층은 또한 적어도 부분적으로 복수의 MUT들의 복수의 공동들 중 하나의 공동 둘레 주위에 있는 하나 이상의 트렌치들을 포함한다.
일 양태에서, 이중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이를 제조하는 방법. 방법은 적어도 하나의 트렌치의 폭을 포함하도록 제1 SOI 층의 산화물 층을 에칭함으로써 제1 SOI 층에 적어도 하나의 트렌치를 정의하는 것을 포함한다. 방법은 또한 제1 SOI층의 산화물 층에 포토레지스트 층을 도포하는 것을 포함한다. 방법은 또한 공동의 폭을 포함하도록 포토레지스트 층 및 산화물 층을 패턴 에칭함으로써 제1 SOI 층에 공동을 정의하는 것을 포함한다. 방법은 또한 공동 및 적어도 하나의 트렌치를 에칭하는 것을 포함한다. 방법은 또한 공동 및 적어도 하나의 트렌치에 산화물 층을 도포하는 것을 포함한다.
참조를 통한 통합
본 명세서에서 언급된 모든 공보들, 특허들, 및 특허 출원들은 본원에서 각 개개의 공보, 특허, 또는 특허 출원이 구체적으로 및 개별적으로 참조로서 통합된 것과 동일한 정도로 참조를 통해 통합된다.
본 주제의 특징들 및 이점들에 대한 더 양호한 이해는 예시적인 실시예들 및 수반된 도면들을 설명하는 다음의 상세한 설명에 대한 참조에 의해 획득될 것이다:
도 1a는 실시예들에 따른, 음향 매질에 부착된 일반화된 MUT 어레이의 단면을 보여주는 개략도이다.
도 1b는 실시예들에 따른, MUT 어레이의 상면도를 도시한다.
도 1c는 실시예들에 따른, 이미징 디바이스의 블록도이다.
도 1d는 실시예들에 따른, MUT의 상면도를 도시한다.
도 1e는 실시예들에 따른, 도 1d에서 방향 4-4를 따라 취해진, MUT의 단면도를 도시한다.
도 2는 실시예들에 따른, 대략 22mm에 걸쳐 있는, 방위각 방향으로 128개의 요소들을 가진 MUT 어레이의 모션의 진폭을 보여주는 그래프이다. 중심의 2개의 MUT들이 구동되었으며, 다른 126개의 MUT들은 응답을 위해 모니터링된다. 그레이 레벨은 양의(백색을 향함) 또는 음의(흑색을 향함) 격막 편향을 표시한다. 두 개의 발사 요소들은 크로스-토크 리플이 시각화될 수 있도록 플롯으로부터 제거되었다. 파선들(230)은 1,480m/s 속도를 가진 파동에 의해 정의되는, 이미징 콘을 대략적으로 나타낸다.
도 3은 실시예들에 따른, 공간 및 주파수 도메인들에서의 데이터를 나타내는, 도 2로부터의 데이터의 공간 및 시간(또한 f-k 플롯으로 지칭됨)에서 푸리에 변환을 보여주는 그래프이다. 진폭은 푸리에 데이터의 최대 진폭에 대해 dB로 표시되며, 백색 데이터는 흑색 청색 데이터보다 높은 진폭을 가진다. 2 내지 4 MHz 및 0.5 내지 1.5μsec 사이에 동그라미가 그려진 데이터는 바람직하지 않은 크로스-토크이다.
도 4는 실시예들에 따른, 도 2 및 도 3의 것과 유사한 MUT 어레이를 갖고 취해진 초음파 이미지이다. "스포트라이트" 효과는 두 개의 화살표들로 강조되지만, "고스팅" 아티팩트들은 동그라미가 그려진다.
도 5는 실시예들에 따른, 이중-SOI MEMS 디바이스를 예시한다.
도 6은 실시예들에 따른, 이중-SOI MEMS 디바이스를 예시한다.
도 7은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스를 예시한다.
도 8은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스를 예시한다.
도 1a는 실시예들에 따른, 음향 매질에 부착된 일반화된 MUT 어레이의 단면을 보여주는 개략도이다.
도 1b는 실시예들에 따른, MUT 어레이의 상면도를 도시한다.
도 1c는 실시예들에 따른, 이미징 디바이스의 블록도이다.
도 1d는 실시예들에 따른, MUT의 상면도를 도시한다.
도 1e는 실시예들에 따른, 도 1d에서 방향 4-4를 따라 취해진, MUT의 단면도를 도시한다.
도 2는 실시예들에 따른, 대략 22mm에 걸쳐 있는, 방위각 방향으로 128개의 요소들을 가진 MUT 어레이의 모션의 진폭을 보여주는 그래프이다. 중심의 2개의 MUT들이 구동되었으며, 다른 126개의 MUT들은 응답을 위해 모니터링된다. 그레이 레벨은 양의(백색을 향함) 또는 음의(흑색을 향함) 격막 편향을 표시한다. 두 개의 발사 요소들은 크로스-토크 리플이 시각화될 수 있도록 플롯으로부터 제거되었다. 파선들(230)은 1,480m/s 속도를 가진 파동에 의해 정의되는, 이미징 콘을 대략적으로 나타낸다.
도 3은 실시예들에 따른, 공간 및 주파수 도메인들에서의 데이터를 나타내는, 도 2로부터의 데이터의 공간 및 시간(또한 f-k 플롯으로 지칭됨)에서 푸리에 변환을 보여주는 그래프이다. 진폭은 푸리에 데이터의 최대 진폭에 대해 dB로 표시되며, 백색 데이터는 흑색 청색 데이터보다 높은 진폭을 가진다. 2 내지 4 MHz 및 0.5 내지 1.5μsec 사이에 동그라미가 그려진 데이터는 바람직하지 않은 크로스-토크이다.
도 4는 실시예들에 따른, 도 2 및 도 3의 것과 유사한 MUT 어레이를 갖고 취해진 초음파 이미지이다. "스포트라이트" 효과는 두 개의 화살표들로 강조되지만, "고스팅" 아티팩트들은 동그라미가 그려진다.
도 5는 실시예들에 따른, 이중-SOI MEMS 디바이스를 예시한다.
도 6은 실시예들에 따른, 이중-SOI MEMS 디바이스를 예시한다.
도 7은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스를 예시한다.
도 8은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스를 예시한다.
압전 MUT(pMUT)들 및 용량성 MUT(cMUT)들을 포함하여, 특히 미세가공된 초음파 트랜듀서(MUT)들의, 미세전자기계 시스템(MEMS) 제조를 위한 기판으로서의 사용을 위한 다중-SOI 구조가 본원에서 설명된다. 본원에서 개시된 특정 실시예들에서, 다중-SOI 구조는 이중-SOI 구조이다.
개시된 다중-SOI 구조는 MUT 어레이 설계자들에 많은 이익들을 줄 수 있다. 부가적인 SOI 층들을 부가하는 것에서 기인한, 디바이스의 깊이는 매립 공동들 및 트렌치들이 단일-SOI 구조들에서보다 더 길게 에칭될 수 있게 한다. 개시된 시스템은 설계자들로 하여금 트렌치들을 위치시킬 곳 및 MEMS 디바이스들 및 어레이들에서 공동들 및 트렌치들을 얼마나 크게 만들지를 고를 때 유연성을 가질 수 있게 할 수 있다. 이 유연성은 MEMS MUT 어레이에 대한 향상된 능력이 대상으로의 깊은 침투를 위해 생성된 음향 신호의 출력 전력을 증가시키며, 어레이의 실리콘 기판을 통해 이동하는 계면 파들로부터의 크로스토크의 효과들을 완화시킬 수 있게 할 수 있다.
출력 전력을 증가시키는 것은 다중-SOI 기판에서, 매립 공동들, 또는 도파관들의 에칭을 통해 수행될 수 있다. 공동들은 다중-SOI 기판의 다수의 층들에 걸치도록 에칭될 수 있다. 다중-SOI MEMS 디바이스 제조를 위해 본원에서 개시된 방법들은 에칭과 마스킹의 다수의 반복들을 통해, 공동들의 두께 및 깊이의 정밀한 제어를 가능하게 할 수 있다. 공동들의 에지들을 본래 그대로 유지하기 위해, 산화물의 층이 공동에 도포될 수 있다. 산화물은 산화물을 열적으로 성장시키거나 또는 그것을 증착시킴으로써(예컨대, 플라즈마 강화 화학적 기상 증착(PECVD)에 의해) 도포될 수 있다.
크로스토크의 효과들을 완화시키기 위해, 설계자들은 다중-SOI 기판 내에서의 다양한 위치들에 매립 트렌치들을 위치시킬 수 있다. 트렌치는 MEMS 디바이스의 기판 사이에서 및 어떤 재료가 크로스-토크 트렌치 내에 있든 임피던스 부정합을 도입할 수 있다. 이 임피던스 부정합은 감쇠, 반사, 및 산란을 통해 크로스-토크 파들을 방해할 수 있다. 설계자들은 다양한 깊이들로 및 공동들 가까이의 다양한 위치들에서 트렌치들을 에칭할 수 있다. 많은 경우들에서, 에칭된 트렌치들의 패턴은 MEMS 디바이스(예컨대, MUT) 어레이에 걸쳐 균일할 필요는 없다.
개시된 시스템은 전자 디바이스들이 스루-실리콘 비아(TSV)를 사용하여 서로 통신할 수 있게 할 것이다. TSV는 단일 패키지에서 수직으로 적층된 다수의 실리콘 다이들을 연결하기 위해 수직 도전 구조일 수 있다. 다중-SOI 시스템을 사용하여, 설계자는 많은 디바이스들을 연결할 수 있는 수직 전기 연결들을 생성할 수 있을 것이다. TSV를 사용하는 것은 상호연결 및 디바이스 밀도를 증가시켜서, 디바이스들 간의 연결들을 단축시키며, 그에 따라 전기적 손실들을 감소시킬 수 있다. TSV는 디바이스의 최상부 층에서 최하부 층까지 다중-SOI 기판에 인코딩될 수 있다. 예를 들어, 리세스의 폭을 정의하기 위해 마스크를 사용하여, 다중-SOI 기판에 리세스를 형성할 수 있다. 그 후, 기판에 정의되는 리세스를 에칭할 수 있다(예컨대, 이방성 프로세스에 의해). 그 후 금속, 금속 합금, 또는 TiN 또는 도핑된 반도체 또는 반도체 합금들과 같은, 도전성 세라믹 화합물과 같은 도전 재료로 리세스를 채울 수 있다.
본원에서 개시된 다중-SOI 프로세스는 MUT 디바이스에서 트렌치들 및 공동들을 에칭하는 프로세스 동안 더 양호한 임계 치수 제어를 가능하게 하여, 설계 유연성을 향상시킬 수 있다. 부가적으로, 다중-SOI 프로세스는 더 정밀한 정렬 공차들을 제공하여, 정렬 오류들로부터의 효과들을 완화시킬 수 있다. 예를 들어, 다중-SOI 프로세스는 약 10 마이크로미터(㎛)에서 약 3㎛까지 정렬 오류들을 보상하기 위해 필요한 공차들을 감소시킬 수 있다. 다중-SOI 구조에서 공동들 및 트렌치들은, SOI 구조들이 일반적으로 에칭됨에 따라, 최하부로부터보다는, SOI 층의 최상부로부터 에칭될 수 있다. 이는 에칭 프로세스로부터, 테이퍼들과 같은 아티팩트들의 형성을 방지할 수 있다.
특정한 정의들
달리 정의되지 않는다면, 본원에서 사용된 모든 기술적 용어들은 본 발명이 속하는 기술분야의 통상의 숙련자에 의해 일반적으로 이해되는 바와 동일한 의미를 갖는다. 본 명세서 및 첨부된 청구항들에서 사용된 바와 같이, 단수형 형태들("a", "an", 및 "the")은 문맥이 달리 명확하게 지시하지 않는다면 복수형 참고 표시들을 포함한다. 본원에서 "또는"에 대한 임의의 참조는 달리 서술되지 않는다면 "및/또는"을 포함하도록 의도된다.
MEMS 디바이스
도 5는 실시예에 따른, 이중-SOI MEMS 디바이스(500)를 예시한다. 이 실시예에서, 디바이스는 pMUT 디바이스이다. 다른 실시예들에서, 다중-SOI MEMS 디바이스들은 3, 4, 5, 6, 또는 10개 이상의 SOI 층들을 가질 수 있다. 실시예에서 사용된 반도체는 실리콘이지만, 다른 실시예들에서, 반도체 재료는 게르마늄, 실리콘-게르마늄, 탄소-도핑 실리콘, 탄소-도핑 실리콘-게르마늄, 또는 또 다른 재료일 수 있다. 일반적으로, pMUT 어레이는 주기적인 방식으로 반복되는 유사한 구조를 구현할 것이지만, 트렌치 위치는 공간적으로 달라진다.
표면 층들(510)은 두 개의 도전 층들 사이에 낀 압전 층을 포함하며 이중-SOI 기판에 부착된다. 도전 층들은 전극들을 포함할 수 있으며, 이는 SRO(SrRuO3), 티타늄, 및 백금을 포함한 다수의 층들로 만들어질 수 있다. 전압이 도전 층들에 인가될 때, 압전 층은 응력을 받게 될 수 있다. 이러한 응력은 음향 출력 파를 생성하기 위해 압전 및 도전 층들 아래에서 막을 구동할 수 있다. 압전 층은 PZT, KNN, PZT-N, PMN-Pt, AlN, Sc-AlN, ZnO, PVDF, 및 LiNiO3과 같은 압전 재료로 만들어질 수 있다. 압전 층의 두께는 10nm 내지 5㎛ 또는 가능하게는 그 이상 사이에서 달라질 수 있다. 다른 실시예들에서, 표면 층들(510)은 또한 복수의 압전 서브층들 및 전극들을 포함하는, 다중-층 압전 요소(다중-모프)를 포함할 수 있다.
절연 층(520)은 다중-SOI 기판 위에 증착된 산화물 층일 수 있다. 산화물 층은 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 산-질화물일 수 있다. 절연 층(520)은 .1㎛ 내지 .3㎛ 두께일 수 있다. 절연체는 열적 성장되거나 또는 증착될 수 있다.
제2 SOI 층(530)은 절연 층 위에 증착된 실리콘 막 층을 포함할 수 있다. 절연 층은 산화물 층일 수 있으며, 이는 매립 산화물 층(BOX)으로 불리울 수 있다. 그러나, 절연 층은 또한 사파이어와 같은, 비-산화물 절연체로 구성될 수 있다. 절연 층은 서로 도전 층들을 물리적으로 분리함으로써 MEMS 디바이스에서 기생 용량을 감소시키도록 작용하여, 그것이 전기 전하를 누적시키는 것을 방지할 수 있다.
실리콘 막 층은 pMUT 트랜듀서에 의해 음향 파들의 전송 및 수신을 용이하게 할 수 있다. 트랜듀서는 압전 층이 응력을 받을 때 음향 파를 전송하여, 실리콘 막 층을 구동할 수 있다. 반사 파가 트랜듀서에 입사될 때, 막 층에 압력을 제공할 수 있으며, 이는 압전 층에서 전하의 변화를 유도할 수 있다.
실리콘 막 층은 실리콘 직접 또는 용융 접합을 사용하여 절연 층에 접합될 수 있다. 또 다른 예에서, 실리콘 및 산화물 층들은 다음의 방법을 사용하여 접합될 수 있다: 실리콘 웨이퍼는 산화되며 그 후 에치 저지 층을 갖고 주입될 수 있다. 그 후 산화된 층은 그 밑에 있는 실리콘 웨이퍼에 접합될 수 있다. 그 후 접합된 층들은 어닐링될 수 있다. 실리콘 웨이퍼는 연마되며 에치 저지 층 아래로 에칭될 수 있다. 마지막으로, 에치 저지 층은 제거되며 최상부 실리콘 층이 추가로 연마될 수 있다.
제1 SOI 층(540)은 그 자체가 실리콘 기판 위에 배치된, 절연 층 위에 배치된 실리콘 층을 포함할 수 있다. 제1 SOI 층은 제2 SOI 층 밑에 배치될 수 있다. 제1 SOI 층은 제2 SOI 층에서의 것들과 유사한 실리콘 및 절연 층들에 더하여, 공동 및 하나 이상의 트렌치들을 포함할 수 있다.
공동(550)은 pMUT 디바이스의 성능을 향상시키기 위해 특이도를 갖고 사이징될 수 있다. 예를 들어, 공동은 반도전성 층 및 절연 층들에 걸친 깊이로 에칭될 뿐만 아니라, 깊이까지 실리콘 기판으로 잘릴 수 있다. 설계자는 또한 공동의 폭을 수정할 수 있다. 공동(550)의 깊이 및 폭을 수정하는 것은 음향 매질로의 보다 양호한 침투를 제공하기 위해, 트랜듀서에 의해 생성된 출력 파를 성형하도록 작용할 수 있다. 다중-SOI 디바이스들의 층들의 수를 증가시키는 것은 공동(550)이 에칭될 수 있는 깊이를 증가시킬 수 있다. 몇몇 실시예들에서, 공동(550)은 진공에 있을 수 있지만, 다른 실시예들에서, 공동은 미리 결정된 압력에서 가스로 채워질 수 있다. pMUT 어레이는 각각 몇몇 위치들에서 막의 진동 움직임의 자유를 가능하게 하고 다른 위치들에서 막의 진동 모션을 약화시키기 위해, 진공들로 채워진 몇몇 공동들 및 가스들로 채워진 다른 공동들을 가질 수 있다.
트렌치(560)는 또한 설계자의 재량대로 사이징될 뿐만 아니라, 설계자의 재량대로 디바이스 내에 위치될 수 있다. 공동(550)의 둘레 주위에 위치된, 이중-SOI 디바이스(500)에 하나 이상의 트렌치들이 있을 수 있다. 트렌치들은 반도전성 재료의 층들 내에서 다양한 위치들에 위치될 수 있다. 트렌치들은 또한 pMUT 디바이스의 하나 이상의 SOI 층들에 걸친 깊이들로 에칭될 수 있다. 트랜듀서 어레이에서 트렌치들의 분포는 균일할 필요가 없다. 몇몇 개개의 pMUT 요소들은 그것들에 나란히 배치된 다수의 트렌치들을 가질 수 있으며, 여기에서 다른 것들은 단지 하나의 트렌치만을 가질 수 있다. 또한, pMUT 어레이 내에서의 트렌치들은 이중-SOI 트랜듀서 시스템의 요구들에 의존하여, 표면 층들(510)로부터 다양한 길이들 및 거리들일 수 있다.
기판(570)은 반도체 층, 예컨대, 실리콘 층일 수 있다. 기판(570)은 또한 핸들 층으로 불리울 수 있으며 SOI 층들 중 어느 하나보다 상당히 클 수 있다.
도 6은 실시예에 따른, 이중-SOI MEMS 디바이스(600)를 예시한다. 이 실시예에서, 디바이스는 cMUT 디바이스이다. 일반적으로, cMUT 어레이는 주기적인 방식으로 반복되는 유사한 구조를 구현할 것이지만, 트렌치 위치는 공간적으로 달라진다.
일반적으로, cMUT 디바이스는 반도전성 기판에 형성된 공동 위에 가요성 막 층을 포함한다. 막 층 및 기판은 전극들로서 작용하며, 직류(DC) 바이어스가 그것들에 인가된다. 막 층은 금속 코팅을 포함할 수 있다. 교류(AC)가 막 및 기판 층에 걸쳐 인가될 때, 변화하는 전압들에 의해 야기된 정전기력(하전된 오브젝트들 간의 인력과 척력)은 가요성 막을 진동하게 하여, 음향 파를 생성한다.
이중-SOI MEMS cMUT 디바이스는 이중-SOI MEMS pMUT 디바이스와 유사한 방식으로 구조화될 수 있다. 디바이스는, 위에서 아래로: 표면 층들(610)(하나 이상의 전극들을 포함할 수 있음), 절연 층(620), 제2 SOI 층(630), 제1 SOI 층(640), 및 반도전성 기판(670)을 포함할 수 있다. 제1 SOI 층은 막 층을 포함할 수 있는 반면, 제2 SOI 층은 음향 파 생성 및 성형 및 크로스토크 제거를 위해 하나 이상의 공동들(650) 및 하나 이상의 트렌치들(660)을 포함할 수 있다.
MUT들
본 개시내용은 예를 들어, 압전 미세가공된 초음파 트랜듀서(pMUT) 또는 용량성 미세가공 초음파 트랜듀서(cMUT) 기술들을 포함한, 미세가공 초음파 트랜듀서(MUT) 기술을 이용하는 이미징 디바이스의 맥락에서 이용될 수 있다.
적절히 동작하기 위해, MUT들은 그것이 부착되는 음향 매질로 에너지를 전송하도록 설계될 수 있다. 도 1a에서의 MUT 어레이의 일반화된 예를 취한다. 이 경우에, MUT들은 공동들(120a, 120b, 및 120c)에 의해 기판(100)의 최상부에 또는 그것 상에 형성되는 이동 가능한 격막들(101a, 101b, 101c)로 표현된다. 격막들(101a, 101b, 101c)은 계면(110)에서 반-무한 음향 매질(200)에 음향적으로 결합된다. 음향 매질(200)은 임의의 물질, 또는 복수의 물질들일 수 있으며; 공통 미디어는 공기, 물, 조직, 전해 겔, 금속, 몸체에 정합 층들로서 사용된 실리콘 고무들 등을 포함한다.
동작 동안, 격막들(101a 내지 101c)은 주로 z-방향에서, 모션으로 여기된다. 여기는 일반적으로 압전 효과(압전 MUT(pMUT)들에 대해) 또는 용량성 효과(용량성 MUT(cMUT)들에 대해)에 의해 생성된다. 양쪽 경우들 모두에서, 격막의 모션은 음향 매질(200)로 전송하는 압력 파들을 생성한다. 그러나, 격막 모션은 또한 음향 매질(200) 바깥쪽에서 원치 않는 파동들을 생성한다. 가장 일반적인 원치 않는 파동들은 기판(100) 내에서 및 그것을 통해 이동하는 탄성 압축 파들, 및 기판(100)과 음향 매질(200) 사이의 계면(110), 뿐만 아니라 기판(100)에 부착된 다른 계면들을 따라 이동하는 계면 파들이다.
음향 매질(200) 바깥쪽에서 방사된 모든 에너지는 일반적으로 원치 않는다. 그것은 낭비된 전력일 뿐만 아니라, MUT의 기능을 방해할 수 있다. 예를 들어, 의료 이미징에서, 탄성 압축 파들은 다른 표면들에서 튀어나오며 음향 매질(200)로부터의 반사된 에너지로부터 형성된 의학적으로 관련된 이미지에 대해 정적 이미지와 같은 아티팩트들을 야기한다. 또 다른 예로서, 계면(110)을 따라 이동하는 계면 파들은 의료 이미징에서 크로스-토크를 생성하여, 스포트-라이팅 효과 및 원치 않는 고스트 이미지들을 생성할 것이다.
MUT 어레이(210)의 일반화된 예가 도 1b에서 도시된다. MUT 어레이(210)는 기판(100) 및 복수의 MUT들(101)을 포함한다. 복수의 MUT들(101)은 기판의 표면에 부착된다. 각각의 MUT는 도 1a에 도시된 바와 같이 이동 가능한 격막을 포함한다. 몇몇 실시예들에서, MUT들(101)의 각각은 pMUT이다. 몇몇 실시예들에서, MUT들(101)의 각각은 cMUT이다. MUT들(101)은 직교 방향들로 배열된 2-차원 어레이(210)에 배열될 수 있다. 즉, MUT들(101)은 N개의 컬럼들 및 M개의 로우들의 MUT들(101)을 가진 2-차원 M×N 어레이(210)로 형성된다. 컬럼들의 수(N) 및 로우들의 수(M)는 동일하거나 또는 상이할 수 있다. 몇몇 인스턴스들에서, 어레이(210)는 예컨대, 이미징되는 오브젝트의 보다 넓은 각도를 제공하기 위해, 약간 굽을 수 있다. 몇몇 인스턴스들에서, 어레이는 도 1b에 디스플레이된 표준 정사각형 패킹보다는, 육각형 패킹과 같은 상이한 패킹을 제공할 수 있다. 몇몇 인스턴스들에서, 어레이는 예컨대, 그 전체 내용이 본원에서 참조로서 통합되는, 미국 특허 번호 제10,656,007호에서 설명된 바와 같이, 비대칭일 수 있다.
본 개시내용은 다른 것들 중에서, MUT 어레이들에서의 압축 및 계면 파들 및 그것들이 생성하는 크로스-토크의 사안을 해결하기 위해 새로운 해법을 제공한다. 도 2는 물 음향 매질(200)에 결합된 실리콘 기판(100)으로부터 형성된 MUT 어레이에서 이 크로스-토크의 예를 제공한다. 사선 리플들(220)은 이동하는 압력 파들을 나타낸다. 두 개의 파선들(230)은 물 음향 매질의 사운드의 속도(대략, 1,480m/s)를 나타낸다. 이들 라인들(230) 아래의 리플들 및 높은 진폭 데이터(240)는 통상적으로 양호한 음향 데이터를 나타낸다. 두 개의 파선들(230) 위의 데이터(250)는 다양한 형태의 크로스-토크를 나타낸다.
도 2에서 데이터의 공간적 및 시간적 푸리에 변환들을 취하는 것은 도 3에서 f-k 플롯을 산출한다. 도 3에서, 우리는 파선(300)으로 동그라미가 그려진, 크로스-토크 음향 에너지가 2,000 내지 6,000m/s 주위에 분포됨을 알 수 있다. 실리콘에서 사운드의 세로 속도는 대략 8,800m/s인 반면, 레일리(Rayleigh) 및 전단(Shear) 파들에 대한 계면 파 속도는 5,000 내지 5,500m/s 사이에 있다. 이는 크로스토크-에너지가 계면 및 벌크 파들의 조합에 기인할 수 있음을 제안한다.
환상을 이미징하기 위해 도 2 및 도 3에서 묘사된 출력을 생성하는데 사용된 것처럼 MUT 어레이를 사용하는 것은 도 4의 것과 같은 결과를 생성한다. 두 개의 아티팩트들이 명확히 가시적이다: (1) 이미지의 중앙 부분이 에지들보다 더 밝은 "스포트라이트" 효과(420), 및 (2) 높은 반사 타깃들의 "고스트" 이미지들(420)이 이미지의 에지들에서 분명하다.
도 1c는 본원에서 설명된 원리들에 따른, 선택적으로 변경 가능한 채널들(106, 108)을 갖고, 제어기(109)에 의해 제어되며, 컴퓨팅 디바이스(110) 상에서 수행된 이미징 계산들을 가진 이미징 디바이스(105)의 블록도이다. 이미징 디바이스(105)는 인간 또는 동물 몸들의 내부 조직, 뼈들, 혈류, 또는 장기들의 이미지를 생성하기 위해 사용될 수 있다. 따라서, 이미징 디바이스(105)는 몸으로 신호를 전송하며 이미징되는 신체 부분으로부터 반사된 신호를 수신할 수 있다. 이러한 이미징 디바이스들은 pMUT들 또는 cMUT들을 포함할 수 있으며, 이는 광-음향 또는 초음파 효과들에 기초할 수 있는, 트랜시버들, 또는 이미저들로서 불리울 수 있다. 이미징 디바이스(105)는 또한 다른 오브젝트들을 이미징하기 위해 사용될 수 있다. 예를 들어, 이미징 디바이스는 의료 이미징; 파이프들, 스피커, 및 마이크로폰 어레이들에서의 흐름 측정들; 쇄석술; 치료를 위한 국소화된 조직 가열; 및 고 강도 집속 초음파(HIFU) 수술에서 사용될 수 있다.
인간 환자들과 함께 사용하는 것에 더하여, 이미징 디바이스(105)는 또한 동물의 내부 장기들의 이미지를 얻기 위해 사용될 수 있다. 게다가, 내부 장기들을 이미징하는 것에 더하여, 이미징 디바이스(105)는 또한 도플러 모드 이미징에서처럼 동맥들 및 정맥들에서의 혈류의 방향 및 속도를 결정하기 위해 사용될 수 있고 또한 조직 경직을 측정하기 위해 사용될 수 있다.
이미징 디바이스(105)는 상이한 유형들의 이미징을 수행하기 위해 사용될 수 있다. 예를 들어, 이미징 디바이스(105)는 A-스캔으로 또한 알려진 1 차원 이미징, B 스캔으로 또한 알려진, 2 차원 이미징, C 스캔으로 또한 알려진 3 차원 이미징, 및 도플러 이미징을 수행하기 위해 사용될 수 있다. 이미징 디바이스(105)는 상이한 이미징 모드들로 스위칭되며 프로그램 제어 하에서 전자적으로 구성될 수 있다.
이러한 이미징을 용이하게 하기 위해, 이미징 디바이스(105)는 pMUT 또는 cMUT 트랜듀서들(210)을 포함하며, 각각의 트랜듀서(210)는 트랜듀서 요소들(즉, MUT들)(101)의 어레이를 포함한다. MUT들(101)은 1) 신체 또는 다른 질량을 지나 통과되는 압력 파들을 생성하며 2) 이미징될 신체, 또는 다른 질량 내에서의 오브젝트로부터 반사된 파들을 수신하도록 동작한다. 몇몇 예들에서, 이미징 디바이스(105)는 초음파 파형들을 동시에 전송하고 수신하도록 구성될 수 있다. 예를 들어, 특정한 MUT들(101)은 다른 MUT들(101)이 타깃 오브젝트로부터 반사된 압력 파들을 수신하고 수신된 파동들에 응답하여 전기 전하들을 발생시키는 동안 이미징되는 타깃 오브젝트를 향해 압력 파들을 송신할 수 있다.
도 1d는 대표적인 MUT(400)(이 예에서, pMUT)의 상면도를 도시한다. 도 1e는 본 개시내용의 실시예들에 따른, 라인 4-4를 따라 취해진, 도 1d에서 MUT(400)의 단면도를 도시한다. MUT(400)는 본원에서 설명된 MUT(101)와 대체로 유사할 수 있다. 묘사된 바와 같이, MUT는 기판(402)에 매달리고 공동(404) 위에 배치된 막 층(406); 막 층(또는, 요컨대 막)(406) 상에 배치된 하부 전극(O)(408); 하부 전극(O)(408) 상에 배치된 압전 층(410); 및 압전 층(410) 상에 배치된 상부 전극(X)(412)을 포함할 수 있다.
cMUT들이든 pMUT들이든, MUT들은 다양한 반도체 웨이퍼 제조 동작들을 레버리징하는 기판 상에 효율적으로 형성될 수 있다. 반도체 웨이퍼들은 크기가 6인치, 8인치, 및 12인치에 들어올 수 있으며 수백 개의 트랜듀서 어레이들을 하우징할 수 있다. 이들 반도체 웨이퍼들은 다양한 프로세싱 단계들이 수행되는 실리콘 기판으로서 시작한다. 이러한 동작의 예는 절연 산화물들로서 또한 알려진, SiO2 층들의 형성이다. 상호연결들 및 접합 패드들로서 작용하기 위해 금속 층들의 부가와 같은 다양한 다른 단계들이 다른 전자 장치로의 연결을 허용하도록 수행된다. 기계 동작의 또 다른 예는 기판에서 공동들(예컨대, 도 1e에서의 공동(404))의 에칭이다.
트렌치들을 가진 pMUT에 대한 제조 방법
트렌치들을 가진 이중-SOI pMUT 디바이스에 대한 제조의 대표적인 방법이 이제 설명된다.
(a) 첫 번째로, 제1 SOI 층을 포함한 제1 SOI 기판이 제공될 수 있다. 제1 SOI 층은 제1 실리콘 층, 매립 산화물 층, 및 제2 실리콘 층을 포함할 수 있으며, 제1 실리콘 층과 제2 실리콘 층은 통상적으로 단일-결정 실리콘이다. 산화물 층(통상적으로, 실리콘 이산화물)은 제1 실리콘 층 위에 증착될 수 있다.
(b) 공동 및 하나 이상의 크로스-토크 트렌치들이 "핸들" 웨이퍼를 형성하기 위해 제1 SOI 층에 패터닝되고 에칭될 수 있다. 트렌치 에치는 4개의 단계들을 포함할 수 있다: (1) 산화물 층을 에칭하는 것, (2) DRIE를 통해 제1 실리콘 층을 에칭하는 것, (3) BOX를 에칭하는 것(통상적으로 건식 RIE 에칭을 통해, 또는 몇몇 경우들에서, 습식 에칭을 통해), 및 (4) DRIE를 통해 제2 실리콘 층을 원하는 깊이까지 에칭하는 것. 에칭에 이어서, 산화물 층이 공동 및 트렌치들 위에 증착될 수 있으며 원한다면 트렌치를 좁히도록 작용할 수 있다. 제2 SOI "디바이스" 웨이퍼가 그 후 이중-SOI 기판에 매립 트렌치들 및 공동을 형성하기 위해 "핸들"에 용융 접합될 수 있다. "디바이스" 웨이퍼는, 제1 SOI 층의 제1 실리콘 층이 제2 SOI 층의 제2 실리콘 층을 형성하는, 이중-SOI 기판의 제2 SOI 층을 형성할 수 있다.
대부분의 SOI 웨이퍼들은 실리콘이며, 이는 "디바이스" 및 "핸들" 웨이퍼들의 실리콘 층들이 통상적으로 단일 결정 실리콘일 것임을 의미한다. 절연체 BOX는 이 경우에, 통상적으로 열적 성장된 실리콘 이산화물이다. 산화물 BOX를 가진 단일 결정 실리콘 핸들 및 디바이스 층들을 갖는 실리콘 SOI 웨이퍼가 통상적으로 사용될 수 있다. 디바이스 층은 5㎛일 수 있지만, 통상적으로 100nm 내지 100㎛ 사이에서 달리지는 한편, 핸들 층 두께는 통상적으로 100㎛ 내지 10000㎛ 사이에서 달라지다. BOX는 통상적으로 100nm 내지 5㎛ 사이에 있지만, 많은 경우들에서, 1㎛가 사용될 수 있다.
(c) 원한다면, 웨이퍼 또는 핸들의 후면은 그라인딩을 통해 얇아지며 선택적으로 이 포인트에서 연마될 수 있다. 많은 실시예들에서, 핸들 층은 500㎛ 내지 300㎛ 두께로 얇아진다. 일반적인 두께는 통상적으로 50㎛ 내지 1000㎛ 사이에서 달라진다.
(d) (도 1c의) 공동-측 트렌치들(105)이 패터닝되고 에칭될 수 있다. 기판(100)의 후면은 통상적으로 DRIE(deep reactive ion etching, 심도 반응성 이온 에칭)를 통해 에칭될 수 있다.
(e) 공동 에치는 시한적일 수 있다. 공동은 공동-측 트렌치(105)와 동시에 에칭될 수 있다. 에치는 BOX 상에서 선택적으로 멈출 수 있다. 공동은 KOH, TMAH, HNA, 및 RIE와 같은 다른 기법들을 통해 에칭될 수 있다. 웨이퍼는 포토레지스트 스트립 후 완전한 것으로 고려될 수 있다.
(f) 절연 층이 그 후 이중-SOI 기판 위에 증착될 수 있다. 절연 층은 통상적으로 약 0.1㎛ 내지 3㎛ 두께인, 몇몇 형태의 SiO2이다. 그것은 일반적으로 열 산화, PECVD 증착을 통해, 또는 또 다른 기법에 의해 증착된다.
(g) (도 1e의) 제1 금속 층(408)(M1 또는 금속 1로 지칭됨)이 그 후 증착될 수 있다. 통상적으로, 이는 기판에 부착하고, 압전의 확산을 방지하고, 구조화된 증착/성장 시 압전을 도우며, 도전성인 필름들의 조합이다. SRO(SrRuO3)는 부착 층(Pt 대 SiO2를 위한)으로서 Ti의 최상부 상에서, 확산 배리어 및 도전을 위해 Pt의 최상부 상에, 구조화된 필름 성장을 위해 사용될 수 있다. 일반적으로, 이들 층은 200nm 미만으로 얇으며, 몇몇 필름들은 10 내지 40nm이다. 응력, 제조, 및 비용 사안들은 보통 이 스택을 1㎛ 미만으로 제한할 것이다. 도체(Pt)는 통상적으로 구조화 층(SRO) 및 부착 층(Ti)보다 두껍다. SRO보다는, 다른 일반적인 구조화 층들은, 몇 가지만 예로 들자면, (La0.5Sr0.5)CoO3, (La0.5Sr0.5)Mn03, LaNiO3, RuO2, IrO2, BaPbO3를 포함한다. Pt는 Cu, Cr, Ni, Ag, Al, Mo, W, 및 NiCr과 같은 다른 도전성 재료들로 대체될 수 있다. 이들 다른 재료들은 보통 취약한 확산 배리어, 취성, 불리한 부착과 같은 단점들을 가지며, Pt는 사용되는 가장 일반적인 도체이다. 부착 층, Ti는 TiW, TiN, Cr, Ni, Cr 등과 같은 임의의 일반적인 부착 층들로 대체될 수 있다.
(h) 압전 재료(410)가 그 후 증착될 수 있다. 적절한 압전 재료들의 몇몇 일반적인 예들은: PZT, KNN, PZT-N, PMN-Pt, AlN, Sc-AlN, ZnO, PVDF, 및 LiNiO3을 포함한다. 압전 층의 두께는 100nm 내지 5㎛ 또는 가능하게는 그 이상 사이에서 달라질 수 있다.
(i) 제2 금속 층(412)(또한 M2 또는 금속 2로 지칭됨)이 그 후 증착될 수 있다. 이러한 제2 금속 층(412)은 제1 금속 층(408)과 유사할 수 있으며 유사한 목적들을 제공할 수 있다. M2에 대해, M1과 동일한 스택이 사용될 수 있지만, 반대로 있다: 부착을 위한 Ti는 구조에 대해 SRO의 최상부 상에서 확산을 방지하기 위해 Pt의 최상부 상에 있음.
(j) 제2 금속 층 또는 M2(412)가 그 후 패터닝되고 에칭되어, 압전 층 상에서 멈출 수 있다. 에치들은 본원에서 많은 방식들로, 예를 들어, RIE(반응성 이온 에칭), 이온 밀, 습식 화학적 에칭, 등방성 가스 에칭 등을 통해 만들어질 수 있다. 패터닝 및 에칭 후, M2를 패터닝하기 위해 사용된 포토레지스터가 습식 및/또는 건식 에칭을 통해 스트리핑될 수 있다. 본원에서 설명된 cMUT들 및 pMUT들을 제조하기 위한 많은 실시예들에서, 임의의 수의 에칭 방식들이 사용될 수 있으며, 포토레지스트는 통상적으로 대부분의 패턴 및 에치 단계들 후 스트리핑된다.
(k) 압전 층이 그 후 유사하게 패터닝되고 에칭되어, 제1 금속 층 또는 M1(408)에서 멈출 수 있다. 통상적으로, 습식, RIE, 및/또는 이온 밀 에치들이 사용된다.
(l) 제1 금속 층 또는 M1(408)이 그 후 유사하게 패터닝되고 에칭되어, 유전체 절연 층 상에서 멈출 수 있다.
(m) 원한다면, 다음 중 하나 또는 둘 모두가 부가될 수 있다:
(1) H2 배리어. 압전 층으로의 H2 확산은 그 수명을 제한할 수 있다. 이를 방지하기 위해, H2 배리어가 사용될 수 있다. 40nm의 ALD(원자 층 증착) 알루미늄 산화물(Al2O3)이 이를 성취하기 위해 사용될 수 있다. 다른 적절한 재료들은 SiC, 다이아몬드-형 탄소 등을 포함할 수 있다.
(2) 재분배 층(RDL). 이 층은 M1과 M2 및 다른 연결들(예컨대, 와이어접합들, 범프 접합들 등) 간에 연결성을 제공할 수 있다. RDL은 먼저 산화물과 같은 유전체를 부가하고, 유전체에서 비아들을 에칭하고, 도체(통상적으로, Al)를 증착하며, 마지막으로 도체를 패터닝함으로써 형성될 수 있다. 부가적으로, 이는 물리적인 스크래치들, 돌발적인 단락, 및/또는 수분 유입을 방지하기 위해 패시베이션 층(통상적으로 산화물+질화물)을 부가할 수 있다.
다른 프로세스들이 유사한 최종 결과들을 달성하기 위해 사용될 수 있다는 것이 본원에서의 교시들에 기초하여 이 기술분야의 통상의 기술자에 의해 이해될 것이다.
트렌치들을 가진 cMUT에 대한 제조 방법
(a) 첫 번째로 통상적으로, 단일 결정 실리콘의 제1 층, 매립 산화물 층, 및 단일 결정 실리콘 기판을 가진 제1 SOI 층이 제공될 수 있다.
(b) 제1 SOI 층이 그 후 열적으로 산화될 수 있다.
(c) 공동들이 "핸들" 웨이퍼를 생성하기 위해 산화물에서 패터닝되고 에칭될 수 있다. 이는 통상적으로 산화물의 플라즈마 에치 또는 습식 에치(예컨대, HF)를 통해 성취된다.
(d) 원한다면, 매립 크로스-토크 트렌치들이 "핸들" 웨이퍼의 산화물에서 패터닝되고 에칭될 수 있다. 이는 통상적으로 산화물의 플라즈마 에치 또는 습식 에치(예컨대, HF)를 통해 성취된다.
(e) 실리콘 층 및 매립 산화물 층을 포함한 "디바이스" 웨이퍼 - 부가적인 산화물 층이 실리콘 층 위에 증착됨 - 가 그 후 패터닝된 산화물 "핸들" 웨이퍼에 용융 접합될 수 있다. 원한다면, "디바이스" 웨이퍼가 용융 접합 이전에 "핸들" 웨이퍼에서 매립 트렌치들(104)에 부합하도록 패터닝되고 에칭(예컨대, DRIE를 통해)되어, "핸들" 및 디바이스" 웨이퍼들의 용융 접합이 매립 트렌치들(104)을 형성하도록 한다(예컨대, 도 9b에 도시된 바와 같이).
(f) "디바이스" 웨이퍼는 원하는 격막 두께로 그라인딩되고 연마될 수 있다.
다른 프로세스들이 유사한 최종 결과들을 달성하기 위해 사용될 수 있다는 것이 본원에서의 교시들에 기초하여 이 기술분야의 통상의 기술자에 의해 이해될 것이다.
가변적 산화물 두께 프로세스
도 7은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스(700)를 예시한다. 처음에, 제1 층은 1㎛의 BOX 층을 포함한 65㎛ SOI 웨이퍼이다. 다른 실시예들에서, SOI 웨이퍼는 40 내지 80㎛ 사이에 있을 수 있으며, BOX 층은 1 내지 5㎛ 사이에 있을 수 있다. SOI 층은 산화되었다. SOI 웨이퍼 아래에 반도체 기판이 있으며, 이는 300 내지 700㎛ 두께의 "핸들" 웨이퍼일 수 있다.
에칭 이전에, 포토마스크가 공동을 정의하기 위해 사용될 수 있다. 포토마스크는 공동의 높이 및 폭, 또는 MEMS 어레이에 대한 공동들의 높이들 및 폭들을 정의할 수 있다.
제1 동작(710)에서, 공동이 에칭될 수 있다. 첫 번째로, 산화물이 습식 또는 건식 에칭 방법을 사용하여 에칭될 수 있다. 그 후, SOI 웨이퍼의 실리콘 층이 DRIE 에칭을 사용하여 에칭될 수 있다. BOX 층이 습식 또는 건식(예컨대, RIE) 에칭 방법을 사용하여 다시 에칭될 수 있다. 마지막으로, 실리콘 기판이 에칭될 수 있다. 이 실시예에서, 공동은 80㎛ +/- 2㎛의 깊이로 에칭된다(제1 SOI 층을 지나 쭉 65㎛ 및 핸들 층으로 15㎛).
제2 동작(720)에서, 공동을 에칭하는 것이 완료된 후, 공동은 그 후 산화될 수 있다. 산화는 공동 형태를 원래대로 유지하여, 도파관으로서 작용하기 위한 공동의 능력을 보존할 수 있다. 산화물이 공동에 도포되지 않는다면, 공동은 곧은 에지들 대신에 테이퍼링된 에지들을 가질 수 있다.
제3 동작(730)에서, 제1 SOI 층이 5㎛ SOI 웨이퍼(제2 SOI 층을 이룬다)에 접합될 수 있다. 제2 SOI 층은 부가적으로 열적 성장되거나 또는 실리콘 층 위에 증착된 산화물을 포함할 수 있다.
상기 단계들은 많은 실시예들에 따른 프로세스(700)를 도시하지만, 이 기술분야의 통상의 기술자는 본원에서 설명된 교시에 기초하여 많은 변형들을 인지할 것이다. 단계들은 상이한 순서로 완료될 수 있다. 단계들은 부가되거나 또는 생략될 수 있다. 단계들 중 일부는 서브-단계들을 포함할 수 있다. 단계들 및 서브-단계들 중 많은 것이 유익한 만큼 자주 반복될 수 있다.
몇몇 실시예들에서, 공동은 디바이스의 최상부 층 아래의 반도체 또는 실리콘 층으로 에칭되지 않을 수 있다. 몇몇 실시예들에서, 공동은 최상부 층으로 에칭될 수 있다. 다른 실시예들에서, 특히 둘 이상의 층들을 가진 실시예들에서, 공동은 디바이스의 최상부 층 바로 아래의 층보다 낮은 층으로 에칭될 수 있다.
가변적 공동 및 트렌치 깊이 프로세스
도 8은 이중-SOI 기판의 "핸들" 웨이퍼에서 공동들 및 트렌치들을 에칭하기 위한 프로세스(800)를 예시한다.
제1 동작(810)에서, 조작자는 트렌치 크기를 정의한다. 이는 웨이퍼 상에서 트렌치의 위치를 결정하기 위해 포토마스크를 사용함으로써 수행될 수 있다. 포토마스크는 기판 전체에 걸쳐 트렌치들의 특정한 패턴 또는 구성을 정의하도록 구성될 수 있다. 예를 들어, 트랜듀서 요소들이 위치될 수 있는 웨이퍼 상에서의 위치들이 마스크 내에서 규칙적으로 간격을 두고 있을 수 있지만, 트렌치들의 상이한 구성들은 트랜듀서 요소들에 대해 지정된 공간들에 나란히 위치될 수 있다. 마스킹 프로세스에 이어서, 조작자는 트렌치를 정의하기 위해 "핸들" 웨이퍼의 산화물 층을 에칭할 수 있다. 산화물 층은 건식(예컨대, RIE) 에칭되거나 또는 습식(예컨대, 플루오르화 수소산(HF)) 에칭될 수 있다.
제2 동작(820)에서, 포토레지스트는 스핀 코팅 방법을 사용하여, 웨이퍼의 산화물 표면에 도포될 수 있다. 포토레지스트 층은 자외선 광에 민감한 고분자 재료일 수 있다. 다른 실시예들에서, 분무, 롤러 코팅, 딥 코팅, 및 압출 코팅을 포함하여, 웨이퍼의 산화물 표면을 코팅하기 위해 대안적인 방법들이 사용될 수 있다.
제3 동작(830)에서, 포토레지스트 층은 공동을 정의하기 위해 패턴 에칭될 수 있다. 패턴 에칭은 원하는 패턴을 얻기 위해 마스크를 통해 자외선 광에 포토레지스트 층을 노출시킴으로써 수행될 수 있다. 적외선 정렬기는 패턴을 정밀하게 에칭하기 위해 웨이퍼 상에 마스크를 정렬시킬 수 있다.
제4 동작(840)에서, 공동이 부분적으로 에칭될 수 있는 반면, 트렌치 개구는 여전히 포토레지스트 층에 의해 보호를 받는다. 따라서, 공동들 및 트렌치들의 에칭(상이한 깊이들로 에칭될 수 있음)은 개별적으로 제어될 수 있다. 포토레지스트 층이 도포되지 않았다면, 공동을 에칭하기 위해 사용된 부식액이 또한 트렌치를 부분적으로 에칭할 수 있다.
제5 동작(850)에서, 포토레지스트가 스트리핑될 수 있다(예컨대, 화학적으로). 포토레지스트가 스트리핑된 후, 산화물 층은 트렌치들 및 공동들의 에칭을 완료하기 위해 하드 마스크로서 작용할 수 있다.
조작자는 BOX 층 아래의 공동을 에칭하며, 트렌치를 에칭하기 위해 마스크로서 산화물을 사용할 수 있다. 조작자는 그 후 산화물을 공동으로 증착시킬 수 있다. 산화물을 공동에 도포하는 것은 공동이 테이퍼링된 에지들보다는, 곧은 에지들을 갖게 할 수 있어서, 음향 파의 보다 양호한 성형을 가능하게 한다.
부가적인 층들을 가진 MEMS 디바이스들에서, 조작자는 더 깊은 공동들 및 트렌치들을 에칭하기 위해 마스크들로서 산화물 아래 층들을 계속해서 사용할 수 있다.
상기 단계들은 많은 실시예들에 따른 프로세스(800)를 도시하지만, 이 기술분야의 통상의 기술자는 본원에서 설명된 교시에 기초하여 많은 변형들을 인지할 것이다. 단계들은 상이한 순서로 완료될 수 있다. 단계들은 부가되거나 또는 생략될 수 있다. 단계들 중 일부는 서브-단계들을 포함할 수 있다. 단계들 및 서브-단계들 중 많은 것이 유익한 만큼 자주 반복될 수 있다.
본 발명의 바람직한 실시예들이 본원에서 도시되고 설명되었지만, 이러한 실시예들은 단지 예로서 제공된다는 것이 이 기술분야의 숙련자들에게 명백할 것이다. 다수의 변형들, 변화들, 및 대체들이 이제 본 발명으로부터 벗어나지 않고 이 기술분야의 숙련자들에게서 일어날 것이다. 본원에서 설명된 본 발명의 실시예들에 대한 다양한 대안들이 본 발명을 실시하는데 이용될 수 있다는 것이 이해되어야 한다.
Claims (20)
- 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스로서,
다중-SOI 기판; 및
막을 가진 MUT를 포함하며;
상기 MUT는 다중-SOI 기판의 표면에 부착되고;
상기 다중-SOI 기판은 제1 SOI 층 및 적어도 상기 제1 SOI 층 위에 배치된 제2 SOI 층을 포함하며, 상기 제1 SOI 층 및 상기 제2 SOI 층은 각각 절연 층 및 반도전성 층을 포함하고,
상기 제1 SOI 층은:
상기 MUT의 막 아래에 위치된 공동; 및
적어도 부분적으로 상기 공동의 둘레 주위의 하나 이상의 트렌치들을 더 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 MUT는 압전 미세가공된 초음파 트랜듀서(pMUT)인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 MUT는 용량성 미세가공된 초음파 트랜듀서(cMUT)인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 제2 SOI 층은 높이가 40 내지 80 마이크로미터인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 절연 층은 매립 산화물(BOX) 층인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제5항에 있어서,
상기 BOX 층은 높이가 1 내지 5 마이크로미터인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제5항에 있어서,
상기 제1 SOI 층 및 적어도 상기 제2 SOI 층의 반도전성 층들은 핸들 층들이며; 상기 공동은 상기 핸들 층들 및 상기 BOX 층 중 적어도 하나를 에칭함으로써 생성되는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
스루 실리콘 비아를 더 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 반도전성 층은 실리콘 막 층인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 다중-SOI 기판은 이중-SOI 기판인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 공동은 증착된 산화물 층을 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 트렌치는 디바이스의 하나 이상의 층들에 걸친 깊이로 에칭되는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 제1 SOI 층 아래에 핸들 층을 더 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제13항에 있어서,
상기 핸들 층은 반도체 층인, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 제2 SOI 층의 반도전성 층은 금속 코팅을 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 공동은 가스로 채워지는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 공동은 진공을 함유하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 제1항에 있어서,
상기 절연 층은 비-산화물 절연체를 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 디바이스. - 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이로서,
다중-SOI 기판; 및
각각 막을 가진 복수의 MUT들을 포함하며;
상기 복수의 MUT들은 상기 다중-SOI 기판의 표면에 부착되고;
상기 다중-SOI 기판은 제1 SOI 층 위에 배치된 제2 SOI 층을 포함하며, 상기 제1 SOI 층 및 상기 제2 SOI 층은 각각 절연 층 및 반도전성 층을 포함하고, 상기 제1 SOI 층은:
각각의 공동이 상기 복수의 MUT들 중 하나의 MUT의 막 아래에 위치되는 복수의 공동들; 및
적어도 부분적으로 복수의 MUT들의 복수의 공동들 중 하나의 공동의 둘레 주위에 있는 하나 이상의 트렌치들을 더 포함하는, 다중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이. - 이중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이를 제조하는 방법으로서,
적어도 하나의 트렌치의 폭을 포함하도록 제1 SOI 층의 산화물 층을 에칭함으로써 상기 제1 SOI 층에서 적어도 하나의 트렌치를 정의하는 단계;
상기 제1 SOI 층의 산화물 층에 포토레지스트 층을 도포하는 단계;
공동의 폭을 포함하도록 상기 포토레지스트 층 및 상기 산화물 층을 패턴 에칭함으로써 상기 제1 SOI 층에 공동을 정의하는 단계;
상기 공동 및 상기 적어도 하나의 트렌치를 에칭하는 단계; 및
상기 공동 및 상기 적어도 하나의 트렌치에 산화물 층을 도포하는 단계를 포함하는, 이중-실리콘 온 절연체(SOI) 미세가공된 초음파 트랜듀서(MUT) 어레이를 제조하는 방법.
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