TW202312155A - 半導體記憶裝置 - Google Patents

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TW202312155A TW111105118A TW111105118A TW202312155A TW 202312155 A TW202312155 A TW 202312155A TW 111105118 A TW111105118 A TW 111105118A TW 111105118 A TW111105118 A TW 111105118A TW 202312155 A TW202312155 A TW 202312155A
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Abstract

本發明之實施方式提供一種可靠性提昇之半導體記憶裝置。 實施方式之半導體記憶裝置具備：基板；記憶體柱，其自上述基板朝第1方向延伸；複數個第1字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之基板面設置，與上述記憶體柱之第1側對向；複數個第2字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1字元線相同，與上述記憶體柱之第2側對向；複數個第1虛設字元線，其等於上述第1字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向；複數個第2虛設字元線，其等於上述第2字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1虛設字元線相同，與上述記憶體柱之上述第2側對向；第1選擇閘極線，其等於上述第1虛設字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向；第2選擇閘極線，其於上述第2虛設字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置與上述第1選擇閘極線相同，與上述記憶體柱之上述第2側對向；及驅動器，其可供給電壓；上述驅動器於寫入動作中，對上述第1選擇閘極線施加第1電壓，對上述第2選擇閘極線施加低於上述第1電壓之第2電壓，對最上層之上述第1虛設字元線施加上述第1電壓以上之第3電壓，對最上層之上述第2虛設字元線施加與上述第3電壓不同、且高於上述第2電壓之第4電壓，對最下層之上述第1虛設字元線施加上述第3電壓以上之第5電壓，對最下層之上述第2虛設字元線施加與上述第5電壓不同、且為上述第4電壓以上之第6電壓。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
作為非揮發性半導體記憶裝置，已知NAND(Not AND，反及)型快閃記憶體。
實施方式之目的在於提供一種可靠性提昇之半導體記憶裝置。
實施方式之半導體記憶裝置具備：基板；記憶體柱，其自上述基板朝第1方向延伸；複數個第1字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之基板面設置，與上述記憶體柱之第1側對向；複數個第2字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1字元線相同，與上述記憶體柱之第2側對向；複數個第1虛設字元線，其等於上述第1字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向；複數個第2虛設字元線，其等於上述第2字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1虛設字元線相同，與上述記憶體柱之上述第2側對向；第1選擇閘極線，其於上述第1虛設字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向；第2選擇閘極線，其於上述第2虛設字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置與上述第1選擇閘極線相同，與上述記憶體柱之上述第2側對向；及驅動器，其可供給電壓；上述驅動器於寫入動作中，對上述第1選擇閘極線施加第1電壓，對上述第2選擇閘極線施加低於上述第1電壓之第2電壓，對最上層之上述第1虛設字元線施加上述第1電壓以上之第3電壓，對最上層之上述第2虛設字元線施加與上述第3電壓不同、且高於上述第2電壓之第4電壓，對最下層之上述第1虛設字元線施加上述第3電壓以上之第5電壓，對最下層之上述第2虛設字元線施加與上述第5電壓不同、且為上述第4電壓以上之第6電壓。
以下，使用圖式對實施方式進行說明。再者，於圖式中，對相同或類似之部位標註相同或類似之符號。
(第1實施方式) 圖1係表示包含第1實施方式之半導體記憶裝置1之記憶體系統3之構成之一例之方塊圖。包含第1實施方式之半導體記憶裝置1之記憶體系統3之構成並不限定於圖1所示之構成。
如圖1所示，記憶體系統3包含半導體記憶裝置1及記憶體控制器2。記憶體系統3例如為SSD(Solid State Drive，固態硬碟)、SDTM卡之類之記憶卡等。記憶體系統3亦可包含主機設備(圖示省略)。
半導體記憶裝置1例如連接於記憶體控制器2，受記憶體控制器2控制。記憶體控制器2例如自主機設備接收半導體記憶裝置1之動作所需之命令，並將該命令發送至半導體記憶裝置1。記憶體控制器2將該命令發送至半導體記憶裝置1，控制自半導體記憶裝置1之資料讀出、向半導體記憶裝置1之資料寫入、或半導體記憶裝置1之資料抹除。本實施方式中，半導體記憶裝置1例如為NAND型快閃記憶體。
如圖1所示，半導體記憶裝置1包含記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、定序儀24、暫存器25、就緒/忙碌控制電路26、電壓產生電路27、驅動器組28、列解碼器29、感測放大器30、輸入輸出用墊群71及邏輯控制用墊群72。半導體記憶裝置1執行各種動作，例如將寫入資料DAT記憶至記憶胞陣列21中之寫入動作、將讀出資料DAT自記憶胞陣列21讀出之讀出動作等。本實施方式之半導體記憶裝置1之構成並不限定於圖1所示之構成。
記憶胞陣列21例如與感測放大器30、列解碼器29及驅動器組28連接。記憶胞陣列21包含區塊BLKO、BLK1、…、BLKn(n為1以上之整數)。區塊BLK分別包含複數個串單元SU(SU0、SU1、SU2、…)，詳細情況將於下文敍述。串單元SU分別包含與位元線及字元線建立關聯之複數個非揮發性記憶胞。區塊BLK例如為資料之抹除單位。同一區塊BLK內所含之記憶胞電晶體MT(圖2)所保持之資料被一次性抹除。
半導體記憶裝置1例如可應用TLC(Triple-Level Cell，三層胞)方式或QLC(Quadruple Level Cell，四層胞)方式。TLC方式下，各記憶胞中保持3位資料，QLC方式下，各記憶胞中保持4位資料。再者，各記憶胞亦可保持2位以下之資料，亦可保持5位以上之資料。
輸入輸出電路22例如連接於暫存器25、邏輯控制電路23及感測放大器30。輸入輸出電路22於記憶體控制器2與半導體記憶裝置1之間控制資料信號DQ＜7：0＞之發送接收。
資料信號DQ＜7：0＞為8位之信號。資料信號DQ＜7：0＞係於半導體記憶裝置1與記憶體控制器2之間發送接收之資料之實體，包含指令CMD、資料DAT、位址資訊ADD及狀態資訊STS等。指令CMD例如包含如下命令，該命令用於執行自主機設備(記憶體控制器2)向半導體記憶裝置1發送之命令。資料DAT包含向半導體記憶裝置1寫入之資料DAT或自半導體記憶裝置1讀出之資料DAT。位址資訊ADD例如包含用於選擇與位元線及字元線建立關聯之複數個非揮發性記憶胞之行位址及列位址。狀態資訊STS例如包含與半導體記憶裝置1之狀態相關之資訊，該資訊與寫入動作及讀出動作相關。
更具體而言，輸入輸出電路22具備輸入電路及輸出電路，輸入電路及輸出電路進行下述處理。輸入電路自記憶體控制器2接收寫入資料DAT、位址資訊ADD及指令CMD。輸入電路將接收之寫入資料DAT發送至感測放大器70，將接收之位址資訊ADD及指令CMD發送至暫存器25。另一方面，輸出電路自暫存器25接收狀態資訊STS，自感測放大器70接收讀出資料DAT。輸出電路將接收之狀態資訊STS及讀出資料DAT發送至記憶體控制器2。
邏輯控制電路23例如連接於記憶體控制器2及定序儀24。邏輯控制電路23自記憶體控制器2接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn及寫入保護信號WPn。邏輯控制電路23基於接收之信號，控制輸入輸出電路22及定序儀24。
晶片賦能信號CEn係用於將半導體記憶裝置1激活(有效化)之信號。指令鎖存賦能信號CLE係用於通知輸入輸出電路22，輸入至半導體記憶裝置1之信號DQ為指令CMD之信號。位址鎖存賦能信號ALE係用於通知輸入輸出電路22，輸入半導體記憶裝置1之信號DQ為位址資訊ADD之信號。寫入賦能信號WEn及讀出賦能信號REn分別例如係用於命令輸入輸出電路22進行資料信號DQ之輸入及輸出之信號。寫入保護信號WPn係用於指示半導體記憶裝置1禁止資料之寫入及抹除之信號。
定序儀24例如連接於就緒/忙碌控制電路26、感測放大器30及驅動器組28。定序儀24基於指令暫存器中保持之指令CMD，控制半導體記憶裝置1整體之動作。例如，定序儀24控制感測放大器30、列解碼器29、電壓產生電路27及驅動器組28等，執行寫入動作及讀出動作等各種動作。
暫存器25例如包含狀態暫存器(圖示省略)、位址暫存器(圖示省略)、指令暫存器(圖示省略)等。狀態暫存器自定序儀24接收並保持狀態資訊STS，基於定序儀24之指示，向輸入輸出電路22發送該狀態資訊STS。位址暫存器自輸入輸出電路22接收並保持位址資訊ADD。位址暫存器將位址資訊ADD中之行位址發送至感測放大器70，將位址資訊ADD中之列位址發送至列解碼器29。指令暫存器自輸入輸出電路22接收並保持指令CMD，將指令CMD發送至定序儀24。
就緒/忙碌控制電路26按照定序儀24之控制產生就緒/忙碌信號R/Bn，將產生之就緒/忙碌信號R/Bn發送至記憶體控制器2。就緒/忙碌信號R/Bn係用於通知半導體記憶裝置1處於就緒狀態或係處於忙碌狀態之信號，就緒狀態下，可受理來自記憶體控制器2之命令，忙碌狀態下，無法受理命令。
電壓產生電路27例如連接於驅動器組28等。電壓產生電路27基於定序儀24之控制，產生用於寫入動作及讀出動作等之電壓，將產生之電壓供給至驅動器組28。
驅動器組28例如包含偶數側驅動器28A(圖12)及奇數側驅動器28B(圖12)。驅動器組28連接於記憶胞陣列21、感測放大器70及列解碼器29。驅動器組28基於自電壓產生電路27供給之電壓，產生例如讀出動作及寫入動作等各種動作中要對選擇閘極線SGD(圖2)、字元線WL(圖2)及源極線SL(圖2)等施加之各種電壓。驅動器組28將產生之電壓供給至偶數側驅動器28A、奇數側驅動器28B、感測放大器30、列解碼器29、源極線SL等。
列解碼器29自位址暫存器接收列位址，對接收之列位址進行解碼。列解碼器29基於該解碼之結果，選擇執行讀出動作及寫入動作等各種動作之對象區塊BLK。列解碼器29能夠將自驅動器組28供給之電壓供給至該選擇之區塊BLK。
感測放大器30例如自位址暫存器接收行位址，對接收之行位址進行解碼。又，感測放大器30基於該解碼之結果，執行記憶體控制器2與記憶胞陣列21之間之資料DAT之發送接收動作。感測放大器30例如包含針對每個位元線設置之感測放大器單元(圖示省略)。感測放大器30能夠使用感測放大器單元對位元線BL供給電壓。例如，感測放大器30能夠使用感測放大器單元對位元線供給電壓。又，感測放大器30感測自記憶胞陣列21讀出之資料，產生讀出資料DAT，經由輸入輸出電路22將產生之讀出資料DAT發送至記憶體控制器2。又，感測放大器30經由輸入輸出電路22自記憶體控制器2接收寫入資料DAT，將接收之寫入資料DAT發送至記憶胞陣列21。
輸入輸出用墊群71向輸入輸出電路22發送自記憶體控制器2接收之資料信號DQ＜7：0＞。輸入輸出用墊群71向記憶體控制器2發送自輸入輸出電路22接收之資料信號DQ＜7：0＞。
邏輯控制用墊群72將自記憶體控制器2接收之晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀出賦能信號REn傳送至邏輯控制電路23。邏輯控制用墊群72將自就緒/忙碌控制電路26接收之就緒/忙碌信號R/Bn傳送至記憶體控制器2。
圖2係圖1所示之記憶胞陣列21之電路構成之一例。圖2係表示記憶胞陣列21所包含之複數個區塊BLK中之1個區塊BLK之電路構成之圖。例如，記憶胞陣列21所包含之複數個區塊BLK各自具有圖2所示之電路構成。本實施方式之記憶胞陣列21之構成並不限定於圖2所示之構成。圖2之說明中，有時省略與圖1相同或類似之構成之說明。
如圖2所示，區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3)。本實施方式中，寫入動作及讀出動作以串單元SU(頁)為單位執行。串單元SU各自包含複數個NAND串50。例如，串單元SU0及SU2包含複數個NAND串50e，串單元SU1及SU3包含複數個NAND串50o。再者，圖2中示出各區塊BLK包含4個串單元SU0、SU1、SU2、SU3之例，各區塊所包含之串單元之數量並不限定於4個。例如，各區塊BLK亦可包含6個以上之串單元。
NAND串50各自包含例如8個記憶胞電晶體MT(MT0～MT7)、4個虛設電晶體DT0、DT1、DT2及DT3、以及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極及電荷儲存層，非揮發地保持資料。虛設電晶體DT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。記憶胞電晶體MT串聯連接於虛設電晶體DT1之汲極與虛設電晶體DT2之源極與之間。
各串單元SU中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD(SGD0、SGD1、…)。藉由列解碼器29獨立地控制選擇閘極線SGD。又，第偶數個串單元SUe(SU0、SU2、…)各者之選擇電晶體ST2之閘極例如連接於偶數選擇閘極線SGSe，第奇數個串單元SUo(SU1、SU3、…)各者之選擇電晶體ST2之閘極例如連接於奇數選擇閘極線SGSo。偶數選擇閘極線SGSe及奇數選擇閘極線SGSo例如亦可相互連接，以同樣之方式控制，亦可分別獨立地設置，獨立地接受控制。
同一區塊BLK內之串單元SUe所包含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLe(WLe0～WLe7)。同一區塊BLK內之串單元SUo所包含之記憶胞電晶體MT(MT0～MT7)之控制閘極分別共通連接於字元線WLo(WLo0～WLo7)。選擇閘極線WLe及選擇閘極線WLo由列解碼器29獨立控制。
同一區塊BLK內之串單元SUe所包含之虛設電晶體DT0、DT1、DT2及DT3之控制閘極分別共通連接於虛設字元線WLDSe0、WLDSe1、WLDDe0及WLDDe1。同一區塊BLK內之串單元SUo所包含之虛設電晶體DT0、DT1、DT2及DT3之控制閘極分別共通連接於虛設字元線WLDSo0、WLDSo1、WLDDo0及WLDDo1。虛設字元線WLDSo0、WLDSo1、WLDDo0及WLDDo1由列解碼器29獨立控制。
記憶胞陣列21內，處於同一行之NAND串50之選擇電晶體ST1之汲極共通連接於位元線BL(BL0～BL(L－1)，其中(L－1)為2以上之自然數)。即，位元線BL在複數個串單元SU間將NAND串50共通連接。複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL例如電性連接於驅動器組28，藉由使用定序儀24控制電壓產生電路27及驅動器組28，自電壓產生電路27或驅動器組28向源極線SL供給電壓。又，一實施方式之半導體記憶裝置1亦可具備複數個源極線SL。例如，複數個源極線SL亦可分別電性連接於驅動器組28，藉由使用定序儀24控制電壓產生電路27及驅動器組28，自電壓產生電路27或驅動器組28向複數個源極線SL分別供給互不相同之電壓。
串單元SU連接於不同之位元線BL，且包含複數個連接於同一選擇閘極線SGD之NAND串50。區塊BLK包含共用字元線WL之複數個串單元SU。記憶胞陣列21包含共用位元線BL之複數個區塊BLK。記憶胞陣列21中，上述選擇閘極線SGS、虛設字元線WLDS、字元線WL、虛設字元線WLDD及選擇閘極線SGD積層於源極線層之上方，記憶胞電晶體MT三維地積層。
圖3係表示與某一區塊BLK之源極線層平行之面內(XY平面)之選擇閘極線SGD之平面佈局之圖。如圖3所示，本實施方式之半導體記憶裝置1例如於1個區塊BLK內包含4個選擇閘極線SGD。一實施方式之選擇閘極線SGD之平面佈局並不限定於圖3所示之佈局。圖3之說明中，有時省略與圖1及圖2相同或類似之構成之說明。
如圖3所示，本實施方式之半導體記憶裝置1中，例如使用於Y方向上延伸之第1連接部10-0d連接於X方向上延伸之3個配線層10-0a、10-0b、10-0c。配線層10-0a、10-0c位於Y方向之兩端。配線層10-0a與配線層10-0b隔著另一個配線層(配線層10-1a)於Y方向上鄰接。第1連接部10-0d位於X方向之一端。3個配線層10-0a、10-0b、10-0c作為選擇閘極線SGD0發揮功能。於本實施方式中，例如Y方向係與X方向正交或大致正交之方向。
使用於Y方向上延伸之第2連接部10-1d連接於X方向上延伸之配線層10-1a、10-1b。配線層10-1a位於配線層10-0a、10-0b之間。配線層10-1b位於配線層10-0b與另一個配線層(配線層10-2a)之間。第2連接部10-1d在X方向上位於與第1連接部10-0d相反之側之另一端。2個配線層10-1a、10-1b作為選擇閘極線SGD1發揮功能。
藉由於Y方向上延伸之第1連接部10-2d連接於X方向上延伸之配線層10-2a、10-2b。同樣地，藉由於Y方向上延伸之第2連接部10-3d連接於X方向上延伸之配線層10-3a、10-3b。配線層10-2a位於配線層10-1b與配線層10-3a之間。配線層10-3a位於配線層10-2a與配線層10-2b之間。配線層10-2b位於配線層10-3a與配線層10-3b之間。配線層10-3b位於配線層10-2b與配線層10-0c之間。第1連接部10-2d在X方向上位於與第1連接部10-0d同一側之一端。第2連接部10-3d在X方向上位於與第1連接部10-0d相反之側之另一端。2個配線層10-2a、10-2b作為選擇閘極線SGD2發揮功能。2個配線層10-3a、10-3b作為選擇閘極線SGD3發揮功能。
本實施方式例示了使用第1連接部10-0d、10-2d或第2連接部10-1d、10-3d連接各個配線層之構成，但並不限定於該構成。例如以如下方式進行控制：各個配線層相互獨立，對配線層10-0a、10-0b、10-0c供給相同電壓，對配線層10-1a、10-1b供給相同電壓，對配線層10-2a、10-2b供給相同電壓，對配線層10-3a、10-3b供給相同電壓。
包含鄰接於配線層10-0a、10-0b、10-0c之記憶體柱MP之NAND串50e之串單元SU被稱為SU0。包含鄰接於配線層10-1a、10-1b之記憶體柱MP之NAND串50o之串單元SU被稱為SU1。包含鄰接於配線層10-2a、10-2b之記憶體柱MP之NAND串50e之串單元SU被稱為SU2。包含鄰接於配線層10-3a、10-3b之記憶體柱MP之NAND串50o之串單元SU被稱為SU3。
區塊BLK內於Y方向上相鄰之配線層10被絕緣。將使相鄰配線層10絕緣之區域稱為狹縫SLT2。狹縫SLT2中，例如使用絕緣膜(圖示省略)埋入自平行於源極線層之面到至少設置配線層10之層為止之區域。又，於記憶胞陣列21內，例如於Y方向上配置複數個圖3所示之區塊BLK。於區塊BLK內，與在Y方向上相鄰之配線層10同樣地，使用絕緣膜(圖示省略)埋入Y方向上相鄰之區塊BLK之間，使Y方向上相鄰之區塊BLK間亦絕緣。將使相鄰之區塊BLK絕緣之區域稱為狹縫SLT1。與狹縫SLT2同樣地，狹縫SLT1中，於自平行於源極線層之面到至少設置配線層10之層為止之區域中埋入絕緣膜。
於Y方向上相鄰之配線層10間，設置複數個記憶體柱MP(MP0～MP15)。複數個記憶體柱MP設置於記憶胞部。複數個記憶體柱MP各自沿Z方向設置。一實施方式中，例如，Z方向係與XY方向正交或大致正交之方向，且為相對於源極線層垂直或大致垂直之方向。Z方向為第1方向之一例。Y方向為第2方向之一例。
具體而言，於配線層10-0a、10-1a之間設置記憶體柱MP4、MP12。於配線層10-1a、10-0b之間設置記憶體柱MP0、MP8。於配線層10-0b、10-1b之間設置記憶體柱MP5、MP13。於配線層10-1b、10-2a之間設置記憶體柱MP1、MP9。於配線層10-2a、10-3a之間設置記憶體柱MP6、MP14。於配線層10-3a、10-2b之間設置記憶體柱MP2、MP10。於配線層10-2b、10-3b之間設置記憶體柱MP7、MP15。於配線層10-3b、10-0c之間設置記憶體柱MP3、MP11。
記憶體柱MP係形成選擇電晶體ST1、ST2、虛設電晶體DT0、DT1、DT2、DT3、以及記憶胞電晶體MT之構造體。記憶體柱MP之詳細構造將於下文敍述。
記憶體柱MP0～MP3沿Y方向配置。記憶體柱MP8～MP11於與記憶體柱MP0～MP3在X方向上相鄰之位置，沿Y方向配置。即，記憶體柱MP0～MP3與記憶體柱MP8～MP11並排配置。
記憶體柱MP4～MP7及記憶體柱MP12～MP15各自沿Y方向配置。記憶體柱MP4～MP7在X方向上位於記憶體柱MP0～MP3與記憶體柱MP8～MP11之間。記憶體柱MP12～MP15在X方向上與記憶體柱MP4～MP7一起夾著記憶體柱MP8～MP11。即，記憶體柱MP4～MP7與記憶體柱MP12～MP15並排配置。
於記憶體柱MP0～MP3之上方，設置2個位元線BL0及BL1。位元線BL0共通連接於記憶體柱MP1及MP3。位元線BL1共通連接於記憶體柱MP0及MP2。於記憶體柱MP4～MP7之上方，設置2個位元線BL2及BL3。位元線BL2共通連接於記憶體柱MP5及MP7。位元線BL3共通連接於記憶體柱MP4及MP6。
於記憶體柱MP8～MP11之上方，設置有2個位元線BL4及BL5。位元線BL4共通連接於記憶體柱MP9及MP11。於記憶體柱MP12～MP15之上方，設置有2個位元線BL6及BL7。位元線BL6共通連接於記憶體柱MP13及MP15。位元線BL7共通連接於記憶體柱MP12及MP14。
如上所述，記憶體柱MP在Y方向上設置於跨2個配線層10之位置，以埋入複數個狹縫SL2中之任一狹縫SLT2之一部分之方式設置。又，Y方向上相鄰之記憶體柱MP間設置有1個狹縫SLT2。
再者，於隔著狹縫SLT1相鄰之配線層10-0a與配線層10-0b之間，未設置記憶體柱MP。
圖4係表示XY平面上字元線WL之平面佈局之圖。圖4所示之佈局對應於圖3之1個區塊之區域之佈局，係設置於較圖3所示之配線層10更下層之配線層11之佈局。一實施方式之字元線WL之平面佈局並不限定於圖4所示之佈局。圖4之說明中，有時省略與圖1～圖3相同或類似之構成之說明。
如圖4所示，於X方向上延伸之9個配線層11(配線層11-0～11-7，其中配線層11-0包含配線層11-0a及配線層11-0b)沿Y方向配置。各配線層11-0～11-7在Z方向上配置於各配線層10-0～10-7之下層。於配線層11-0～11-7與配線層10-0～10-7之間設置有絕緣膜，配線層11-0～11-7與配線層10-0～10-7相互絕緣。
各配線層11作為字元線WL7發揮功能。其他字元線WL0～WL6亦具有與字元線WL7同樣之構成及功能。於圖4所示之例中，配線層11-0a、11-2、11-4、11-6及11-0b作為字元線WLe7發揮功能。使用於Y方向上延伸之第1連接部11-8連接配線層11-0a、11-2、11-4、11-6及11-0b。第1連接部11-8設置於X方向之一端。第1連接部11-8中，配線層11-0a、11-2、11-4、11-6及11-0b連接於列解碼器29。一實施方式中，有時將第1連接部11-8及配線層11-0a、11-2、11-4、11-6、11-0b總稱為配線層11e。
又，配線層11-1、11-3、11-5及11-7作為字元線WLo7發揮功能。使用於Y方向上延伸之第2連接部11-9連接配線層11-1、11-3、11-5及配線層11-7。第2連接部11-9在X方向上設置於與第1連接部11-8相反之側之另一端。第2連接部11-9中，配線層11-1、11-3、11-5、11-7連接於列解碼器29。一實施方式中，有時將第2連接部11-9及配線層11-1、11-3、11-5、11-7總稱為配線層11o。
記憶胞部設置於第1連接部11-8與第2連接部11-9之間。於記憶胞部，Y方向上相鄰之配線層11被圖3所示之狹縫SLT2隔離。又，Y方向上相鄰之區塊BLK間之配線層11與狹縫SLT2同樣地被狹縫SLT1隔離。記憶胞部與圖3同樣地包含記憶體柱MP0～MP15。
選擇閘極線SGS、字元線WL0～WL6、虛設字元線WLDS0、WLDS1、WLDD0、WLDD1具有與圖4所示之字元線WL7同樣之構成。
圖5係表示圖4所示之B1-B2切斷部端面之圖。本實施方式之區塊BLK之切斷部端面並不限定於圖5所示之切斷部端面。圖5之說明中，有時省略與圖1～圖4相同或類似之構成之說明。
如圖5所示，配線層12沿Z方向設置於源極線層13之上方。源極線層13作為源極線SL發揮功能。再者，配線層12亦可不設置於圖5所示之源極線層13，而設置於半導體基板(基板)之p型井區域上。於該情形時，源極線SL與半導體基板之p型井區域電性連接。配線層12作為選擇閘極線SGS發揮功能。12層配線層11沿Z方向積層於配線層12之上方。配線層12作為虛設字元線WLDS、字元線WL及虛設字元線WLDD發揮功能。又，12層配線層11與虛設字元線WLDS0、虛設字元線WLDS1、字元線WL0～WL7、虛設字元線WLDD0及虛設字元線WLDD1一對一地對應。圖4係表示作為字元線WL發揮功能之配線層11之平面佈局之圖，圖3係表示作為選擇閘極線SGD發揮功能之配線層10之平面佈局之圖。作為選擇閘極線SGS發揮功能之配線層12之平面佈局例如係將圖3所示之作為選擇閘極線SGD發揮功能之配線層10置換為作為選擇閘極線SGS發揮功能之配線層12之佈局。
配線層12作為偶數選擇閘極線SGSe或奇數選擇閘極線SGSo發揮功能。偶數選擇閘極線SGSe與奇數選擇閘極線SGSo隔著狹縫SLT2於Y方向上交替地配置。Y方向上鄰接之偶數選擇閘極線SGSe與奇數選擇閘極線SGSo之間設置有記憶體柱MP。
配線層11作為偶數虛設字元線WLDSe、奇數虛設字元線WLDSo、偶數字元線WLe、奇數字元線WLo、偶數虛設字元線WLDDe或奇數虛設字元線WLDDo發揮功能。偶數虛設字元線WLDSe、奇數虛設字元線WLDSo隔著狹縫SLT2於Y方向上交替地配置。Y方向上鄰接之偶數虛設字元線WLDSe與奇數虛設字元線WLDSo之間設置有記憶體柱MP。於記憶體柱MP與偶數虛設字元線WLDSe之間及記憶體柱MP與奇數虛設字元線WLDSo之間設置有後述記憶胞。偶數字元線WLe、奇數字元線WLo隔著狹縫SLT2於Y方向上交替地配置。Y方向上鄰接之字元線WLe、WLo之間設置有記憶體柱MP。於記憶體柱MP與字元線WLe之間及記憶體柱MP與字元線WLo之間設置有後述記憶胞。偶數虛設字元線WLDDe、奇數虛設字元線WLDDo隔著狹縫SLT2於Y方向上交替地配置。Y方向上鄰接之偶數虛設字元線WLDDe與奇數虛設字元線WLDDo之間設置有記憶體柱MP。於記憶體柱MP與偶數虛設字元線WLDDe之間及記憶體柱MP與奇數虛設字元線WLDDo之間設置有後述記憶胞。
於Y方向上相鄰之區塊BLK間設置有狹縫SLT1。如上所述，於狹縫SLT1中設置有絕緣層。然而，亦可將使用導電體形成之接觸插塞或槽狀構造體設置於作為絕緣體之狹縫SLT1內。於將使用導電體形成之接觸插塞或槽狀構造體設置於狹縫SLT1內之情形時，能夠對源極線層13內施加電壓。再者，狹縫SLT1沿Y方向之寬度大於狹縫SLT2沿Y方向之寬度。
如圖3及如圖5所示，記憶體柱MP與位元線BL電性連接。例如，記憶體柱MP0與位元線BL1經由接觸插塞16連接。又，記憶體柱MP1與位元線BL0經由接觸插塞16連接，記憶體柱MP2與位元線BL1經由接觸插塞16連接，記憶體柱MP3與位元線BL0經由接觸插塞16連接。同樣地，記憶體柱MP4～MP7各自與位元線BL2或BL3連接，記憶體柱MP8～MP11與位元線BL4或BL5連接，記憶體柱MP12～MP15與位元線BL6或BL7連接。
圖6係表示圖3所示之半導體記憶裝置之A1-A2切斷部端面之圖。一實施方式之區塊BLK之切斷部端面並不限定於圖6所示之切斷部端面。圖6之說明中，有時省略與圖1～圖5相同或類似之構成之說明。源極線層13、配線層12、配線層11及配線層10之積層構造、記憶胞部之構成如圖5之說明，因此省略此處之說明。再者，圖6中，用虛線描繪存在於A1-A2切斷部端面之深度方向上之構成。
如圖6所示，第1連接區域中，配線層10、配線層11及配線層12例如設置為台階狀，自源極線層13引出。即，於XY平面觀察時，配線層10、12層配線層11及配線層12各者之端部之上表面於第1連接區域露出。於第1連接區域露出之配線層10、12層配線層11及配線層12各者之端部之上表面設置有接觸插塞17。接觸插塞17連接於金屬配線層18。例如，使用金屬配線層18，將作為第偶數個選擇閘極線SGD0及SGD2之發揮功能之配線層10、作為偶數虛設字元線WLDSe、偶數虛設字元線WLDDe及偶數字元線WLe發揮功能之配線層11、以及作為偶數選擇閘極線SGSe發揮功能之配線層12經由列解碼器29(圖1)電性連接於偶數側驅動器28A。
與第1連接區域同樣地，於第2連接區域中，配線層10、配線層11及配線層12例如設置為台階狀，自源極線層13引出。於XY平面觀察時，配線層10、12層配線層11及配線層12各者之端部之上表面於第2連接區域露出。於第2連接區域露出之配線層10之端部之上表面、12層配線層11及配線層12各者之端部之上表面設置有接觸插塞19。接觸插塞19連接於金屬配線層20。例如，使用金屬配線層20，將第奇數個選擇閘極線SGD1及SGD3、作為奇數字元線WLo發揮功能之配線層11、以及作為奇數選擇閘極線SGSo發揮功能之配線層12經由列解碼器29(圖1)電性連接於奇數側驅動器28B。
配線層10亦可不經由第1連接區域而經由第2連接區域電性連接於列解碼器29或偶數側驅動器28A及奇數側驅動器28B，亦可經由第1連接區域及第2連接區域二者而電性連接於列解碼器29或偶數側驅動器28A及奇數側驅動器28B。
圖7係表示本實施方式之記憶胞電晶體之C1-C2切斷部端面之圖，圖8係表示圖7所示之記憶胞電晶體之D1-D2切斷部端面之圖。圖7及圖8係表示包含2個記憶胞電晶體MT之區域之切斷部端面圖。於第1例中，記憶胞電晶體MT所包含之電荷儲存層為絕緣膜。本實施方式之記憶胞電晶體之第1例並不限定於圖7及圖8所示之構造。圖7及圖8之說明中，有時省略與圖1～圖6相同或類似之構成之說明。
如圖7及如圖8所示，記憶體柱MP包含沿Z方向設置之絕緣層30(絕緣體之一例)、半導體層31及絕緣層32～34。絕緣層30例如使用氧化矽膜形成。半導體層31以包圍絕緣層30周圍之方式設置，作為形成記憶胞電晶體MT之通道之區域發揮功能。半導體層31(第1通道及第2通道之一例)例如使用多晶矽層形成。於位於同一記憶體柱MP內之記憶胞電晶體MT間，半導體層31連續設置而不分離。因此，2個記憶胞電晶體MT各自中形成之通道共有記憶體柱MP之一部分。
如上所述，半導體層31於對向之2個記憶胞電晶體MT間連續。因此，對向之2個記憶胞電晶體MT各自中形成之通道共有記憶體柱MP之一部分。具體而言，圖7及圖8中，相互對向之左側記憶胞電晶體MT及右側記憶胞電晶體MT中，於第1記憶胞形成之通道及於第2記憶胞形成之通道共有記憶體柱MP之一部分。此處，2個通道共有記憶體柱MP之一部分意為：2個通道形成於同一記憶體柱MP，且2個通道之一部分重疊。一實施方式中，有時將上述構成稱為2個記憶胞電晶體MT共有通道、或2個記憶胞電晶體MT對向。
絕緣層32以包圍半導體層31周圍之方式設置，作為記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層32例如使用氧化矽膜與氮化矽膜之積層構造形成。絕緣層33以包圍半導體層31周圍之方式設置，作為記憶胞電晶體MT之電荷儲存層發揮功能。絕緣層33例如使用氮化矽膜形成。絕緣層34以包圍絕緣層33周圍之方式設置，作為記憶胞電晶體MT之區塊絕緣膜發揮功能。絕緣層34例如使用氧化矽膜形成。於除記憶體柱MP部以外之狹縫SLT2內，埋入絕緣層37。絕緣層37例如使用氧化矽膜形成。相互對向之左側記憶胞電晶體MT之絕緣層33與右側記憶胞電晶體MT之絕緣層33例如藉由包含氮化矽膜之絕緣層33連接。
於實施方式之第1例中，於記憶體柱MP周圍例如設置有AlO層35。於AlO層35周圍例如設置有阻隔金屬層36。阻隔金屬層36例如使用TiN膜形成。於阻隔金屬層36周圍設置有作為字元線WL發揮功能之配線層11。配線層11例如使用以鎢作為材料之膜形成。
藉此，1個記憶體柱MP在位於Z軸上之位置上，沿Y方向包含2個記憶胞電晶體MT及MT、或2個選擇電晶體ST1及ST2。
＜第2例＞ 圖9係表示圖7所示之記憶胞電晶體之變化例之圖，係表示圖5所示之記憶胞電晶體之C1-C2切斷部端面之圖。圖10係表示圖9所示之記憶胞電晶體之E1-E2切斷部端面之圖。圖9及圖10係表示包含2個記憶胞電晶體MT之區域之切斷部端面圖。第2例中，記憶胞電晶體MT所包含之電荷儲存層為導電膜。一實施方式之記憶胞電晶體之第2例並不限定於圖10及圖11所示之構造。圖10及圖11之說明中，有時省略與圖1～圖9相同或類似之構成之說明。
如圖10及圖11所示，記憶體柱MP包含沿Z方向設置之絕緣層48及絕緣層43、半導體層40、絕緣層41、導電層42、以及絕緣層46a～46c。絕緣層48例如使用氧化矽膜形成。半導體層40以包圍絕緣層48周圍之方式設置。半導體層40作為形成記憶胞電晶體MT之通道之區域發揮功能。半導體層40例如使用多晶矽層形成。半導體層40與圖8所示之記憶體柱MP之第1例同樣地，於位於同一記憶體柱MP內之記憶胞電晶體MT間連續設置而不分離。
絕緣層41設置於半導體層40周圍，作為各記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層41於圖10所示之XY平面內分離為2個區域。分離為2個區域之絕緣層41分別作為同一記憶體柱MP內之2個記憶胞電晶體MT之閘極絕緣膜發揮功能。絕緣層41例如使用氧化矽膜與氮化矽膜之積層構造形成。
導電層42設置於絕緣層41周圍，且沿Y方向被絕緣層43分離為2個區域。分離為2個區域之導電層42分別作為上述2個記憶胞電晶體MT各者之電荷儲存層發揮功能。導電層42例如使用多晶矽層形成。
絕緣層43例如使用氧化矽膜形成。於導電層42周圍，相對於導電層42由近到遠依次設置有絕緣層46a、46b及46c。絕緣層46a及46c例如使用氧化矽膜形成，絕緣層46b例如使用氮化矽膜形成。絕緣層46a、46b及46c作為記憶胞電晶體MT之區塊絕緣膜發揮功能。絕緣層46a、46b及46c沿Y方向分離為2個區域。於分離為2個區域之絕緣層46c之間設置有絕緣層43。又，於狹縫SLT2內埋入絕緣層43。絕緣層43例如使用氧化矽膜形成。
本實施方式之第2例中，於記憶體柱MP周圍例如設置有AlO層45。於AlO層45周圍例如設置有阻隔金屬層47。阻隔金屬層47例如使用TiN膜形成。於阻隔金屬層47周圍設置有作為字元線WL發揮功能之配線層11。與本實施方式之記憶體柱MP之第1例同樣地，本實施方式之記憶體柱MP之第2例之配線層11例如使用以鎢作為材料之膜形成。
本實施方式之記憶體柱MP之第2例中，亦與記憶體柱MP之第1例同樣地，1個記憶體柱MP在位於Z軸上之位置上，沿Y方向包含2個記憶胞電晶體MT及MT、或2個選擇電晶體ST1及ST2。再者，Z方向上相鄰之記憶胞電晶體間設置有絕緣層，圖示省略。藉由該絕緣層與絕緣層43及絕緣層46，導電層42於各個記憶胞電晶體之間被絕緣。
圖11係本實施方式之半導體記憶裝置1之記憶體柱(鄰接之2個NAND串)之等價電路圖。本實施方式之記憶體柱之等價電路圖並不限定於圖11所示之等價電路圖。圖11之說明中，有時省略與圖1～圖10相同或類似之構成之說明。
如圖11所示，於1個記憶體柱MP形成有2個NAND串50e、50o。NAND串50e、50o分別具有串聯電性連接之選擇電晶體ST1、虛設電晶體DT0及DT1、記憶胞電晶體MT0～MT7、虛設電晶體DT2及DT3、以及選擇電晶體ST2。NAND串50e與NAND串50o以互為相對(對向)之方式設置。因此，NAND串50e所包含之選擇電晶體ST1、虛設電晶體DT0及DT1、記憶胞電晶體MT0～MT7、虛設電晶體DT2及DT3及選擇電晶體ST2與NAND串50o所包含之選擇電晶體ST1、虛設電晶體DT0及DT1、記憶胞電晶體MT0～MT7、虛設電晶體DT2及DT3及選擇電晶體ST2以一對一地互為相對(對向)之方式設置。具體而言，NAND串50e所包含之選擇電晶體ST1與NAND串50o所包含之選擇電晶體ST1對向設置，NAND串50e所包含之虛設電晶體DT0及DT1與NAND串50o所包含之虛設電晶體DT0及DT1分別一對一地對向設置，NAND串50e所包含之記憶胞電晶體MT0～MT7與NAND串50o所包含之記憶胞電晶體MT0～MT7分別一對一地對向設置，NAND串50e所包含之虛設電晶體DT2及DT3與NAND串50o所包含之虛設電晶體DT2及DT3分別一對一地對向設置，NAND串50e所包含之選擇電晶體ST2與NAND串50o所包含之選擇電晶體ST2對向設置。
以下之說明中，主要說明包含第1記憶體柱MP(例如圖4之MP4)及鄰接於第1記憶體柱MP之第2記憶體柱MP(例如圖4之MP0)這2個記憶體柱MP之例。
設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之選擇電晶體ST1例如分別連接於共通之選擇閘極線SGD0。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之選擇電晶體ST1例如分別連接於選擇閘極線SGD1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之虛設電晶體DT2及DT3分別連接於共通之虛設字元線WLDDe0及WLDDe1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之虛設電晶體DT2及DT3分別連接於共通之虛設字元線WLDDo0及WLDDo1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之記憶胞電晶體MT0～MT7分別連接於共通之字元線WLe0～WLe7。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之記憶胞電晶體MT0～MT7分別連接於共通之字元線WLo0～WLo7。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之虛設電晶體DT0及DT1分別連接於共通之虛設字元線WLDSe0及WLDSe1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之虛設電晶體DT0及DT1分別連接於共通之虛設字元線WLDSo0及WLDSo1。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50e之選擇電晶體ST2例如分別連接於共通之偶數選擇閘極線SGSe。設置於第1記憶體柱MP及第2記憶體柱MP之NAND串50o之選擇電晶體ST2例如分別連接於共通之奇數選擇閘極線SGSo。
如上所述，NAND串50e所包含之選擇電晶體ST1、虛設電晶體DT2及DT3、記憶胞電晶體MT0～7、虛設電晶體DT0及DT1、以及選擇電晶體ST2分別對應於NAND串50o所包含之選擇電晶體ST1、虛設電晶體DT2及DT3、記憶胞電晶體MT0～7、虛設電晶體DT0及DT1、以及選擇電晶體ST2。對向之2個電晶體中，源極彼此電性連接且汲極彼此電性連接。具體而言，NAND串50e、50o中，對向之選擇電晶體ST1之源極彼此電性連接且汲極彼此電性連接，對向之虛設電晶體DT3之源極彼此電性連接且汲極彼此電性連接，對向之虛設電晶體DT2之源極彼此電性連接且汲極彼此電性連接，各自對向之記憶胞電晶體MT0～7之源極彼此電性連接且汲極彼此電性連接，對向之虛設電晶體DT1之源極彼此電性連接且汲極彼此電性連接，對向之虛設電晶體DT0之源極彼此電性連接且汲極彼此電性連接，對向之選擇電晶體ST2之源極彼此電性連接且汲極彼此電性連接。這是因為對向之電晶體中形成之通道共有記憶體柱MP之一部分。
同一記憶體柱MP內之2個NAND串50e、50o連接於同一位元線BL及同一源極線SL。
使用圖3及圖4對選擇閘極線SGD被選擇之情形進行說明。於選擇閘極線SGD0～SGD3之任一者被選擇之情形時，對與各選擇閘極線對應之1個配線層10-0～10-3供給將選擇電晶體ST1設為導通狀態之電壓。例如，當配線層10-1被選擇時，設置於記憶體柱MP0、MP1、MP4、MP5、MP8、MP9、MP12及MP13之8個選擇電晶體ST1成為導通狀態。藉此，選擇屬於上述記憶體柱之8個記憶胞電晶體MT。即，由上述8個記憶胞電晶體MT形成1頁。上述配線層10-1以外之配線層被選擇時之動作與上文相同，因此省略說明。
於本實施方式中，作為記憶胞電晶體MT之寫入方式，例如應用TLC方式。應用TLC方式之複數個記憶胞電晶體MT形成8個閾值分佈(寫入位準)。8個閾值分佈例如按閾值電壓自低到高依次稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準被分配各不相同之3位資料。
本實施方式之半導體記憶裝置1於寫入動作中反覆執行程式化循環。程式化循環例如包含程式化動作及驗證動作。程式化動作係如下動作：藉由於所選擇之記憶胞電晶體MT中將電子注入電荷儲存層，從而使該所選擇之記憶胞電晶體MT之閾值電壓上升。或者，程式化動作係如下動作：藉由禁止向電荷儲存層注入電子來維持所選擇之記憶胞電晶體MT之閾值電壓。驗證動作係如下動作：於程式化動作後，使用驗證電壓進行讀出，藉此確認所選擇之記憶胞電晶體MT之閾值電壓是否到達目標位準。所選擇之記憶胞電晶體MT之閾值電壓到達目標位準後，將其設為禁止寫入。
本實施方式之半導體記憶裝置1中，藉由反覆執行如上所述之包含程式化動作與驗證動作之程式化循環，使所選擇之記憶胞電晶體MT之閾值電壓上升至目標位準。
電荷儲存層中儲存之電子，有時會以不穩定之狀態儲存。因此，有時自上述程式化動作結束之時點起，記憶胞電晶體MT之電荷儲存層中儲存之電子會隨著時間之經過自電荷儲存層洩漏。若電子自電荷儲存層洩漏，則記憶胞電晶體MT之閾值電壓會下降。於是，為了應對記憶胞電晶體之閾值電壓可能隨時間經過下降之現象，於寫入動作結束後執行讀出動作時，會使用較驗證電壓低之讀出電壓來進行讀出動作。讀出動作亦可包含驗證動作。
圖12及圖13係用於說明本實施方式之定序儀24、電壓產生電路27、驅動器組28、列解碼器29、選擇閘極線SGD或字元線WL之電性連接之圖。本實施方式之定序儀24、電壓產生電路27、驅動器組28、列解碼器29、選擇閘極線SGD或字元線WL之電性連接並不限定於圖12所示之面。圖12及圖13之說明中，有時省略與圖1～圖11相同或類似之構成之說明。包含定序儀24、電壓產生電路27、驅動器組28及列解碼器29之電路為控制電路之一例。
如圖12所示，作為偶數字元線WLe發揮功能之配線層11亦可連接於偶數側驅動器28A，作為奇數字元線WLo發揮功能之配線層11亦可電性連接於奇數側驅動器28B。如上所述，偶數側驅動器28A及奇數側驅動器28B包含於驅動器組28。驅動器組28電性連接於電壓產生電路27。如圖12及圖13所示，偶數側驅動器28A及奇數側驅動器28B亦可使用自電壓產生電路27供給之電壓產生各種電壓。而且，偶數側驅動器28A亦可經由列解碼器29A將所產生之電壓供給至各區塊BLK之偶數字元線WLe。又，奇數側驅動器28B亦可經由列解碼器29B將產生之電壓供給至各區塊BLK之奇數字元線WLo。列解碼器29A及列解碼器29B包含於列解碼器29。
如圖13所示且如上所述，定序儀24能夠控制驅動器組28等執行寫入動作及讀出動作等各種動作。
圖14係用於說明本實施方式之偶數側驅動器28A與列解碼器29A之電性連接之模式圖。
於偶數側驅動器28A，連接有信號線SGe0、信號線SGe1、信號線SGe2、信號線CGDe0、信號線CGDe1、信號線CGDe2、信號線CGDe3及作為信號線CGe之信號線CGe0…CGe7。再者，關於信號線CGe，例如連接之信號線CGe之數量與區塊BLK內Z方向上配置之偶數字元線WL之數量相同。
信號線SGe0經由電晶體TR_SGe0連接於各區塊BLK中之偶數選擇閘極線SGSe。電晶體TR_SGe0作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線SGe0之信號導通或斷開。
信號線CGDe0及CGDe1經由電晶體TR_CGDe0及TR_CGDe1連接於各區塊BLK中之偶數虛設字元線WLDSe0及WLDSe1。電晶體TR_CGDe0及TR_CGDe1作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線CGDe0及CGDe1之信號導通或斷開。
信號線CGe0…CGe7經由電晶體TR_CGe0…TR_CGe7連接於各區塊BLK中之偶數字元線WLe0…WLe7。電晶體TR_CGe0…TR_CGe7作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線CGe0…CGe7之信號導通或斷開。
信號線CGDe2及CGDe3經由電晶體TR_CGDe2及TR_CGDe3連接於各區塊BLK中之偶數虛設字元線WLDDe0及WLDDe1。電晶體TR_CGDe2及TR_CGDe3作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線CGDe2及CGDe3之信號導通或斷開。
信號線SGe1經由電晶體TR_SGe1連接於各區塊BLK中之選擇閘極線SGD0。電晶體TR_SGe1作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線SGe1之信號導通或斷開。
信號線SGe2經由電晶體TR_SGe2連接於各區塊BLK中之選擇閘極線SGDe2。電晶體TR_SGe2作為開關發揮功能，該開關用於藉由區塊解碼器29A1使來自信號線SGe2之信號導通或斷開。
圖15係用於說明本實施方式之奇數側驅動器28B與列解碼器29B之電性連接之模式圖。
於奇數側驅動器28，連接有信號線SGo0、信號線SGo1、信號線SGo2、信號線CGDo0、信號線CGDo1、信號線CGDo2、信號線CGDo3及作為信號線CGo之信號線CGo0…CGo7。再者，關於信號線CGo，例如連接之信號線CGo之數量與區塊BLK內Z方向上配置之奇數字元線WL之數量相同。
信號線SGo0經由電晶體TR_SGo0連接於各區塊BLK中之奇數選擇閘極線SGSo。電晶體TR_SGo0作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線SGo0之信號導通或斷開。
信號線CGDo0及CGDo1經由電晶體TR_CGDo0及TR_CGDo1連接於各區塊BLK中之奇數虛設字元線WDLSo0及WLDSo1。電晶體TR_CGDo0及TR_CGDo1作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線CGDo0及CGDo1之信號導通或斷開。
信號線CGo0…CGo7經由電晶體TR_CGo0…TR_CGo7連接於各區塊BLK中之奇數字元線WLo0…WLo7。電晶體TR_CGo0…TR_CGo7作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線CGo0…CGo7之信號導通或斷開。
信號線CGDo2及CGDo3經由電晶體TR_CGDo2及TR_CGDo3連接於各區塊BLK中之奇數虛設字元線WLDDo0及WLDDo1。電晶體TR_CGDo2及TR_CGDo3作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線CGDo2及CGDo3之信號導通或斷開。
信號線SGo1經由電晶體TR_SGo1連接於各區塊BLK中之選擇閘極線SGD1。電晶體TR_SGo1作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線SGo1之信號導通或斷開。
信號線SGo2經由電晶體TR_SGo2連接於各區塊BLK中之選擇閘極線SGD3。電晶體TR_SGo1作為開關發揮功能，該開關用於藉由區塊解碼器29B1使來自信號線SGo2之信號導通或斷開。
圖16係用於說明本實施方式之電壓產生電路27與偶數側驅動器28A之電性連接之模式圖。
後述作為電壓之Vpgm、Vpass、VSGD1及VSGD2例如分別由電壓產生電路27內之第1電荷泵電路27A、第2電荷泵電路27B、第3電荷泵電路27C及第4電荷泵電路27D產生。而且，Vpgm、Vpass、VSGD1及VSGD2分別由偶數側驅動器28A內之第1調節器電路28A1、第2調節器電路28A2、第3調節器電路28A3及第4調節器電路28A4保持。其後，將Vpgm、Vpass、VSGD1及VSGD2適當相加，供給至CGe0…CGe7。
圖17係用於說明本實施方式之電壓產生電路27與奇數側驅動器28B之電性連接之模式圖。
Vpgm、Vpass、VSGD1及VSGD2分別由奇數側驅動器28B內之第1調節器電路28B1、第2調節器電路28B2、第3調節器電路28B3及第4調節器電路28B4保持。其後，將Vpgm、Vpass、VSGD1及VSGD2適當相加，供給至信號線CGo0…CGo7。
圖18係表示第1比較實施方式之半導體記憶裝置向選擇電晶體ST及記憶胞電晶體MT施加電壓之方法之模式圖。
此處，對1根記憶體柱MP內設置有2根NAND串50e及50o之半導體記憶裝置進行考察。此處考察之半導體記憶裝置中，未設置虛設電晶體DT。
圖18中，示出2根記憶體柱MP，分別具有2根NAND串50e及50o。此處，於各記憶體柱MP內之NAND串50e之選擇電晶體ST1之閘極連接有共通之選擇閘極線SGD，於各記憶體柱MP內之NAND串50o之選擇電晶體ST1之閘極連接有共通之選擇閘極線SGD。又，於各記憶體柱MP內之NAND串50e之記憶胞電晶體MT7之閘極連接有共通之字元線WL7e，於各記憶體柱MP內之NAND串50o之記憶胞電晶體MT7之閘極連接有共通之字元線WL7o。同樣地，於各記憶體柱MP內之NAND串50e之記憶胞電晶體MT6之閘極連接有共通之字元線WL6e，於各記憶體柱MP內之NAND串50o之記憶胞電晶體MT6之閘極連接有共通之字元線WL6o。
此處，考察連接於被施加0 V之位元線BL之NAND串50e。換言之，考察連接於「被選擇之位元線BL」之NAND串50e。於該情形時，自選擇閘極線SGD對選擇電晶體ST1之閘極施加VSGD，自位元線BL對選擇電晶體ST1之汲極(或源極)施加0 V。藉此，選擇電晶體ST1導通。VSGD為高於VSS之電壓。VSGD例如為2.5 V。VSS例如為接地電壓。VSS例如為0 V。然而，VSGD及VSS並不特別限定於此。又，自字元線WLe7對記憶胞電晶體MT7之閘極施加Vpgm。Vpgm例如為20 V。藉此，記憶胞電晶體MT7被施加高電場，被寫入「0」資料。另一方面，自字元線WLe6對記憶胞電晶體MT6之閘極施加Vpass。Vpass例如為10 V。因此，記憶胞電晶體MT6未被施加高電場，不進行資料之寫入。分別自字元線WLe5～WLe0對記憶胞電晶體MT5至MT0亦施加Vpass，圖18中未示出。記憶胞電晶體MT5至MT0亦不進行資料之寫入。換言之，連接於「被選擇之位元線BL」之NAND串50e中，僅對與被選擇之字元線WLe7對應之記憶胞電晶體MT7寫入「0」資料。
其次，考察連接於被施加VDDSA之位元線BL之NAND串50e。換言之，考察連接於「非選擇位元線BL」之NAND串50e。於該情形時，自選擇閘極線SGD對選擇電晶體ST1之閘極施加VSGD，自位元線BL對選擇電晶體ST1之汲極(或源極)施加VDDSA。藉此，選擇電晶體ST1斷開。即，於對被選擇之共通之選擇閘極線SGD施加電壓VSGD之情形時，VDDSA為使選擇電晶體ST1斷開之電壓。反過來說，電壓VSGD係根據位元線BL被施加之電壓來使選擇電晶體ST1導通或斷開之電壓。VDDSA例如為2.5 V。然而，VDDSA並不特別限定於此。如上所述，各記憶體柱MP內之NAND串50e連接有共通之選擇閘極線SGD、共通之字元線WLe7及共通之字元線WLe6。因此，連接於「非選擇位元線BL」之NAND串50e中，選擇電晶體ST1之閘極、記憶胞電晶體MT7之閘極及記憶胞電晶體MT6之閘極亦分別被施加VSGD、Vpgm及Vpass。此處，對於被施加VDDSA之非選擇位元線BL所連接之NAND串50e，要求選擇電晶體ST1斷開。然而，記憶胞電晶體MT7與選擇電晶體ST1鄰接。於鄰接於選擇電晶體ST1之記憶胞電晶體MT之閘極被施加像Vpgm那樣比較高之電壓之情形時，NAND串50e之選擇電晶體ST1中，靠近記憶胞電晶體MT7一側之通道之電位有時會過渡性地升高至Vpgm。於該情形時，連接於「非選擇位元線BL」之NAND串50e之選擇電晶體ST1可能會因為選擇電晶體ST1之耐壓極限而無法順利斷開。又，選擇電晶體ST1之通道電位會因GIDL(Gate-Induced Drain Leakage，閘極誘導汲極洩漏)而降低，可能導致連接於「非選擇位元線BL」之NAND串50e內之記憶胞電晶體MT發生誤寫入。換言之，於對連接於「被選擇之位元線BL」之NAND串50e中之最上層之字元線(WLe7)所連接之記憶胞電晶體MT7進行寫入時，連接於「非選擇位元線BL」之NAND串50e中之選擇電晶體ST1及對應之字元線(WLe7)所連接之記憶胞電晶體MT7可能會產生意外之動作。
圖19係表示第2比較實施方式之半導體記憶裝置向選擇電晶體及記憶胞電晶體施加電壓之方法之模式圖。此處，考察於1根記憶體柱MP內設置有2根NAND串50e及50o之半導體記憶裝置。被施加0 V之位元線BL與設置於同一記憶體柱MP內之2根NAND串50e及50o連接。被施加VDDSA之位元線BL亦與設置於同一記憶體柱MP內之2根NAND串50e及50o連接。又，各NAND串50e及50o中，於選擇電晶體ST1與記憶胞電晶體MT7之間設置有虛設電晶體DT2及DT3。
以如下情形為例進行說明：於各記憶體柱MP中，對與所選擇之字元線WLe7對應之NAND串50e之記憶胞電晶體MT7進行資料之寫入。首先，考察連接於被施加0 V之位元線BL之NAND串50e。自選擇閘極線SGD對選擇電晶體ST1之閘極施加VSGD，因此選擇電晶體ST1導通。藉由於該狀態下自所選擇之字元線WLe7對記憶胞電晶體MT7施加Vpgm而寫入資料。又，對虛設電晶體DT2之閘極施加Vpass，對虛設電晶體DT3之閘極施加VSGD。此處，例如Vpgm＞Vpass＞VSGD＞0 V。與圖18之例不同，與選擇電晶體ST1鄰接配置有虛設電晶體DT3。對鄰接於選擇電晶體ST1之虛設電晶體DT3之閘極施加VSGD。因此，第2比較實施方式中，選擇電晶體ST1靠近虛設電晶體DT3一側之通道之電位不容易變高。藉此，能夠抑制GIDL之發生。進而，因對鄰接於虛設電晶體DT3之虛設電晶體DT2之閘極施加Vpass，故選擇電晶體ST1與記憶胞電晶體MT7之間之電位變化平緩。藉此，能夠避免選擇電晶體ST1被施加超過耐壓極限之電壓。
其次，考察連接於被施加VDDSA之位元線BL之NAND串50e。對連接於被施加VDDSA之位元線BL之NAND串50e之選擇電晶體ST1之閘極亦施加電壓VSGD。又，對記憶胞電晶體MT7施加Vpgm。然而，虛設電晶體DT2之閘被施加Vpass，對虛設電晶體DT3之閘被施加VSGD。因此，與連接於被施加0 V之位元線BL之NAND串50e同樣地，能夠抑制GIDL之發生。又，能夠避免選擇電晶體ST1被施加超過耐壓極限之電壓。
圖20係表示本實施方式之半導體記憶裝置之選擇電晶體ST及記憶胞電晶體MT施加電壓之方法之模式圖。上述第1比較實施方式及第2比較實施方式中，考察如下情形：對於NAND串50e及NAND串50o中之虛設電晶體DT2及DT3，對閘極施加同一電壓。然而，本實施方式中，對於NAND串50e及NAND串50o中之虛設電晶體DT2及DT3施加不同之電壓。
圖20(a)所示之模式圖中，位元線BL被施加0 V。自選擇閘極線SGD(第1選擇閘極線之一例)對NAND串50e之選擇電晶體ST1之閘極施加VSGD。使用選擇閘極線SGD(第2選擇閘極線SGD之一例)對NAND串50o之選擇電晶體ST1之閘極施加0 V。自虛設字元線(最上層之第1虛設字元線之一例)對NAND串50e之虛設電晶體DT3之閘極施加VSGD。自虛設字元線(最上層之第2虛設字元線之一例)對NAND串50o之虛設電晶體DT3之閘極施加VSGD/2。自虛設字元線(最下層之第1虛設字元線之一例)對NAND串50e之虛設電晶體DT2之閘極施加Vpass。自虛設字元線(最下層之第2虛設字元線之一例)對NAND串50o之虛設電晶體DT2之閘極施加VSGD。自字元線(最上層之第1字元線之一例)對NAND串50e之記憶胞電晶體MT7之閘極施加Vpgm。自字元線(最上層之第2字元線之一例)對NAND串50o之記憶胞電晶體MT7之閘極施加Vpass。
即，未成為寫入對象之NAND串50o中，虛設電晶體DT3之閘極被施加之電壓為VSGD/2，較圖19所示之情形(VSGD)進一步變低。因此，未成為寫入對象之NAND串50o中之選擇電晶體ST1靠近虛設電晶體DT3一側之通道之電位與圖19之第2比較實施方式相比進一步變小。因此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。藉此，能夠提供可靠性提昇之半導體記憶裝置。
圖20(b)所示之模式圖中，使用選擇閘極線SGD(第3選擇閘極線之一例)對NAND串50e之選擇電晶體ST之閘極施加0 V。又，使用選擇閘極線SGD(第4選擇閘極線之一例)對NAND串50o之選擇電晶體ST之閘極施加0 V。再者，圖20(b)所示之NAND串50e之選擇電晶體ST1與圖20(a)所示之NAND串50e之選擇電晶體ST1分別連接於不同之選擇閘極線。即，圖20(a)所示之NAND串50e與圖20(b)所示之NAND串50e分別屬於不同之串單元。又，圖20(b)所示之NAND串50o之選擇電晶體ST1與圖20(a)所示之NAND串50o之選擇電晶體ST1分別連接於不同之選擇閘極線。即，圖20(a)所示之NAND串50o與圖20(b)所示之NAND串50o分別屬於不同之串單元。其他方面與圖20(a)所示之模式圖相同。於該情形時，未成為寫入對象之NAND串50o之虛設電晶體DT3之閘極被施加之電壓亦為VSGD/2。因此，未成為寫入對象之NAND串50o中之選擇電晶體ST1靠近虛設電晶體DT3一側之通道之電位與圖19之第2比較實施方式相比進一步變小。因此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
圖20(c)所示之模式圖中，對位元線BL施加VDDSA。圖20(c)所示之NAND串50e之選擇電晶體ST1與圖20(a)所示之NAND串50e之選擇電晶體ST1連接於共通之選擇閘極線(第1選擇閘極線)。即，圖20(a)所示之NAND串50e與圖20(c)所示之NAND串50e屬於同一串單元。又，圖20(c)所示之NAND串50o之選擇電晶體ST1與圖20(a)所示之NAND串50o之選擇電晶體ST1連接於共通之選擇閘極線(第2選擇閘極線)。即，圖20(a)所示之NAND串50o與圖20(c)所示之NAND串50o屬於同一串單元。因此，除位元線BL之電壓外，其他與圖20(a)所示之模式圖相同。於該情形時，未成為寫入對象之NAND串50o之虛設電晶體DT3之閘極被施加之電壓亦為VSGD/2。因此，未成為寫入對象之NAND串50o中之選擇電晶體ST1靠近虛設電晶體DT3一側之通道之電位與圖19之第2比較實施方式相比進一步變小。因此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
圖20(d)所示之模式圖中，對位元線BL施加VDDSA。圖20(d)所示之NAND串50e之選擇電晶體ST1與圖20(b)所示之NAND串50e之選擇電晶體ST1連接於共通之選擇閘極線(第3選擇閘極線)。即，圖20(b)所示之NAND串50e與圖20(d)所示之NAND串50e屬於同一串單元。又，圖20(d)所示之NAND串50o之選擇電晶體ST1與圖20(b)所示之NAND串50o之選擇電晶體ST1連接於共通之選擇閘極線(第4選擇閘極線)。即，圖20(b)所示之NAND串50o與圖20(d)所示之NAND串50o屬於同一串單元。因此，除位元線BL之電壓外，其他與圖20(b)所示之模式圖相同。於該情形時，未成為寫入對象之NAND串50o之虛設電晶體DT3之閘極被施加之電壓亦為VSGD/2。因此，未成為寫入對象之NAND串50o中之選擇電晶體ST1靠近虛設電晶體DT3一側之通道之電位與圖19之第2比較實施方式相比進一步變小。因此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
圖21係模式性地表示比較實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱MP(鄰接之2個NAND串)內之選擇電晶體施加之電壓、以及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。此處，設為圖5所示之記憶體柱MP3中具有選擇閘極線SGD0之NAND串50e之記憶胞電晶體MT7為寫入對象。
首先，設為於時間t1至t2之間，選擇閘極線SGD0(SGDe sel)、虛設字元線WLDDe1、虛設字元線WLDDe0、選擇閘極線SGD2(SGDe usel)、選擇閘極線SGD1及選擇閘極線SGD3(SGDo usel)、選擇閘極線SGSe、選擇閘極線SGSo、字元線WLe7(WLe sel)、字元線WLe0～字元線WLe6(WLe usel)、WLo0～WLo7(WLo usel)、虛設字元線WLDDe0、虛設字元線WLDDe1、位元線BL1(Inhibit BL)及位元線BL0(Program BL)之電壓為VSS。
於時間t2，對選擇閘極線SGD0(SGDe sel)、虛設字元線WLDDe1、虛設字元線WLDDo1、選擇閘極線SGD2(SGDe usel)、選擇閘極線SGD1及選擇閘極線SGD3(SGDo usel)施加預充電電壓VSGPCH。又，對字元線WLe7(WLe sel)、字元線WLe0～字元線WLe6(WLe usel)、WLo0～WLo7(WLo usel)、虛設字元線WLDDe0及虛設字元線WLDDo0施加預充電電壓VCHPCH。預充電電壓VSGPCH及VCHPCH例如高於VSS。
於時間t3，對位元線BL1(Inhibit BL)施加VDDSA。
於時間t4，使對選擇閘極線SGD0(SGDe sel)、虛設字元線WLDDe1、虛設字元線WLDDo1、選擇閘極線SGD2(SGDe usel)、選擇閘極線SGD1及選擇閘極線SGD3(SGDo usel)施加之預充電電壓VSGPCH恢復至VSS。又，使對字元線WLe7(WLe sel)、字元線WLe0～字元線WLe6(WLe usel)、WLo0～WLo7(WLo usel)、虛設字元線WLDDe0及虛設字元線WLDDo0施加之預充電電壓VCHPCH恢復至VSS。
於時間t5，對選擇閘極線SGD0(SGDe sel)、虛設字元線WLDDe1及虛設字元線WLDDo1施加VSG。又，對字元線WLe7(WLe sel)、字元線WLe0～字元線WLe6(WLe usel)、WLo0～WLo7(WLo usel)、虛設字元線WLDDe0及虛設字元線WLDDo0施加Vpass。進而，於時間t6，對字元線WLe7(WLe sel)施加Vpgm。
於時間t7，對選擇閘極線SGD0(SGDe sel)、虛設字元線WLDDe1、虛設字元線WLDDo1、字元線WLe7(WLe sel)、字元線WLe0～字元線WLe6(WLe usel)、WLo0～WLo7(WLo usel)、虛設字元線WLDDe0及虛設字元線WLDDo0施加VSS。
於圖21所示之實施方式之情形時，如上所述，記憶體柱MP3中具有選擇閘極線SGD0之NAND串50e之記憶胞電晶體MT7成為寫入對象。另一方面，記憶體柱MP0、記憶體柱MP1及記憶體柱MP2之NAND串50e之記憶胞電晶體MT7之閘極亦被施加Vpgm。然而，其等並並非寫入對象。
圖22係模式性地表示本實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓、以及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。此處，設為虛設字元線WLDDe1被施加之電壓與虛設字元線WLDDo1被施加之電壓互不相同。又，設為虛設字元線WLDDe0被施加之電壓與虛設字元線WLDDo0被施加之電壓互不相同。
虛設字元線WLDDe1及虛設字元線WLLDe0被施加之電壓與圖21所示之半導體記憶裝置之情形相同。另一方面，虛設字元線WLDDo1於時間t5被施加低於VSG之VSG/2。又，虛設字元線WLDDo0於時間t5被施加低於Vpass之VSG。藉此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
(第2實施方式) 圖23係模式性地表示本實施方式之半導體記憶裝置中，經由選擇閘極線對選擇電晶體施加之電壓、以及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。本實施方式表示連接於最上層之字元線WL(WLe7)以外之字元線之記憶胞電晶體MT成為寫入對象時半導體記憶裝置之動作。具體而言，表示連接於記憶體柱MP3內之NAND串50e之字元線WLe1之記憶胞電晶體MT1成為寫入對象時之動作。再者，圖23中記載之電壓與時間t6下施加之電壓對應。
對虛設字元線WLDDo1施加VSG。對虛設字元線WLDDe1、WLDDe0及WLDDo1施加Vpass/2。對WLe1施加Vpgm。另一方面，對字元線WLe0、字元線WLe2～WLe7、WLo0～WLo7施加Vpass。
本實施方式之半導體記憶裝置中，虛設字元線WLDDo1與虛設字元線WLDDe1被施加之電壓不同。又，虛設字元線WLDDo0與虛設字元線WLDDe0被施加之電壓不同。藉此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
(第3實施方式) 圖24係模式性地表示本實施方式之半導體記憶裝置中，經由選擇閘極線對選擇電晶體施加之電壓、以及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。本實施方式表示連接於最上層之字元線WL(WLe7)之記憶胞電晶體MT7成為寫入對象時半導體記憶裝置之動作。具體而言，表示連接於記憶體柱MP3內之NAND串50e之字元線WLe7之記憶胞電晶體MT7成為寫入對象時之動作。再者，圖24中記載之電壓與時間t6下施加之電壓對應。
對虛設字元線WLDDo1施加(1/3)Vpass。對虛設字元線WLDDo0施加(2/3)Vpass。對虛設字元線WLDDe1施加(1/2)(Vpass)。對虛設字元線WLDDe0施加Vpass。對WLe7施加Vpgm。另一方面，對字元線WLe0～WLe6、WLo0～WLo7施加Vpass。
本實施方式之半導體記憶裝置中，虛設字元線WLDDo1與虛設字元線WLDDe1被施加之電壓不同。又，虛設字元線WLDDo0與虛設字元線WLDDe0被施加之電壓不同。藉此，能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
(第4實施方式) 圖25係針對本實施方式之半導體記憶裝置，模式性地表示經由選擇閘極線對選擇電晶體施加之電壓、以及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。本實施方式表示連接於最上層之字元線WL(WLe7)之記憶胞電晶體MT7成為寫入對象時半導體記憶裝置之動作。具體而言，表示連接於記憶體柱MP3內之NAND串50e之字元線WLe7之記憶胞電晶體MT7成為寫入對象時之動作。又，本實施方式之半導體記憶裝置中，各NAND串50設置有4片虛設字元線WLD。再者，圖25中記載之電壓對應於時間t6下施加之電壓。
對虛設字元線WLDDo3施加(1/5)Vpass。對虛設字元線WLDDo2施加(2/5)Vpass。對虛設字元線WLDDo1施加(3/5)Vpass。對虛設字元線WLDDo0施加(4/5)Vpass。對虛設字元線WLDDe3施加(2/4)(Vpass)。對虛設字元線WLDDe2施加(2/4)(Vpass)。對虛設字元線WLDDe1施加(3/4)(Vpass)。對虛設字元線WLDDe0施加(4/4)(Vpass)。
本實施方式之半導體記憶裝置中，亦能夠於未成為寫入對象之NAND串50o中，更確實地抑制GIDL之發生。又，能夠更確實地避免選擇電晶體ST1被施加超過耐壓極限之電壓。因此能夠提供可靠性提昇之半導體記憶裝置。
對本發明之若干實施方式及實施例進行了說明，但該等實施方式及實施例係作為示例提出者，並非意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施方式及其等之變化包含於發明之範圍及主旨內，同樣包含於申請專利範圍所記載之發明及與其均等之範圍內。 [相關申請案]
本申請享有以日本專利申請2021-148135號(申請日：2021年9月10日)作為基礎申請案之優先權。本申請藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置 2:記憶體控制器 3:記憶體系統 10:配線層 11:配線層 12:配線層 13:源極線層 16:接觸插塞 17:接觸插塞 18:金屬配線層 19:接觸插塞 20:金屬配線層 21:記憶胞陣列 22:輸入輸出電路 23:邏輯控制電路 24:定序儀 25:暫存器 26:就緒/忙碌控制電路 27:電壓產生電路 27A:第1電荷泵電路 27B:第2電荷泵電路 27C:第3電荷泵電路 27D:第4電荷泵電路 28:驅動器組 28A:偶數側驅動器 28A1:第1調節器電路 28A2:第2調節器電路 28A3:第3調節器電路 28A4:第4調節器電路 28B:奇數側驅動器 28B1:第1調節器電路 28B2:第2調節器電路 28B3:第3調節器電路 28B4:第4調節器電路 29:列解碼器 29A:列解碼器 29B:列解碼器 30:感測放大器 31:半導體層 32:絕緣層 33:絕緣層 34:絕緣層 35:AlO層 36:阻隔金屬層 37:絕緣層 40:半導體層 41:絕緣層 42:導電層 43:絕緣層 45:AlO層 46:絕緣層 47:阻隔金屬層 48:絕緣層 50:NAND串 50e:NAND串 50o:NAND串 70:感測放大器 71:輸入輸出用墊群 72:邏輯控制用墊群 BL:位元線 BLK:區塊 C:結合容量 CEn:晶片賦能信號 CG:信號線 CLE:指令鎖存賦能信號 CMD:指令 DAT:資料 DQ:信號 DT:虛設電晶體 MP:同一記憶體柱 MT:記憶胞電晶體 R:抵抗成分 REn:讀出賦能信號 SG:信號線 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 SL:狹縫 ST:選擇電晶體 STS:狀態資訊 SU:串單元 WLD:虛設字元線 WLe:偶數字元線 WLo:奇數字元線 WPn:寫入保護信號
圖1係表示包含第1實施方式之半導體記憶裝置之儲器系統之構成之方塊圖。 圖2係表示第1實施方式之半導體記憶裝置中之記憶胞陣列之電路構成之模式圖。 圖3係表示第1實施方式之選擇閘極線、位元線及記憶體柱之平面佈局之模式圖。 圖4係表示第1實施方式之字元線及記憶體柱之平面佈局之模式圖。 圖5係圖3及圖4所示之半導體記憶裝置之B1-B2切斷部端面圖。 圖6係圖3及圖4所示之半導體記憶裝置之A1-A2切斷部端面圖。 圖7係圖5所示之記憶胞電晶體之C1-C2切斷部端面圖。 圖8係圖7所示之記憶胞電晶體之D1-D2切斷部端面圖。 圖9係表示圖7所示之記憶胞電晶體之變化例之切斷部端面圖。 圖10係圖9所示之記憶胞電晶體之E1-E2切斷部端面圖。 圖11係表示第1實施方式之半導體記憶裝置中之記憶體柱(鄰接之2個NAND串)之等價電路之圖。 圖12係用於說明第1實施方式之電壓產生電路、驅動器組、選擇閘極線或字元線之電性連接之圖。 圖13係用於說明第1實施方式之電壓產生電路、驅動器組、選擇閘極線或字元線之電性連接之圖。 圖14係用於說明第1實施方式之偶數側驅動器與列解碼器之電性連接之模式圖。 圖15係用於說明第1實施方式之奇數側驅動器與列解碼器之電性連接之模式圖。 圖16係用於說明第1實施方式之電壓產生電路27與偶數側驅動器28之電性連接之模式圖。 圖17係用於說明第1實施方式之電壓產生電路27與奇數側驅動器28之電性連接之模式圖。 圖18係表示第1比較實施方式之半導體記憶裝置對選擇電晶體及記憶胞電晶體施加電壓之方法之模式圖。 圖19係表示第2比較實施方式之半導體記憶裝置對選擇電晶體及記憶胞電晶體施加電壓之方法之模式圖。 圖20(a)～(d)係表示第1實施方式之半導體記憶裝置對選擇電晶體及記憶胞電晶體施加電壓之方法之模式圖。 圖21係模式性地表示比較實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓、及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。 圖22係模式性地表示第1實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓、及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。 圖23係模式性地表示第2實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓、及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。 圖24係模式性地表示第3實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓、及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。 圖25係模式性地表示第4實施方式之半導體記憶裝置中，經由選擇閘極線對記憶體柱(鄰接之2個NAND串)內之選擇電晶體施加之電壓及經由字元線及虛設字元線對記憶體柱內之記憶胞電晶體施加之電壓之圖。
50e,50o:NAND串
BL:位元線
DT:虛設電晶體
MP:同一記憶體柱
MT:記憶胞電晶體
ST:選擇電晶體

Claims (6)

  1. 一種半導體記憶裝置，其具備： 基板； 記憶體柱，其自上述基板朝第1方向延伸； 複數個第1字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之基板面設置，與上述記憶體柱之第1側對向； 複數個第2字元線，其等於上述基板之上，與上述基板於上述第1方向上分開，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1字元線相同，與上述記憶體柱之第2側對向； 複數個第1虛設字元線，其等於上述第1字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向； 複數個第2虛設字元線，其等於上述第2字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置分別與複數個上述第1虛設字元線相同，與上述記憶體柱之上述第2側對向； 第1選擇閘極線，其於上述第1虛設字元線之上，平行於上述基板之上述基板面設置，與上述記憶體柱之上述第1側對向； 第2選擇閘極線，其於上述第2虛設字元線之上，平行於上述基板之上述基板面設置，在上述第1方向上之位置與上述第1選擇閘極線相同，與上述記憶體柱之上述第2側對向；及 驅動器，其可供給電壓； 上述驅動器於寫入動作中， 對上述第1選擇閘極線施加第1電壓， 對上述第2選擇閘極線施加低於上述第1電壓之第2電壓， 對最上層之上述第1虛設字元線施加上述第1電壓以上之第3電壓， 對最上層之上述第2虛設字元線施加與上述第3電壓不同、且高於上述第2電壓之第4電壓， 對最下層之上述第1虛設字元線施加上述第3電壓以上之第5電壓， 對最下層之上述第2虛設字元線施加與上述第5電壓不同、且為上述第4電壓以上之第6電壓。
  2. 如請求項1之半導體記憶裝置，其中 上述第3電壓與上述第6電壓相等。
  3. 如請求項1之半導體記憶裝置，其中 上述驅動器於上述寫入動作中， 對最上層之上述第1字元線施加高於上述第5電壓、且高於上述第6電壓之第7電壓， 對最上層之上述第2字元線施加低於上述第7電壓、且高於上述第6電壓之第8電壓， 上述第1電壓與上述第3電壓與上述第6電壓相等， 上述第5電壓與上述第8電壓相等。
  4. 如請求項1之半導體記憶裝置，其中 上述驅動器於上述寫入動作中， 對最上層之上述第1字元線施加高於上述第5電壓、且高於上述第6電壓之第7電壓， 對最上層之上述第2字元線施加低於上述第7電壓、且高於上述第6電壓之第8電壓， 上述第1虛設字元線及上述第2虛設字元線分別設置有n層， n為2以上之自然數， 上述第4電壓為上述第8電壓之1/(n＋1)， 上述第6電壓為上述第8電壓之n/(n＋1)。
  5. 如請求項1之半導體記憶裝置，其中 上述驅動器於上述寫入動作中， 對最上層之上述第1字元線施加高於上述第5電壓、且高於上述第6電壓之第7電壓， 對最上層之上述第2字元線施加高於上述第5電壓、且高於上述第6電壓之第8電壓， 上述第1電壓與上述第4電壓相等， 上述第3電壓、上述第5電壓與上述第6電壓相等。
  6. 如請求項5之半導體記憶裝置，其中 上述驅動器於上述寫入動作中， 對最上層之上述第1字元線以外之上述第1字元線施加高於上述第7電壓之第9電壓， 對最上層之上述第2字元線以外之上述第2字元線施加高於上述第5電壓、高於上述第6電壓、且低於上述第9電壓之第10電壓。
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