TW202303965A - Iii-v族半導體晶粒 - Google Patents

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Abstract

一種III-V族半導體晶粒，包括裝置區域以及摻雜半導體環形區域。摻雜半導體環形區域圍繞裝置區域。至少一主動裝置或被動裝置形成在裝置區域中。

Description

III-V族半導體晶粒
本揭露實施例是關於一種用於偵測晶粒破裂的半導體結構。
在傳統的半導體製程中，係採用切割製程(例如雷射切割)來單粒化基板上的晶粒。然而，在晶粒的邊緣或者角落處可能會形成微裂紋(micro-cracks)，例如髮絲裂紋(hairline cracks)，從而可能降低晶粒的可靠度。此外，髮絲裂紋可能是主要裂紋的延伸，因此偵測這類裂紋是重要的。因此，業界需要一種用於偵測晶粒上裂紋的結構。
本揭露一些實施例提供一種III-V族半導體晶粒，包括裝置區域以及摻雜半導體環形區域。摻雜半導體環形區域圍繞裝置區域。至少一主動裝置或被動裝置形成在裝置區域中。
本揭露一些實施例提供一種III-V族半導體晶粒，具有裝置區域以及圍繞裝置區域的摻雜半導體環形區域。III-V族半導體晶粒包括基板、次集極層、保護層。次集極層形成在基板上。保護層設置在次集極層上。
以下公開許多不同的實施方法或是範例來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此來限定本揭露的範圍。舉例來說，在說明書中提到第一特徵部件形成於第二特徵部件之上，其包括第一特徵部件與第二特徵部件是直接接觸的實施例，另外也可包括於第一特徵部件與第二特徵部件之間另外有其他特徵的實施例，亦即，第一特徵部件與第二特徵部件並非直接接觸。
此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。此外，在本揭露中的在另一特徵部件之上形成、連接到及/或耦接到另一特徵部件可包括其中特徵部件形成為直接接觸的實施例，並且還可包括其中可形成插入上述特徵部件的附加特徵部件的實施例，使得上述特徵部件可能不直接接觸。此外，其中可能用到與空間相關用詞，例如“垂直的”、“上方”、＂上＂、＂下＂、＂底＂及類似的用詞(如＂向下地＂、＂向上地＂等)，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞旨在涵蓋包括特徵的裝置的不同方向。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該等序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
在此，「約」、「大約」、「實質上」之用語通常是表示在一給定值或給定範圍的20%之內，較佳是10%之內，更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。
在本揭露的一些實施例中提供了一種半導體結構(例如III-V族半導體晶粒)。根據本揭露的一些實施例，半導體結構包括圍繞半導體晶粒的主動區的環形元件，其可以幫助檢測在晶粒的單粒化期間產生的微裂紋(例如髮絲裂紋)。
第1A圖、第2A圖、第3A圖、以及第4A圖是在本揭露的一些實施例中形成半導體結構100A的各階段的俯視圖。根據本揭露的一些實施例，第1B圖、第2B圖、第3B圖、以及第4B圖分別是沿著第1A圖、第2A圖、第3A圖、第4A圖中的線段A-A所繪示的剖面圖。
如第1A圖和第1B圖所示，在一些實施例中提供基板102。在一些實施例中，基板102是半導體基板。此外，基板102可包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs或上述之組合。在一些實施例中，基板102包括未摻雜的GaAs。因此，半導體結構100A(參見第4A圖)可為III-V族半導體晶粒。
接下來，如第2A圖和第2B圖所示，根據本揭露的一些實施例，在基板102上形成次集極層104A(第一摻雜半導體層104A)。在一些實施例中，次集極層104A包括具有第一導電類型的III-V族半導體。在一些其他的實施例中，次集極層104A包括具有第二導電類型的III-V族半導體。在一些實施例中，第二導電類型與第一導電類型相反。在一些實施例中，第一導電類型是n型。次集極層104A可以包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs或上述之組合。在一些實施例中，次集極層104A為n型GaAs層，其可以Si、Se、及Te進行摻雜。在一些實施例中，次集極層104A的摻雜濃度在1e18cm -3和1e20cm -3之間的範圍內。以此數量級的摻雜濃度，可較容易在次集極層104A以及後續形成的集極電極之間形成歐姆接觸。如果次集極層104A的摻雜濃度過高，摻質可能會未完全活化，且可靠度可能變差。如果次集極層104A的摻雜濃度太低，次集極層104A及後續形成的集極電極之間可能未形成歐姆接觸。在一些實施例中，次集極層104A可以具有50nm和1500nm之間的厚度。如果次集極層104A太厚，可能難以透過佈植隔離。如果次集極層104A太薄，可能增加集極電阻。在一些實施例中，以分子束磊晶(molecular-beam epitaxy；MBE)、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)、化學氣相沉積(chemical vapor deposition；CVD)、氫化物氣相磊晶(hydride vapor phase epitaxy；HVPE)、其他合適的方法、或上述之組合形成次集極層104A於基板102之上。可透過原位摻雜來摻雜次集極層104A。
如第3A圖和第3B圖所示，根據本揭露的一些實施例，環形元件103形成在次集極層104A中。在一些實施例中，環形元件103(或稱為集極高台環103(collector mesa ring))是由摻雜過的半導體層所製成的導電環。在一些實施例中，環形元件103包括n型摻雜半導體層、p型摻雜半導體層、或上述之組合。在一些實施例中，環形元件103中的摻雜濃度介於1E18cm -3和4E19cm -3之間。
在一些實施例中，在次集極層104A上進行佈植製程，以在次集極層104A中定義環形元件103。在一些實施例中，將硼離子(或氦離子)佈植到n型摻雜次集極層104A的一些區域中。舉例來說，可以在區域203和區域204的一些區域中進行佈植製程，以在次集極層104A中定義絕緣區域。在一些實施例中，區域204包圍區域201，區域202位於區域203和區域204之間，並且在區域201和區域202中不進行佈植。在一些實施例中，未佈植硼離子的次集極層104A的至少一個區域可以作為環形元件103，例如區域202中的次集極層104A。在一些實施例中，可以進行另一道佈植製程，以調整環形元件103的導電率。在一些實施例中，環形元件103可以稱為集極高台環(collector mesa ring，CMESA ring)。因此，環形元件103可以具有與次集極層104A的其他部分不同的導電率。舉例來說，它可以比區域203或區域204中的次集極層104A的其他部分具有更好的導電率。因此，環形元件103可以作為導電區域並且可以用於檢測晶粒裂紋。
在一些實施例中，如第3A圖所示，環形元件103包括突出部103C以及突出部103D。在一些實施例中，藉由在後續製程中所形成的導電特徵(例如導孔及/或導電層)，可將突出部103C連接到第一導電墊(例如第4A圖所示的導電墊205A)，並且可將突出部103D連接到第二導電墊(例如第4A圖所示的導電墊205B)。
在一些實施例中，在區域201中形成主動裝置及/或被動裝置。因此，區域201可以做為一裝置區域。所述主動裝置可以包括異質接面雙載子電晶體(heterojunction bipolar transistor，HBT)、高電子遷移率電晶體(high electron mobility transistor，HEMT)、其他合適的半導體裝置、或上述之組合。所述被動裝置可以包括電容、電阻、電感、濾波器、PIN型二極體(PIN diode)、其他合適的裝置、或上述之組合。
在一些實施例中，區域201中的次集極層104A可以做為裝置區域201中的異質接面雙載子電晶體的次集極層。在一些實施例中，區域202可以被區域203包圍，並且形成在區域203和區域204之間。
接下來，如第4A圖和第4B圖所示，根據本揭露的一些實施例，保護結構105(或保護層)設置在次集極層104A上和區域201中。在一些實施例中，保護結構105可用來保護區域201中的元件。之後，根據本揭露的一些實施例，在保護結構105上和區域201中形成導電墊205A和導電墊205B，以形成半導體結構100A。在一些實施例中，導電墊205A藉由形成在環形元件103和導電墊205A之間的第一導電特徵電性連接到環形元件103，並且導電墊205B藉由形成在環形元件103和導電墊205B之間的第二導電特徵電性連接到環形元件103。在一些實施例中，上述導電特徵包括保護結構105中的導孔。在一些實施例中，導孔直接接觸環形元件103、導電墊205A及/或導電墊205B。在一些實施例中，保護結構105中還設置有導電層，且導電墊205A和導電墊205B藉由導孔和導電層與環形元件103電性連接。
根據本揭露一些實施例，第4C圖是沿著第4A圖中的線段B-B所繪示的剖面圖。在一些實施例中，如第4C圖所示，導電墊205A係藉由第一導電特徵(例如導孔)206A而電性連接到突出部103C。在一些實施例中，導電墊205B係藉由第二導電特徵(例如導孔)206B而電性連接到突出部103D。在一些實施例中，第一導電特徵206A和第二導電特徵206B分別位於導電墊205A和導電墊205B的正下方。在一些實施例中，第一導電特徵206A和第二導電特徵206B分別位於突出部103C和突出部103D的正上方。在一些實施例中，第一導電特徵206A和第二導電特徵206B設置在保護結構105中，例如藉由微影製程(例如塗覆光阻、軟烘烤、曝光、曝光後烘烤、顯影、其他合適的製程、或上述之組合)、蝕刻製程(例如濕蝕刻製程、乾蝕刻製程、其他合適的製程、或上述之組合)、其他合適的製程、或上述之組合來設置第一導電特徵206A和第二導電特徵206B。在一些實施例中，第一導電特徵206A和第二導電特徵206B包括導孔和導電層的組合。
根據本揭露一些實施例，第4D圖是保護結構105的細節的放大圖。在一些實施例中，保護結構105可以包括第一介電層105A、第二介電層105B、第三介電層105C、和第四介電層105D。在一些實施例中，第一介電層105A設置在次集極層104A上，第二介電層105B設置在第一介電層105A上，第三介電層105C設置在第二介電層105B上並覆蓋第一介電層105A的側壁105S1和第二介電層105B的側壁105S2。在一些實施例中，第三介電層105C與次集極層104A接觸。在一些實施例中，第四介電層105D設置於第三介電層105C上，且第三介電層105C與第四介電層105D之間形成階梯界面105S5。在一些實施例中，可以在第一介電層105A、第二介電層105B、第三介電層105C及/或第四介電層105D之間提供導孔和導電層(未示出)，以使環形元件103電性連接導電墊205A和導電墊205B。
在一些實施例中，保護結構105可包括SiN x(x可在1與3之間，且具體而言為SiN、Si 3N 4、Si 2N 3或上述之組合) 、SiO 2、SiON、Al 2O 3、AlN、聚醯亞胺(polyimide；PI)、苯並環丁烯(benzocyclobutene；BCB)、或聚苯噁唑(polybenzoxazole；PBO)、其他絕緣材料、或上述之組合。舉例來說，第一介電層105A、第二介電層105B、第三介電層105C可以包括SiN，第四介電層105D可以包括PBO。可以藉由金屬有機化學氣相沉積、化學氣相沉積、旋轉塗佈、其他合適的方法、或上述之組合來形成保護結構105。
在一些實施例中，環形元件103可以在導電墊205A和導電墊205B之間分為第一部分103A和第二部分103B。在一些實施例中，第一部分103A和第二部分103B電性並聯到導電墊205A和導電墊205B。在一些實施例中，第一部分103A具有電阻R1，而第二部分103B具有電阻R2。在一些實施例中，第一部分103A和第二部分103B的長度可以實質上彼此相同，但本揭露並不限於此。在一些實施例中，導電墊205A和導電墊205B可以位於半導體結構100A的區域201的對角處，因此第一部分103A的長度和第二部分103B的長度以及電阻R1和電阻R2可以實質上相同，但本揭露並不限於此。
在一些實施例中，可以藉由以下方程式來計算導電墊205A和導電墊205B之間的總電阻RTl：
Figure 02_image001
如果在半導體結構100A的邊緣處形成任何裂紋，當裂紋傳播到環形元件103，例如傳播到第二部分103B時，第二部分103B將無法導電，使得此時導電墊205A和導電墊205B之間的總電阻RT2可表示為：
Figure 02_image003
即使裂紋沒有傳播穿過整個環形元件103，由於第一部分103A或第二部分103B的電阻會被裂紋改變，所以總電阻仍然會受到影響。因此，可藉由測量導電墊205A與導電墊205B之間的電阻來判斷是否存在裂紋。
在一些實施例中，環形元件103(或區域202)具有W1的寬度。在一些實施例中，寬度W1介於2μm和10μm之間(例如5μm)。在一些實施例中，半導體結構100A的邊緣101和環形元件103的邊緣103E1之間的距離D1介於5μm和20μm之間(例如10μm)。在一些實施例中，W1與D1的比值介於0.1和2之間。可以調整寬度W1和距離D1，以提高晶粒的裂紋檢測靈敏度。
在一些實施例中，第一介電層105A的邊緣105S1與第二介電層105B的邊緣105S2對準。在一些實施例中，第三介電層105C的邊緣105S3與第四介電層105D的邊緣105S4對準。在一些實施例中，邊緣105S4和邊緣105S2之間的距離D2介於0.5μm和1.5μm之間(例如1μm)。在一些實施例中，邊緣105S1可以與環形元件103的邊緣103E2對準。在一些實施例中，第三介電層105C和第四介電層105D之間的階梯界面的寬度D2可以小於區域202的寬度W1。
第5圖示出本揭露的一些實施例中的半導體結構100B。如第5圖所示，可以調整環形元件103的位置，例如保護結構105部分覆蓋環形元件103。舉例來說，環形元件103的一部分位於保護結構105下方並被保護結構105覆蓋，而另一部分則露出於保護結構，以防止環形元件103在製造過程中(例如蝕刻製程)受到損壞。
在一些實施例中，寬度W1介於2μm和10μm之間(例如5μm)。在一些實施例中，半導體結構100A的邊緣101和環形元件103的邊緣103E1之間的距離D1介於5μm和20μm之間(例如10μm)。在一些實施例中，W1與D1的比值可以介於0.1和2之間。可以調整寬度W1和距離D1，以提高晶粒的裂紋檢測靈敏度。在一些實施例中，邊緣105S4和邊緣105S2之間的距離D2介於0.5μm和1.5μm之間(例如1μm)。在一些實施例中，邊緣105S4和邊緣103E1之間的距離D3介於1μm和9μm之間(例如4μm)。在一些實施例中，W1與D3的比值介於1和10之間。可以調整寬度W1和距離D3，以提高晶粒的可靠度。
第6圖示出本揭露的一些實施例中的半導體結構100C。如第6圖所示，可以進一步調整環形元件103的位置，例如被保護結構105完全覆蓋。因此，可以防止環形元件103在製造過程中(例如蝕刻製程)受到損壞。在一些實施例中，邊緣103E1可以與面對環形元件103的邊緣105S2對準，但本揭露不限於此。在一些實施例中，寬度W1介於2μm和10μm之間(例如5μm)。在一些實施例中，半導體結構100A的邊緣101和環形元件103的邊緣103E1之間的距離D1介於5μm和30μm之間(例如15μm)。在一些實施例中，W1與D1的比值可以介於1/15和2之間。
第7A圖是本揭露一些實施例中的半導體結構100D的俯視圖。根據本揭露一些實施例，第7B圖是沿著第7A圖中的線段A-A繪示的剖面圖。根據本揭露一些實施例，第7C圖是沿著第7A圖中的線段B-B繪示的剖面圖。如第7A圖、第7B圖和第7C圖所示，可以進一步調整環形元件103的位置，例如被保護結構105完全覆蓋，並且邊緣103E1可以與邊緣105S2橫向分離。因此，可以進一步防止環形元件103在製造製程(例如蝕刻製程)期間受到損壞。在一些實施例中，導電墊205A和導電墊205B分別藉由第一導電特徵(例如導孔)206A和第二導電特徵(例如導孔)206B電性連接到環形元件103。在一些實施例中，第一導電特徵206A和第二導電特徵206B分別位於導電墊205A和導電墊205B的正下方。在一些實施例中，第一導電特徵206A和第二導電特徵206B位於環形元件103的正上方。在一些實施例中，第一導電特徵206A和第二導電特徵206藉由微影製程、蝕刻製程、其他合適的製程、或上述之組合而形成在保護結構105中。
第8圖示出本揭露一些實施例中的半導體結構100E。如第8圖所示，根據本揭露的一些實施例，在環形元件103上提供了基極高台環(base mesa ring)109。在一些實施例中，基極高台環109可以包括蝕刻停止層106A、次集極層104B、集極層108、以及基極層110。藉由在環形元件103上提供了基極高台環109，可以保護環形元件103，並且可以進一步提高裂紋檢測的靈敏度。
在一些實施例中，蝕刻停止層106A包括InGaP、InGaAs、GaAsP、AlGaAs、InAlAs、GaSb或上述之組合。在一些實施例中，蝕刻停止層106A具有與次集極層104A的摻雜濃度相同數量級的摻雜濃度。在這些實施例中，蝕刻停止層106A的摻雜濃度在1e18cm -3至1e20cm -3之間的範圍內。如果蝕刻停止層106A的摻雜濃度太高，摻質可能未完全活化，且可靠度可能變差。如果蝕刻停止層106A的摻雜濃度太低，集極電阻可能增加。在一些實施例中，蝕刻停止層106A可以具有介於5nm和200nm之間的厚度。如果蝕刻停止層106A太厚，則集極電阻可能會增加。如果蝕刻停止層106A太薄，則可能不足以使隨後的蝕刻製程停止。可以藉由分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、化學氣相沉積(CVD)、氫化物氣相磊晶(HVPE)、其他合適的方法、或上述之組合來形成蝕刻停止層106A。可以藉由原位摻雜來摻雜蝕刻停止層106A。
在一些實施例中，次集極層104A可稱為底次集極層104A，次集極層104B可稱為上次集極層104B。在一些實施例中，次集極層104B具有介於50nm和1500nm之間的厚度。在一些實施例中，次集極層104B的厚度和底部次集極層104A的厚度實質上相同。在一些實施例中，次集極層104B的摻雜濃度在1e18cm -3至1e20cm -3之間的範圍內。用於形成次集極層104B的材料和製程可以與之前描述的用於形成次集極層104A的材料和製程相似或相同，並且為了簡潔在此不再贅述。
在一些實施例中，集極層108包括具有第一導電類型的III-V族半導體。集極層108可以包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、GaSb、或上述之組合。在一些實施例中，集極層108是n型GaAs層。可以藉由分子束磊晶(MBE)、金屬有機化學氣相沉積(MOCVD)、化學氣相沉積(CVD)、氫化物氣相磊晶(HVPE)、其他合適的方法、或上述之組合來形成集極層108。在一些實施例中，集極層108的摻雜濃度大於0cm -3，且小於或等於1e18cm -3。集極層108可為具有不同摻雜濃度的多層結構。
在一些實施例中，基極層110包括具有第二導電類型的III-V族半導體。基極層110可以包括III-V族半導體，例如為GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、GaSb、或上述之組合。在一些實施例中，基極層110可以為可藉由C、Mg、Zn、Ca、Be、Sr、Ba、及Ra高度摻雜的p型GaAs層。基極層110的摻雜濃度可以介於1e18cm -3到1e20cm -3之間的範圍。可藉由分子束磊晶、金屬有機化學氣相沉積、化學氣相沉積、氫化物氣相磊晶、另一合適的方法、或上述之組合來形成基極層110。
在一些實施例中，可以在區域201中提供主動裝置(例如異質接面雙載子電晶體、高電子遷移率電晶體、或上述之組合)。舉例來說，第9圖示出本揭露一些實施例中的半導體結構100F。如第9圖所示，根據本揭露的一些實施例，異質接面雙載子電晶體130形成在區域201中。應注意的是，根據本揭露的一些實施例，為了簡單起見，保護結構105在第9圖中係示為單層。在一些實施例中，蝕刻停止層106A、次集極層104B、集極層108和基極層110可以同時形成在基極高台環109和異質接面雙載子電晶體130中。這些元件的材料和製程於在此不再贅述。
在一些實施例中，異質接面雙載子電晶體130更包括形成在基極層110上的射極層112。在一些實施例中，射極層112包括具有第一導電類型的III-V族半導體。射極層112可以包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、或上述之組合。在一些實施例中，射極層112是n型InGaP層。射極層112可為多層結構。在一些實施例中，射極層112包括在底部的n型InGaP層和在頂部的n型GaAs層(未示出)。在一些實施例中，射極層112的材料和基極層110的材料是具有不同能隙的不同材料。因此，可以在射極層112和基極層110之間的界面處形成異質接面。可以分子束磊晶、金屬有機化學氣相沉積、化學氣相沉積、氫化物氣相磊晶、另一合適的方法、或上述之組合形成射極層112。
在一些實施例中，異質接面雙載子電晶體130還可以包括形成在射極層112上的射極蓋層114。在一些實施例中，射極蓋層114包括具有第一導電類型的III-V族半導體。射極蓋層114可以包括III-V族半導體，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、或上述之組合。在一些實施例中，射極蓋層114是高度摻雜的n型InGaAs層，其可有助於在射極蓋層114與後續形成的射極電極之間形成歐姆接觸。可以分子束磊晶、金屬有機化學氣相沉積、化學氣相沉積、氫化物氣相磊晶、另一合適的方法、或上述之組合形成射極蓋層114。
在一些實施例中，異質接面雙載子電晶體130還可以包括形成在射極蓋層114上的射極電極116。射極電極116可以包括Ti、Al、Au、Pd、Pt、Cu、W、其他合適的金屬、其合金、或上述之組合。可以電鍍、濺鍍、電阻加熱蒸鍍、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、原子層沉積、其他合適的方法、或上述之組合首先形成射極電極材料於射極蓋層114之上。接著，在一些實施例中，以光學微影及蝕刻製程圖案化電極材料，且形成了射極電極116。
在一些實施例中，異質接面雙載子電晶體130還可以包括形成在基極層110上的基極電極118。在一些實施例中，形成基極電極118的製程和材料可以與用於形成射極電極116的製程和材料相同或者相似。為了簡潔起見，於此不再對這些製程和材料進行贅述。
在一些實施例中，異質接面雙載子電晶體130還可以包括集極電極124，集極電極124形成在次集極層104B上並且電性連接到次集極層104B。集極電極124可以包括導電材料，例如Ti、Al、Au、Pd、Pt、Cu、W、其他合適的金屬、其合金、或上述之組合。形成集極電極124的製程可以與形成射極電極116的製程相同或相似。為簡潔起見，在此不再贅述這些製程。在一些實施例中，保護結構105覆蓋異質接面雙載子電晶體130，並且集極電極124可以部分地從保護結構105露出。
在一些實施例中，異質接面雙載子電晶體130下方的次集極層104A可以稱為集極高台(collector mesa)，並且異質接面雙載子電晶體130的蝕刻停止層106A、次集極層104B、集極層108和基極層110可以稱為基極高台(base mesa)。在一些實施例中，區域202(例如環形元件103)和集極高台的至少一部分形成在次集極層104A中。在一些實施例中，環形元件103可以稱為區域202的下部，基極高台環109可以稱為區域202的上部，而集極高台和區域202的下部形成在次集極層104A中。在一些實施例中，基極高台和區域202的上部形成在設置在次集極層104A上的相同半導體層中(例如蝕刻停止層106A、次集極層104B、集極層108和基極層110)。
綜上所述，本揭露一些實施例提供一種III-V族半導體晶粒，包括裝置區域以及摻雜半導體環形區域。摻雜半導體環形區域圍繞裝置區域。至少一主動裝置形成在裝置區域中。因此，可以容易地檢測到形成在半導體晶粒邊緣的裂紋。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可以作更動、替代、與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，而任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果，皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100A,100B,100C,100D,100E:半導體結構 101,103E1,103E2,105S3,105S4:邊緣 102:基板 103:環形元件(集極高台環) 103A:第一部分 103B:第二部分 103C,103D:突出部 104A:次集極層(第一摻雜半導體層) 105:保護結構 105A:第一介電層 105B:第二介電層 105C:第三介電層 105D:第四介電層 105S1,105S2:側壁(邊緣) 105S5:階梯界面 106A:蝕刻停止層 108:集極層 109:基極高台環 110:基極層 112:射極層 114:射極蓋層 116:射極電極 118:基極電極 124:集極電極 130:異質接面雙載子電晶體 201,202,203,204:區域 205A,205B:導電墊 206A:第一導電特徵 206B:第二導電特徵 A-A,B-B:線段 D1,D2,D3:距離 W1:寬度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，多種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1A圖、第2A圖、第3A圖、以及第4A圖是在本揭露的一些實施例中形成半導體結構的各階段的俯視圖。 根據本揭露的一些實施例，第1B圖、第2B圖、第3B圖、以及第4B圖分別是沿著第1A圖、第2A圖、第3A圖、第4A圖中的線段A-A所繪示的剖面圖。 根據本揭露一些實施例，第4C圖是沿著第4A圖中的線段B-B繪示的剖面圖。 根據本揭露一些實施例，第4D圖是保護結構的細節的放大圖。 根據本揭露一些實施例，第5圖示出本揭露一些實施例中的半導體結構。 根據本揭露一些實施例，第6圖示出本揭露一些實施例中的半導體結構。 第7A圖是本揭露一些實施例中的半導體結構的俯視圖。 根據本揭露一些實施例，第7B圖是沿著第7A圖中的線段A-A繪示的剖面圖。 根據本揭露一些實施例，第7C圖是沿著第7A圖中的線段B-B繪示的剖面圖。 第8圖示出本揭露一些實施例中的半導體結構。 第9圖示出本揭露一些實施例中的半導體結構。
100A:半導體結構
101:邊緣
103:環形元件(集極高台環)
103A:第一部分
103B:第二部分
103C,103D:突出部
104A:次集極層(第一摻雜半導體層)
105:保護結構
201,202,203,204:區域
205A,205B:導電墊
A-A,B-B:線段

Claims (20)

  1. 一種III-V族半導體晶粒，包括： 一裝置區域，其中至少一主動裝置或者至少一被動裝置形成在該裝置區域中；以及 一摻雜半導體環形區域，圍繞該裝置區域。
  2. 如請求項1之III-V族半導體晶粒，其中該至少一主動裝置包括異質接面雙載子電晶體、高電子遷移率電晶體、或上述之組合。
  3. 如請求項1之III-V族半導體晶粒，更包括一對導電墊，電性連接該摻雜半導體環形區域。
  4. 如請求項3之III-V族半導體晶粒，其中該等導電墊形成在該III-V族半導體晶粒的對角。
  5. 如請求項3之III-V族半導體晶粒，其中該摻雜半導體環形區域包括一第一部份以及一第二部分，電性並聯到該等導電墊。
  6. 如請求項1之III-V族半導體晶粒，其中該摻雜半導體環形區域具有一第一寬度，該摻雜半導體環形區域的一邊緣與該III-V族半導體晶粒的一邊緣之間具有一第一距離，且該第一寬度與該第一距離的比值介於1/15及2之間。
  7. 一種III-V族半導體晶粒，具有一裝置區域以及圍繞該裝置區域的一摻雜半導體環形區域，該III-V族半導體晶粒包括： 一基板； 一次集極層，形成在該基板上；以及 一保護層，設置在該次集極層上。
  8. 如請求項7之III-V族半導體晶粒，其中一異質接面雙載子電晶體形成在該裝置區域中，且該異質接面雙載子電晶體包括一集極高台以及一基極高台，該基極高台形成在該集極高台上。
  9. 如請求項8之III-V族半導體晶粒，其中至少一部分的該摻雜半導體環形區域以及該集極高台形成在該次集極層中。
  10. 如請求項8之III-V族半導體晶粒，其中該摻雜半導體環形區域包括一下部以及一上部，該上部位在該下部之上，該集極高台以及該摻雜半導體環形區域的該下部形成在該次集極層中。
  11. 如請求項10之III-V族半導體晶粒，其中該基極高台以及該摻雜半導體環形區域的該上部形成在一半導體層中，該半導體層設置在該次集極層上。
  12. 如請求項7之III-V族半導體晶粒，其中該摻雜半導體環形區域形成在該III-V族半導體晶粒的多個隔離區域之間。
  13. 如請求項7之III-V族半導體晶粒，其中該保護層包括： 一第一介電層，設置在該次集極層上； 一第二介電層，設置在該第一介電層上；以及 一第三介電層，設置在該第二介電層上，並且覆蓋該第一介電層的一側壁以及該第二介電層的一側壁。
  14. 如請求項13之III-V族半導體晶粒，其中該保護層更包括一第四介電層，設置在該第三介電層上，且該第三介電層以及該第四介電層之間形成一階梯界面。
  15. 如請求項14之III-V族半導體晶粒，其中該階梯界面的寬度小於該摻雜半導體環形區域的寬度。
  16. 如請求項13之III-V族半導體晶粒，其中該第三介電層接觸該次集極層。
  17. 如請求項7之III-V族半導體晶粒，其中該次集極層包括一絕緣區域，其中該絕緣區域的導電率與該摻雜半導體環形區域的導電率不同。
  18. 如請求項17之III-V族半導體晶粒，其中該摻雜半導體環形區域的一邊緣與該保護層的一邊緣對準。
  19. 如請求項17之III-V族半導體晶粒，其中該保護層部分覆蓋該摻雜半導體環形區域。
  20. 如請求項17之III-V族半導體晶粒，其中該保護層完全覆蓋該摻雜半導體環形區域。
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