TW202249286A - 半導體裝置及其形成方法 - Google Patents

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鄭銘龍
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Abstract

一種半導體裝置，包括：半導體基板以及通道層的堆疊在半導體基板上。最頂部通道層的頂表面沿著相對於基板表面的第一高度延伸。最底部通道層的底表面沿著相對於基板表面的第二高度延伸。裝置更包括閘極結構，嚙合通道層的堆疊且沿著第一方向延伸。額外地，裝置包括源極/汲極部件，在通道層的堆疊的第一側壁表面上以及在基板上，第一側壁表面平行於第一方向延伸。此外，源極/汲極部件在第一高度具有沿著第一方向的第一寬度，且在第二高度具有沿著第一方向的第二寬度，以及其中第一寬度大於第二寬度。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種多通道電晶體裝置及其形成方法。
半導體積體電路產業經歷了快速成長。積體電路材料以及設計的技術進步已經產生數個積體電路世代，其中每一世代都比前一世代具有更小且更複雜的電路。在積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也增加了積體電路製造以及製程的複雜性，並且為了實現這些進步，需要在積體電路製程以及製造方面進行相似的發展。
例如，基於奈米片的裝置已被引入以通過增加閘極-通道耦合（gate-channel coupling）、減小關閉狀態電流（OFF-state current）以及減小短通道效應（short-channel effects, SCEs）來改善閘極控制。基於奈米片的裝置包括複數個堆疊在一起的通道層以形成由閘極結構嚙合（engage）的電晶體通道。基於奈米片的裝置與常規的互補式金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）製程兼容，允許它們在保持閘極控制和減輕SCEs的同時積極地微縮化。然而，由於裝置結構複雜，在最佳電流密度以極低邊緣（fringe）電容之間取得平衡可能具有挑戰性。因此，儘管常規的基於奈米片的裝置通常已足以滿足其預期目的，但是它們並非在全部的方面都令人滿意。
本發明一些實施例提供一種半導體裝置，包括：半導體基板，半導體基板具有基板表面；通道層的堆疊，在半導體基板上，其中通道層的堆疊的最頂部通道層的頂表面沿著相對於基板表面的第一高度延伸，且通道層的堆疊的最底部通道層的底表面沿著相對於基板表面的第二高度延伸；閘極結構，嚙合（engaging）通道層的堆疊且沿著第一方向延伸；以及源極/汲極部件，在通道層的堆疊的第一側壁表面上以及在基板上，第一側壁表面平行於第一方向延伸；其中源極/汲極部件在第一高度具有沿著第一方向的第一寬度，且在第二高度具有沿著第一方向的第二寬度，以及其中第一寬度大於第二寬度。
本發明另一些實施例提供一種半導體裝置，包括：半導體基板；第一介電部件，在半導體基板上並具有第一側壁表面；第二介電部件，在半導體基板上並具有第二側壁表面，第一側壁表面面對（facing）第二側壁表面；第三介電部件，在第一側壁表面上並具有第三側壁表面；第四介電部件，在第二側壁表面上並具有第四側壁表面，第三側壁表面面對（facing）第四側壁表面；以及源極/汲極部件，在半導體基板上方並具有底部以及頂部，底部在第三側壁表面以及第四側壁表面之間延伸，且頂部在第一側壁表面以及第二側壁表面之間延伸，其中在第三側壁表面以及第四側壁表面之間的第一距離小於在第一側壁表面以及第二側壁表面之間的第二距離，以及其中第一介電部件以及第二介電部件各自包括第一介電材料，第三介電部件以及第四介電部件各自包括第二介電材料，第二介電材料不同於第一介電材料。
本發明又一些實施例提供一種形成半導體裝置的方法，包括：接收半導體工件，半導體工件具有在半導體基板的頂表面上方延伸的主動區；在（across）第一方向，在主動區的第一相對側壁上形成介電部件；蝕刻主動區的部分以形成源極/汲極溝槽，源極/汲極溝槽露出主動區的第二相對側壁；凹蝕介電部件；以及在源極/汲極溝槽中以及在主動區露出的第二相對側壁上形成源極/汲極部件，源極/汲極部件部分地形成在介電部件的頂表面上。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。為了簡單和清楚起見，可以按不同比例任意繪製各種部件。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。再者，用語「大約」、「近似」等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，例如在所描述的數字之+/- 10%之內，或本發明所屬技術領域中具有通常知識者理解的其他數值。例如，用語「大約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。
本揭露一般來說關於積體電路與半導體裝置以及其製造方法。更詳細而言，本揭露關於垂直堆疊（vertically-stacked）且水平定向（horizontally-oriented）的多通道電晶體，例如奈米線電晶體和奈米片電晶體。這些類型的電晶體有時被稱為全繞式閘極（GAA）電晶體、多橋通道（MBC）電晶體或一些其他名稱。在本揭露中，它們被廣泛地稱為基於奈米片的電晶體（或電晶體，或簡稱為裝置）。一種基於奈米片的裝置包括多個通道層，這些通道層一個疊一個堆疊並由閘極結構嚙合（engage）。基於奈米片的裝置的通道層可以包括任何合適的形狀及/或配置。例如，通道層可以是許多不同形狀中的一種，例如線（或奈米線）、片（或奈米片）、棒（或奈米棒）及/或其他合適的形狀。易言之，術語「基於奈米片的裝置」廣泛地涵蓋具有奈米線、奈米棒及任何其他合適形狀的通道層的裝置。此外，基於奈米片的裝置的通道層可以與單個、連續的閘極結構或多個閘極結構嚙合。通道層連接一對源極/汲極部件，使得電荷載子可以在操作期間（例如當電晶體導通時）通過通道層從源極區流到汲極區。此外，在源極/汲極部件和閘極結構之間形成內部間隔物，使源極/汲極部件可以被屏蔽以避免針對閘極結構的操作。本揭露的基於奈米片的裝置可以是互補式金屬氧化物半導體 （complementary metal-oxide-semiconductor, CMOS）裝置、p型金屬氧化物半導體（p-type MOS, PMOS）裝置或n型金屬氧化物半導體（n-type MOS, NMOS）裝置。一般技術人員可以認知可受益於本揭露一些方面的半導體裝置的其他示例。此外，雖然本揭露使用基於奈米片的裝置作為示例，但是一般技術人員可以認知可從本揭露一些方面受益的半導體裝置的其他示例。例如，其他類型的金屬氧化物半導體場效電晶體（MOSFET），例如平面MOSFETs、鰭式場效電晶體（FinFETs）、其他多閘極FETs可以受益於本揭露的一些方面。
在典型的基於奈米片的裝置中，源極/汲極部件從通道層的整個側壁表面成長並覆蓋整個側壁表面。這確保在操作中充分利用通道層的導電能力。此外，源極/汲極部件的成長通常橫向延伸超出通道層的邊緣（例如，沿著閘極結構的縱向），使源極/汲極部件跨越（span）比通道層本身更大的寬度。這種較大的橫向寬度不會提高電晶體的電荷傳導性，但確實為隨後形成的接觸部件提供更大的落置平台（landing platform），這有助於降低它們之間的接觸電阻。然而，相較於通道層，源極/汲極部件增加的橫向尺寸也有助於增加裝置的邊緣（fringe）電容，其抵消了所描述的益處，有時甚至對裝置性能產生負面影響。因此，本揭露提供允許形成具有較窄底部以及較寬頂部的源極/汲極部件的方法，使得源極/汲極部件和接觸部件之間的接觸電阻被最小化，同時邊緣電容不會不必要地增加。
現在將參考附圖更詳細地描述本揭露的各個方面。第1A-10A圖根據本揭露的方法的一些實施例，繪示在不同製造階段的工件200的三維（three-dimensional, 3D）視圖。第1B-10B以及11圖繪示工件200的剖面圖（例如沿著對應第1A-10A圖的線B-B’的X-Z剖面）。根據本揭露的各種方面，第3C-10C、3D-10D、7E-10E、7F-10F以及7G-10G圖繪示本揭露的示例工件200分別沿著第3A-10A圖中的線C-C’、線D-D’、線E-E’、線F-F’以及線G-G’的局部剖面圖。根據本揭露的一個或多個方面，第12圖繪示用於從工件200形成半導體裝置200的方法100的流程圖。方法100僅是一個示例，並不旨在將本揭露內容限制為方法100中明確說明的內容。對於方法的其他實施例，可以在方法100之前、期間以及之後提供額外的步驟，並且可以替換、消除或移動所描述的一些步驟。為簡單起見，本揭露並未詳細描述所有步驟。相似地，為了簡單和清楚起見，第1A-10A、1B-10B、3C-10C、3D-10D、7E-10E、7F-10F、7G-10G以及11圖被簡縮，且可能不包括所有部件。
參照第1A、1B以及方法100的步驟102，接收（或提供）工件200。工件200包括基板202以及設置在基板202上的堆疊204。在一些實施例中，基板202可以是矽（Si）基板。在一些其他實施例中，基板202可以包括其他半導體，例如鍺（Ge）、矽鍺（SiGe）或III-V族半導體材料。示例的III-V族半導體材料可以包括砷化鎵（GaAs）、磷化銦（InP）、磷化鎵（GaP）、氮化鎵（GaN）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、磷化鎵銦（GaInP）以及砷化銦鎵（InGaAs）。基板202還可包括絕緣層，例如氧化矽層，以具有絕緣體上矽（silicon-on-insulator, SOI）結構或絕緣體上鍺（germanium-on-insulator, GOI）結構。在一些實施例中，基板202可以包括一個或多個阱區，例如摻雜有n型摻質（即，磷（P）或砷（As））的n型阱區，或摻雜有p型摻質（即，硼（B））的p型阱區，以形成不同類型的裝置。n型阱以及p型阱的摻雜可以使用離子佈植或熱擴散形成。
半導體層204的堆疊可以包括與複數個犧牲層206交錯的（interleaved）（或交織的（interweaved））複數個通道層208。通道層208以及犧牲層206可以具有不同的半導體組成。在一些實施例中，通道層208由矽（Si）形成，例如結晶矽，並且犧牲層206由矽鍺（SiGe）形成。在這些實施例中，犧牲層206中額外的鍺含量允許犧牲層206的選擇性去除或凹蝕，而大抵不對通道層208造成損害。在一些實施例中，可以使用磊晶製程沉積犧牲層206以及通道層208。可以使用化學氣相沉積（chemical vapor deposition, CVD）沉積技術（例如，氣相磊晶（vapor-phase epitaxy, VPE）及/或超高真空化學氣相沉積（ultra-high vacuum CVD, UHV-CVD））、分子束磊晶（molecular beam epitaxy, MBE）及/或其他合適的製程以磊晶沉積半導體層204的堆疊。犧牲層206以及通道層208一個接一個地交替沉積，以形成堆疊204。出於圖案化的目的，工件200還可以包括堆疊204上方的硬遮罩層209。硬遮罩層209可以是單層或多層。在一些實施例中，硬遮罩層209係由氮化矽形成。如以下所述，硬遮罩層209也在後續的蝕刻操作中保護通道層。在一些實施例中，額外的墊氧化物層207可以可選地（optionally）形成在硬遮罩層209以及最頂部的通道層208之間。
在一些實施例中，每個通道層208具有約3奈米至約15奈米的厚度402，例如約5奈米至約10奈米。如果厚度402太小，電荷載子通過通道層208的遷移可能成為限制裝置性能的瓶頸（bottleneck）。如果厚度402太大，閘極可能無法有效地控制通道層208的所有部分。每個犧牲層206具有約3奈米至約15奈米的厚度404，例如約5奈米至約10奈米。如果厚度404太小，則可能沒有足夠的空間以隨後在相鄰的通道層208之間形成所有必需的閘極層。如果厚度404太大，則額外的製程以及材料成本抵消了任何額外的益處。應當理解，如第1A以及1B圖所示，三層犧牲層206以及四層通道層208交替地以及垂直地設置，其配置僅出於說明目的，並不意旨在限制本揭露。膜層的數量取決於半導體裝置期望的通道數量。在一些實施例中，通道層208的數量介於2至10之間。最頂部通道層208的頂表面與最底部通道層208的底表面（或基板202的頂表面）之間的距離也可以稱為堆疊高度412。堆疊高度由通道層208的數量、通道層的厚度、犧牲層206的數量以及犧牲層的厚度決定。在一些實施例中，堆疊高度412可以為約35奈米至約65奈米。如果堆疊高度太小，例如小於35奈米，則電晶體中形成的通道層208的數量或厚度可能不足，從而導致操作電流的傳導路徑受到不必要的限制。如果堆疊高度太大，例如大於65奈米，額外膜層及/或較大的厚度可能不足以合理化（justify）它們的製造成本及/或它們佔據的物理空間。
在一些實施例中，硬遮罩層209（或與墊氧化物層207（若存在）一同）具有厚度414。如稍後所描述，厚度414決定隨後形成的高介電常數（high-k）硬遮罩層的高度，其形成切割金屬閘極（cut-metal-gate）介電部件的一部分。在一些實施例中，厚度414可以為約10奈米至約40奈米，例如約15奈米至約30奈米。如果厚度414太小，例如小於約10奈米，則隨後形成的切割金屬閘極介電部件的高度可能不足以切割穿過閘極結構的高度。相反地，如果厚度414太大，例如大於約40奈米，則額外的高度不會帶來實質性的益處，反而會佔用珍貴的裝置空間。
繼續參考第1A以及1B圖，已使用圖案化操作圖案化半導體層204的堆疊以及緊鄰其下的基板202以形成鰭狀結構212（可互換地稱為主動區212或鰭式主動區212）。每個鰭狀結構212包括由基板202的一部分形成的基部212B以及由堆疊204形成的堆疊部分212S。堆疊部分212S設置在基部212B上方。鰭狀結構212沿著Y方向縱向（lengthwise）延伸並從基板202沿著Z方向垂直延伸。可以使用合適的製程，包括雙重圖案化或多重圖案化製程以圖案化鰭狀結構212。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距（pitch）更小的圖案。例如，在一實施例中，在基板上方形成材料層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的材料層旁邊形成間隔物。之後去除材料層，剩餘的間隔物或心軸（mandrel）之後可以用於通過蝕刻堆疊204以及基板202以圖案化鰭狀結構212。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻（reactive ion etching, RIE）及/或其他合適的製程。在一些實施例中，在鰭狀結構的圖案化之前（例如在形成心軸之前），額外的硬遮罩層（例如氧化物硬遮罩層）可以形成在硬遮罩層209的頂部上。在完成圖案化製程之後去除那些額外的硬遮罩層。在一些實施例中，鰭狀結構212被配置為沿著X方向具有寬度408。 在一些實施例中，寬度408可以是大約20奈米至大約40奈米。
工件200還包括形成在相鄰鰭狀結構212之間的隔離部件214。隔離部件214可以通過首先在工件200上沉積前驅物層並填充鰭狀結構212之間的空間（或溝槽），且隨後凹蝕以至少露出鰭狀結構212的頂部形成。介電材料可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電質、其組合及/或其他合適的材料。在各種示例中，可以使用CVD製程、次大氣壓CVD（subatmospheric CVD, SACVD）製程、流動式（flowable）CVD製程、原子層沉積（ALD）製程、旋轉塗佈及/或其他合適的製程沉積介電材料。在一些實施例中，可以在形成隔離部件214之前形成襯層以包繞（wrap around）鰭狀結構212。因此，如第1A以及1B圖所示，鰭狀結構212的堆疊部分212S升高至隔離部件214之上，而基部212B被隔離部件214圍繞。在一些實施例中，堆疊部分212S具有約45奈米至約60奈米的高度。如果高度太小，例如小於約45奈米，則通過通道層的電流可能受到限制；而如果高度太大，例如大於約60奈米，則額外的晶片佔用空間（footprint）可能無法合理化任何的性能改善。
參考第2A以及2B圖，方法100包括步驟104，其在鰭狀結構212上方形成包覆（cladding）層216。在一些實施例中，包覆層216可以具有與犧牲層206相似但不同的組成。在一個示例中，包覆層216可以由矽鍺（SiGe）形成，並且犧牲層206也可以由SiGe形成。這種共同的組成允許在隨後的製程（例如以下描述的閘極替換製程）中有效地選擇性去除犧牲層206以及包覆層216，而不會負面地影響通道層208（例如由Si形成）。然而，包覆層216也被配置為在另一種蝕刻條件（例如以下描述的介電層替換製程）下從犧牲層206實現蝕刻選擇性。例如，在一些實施例中，包覆層216由非結晶態SiGe形成，而犧牲層206由結晶SiGe形成。又例如，包覆層216的Ge原子百分比可以與犧牲層206的Ge原子百分比不同。例如，包覆層216可以包括約15％至約25％的Ge原子百分比；而犧牲層206可以包括約20％至約30％的Ge原子百分比。在這種情況下，包覆層216可以包括小於約22.5％的Ge原子百分比；而犧牲層206可以包括大於約22.5％的Ge原子百分比。在一些實施例中，包覆層216可以使用氣相磊晶（VPE）或分子束磊晶（MBE）順應地（conformally）以及磊晶地成長。在一些替代實施例中，包覆層216可以使用CVD、ALD、其他合適的沉積方法或其組合沉積。如第2A以及2B圖所示，包覆層216選擇性地設置在鰭狀結構212的側壁上。包覆層216具有厚度406。在一些實施例中，厚度406為約2奈米至約20奈米，例如約5奈米至約15奈米。如以下所述，厚度406決定隨後形成的溝槽的寬度，而介電材料沉積在上述溝槽之中。如果厚度406太小，則完全填充隨後形成的溝槽可能具有挑戰性。如果厚度太大，額外的益處可能無法合理化其所需要的晶片佔用空間。
參考第3A以及3B圖，方法100包括步驟106，其在相鄰的鰭狀結構212之間形成介電部件218（或介電阻障218）。在一些實施例中，介電部件218分隔相鄰的鰭狀結構212，並且在一些實施例中定義隨後形成的閘極結構的長度。介電部件218有時實施在切割金屬閘極（CMG）製程中。介電部件218可以包括多個膜層。例如，在所描繪的實施例中，填充層220沉積在工件200上。在一些實施例中，填充層220的組成可以相似於隔離部件214的組成。在一些實施例中，可以使用CVD製程、SACVD製程、FCVD製程、ALD製程 、PVD製程、旋轉塗佈及/或其他合適的製程沉積填充層220。之後平坦化工件200。在一些實施例中，使用CMP製程平坦化工件200直到露出硬遮罩層209的頂表面。在一些實施例中，另一層221在沉積填充層220之前順應地形成，使其插入（interpose）在填充層220和包覆層216之間，以及插入在填充層220和隔離部件214之間。此外，在一些實施例中，凹蝕填充層220，使填充層的頂表面在硬遮罩層209的頂表面下方延伸。在一些實施例中，凹蝕的填充層220的頂表面較最頂部通道層208的頂表面低約4奈米至約45奈米。隨後，介電層222形成在凹蝕的填充層220上、硬遮罩層209的頂表面上以及包覆層216的頂表面上。介電層222可以由高介電常數介電材料形成，並且可以互換地稱為高介電常數介電層222或高介電常數硬遮罩層222。如本揭露所使用和描述，高介電常數介電材料包括具有高介電常數的介電材料，例如，其介電常數大於熱氧化矽的介電常數（〜3.9）。介電層222可以包括氧化鉿。替代地，介電層222可以包括其他高介電常數介電質，例如TiO 2、HfZrO、Ta 2O 5、HfSiO 4、ZrO 2、ZrSiO 2、La 2O 3、Al 2O 3、ZrO、Y 2O 3、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、HfLaO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba、Sr）TiO 3（BST）、SiN、SiON、其組合或其他合適的材料。在一些實施例中，進行CMP製程以去除多餘材料並露出硬遮罩層209的頂表面。在此製程階段，凹蝕的填充層220、膜層221以及介電層222共同形成介電部件218，其將鰭狀結構212彼此隔離。如第3B圖所示，相鄰介電部件218的側壁表面間隔距離410。距離410等於寬度408和兩倍厚度406（或可互換地稱為寬度406）的總和。如以下更詳細地描述，距離410決定隨後形成的源極/汲極部件的頂部的寬度，因此可互換地稱之為寬度410。
繼續參考第3A以及3B圖，方法100包括步驟108，其在鰭狀結構212上形成閘極堆疊230。在一些實施例中，閘極堆疊230垂直於鰭狀結構212的縱向方向延伸。例如，在所描繪的實施例中，閘極堆疊230沿著X方向延伸。在一些實施例中，採用閘極替換製程（或閘極後製製程），其中閘極堆疊230作為隨後形成的功能性閘極結構（或金屬閘極）的佔位件（placeholder）。因此，閘極堆疊230可以替代地稱為虛設閘極堆疊230。可以包括其他製程以及配置。閘極堆疊230形成在（並且在一些實施例中直接接觸）介電層222的頂表面上、硬遮罩層209的頂表面上，並且直接接觸包覆層216的頂表面。因此，如第3D圖所示，部分包覆層216被掩埋在閘極堆疊230之下。同時，如第3C圖所示，部分包覆層216在相鄰閘極堆疊230之間的區域露出。每個閘極堆疊230包括閘極電極（或虛設閘極電極）。在一些實施例中，閘極堆疊230可以進一步包括其他膜層，例如閘極介電層、界面層、其他合適的膜層或其組合。閘極堆疊230的膜層可以通過任何合適的方法形成，例如CVD。在一些實施例中，閘極頂部硬遮罩（未示出）沉積在用於閘極電極的材料層上，其有助於閘極電極的圖案化。閘極頂部硬遮罩可以是多層並且包括氮化矽遮罩層以及氮化矽遮罩層上方的氧化矽遮罩層。之後使用微影製程圖案化用於閘極電極的材料層以形成閘極電極。在一些實施例中，閘極電極可以包括多晶矽（polysilicon）。在一些實施例中，形成插入在最頂部通道層208的頂表面和閘極堆疊230之間的氧化物層。
參考第4A-4D圖，方法100包括第12圖的步驟110，其在選擇性蝕刻操作中去除在介電部件218和鰭狀結構212之間的包覆層216。在一些實施例中，選擇性蝕刻操作被配置為使未被閘極堆疊230覆蓋的包覆層216被整體去除而大抵不蝕刻膜層221、通道層208或犧牲層206。因此，通過部分去除包覆層216形成溝槽316。溝槽316具有與包覆層216相似的尺寸。例如，溝槽316可以具有約5奈米至約15奈米的寬度406。膜層221的側壁表面、通道層208的側壁表面以及犧牲層206的側壁表面在溝槽316中露出。同時，覆蓋在閘極堆疊230下方的部分包覆層216保持完整，如第4D圖所示。
參考第5A-5D圖以及第12圖的步驟112，將介電材料沉積到溝槽316中以大抵填充溝槽316，從而形成介電部件1216（也稱為源極/汲極間隔物）。因此，介電部件1216具有寬度406。此外，因為介電部件1216形成在鰭狀結構212的兩端，相鄰介電部件1216的側壁表面間隔寬度408（替代地且可互換地稱為距離408）。如下所述，在一些實施例中，距離408定義隨後形成的源極/汲極部件的下部的尺寸。可以至少基於對隨後使用的蝕刻條件的蝕刻耐受性來選擇介電材料。例如，在一些實施例中，介電材料可以作為閘極結構和磊晶源極/汲極部件之間的間隔物。例如，介電材料可以被配置為抵抗在源極/汲極溝槽形成、通道釋出（或片形成）以及接觸溝槽蝕刻操作中採用的蝕刻條件。因此，介電材料保護隨後形成的源極/汲極部件並防止閘極至源極/汲極短路或漏電流。在一些實施例中，介電材料包括低介電常數介電材料。例如，介電材料可以包括碳氮化矽（SiCN）、碳氧氮化矽（SiCON）、碳化矽（SiC）、其他合適的介電材料或其組合。介電材料的沉積可以實施任何合適的沉積技術，例如物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）、其他合適的沉積技術或其組合。在一些實施例中，介電材料最初形成在介電層222的頂表面上方、在硬遮罩層209的頂表面上方以及在閘極堆疊230的側壁表面上。隨後，進行回蝕操作以去除多餘的介電材料並露出介電層222的頂表面，以及露出閘極堆疊230的側壁表面。因此，如第5B圖所示，介電材料的剩餘部分成為介電部件1216，其介電部件1216的頂表面露出。每個介電部件1216可以具有高度416，高度416係從基板202的頂表面（以及隔離部件214的頂表面）至介電部件1216的頂表面所測量。在一些實施例中，CMP操作使介電部件1216和硬遮罩層209具有凹陷的（concaved）頂表面。在這些實施例中，高度416是指介電部件1216沿著X方向跨越其寬度尺寸的平均高度。在所描繪的實施例中，介電部件1216的頂表面在介電部件218的頂表面下方但在填充層220的頂表面上方延伸。在一些實施例中，在此製程階段進行蝕刻操作以凹蝕介電部件1216。然而，由於相鄰部件的限制，調整（regulate）和微調（tune）介電部件1216的尺寸可能具有挑戰性。在所描繪的實施例中，在稍後的製程階段調整介電部件1216的高度，如以下更詳細描述。
在回蝕操作期間，可以部分去除硬遮罩層209。例如，在回蝕刻操作之後，硬遮罩層209的頂表面可以變得凹陷。硬遮罩層209的存在保護其下的通道層208不受損害。在完成回蝕操作之後，參考第6A-6D圖，硬遮罩層209露出的部分被選擇性地蝕刻以形成溝槽219。例如，使用濕式蝕刻製程去除硬遮罩層209（以及襯氧化層207，若存在）而大抵不影響其下方的通道層208。在一些實施例中，蝕刻操作可以實施乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，蝕刻操作被配置為在閘極堆疊230的側壁和通道層208的頂表面之間形成大抵直角（約90°）。這在隨後的間隔物沉積之後減少形成不期望的介電殘留物。同時，大抵保留覆蓋在閘極堆疊230下方的硬遮罩層209。溝槽219由沿著X方向的介電部件1216的側壁表面以及沿著Y方向沿著閘極堆疊230的側壁表面的平面定義。在此製造階段，通道層208的頂表面在溝槽219中露出。此外，沿著閘極堆疊230的側壁形成閘極間隔物234。閘極間隔物234可以包括一個或多個閘極間隔物層。閘極間隔物234可以包括介電材料，例如允許選擇性去除閘極堆疊230而不影響閘極間隔物234的介電材料。合適的介電材料可以包括氮化矽、碳氮氧化矽、碳氮化矽、氧化矽、碳氧化矽 、碳化矽、氮氧化矽及/或其組合。可以使用CVD、次大氣壓CVD（SACVD）、ALD、其他合適的方法或其組合順應地將閘極間隔物234沉積在工件200上方。例如，閘極間隔物234形成在閘極堆疊230的頂表面以及側壁表面上。在所描繪的實施例中，閘極間隔物234延伸至溝槽219中，並覆蓋硬遮罩層209的剩餘部分的側壁表面，並且進一步形成在最頂部通道層208的頂表面上並與其直接接觸。此外，閘極間隔物234形成在介電部件1216的頂表面上並與其直接接觸，以及在介電層222的頂表面上並與其直接接觸。閘極堆疊230以及閘極間隔物234共同形成閘極結構232。
參考第7A-7G圖以及第12圖的步驟114，在閘極結構232下方的鰭狀結構212的區域可以被稱為通道區212C。鰭狀結構212中的每個通道區212C水平地夾設在兩個源極/汲極區212SD之間，源極/汲極部件隨後形成在源極/汲極區212SD。在此製程階段，將源極/汲極區212SD凹蝕以形成源極/汲極溝槽236。以閘極結構232作為蝕刻遮罩，非等向性蝕刻工件200以在源極/汲極區212SD中形成源極/汲極溝槽236。在如第7B圖所示的一些實施例中，步驟114的操作可以大抵移除源極/汲極區212SD中鰭狀結構212的堆疊部分212S，且源極/汲極溝槽236可以延伸至基部212B中，其基部由基板202形成（比較第6B圖）。步驟114處的非等向性蝕刻可以包括乾式蝕刻製程或合適的蝕刻製程。例如，乾式蝕刻製程可以施用含氧氣體、氫氣、含氟氣體（例如CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、含氯氣體（例如Cl 2、CHCl 3、CCl 4及/或BCl 3）、含溴氣體（例如HBr及/或CHBR 3）、含碘氣體、其他合適的氣體及/或電漿及/或其組合。步驟114處的非等向性蝕刻可以實施遮罩元件。在一些實施例中，遮罩元件覆蓋介電部件1216，使它們在非等向性蝕刻期間被保留。因此，介電部件1216的高度416以及寬度406保持不變。因此，源極/汲極溝槽236由在X方向上的介電部件1216的側壁表面定義，並且由在Y方向上沿著閘極間隔物234的側壁表面的平面定義。例如，源極/汲極溝槽236在X方向上具有寬度408。在此處理階段，源極/汲極溝槽236沿著Z方向在其各自的高度上可具有大抵均一的寬度（寬度408）。此外，非等向性蝕刻為鰭狀結構212產生新的側壁表面。因此，通道層208和犧牲層206的新側壁表面現在在源極/汲極溝槽236中露出（參考第7F圖）。
參考第8A-8D圖，方法100包括步驟116，形成內間隔物部件242。在一些實施例中，在源極/汲極溝槽236中露出的犧牲層206被選擇性地且部分地凹蝕以形成內間隔物凹口，而露出的通道層208大抵未受影響。在通道層208主要由結晶矽（Si）形成，並且犧牲層206主要由矽鍺（SiGe）形成的實施例中，犧牲層206的選擇性和部分凹蝕可以包括SiGe氧化製程，之後去除SiGe氧化物。在上述實施例中，SiGe氧化製程可以包括使用臭氧（O 3），並且犧牲層206的凹蝕程度由氧化製程的持續時間決定。在一些其他實施例中，選擇性凹蝕可以是選擇性等向性蝕刻製程（例如，選擇性乾式蝕刻製程或選擇性濕式蝕刻製程），並且犧牲層206的凹蝕程度由蝕刻製程的持續時間控制。選擇性乾式蝕刻製程可以包括使用一種或多種氟基蝕刻劑，例如氟氣或氫氟碳化物。選擇性濕式蝕刻製程可以包括氫氟化物（HF）或NH 4OH蝕刻劑。在一些實施例中，犧牲層206的選擇性凹蝕被配置為使垂直地在閘極間隔物234正下方的部分犧牲層206被去除，而在閘極堆疊230下方的部分犧牲層206被保留。隨後，如第8C以及8F圖所示，之後使用CVD或ALD在工件200上方沉積內間隔物材料層，包括在內間隔物凹口之上和之中。內間隔物材料可以包括氮化矽、碳氮氧化矽、碳氮化矽、氧化矽、碳氧化矽、碳化矽、氮氧化矽、其他合適的材料或其組合。在沉積內間隔物材料層之後，回蝕內間隔物材料層以形成內間隔物部件242。因此，在所描繪的實施例中，內間隔物部件242形成在垂直相鄰的通道層208的端部之間以及沿著X方向的水平相鄰的介電部件1216之間。此外，內間隔物部件242垂直形成在閘極間隔物234下方。內間隔物部件242將犧牲層206的剩餘部分與形成源極/汲極部件的區域隔離，使對犧牲層206的後續蝕刻操作不會影響源極/汲極部件的完整性。
參考第9A-9G圖，方法100包括步驟118，其沿著Z方向凹蝕介電部件1216。例如，介電部件1216的高度從高度416（參考第8B圖）減小至高度418（或可互換地稱為距離418）。在一些實施例中，凹蝕的介電部件1216具有在介電部件218頂表面下方延伸的頂表面。例如，凹蝕的介電部件1216可以具有在填充層220的頂表面下方延伸的頂表面。在一些實施例中，大抵保留介電部件1216的寬度406。介電部件1216的凹蝕可以實施任何合適的蝕刻方法。在一些實施例中，實施乾式蝕刻方法。此外，如下所述，根據期望高度418調整蝕刻操作的參數以調整介電部件1216的高度。例如，調整蝕刻操作的持續時間以達到期望高度418以及高度418相對於高度416的期望比例。
在一些實施例中，高度418可為約5奈米至約40奈米。例如，高度418與高度416的比例可為約0.05：1至約0.7：1。在一些實施例中，高度418可以是大約10奈米到大約30奈米。例如，高度418與高度416的比例可為約0.1：1至約0.5：1。如下所述，凹蝕的介電部件有助於調整隨後形成的源極/汲極部件的輪廓，並有助於降低裝置邊緣電容。如果高度418太小，例如小於約5奈米，或者如果比例太小，例如小於約0.05：1，則降低電容的效益可能受到限制；如果高度418太大，例如大於約40奈米，或者如果比例太大，例如大於約0.7：1，則源極/汲極部件上隨後形成的接觸部件的落置平台可能減小並導致接觸電阻增加。同時，因為去除介電部件1216的頂部，所以在源極/汲極溝槽236中露出介電部件218的側壁表面。如上所述，相鄰介電部件218的側壁表面間隔距離410。距離410決定隨後在源極/汲極溝槽236中形成的源極/汲極部件的頂部的寬度，因此可互換地稱為寬度410。因此，源極/汲極溝槽236各自具有下部236A以及頂部236B，下部236A具有在X方向上的寬度408，並且上部236B具有在X方向上的寬度410。在一些實施例中，寬度410與寬度408的比例為約1.5：1至約2：1。如果比例太小，例如小於約1.5：1，任何由形成介電部件1216而減小的電容可能受到限制。相反地，如果比例太大，例如大於約 2：1，所獲得的額外效益可能不足以抵消額外的製程成本。凹蝕的介電部件1216的頂表面與介電層222的頂表面之間的距離稱為距離420。距離420略小於距離416（例如小約1%至約20%）。
替代地，參考第9B’圖，在一些實施例中，介電部件1216不僅垂直地凹蝕，並且橫向地凹蝕，使介電部件1216的剩餘部分的寬度從寬度406（參考第8B圖）減小至寬度426。在這樣的實施例中，源極/汲極溝槽236的下部236A的寬度增加至寬度428，而源極/汲極溝槽236較高的部分236B的寬度保持為寬度410。在一些實施例中，橫向凹蝕操作調整隨後形成的源極/汲極部件的橫向寬度以實現沿著X方向的設計尺寸。例如，這允許對隨後形成的源極/汲極部件的輪廓進行微調。如下所述，在一些實施例中，具有更大的寬度428有助於確保通道層208的整個側壁表面被源極/汲極部件覆蓋，使得通道層208的全部容量被利用。在一些實施例中，寬度410與寬度428的比例為約1.7：1至約4：1。
因此，本揭露在X-Z剖面（例如垂直於鰭狀結構212延伸的方向）上提供具有階梯狀（stepped）側壁輪廓的源極/汲極溝槽236，使得源極/汲極溝槽236在頂部具有比在底部更寬的開口。其配置允許最小化隨後形成的源極/汲極部件與上方的接觸部件之間的接觸電阻，以及最小化源極/汲極部件底部的電容。本揭露也涵蓋用於為源極/汲極溝槽236（以及隨後形成的源極/汲極部件）形成相似階梯狀輪廓的其他方法。例如，第9B’’圖示出另一個實施例，其介電部件1216的頂部沒有被去除，而被橫向凹蝕至減小的寬度（例如寬度429）。同時，介電部件1216的下部未凹蝕，使其保持寬度408。在一些實施例中，寬度429與寬度408的比例為約1.2：1至約1.7：1。在其他實施例中，介電部件1216的頂部及底部都可以被橫向凹蝕，儘管程度不同，以形成具有相似尺寸比例的階梯狀輪廓。以下揭露內容由第9B圖的實施例開始，然而相似的操作可以從其他相似的實施例開始。
參考第10A-10G圖，方法100包括步驟120，其源極/汲極部件245形成在源極/汲極溝槽236中，並且大抵填充源極/汲極溝槽236的大部分。在一些實施例中，源極/汲極部件245選擇性地和磊晶地形成在通道層208露出的側壁表面上以及在源極/汲極溝槽236中的基板202露出的頂表面上。此外，由各個通道層208和由基板202的源極/汲極部件245的成長（或“過成長”）最終在源極/汲極溝槽236的側壁表面的剩餘部分上合併，例如在介電部件1216的側壁表面之上以及在介電部件218的側壁表面之上。如上所述，源極/汲極溝槽236包括沿著X方向具有較小寬度（寬度408）的下部236A以及沿著X方向具有較大寬度（寬度410）的頂部236B。因此，源極/汲極部件245各自包括在兩個凹蝕的介電部件1216之間延伸的下部245A以及在下部245A上方與在凹蝕的介電部件1216的頂表面上方的頂部245B。此外，頂部245B在介電部件218的側壁表面之間延伸並直接接觸側壁表面。在所描繪的實施例中，下部245A具有高度418以及寬度428（參考第10B圖）。在所描繪的實施例中，源極/汲極溝槽部分236A和236B各自具有大抵筆直的側壁。因此，源極/汲極部件245的下部245A的寬度以及源極/汲極部件245的頂部245B的寬度大抵均一。下部245A沿著X方向的寬度可與通道層208沿著X方向的長度大抵相似（或匹配）。因此，通道層208的整個導電電容被充分利用而不會形成傾向於導致更高電容的過大下部245A。同時，頂部245B的寬度410大於下部245A的寬度，使得頂部245B的頂表面具有更大的表面積以更好地與隨後形成的接觸部件接觸。在所描繪的實施例中，寬度410和寬度408之間的差異是介電部件1216的厚度（或寬度406）的兩倍。
此外，在所描繪的實施例中，頂部245B具有高度422。易言之，源極/汲極部件245的頂部（或頂部245B）在介電部件1216的頂表面上方距離422處延伸。在一些實施例中，距離422可以為大約5奈米至大約40奈米。距離422（或高度422）小於距離420。因此，源極/汲極部件245具有高度424，高度424等於距離418和距離422之和。在一些實施例中，距離418與距離422的比例為約0.1：1至約10：1，例如約0.5：1至約2：1。易言之，高度424與高度418的比例為約1.1：0.1至約11：10，例如約1.5：0.5至約3：2。如果比例太小，降低電容的效益可能會受到限制；如果比例太大，則後續形成在源極/汲極部件上的接觸部件的落置平台可能會減小，導致電阻增加。在一些實施例中，頂部245B完全地覆蓋並直接接觸介電部件1216的頂表面。在一些實施例中，源極/汲極部件245的成長被配置為在介電部件1216的頂表面和源極/汲極部件245的頂部245B之間留下氣隙270。在一些實施例中，氣隙270有助於減小裝置的電容。
可以使用磊晶製程形成源極/汲極部件245，例如氣相磊晶（VPE）、超高真空CVD（UHV-CVD）、分子束磊晶（MBE）及/或其他合適的製程。源極/汲極部件245可以是n型或p型。當源極/汲極部件245是n型時，其可以包括矽（Si）並且可以摻雜有n型摻質，例如磷（P）或砷（As）。當源極/汲極部件245是p型時，其可以包括矽鍺（SiGe）或鍺（Ge）並且可以摻雜有p型摻質，例如硼（B）或鎵（Ga）。在一些實施例中，源極/汲極部件245可以各自具有多個膜層。
參考第11圖，方法100包括步驟122，其在工件200上方形成接觸蝕刻停止層（contact etch stop layer, CESL）243以及層間介電（interlayer dielectric, ILD）層244。在示例的製程中，CESL 243首先順應地沉積在工件200上，之後ILD層244毯覆地（blanketky）沉積在CESL 243上。CESL 243可以包括氮化矽、氧化矽、氮氧化矽及/或本領域中已知的其他材料。可以使用ALD、電漿輔助化學氣相沉積（plasma-enhanced CVD, PECVD）製程及/或其他合適的沉積或氧化製程沉積CESL 243。在一些實施例中，ILD層244可以包括材料，例如原矽酸四乙酯（tetraethylorthosilicate, TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、摻硼矽玻璃（boron doped silicon glass, BSG）及/或其他合適的介電材料。可以通過旋轉塗佈、FCVD製程或其他合適的沉積技術沉積ILD層244。在一些實施例中，在形成ILD層244之後，可以對工件200進行退火以提高ILD層244的完整性（integrity）。為了去除多餘的材料並露出閘極電極的頂表面，可以對工件200執行平坦化製程（例如化學機械研磨（CMP）製程）。
在一些實施例中，方法100進行閘極替換製程，其以功能性閘極結構替換閘極堆疊230（參考第12圖的步驟124）。例如，在2019年10月18日廖忠志提交的美國專利申請第16/657,606號已描述閘極替換製程，其全部內容通過引用併入本文。例如，步驟122處的方法包括去除閘極堆疊230以形成閘極溝槽。從閘極溝槽中露出的側壁選擇性地去除通道區212C中的通道層208之間的犧牲層206的剩餘部分。此外，閘極堆疊230下方的包覆層216的剩餘部分也被去除。此製程釋出通道層208以形成通道構件。通道構件沿著Z方向垂直堆疊。犧牲層206的選擇性去除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程實現。在一些實施例中，選擇性濕式蝕刻製程包括APM蝕刻（例如，氫氧化氨-過氧化氫-水混合物）。在一些替代實施例中，選擇性去除包括SiGe氧化，之後去除SiGe氧化物。例如，可以通過臭氧清潔提供氧化，然後通過蝕刻劑例如NH 4OH去除SiGe氧化物。界面層和閘極介電層沉積在閘極溝槽中以包繞每個通道構件。在一些實施例中，界面層包括氧化矽並且可以在預清潔製程中形成。示例的預清潔製程可以包括使用RCA SC-1（氨、過氧化氫以及水）及/或RCA SC-2（鹽酸、過氧化氫以及水）。預清潔製程氧化通道構件露出的表面以形成界面層。之後使用ALD、CVD及/或其他合適的方法將閘極介電層沉積在界面層上。閘極介電層可以由高介電常數介電材料形成。閘極電極層沉積在閘極溝槽中。閘極電極層可以是包括至少一個功函數層和金屬填充層的多層結構。例如，至少一個功函數層可以包括氮化鈦（TiN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、碳氮化鉭（TaCN）或碳化鉭（TaC）。金屬填充層可以包括鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、氮化鉭矽（TaSiN）、銅 （Cu）、其他耐火（refractory）金屬或其他合適的金屬材料或其組合。在各種實施例中，可以使用ALD、PVD、CVD、電子束蒸鍍或其他合適的製程形成閘極電極層。因此，功能性閘極結構形成為包繞通道區212C中的通道構件，並且包括界面層、閘極介電層以及閘極電極層。
在一些實施例中，可以執行例如CMP製程的平坦化製程以去除過量材料以提供大抵平坦的閘極結構頂表面。閘極蓋層、閘極自對準接觸（self-aligned-contact, SAC）介電層、矽化物層及/或源極/汲極接觸件可以形成在工件200上。參考第12圖的步驟126以及第11圖，接觸部件280形成在ILD層244中。在一些實施例中，採用蝕刻製程去除部分ILD層244以形成接觸溝槽。在一些實施例中，蝕刻操作也去除部分CESL 243，使得源極/汲極部件245在接觸溝槽中露出。在所描繪的實施例中，接觸部件280可以具有沿著X方向具有寬度430的底表面。在一些實施例中，寬度430小於寬度410。在這樣的實施例中，沿著X方向的接觸部件280的全部尺寸被利用使得接觸電阻被最小化。在一些實施例中，寬度430為約15奈米至約30奈米。在一些實施例中，寬度430與寬度410的比例為約1.5：1至約3：1。此外，在一些實施例中，寬度430大於寬度408。在一些方法中，寬度430小於寬度408。在這樣的方法中，接觸部件280的尺寸可能沒有被最大化，並且接觸部件280和源極/汲極部件245之間的接觸電阻可能沒有被最小化。在一些實施例中，寬度430與寬度408的比例為約0.5：1至約1.2：1。
上述方法在所製造的裝置中產生數個特徵。例如，裝置包括源極/汲極部件245，其具有在閘極堆疊的縱向方向上的階梯狀側壁輪廓。源極/汲極部件245的頂部245B沿著X方向的寬度410可以大於源極/汲極部件245的下部245A的寬度408。源極/汲極部件的頂部245B部分地設置在介電部件1216的頂表面上。此外，源極/汲極部件245的頂部245B在介電部件218的相對側壁表面之間延伸，並直接接觸側壁表面。然而，源極/汲極部件245的下部245A在介電部件1216的相對側壁表面之間延伸，並與介電部件 218隔開。此外，下部245A及頂部245B各自與不同材料的介電部件交界。裝置還包括具有沿著X方向的寬度430的接觸部件280。在一些實施例中，寬度430可以大於寬度408並且小於寬度410。在一些實施例中，通道層的寬度410與寬度408的比例可以是大約1.5：1至大約2：1。源極/汲極部件245通過通道層208的堆疊連接。在一些實施例中，最頂部通道層208連接至頂部245B。在一些實施例中，最底部通道層連接至源極/汲極部件245的下部245A。易言之，源極/汲極部件245在最頂部通道層208的頂表面高度處與在最底部通道層208的底表面高度處具有不同的橫向寬度。這些裝置特徵允許優化裝置性能。例如，源極/汲極部件具有更大落置平台，其用於與接觸部件交界以降低電阻，並且源極/汲極部件具有更小的底部尺寸以降低邊緣電容。相反地，在不實施本揭露部件的方法中，例如，源極/汲極部件在其各自的高度上具有大抵筆直的輪廓以及均一的橫向尺寸，要同時優化接觸電阻及邊緣電容可能具有挑戰性。
根據本揭露的一些實施例，提供一種半導體裝置，包括：半導體基板，半導體基板具有基板表面；通道層的堆疊，在半導體基板上，其中通道層的堆疊的最頂部通道層的頂表面沿著相對於基板表面的第一高度延伸，且通道層的堆疊的最底部通道層的底表面沿著相對於基板表面的第二高度延伸；閘極結構，嚙合（engaging）通道層的堆疊且沿著第一方向延伸；以及源極/汲極部件，在通道層的堆疊的第一側壁表面上以及在基板上，第一側壁表面平行於第一方向延伸；其中源極/汲極部件在第一高度具有沿著第一方向的第一寬度，且在第二高度具有沿著第一方向的第二寬度，以及其中第一寬度大於第二寬度。
在一些實施例中，更包括第一介電部件，在通道層的堆疊的第二側壁表面上，其中第二側壁表面垂直於第一方向延伸，以及其中第一介電部件具有沿著第一方向的第三寬度，且第三寬度大抵（substantially）等於第一寬度與第二寬度之間差異的一半。
在一些實施例中，第一介電部件具有沿著基板表面上方的第三高度延伸的頂表面，以及其中第三高度大於第二高度並且小於第一高度。
在一些實施例中，第一介電部件包括碳氮化矽（SiCN）、碳氧氮化矽（SiCON）以及碳化矽（SiC）的其中之一。
在一些實施例中，源極/汲極部件具有在第二部分上方的第一部分，第二部分直接接觸基板，第一部分具有第一寬度且第二部分具有第二寬度，以及其中第一部分具有相對於基板表面的第三高度，且第二部分具有相對於基板表面的第四高度，以及其中第三高度與第四高度的比例係約1.5：0.5至約3：2。
在一些實施例中，更包括第二介電部件，沿著垂直於第一方向的第二方向延伸，其中源極/汲極部件的頂部直接接觸第二介電部件，且源極/汲極部件的底部與第二介電部件隔開。
在一些實施例中，第一寬度與第二寬度的比例係約1.5：1至約2：1。
在一些實施例中，堆疊的通道層各自具有沿著第一方向的第四寬度，以及其中第四寬度約與第二寬度相同。
在一些實施例中，源極/汲極部件具有側壁，側壁具有階梯狀輪廓（stepped profile），其中階梯狀輪廓由第一介電材料的第一部件以及第二介電材料的第二部件定義，第二介電材料不同於第一介電材料。
根據本揭露的另一些實施例，提供一種半導體裝置，包括：半導體基板；第一介電部件，在半導體基板上並具有第一側壁表面；第二介電部件，在半導體基板上並具有第二側壁表面，第一側壁表面面對（facing）第二側壁表面；第三介電部件，在第一側壁表面上並具有第三側壁表面；第四介電部件，在第二側壁表面上並具有第四側壁表面，第三側壁表面面對（facing）第四側壁表面；以及源極/汲極部件，在半導體基板上方並具有底部以及頂部，底部在第三側壁表面以及第四側壁表面之間延伸，且頂部在第一側壁表面以及第二側壁表面之間延伸，其中在第三側壁表面以及第四側壁表面之間的第一距離小於在第一側壁表面以及第二側壁表面之間的第二距離，以及其中第一介電部件以及第二介電部件各自包括第一介電材料，第三介電部件以及第四介電部件各自包括第二介電材料，第二介電材料不同於第一介電材料。
在另一些實施例中，源極/汲極部件的頂部直接接觸第三介電部件的頂表面，且直接接觸第四介電部件的頂表面。
在另一些實施例中，第一距離與第二距離的比例係約1：1.5至約1：2。
在另一些實施例中，第三以及第四介電部件各自具有第一高度，源極/汲極部件的頂部具有第二高度，以及其中第一高度與第二高度的比例係約1：0.5至約1：2。
根據本揭露的又一些實施例，提供一種形成半導體裝置的方法，包括：接收半導體工件，半導體工件具有在半導體基板的頂表面上方延伸的主動區；在（across）第一方向，在主動區的第一相對側壁上形成介電部件；蝕刻主動區的部分以形成源極/汲極溝槽，源極/汲極溝槽露出主動區的第二相對側壁；凹蝕介電部件；以及在源極/汲極溝槽中以及在主動區露出的第二相對側壁上形成源極/汲極部件，源極/汲極部件部分地形成在介電部件的頂表面上。
在又一些實施例中，凹蝕介電部件包括凹蝕以降低介電部件相對於半導體基板的頂表面的高度。
在又一些實施例中，凹蝕介電部件包括凹蝕以形成源極/汲極溝槽的階梯狀輪廓（stepped profile）。
在又一些實施例中，形成介電部件包括：在主動區的第一相對側壁上形成包覆（cladding）層，包覆層具有露出的側壁表面；在包覆層的露出的側壁表面上形成介電阻障；去除在介電阻障以及主動區之間的包覆層的部分，從而在其間形成間隙；以及在間隙之中沉積介電材料。
在又一些實施例中，每個主動區包括在半導體基板上方的第一半導體層以及第二半導體層的堆疊，其中第一半導體層與第二半導體層具有不同的材料組成，並且在各自的堆疊中彼此交替，方法更包括：在凹蝕介電部件之前，替換第二半導體層的第一部分以在垂直相鄰的第一半導體層的端部之間形成介電間隔物；在形成源極/汲極部件之後，去除第二半導體層的剩餘部分以形成間隙；以及在間隙中形成金屬閘極堆疊。
在又一些實施例中，第一半導體層包括結晶矽，第二半導體層包括矽鍺並具有第一原子百分比的鍺，以及包覆層包括矽鍺並具有第二原子百分比的鍺，以及其中第一原子百分比不同於第二原子百分比。
在又一些實施例中，凹蝕介電部件露出介電阻障的側壁的頂部，以及其中形成源極/汲極部件包括形成在介電阻障的側壁的露出的頂部上。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102:步驟 104:步驟 106:步驟 108:步驟 110:步驟 112:步驟 114:步驟 116:步驟 118:步驟 120:步驟 122:步驟 124:步驟 126:步驟 200:工件(裝置) 202:基板 204:半導體層(堆疊) 206:犧牲層 207:氧化物層 208:通道層 209:硬遮罩層 212:鰭狀結構(主動區) 214:隔離部件 216:包覆層 218:介電部件(介電阻障) 219:溝槽 220:填充層 221:膜層 222:介電層(硬遮罩層) 230:閘極堆疊 232:閘極結構 234:間隔物 236:溝槽 242:內間隔物部件 243:接觸蝕刻停止層 244:層間介電層 245:源極/汲極部件 270:氣隙 280:接觸部件 316:溝槽 402:厚度 404:厚度 406:厚度 408:寬度(距離) 410:距離(寬度) 410:寬度 412:高度 414:厚度 416:高度 418:高度(距離) 420:距離 422:高度(距離) 424:高度 426:寬度 428:寬度 429:寬度 430:寬度 1216:介電部件 212B:部分 212C:通道區 212S:部分 212SD:源極/汲極區 236A:下部 236B:頂部 245A:下部 245B:頂部
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的各種方面，第1A、2A、3A、4A、5A、6A、7A、8A、9A以及10A圖繪示本揭露的示例工件在各種製造階段的三維視圖。 根據本揭露的各種方面，第1B、2B、3B、4B、5B、6B、7B、8B、9B以及10B圖繪示本揭露的示例工件分別沿著第1A、2A、3A、4A、5A、6A、7A、8A、9A以及10A圖中的線B-B’的局部剖面圖。 根據本揭露的各種方面，第9B’以及9B’’圖繪示本揭露的示例工件沿著第9A圖中的線B-B’的局部剖面圖。 根據本揭露的各種方面，第3C、4C、5C、6C、7C、8C、9C以及10C圖繪示本揭露的示例工件分別沿著第3A、4A、5A、6A、7A、8A、9A以及10A圖中的線C-C’的局部剖面圖。 根據本揭露的各種方面，第3D、4D、5D、6D、7D、8D、9D以及10D圖繪示本揭露的示例工件分別沿著第3A、4A、5A、6A、7A、8A、9A以及10A圖中的線D-D’的局部剖面圖。 根據本揭露的各種方面，第7E、8E、9E以及10E圖繪示本揭露的示例工件分別沿著第7A、8A、9A以及10A圖中的線E-E’的局部剖面圖。 根據本揭露的各種方面，第7F、8F、9F以及10F圖繪示本揭露的示例工件分別沿著第7A、8A、9A以及10A圖中的線F-F’的局部剖面圖。 根據本揭露的各種方面，第7G、8G、9G以及10G圖繪示本揭露的示例工件分別沿著第7A、8A、9A以及10A圖中的線G-G’的局部剖面圖。 根據本揭露的各種方面，第11圖繪示本揭露的示例工件的局部剖面圖。 根據本揭露的各種方面，第12圖係本揭露的示例方法的流程圖。
243:接觸蝕刻停止層
244:層間介電層
280:接觸部件
408:寬度(距離)
410:寬度
430:寬度

Claims (20)

  1. 一種半導體裝置，包括： 一半導體基板，該半導體基板具有一基板表面； 多個通道層的一堆疊，在該半導體基板上，其中該些通道層的該堆疊的一最頂部通道層的一頂表面沿著相對於該基板表面的一第一高度延伸，且該些通道層的該堆疊的一最底部通道層的一底表面沿著相對於該基板表面的一第二高度延伸； 一閘極結構，嚙合（engaging）該些通道層的該堆疊且沿著一第一方向延伸；以及 一源極/汲極部件，在該些通道層的該堆疊的多個第一側壁表面上以及在該基板上，該些第一側壁表面平行於該第一方向延伸； 其中該源極/汲極部件在該第一高度具有沿著該第一方向的一第一寬度，且在該第二高度具有沿著該第一方向的一第二寬度，以及其中該第一寬度大於該第二寬度。
  2. 如請求項1所述之半導體裝置，更包括一第一介電部件，在該些通道層的該堆疊的多個第二側壁表面上， 其中該些第二側壁表面垂直於該第一方向延伸，以及 其中該第一介電部件具有沿著該第一方向的一第三寬度，且該第三寬度大抵（substantially）等於該第一寬度與該第二寬度之間差異的一半。
  3. 如請求項2所述之半導體裝置，其中該第一介電部件具有沿著該基板表面上方的一第三高度延伸的一頂表面，以及 其中該第三高度大於該第二高度並且小於該第一高度。
  4. 如請求項2所述之半導體裝置，其中該第一介電部件包括碳氮化矽（SiCN）、碳氧氮化矽（SiCON）以及碳化矽（SiC）的其中之一。
  5. 如請求項1所述之半導體裝置，其中該源極/汲極部件具有在一第二部分上方的一第一部分，該第二部分直接接觸該基板，該第一部分具有該第一寬度且該第二部分具有該第二寬度，以及 其中該第一部分具有相對於該基板表面的一第三高度，且該第二部分具有相對於該基板表面的一第四高度，以及 其中該第三高度與該第四高度的比例係約1.5：0.5至約3：2。
  6. 如請求項1所述之半導體裝置，更包括一第二介電部件，沿著垂直於該第一方向的一第二方向延伸， 其中該源極/汲極部件的一頂部直接接觸該第二介電部件，且該源極/汲極部件的一底部與該第二介電部件隔開。
  7. 如請求項1所述之半導體裝置，其中該第一寬度與該第二寬度的比例係約1.5：1至約2：1。
  8. 如請求項1所述之半導體裝置，其中該堆疊的該些通道層各自具有沿著該第一方向的一第四寬度，以及其中該第四寬度約與該第二寬度相同。
  9. 如請求項1所述之半導體裝置，其中該源極/汲極部件具有一側壁，該側壁具有一階梯狀輪廓（stepped profile），其中該階梯狀輪廓由一第一介電材料的一第一部件以及一第二介電材料的一第二部件定義，該第二介電材料不同於該第一介電材料。
  10. 一種半導體裝置，包括： 一半導體基板； 一第一介電部件，在該半導體基板上並具有一第一側壁表面； 一第二介電部件，在該半導體基板上並具有一第二側壁表面，該第一側壁表面面對（facing）該第二側壁表面； 一第三介電部件，在該第一側壁表面上並具有一第三側壁表面； 一第四介電部件，在該第二側壁表面上並具有一第四側壁表面，該第三側壁表面面對（facing）該第四側壁表面；以及 一源極/汲極部件，在該半導體基板上方並具有一底部以及一頂部，該底部在該第三側壁表面以及該第四側壁表面之間延伸，且該頂部在該第一側壁表面以及該第二側壁表面之間延伸， 其中在該第三側壁表面以及該第四側壁表面之間的一第一距離小於在該第一側壁表面以及該第二側壁表面之間的一第二距離，以及 其中該第一介電部件以及該第二介電部件各自包括一第一介電材料，該第三介電部件以及該第四介電部件各自包括一第二介電材料，該第二介電材料不同於該第一介電材料。
  11. 如請求項10所述之半導體裝置，其中該源極/汲極部件的該頂部直接接觸該第三介電部件的一頂表面，且直接接觸該第四介電部件的一頂表面。
  12. 如請求項10所述之半導體裝置，其中該第一距離與該第二距離的比例係約1：1.5至約1：2。
  13. 如請求項10所述之半導體裝置，其中該第三以及該第四介電部件各自具有一第一高度，該源極/汲極部件的該頂部具有一第二高度，以及其中該第一高度與該第二高度的比例係約1：0.5至約1：2。
  14. 一種形成半導體裝置的方法，包括： 接收一半導體工件，該半導體工件具有在一半導體基板的一頂表面上方延伸的多個主動區； 在（across）一第一方向，在該些主動區的多個第一相對側壁上形成多個介電部件； 蝕刻該些主動區的多個部分以形成多個源極/汲極溝槽，該些源極/汲極溝槽露出該些主動區的多個第二相對側壁； 凹蝕該些介電部件；以及 在該些源極/汲極溝槽中以及在該些主動區露出的該些第二相對側壁上形成多個源極/汲極部件，該些源極/汲極部件部分地形成在該些介電部件的多個頂表面上。
  15. 如請求項14所述之形成半導體裝置的方法，其中凹蝕該些介電部件包括凹蝕以降低該些介電部件相對於該半導體基板的該頂表面的一高度。
  16. 如請求項14所述之形成半導體裝置的方法，其中凹蝕該些介電部件包括凹蝕以形成該些源極/汲極溝槽的一階梯狀輪廓（stepped profile）。
  17. 如請求項14所述之形成半導體裝置的方法，其中形成該些介電部件包括： 在該些主動區的該些第一相對側壁上形成一包覆（cladding）層，該包覆層具有多個露出的側壁表面； 在該包覆層的該些露出的側壁表面上形成多個介電阻障； 去除在該些介電阻障以及該些主動區之間的該包覆層的一部分，從而在其間形成多個間隙；以及 在該些間隙之中沉積一介電材料。
  18. 如請求項14所述之形成半導體裝置的方法，其中每個主動區包括在該半導體基板上方的多個第一半導體層以及多個第二半導體層的一堆疊，其中該些第一半導體層與該些第二半導體層具有不同的材料組成，並且在各自的堆疊中彼此交替， 該方法更包括： 在凹蝕該些介電部件之前，替換該些第二半導體層的一第一部分以在垂直相鄰的該些第一半導體層的端部之間形成多個介電間隔物； 在形成該些源極/汲極部件之後，去除該些第二半導體層的一剩餘部分以形成多個間隙；以及 在該些間隙中形成多個金屬閘極堆疊。
  19. 如請求項18所述之形成半導體裝置的方法，其中該些第一半導體層包括結晶矽，該些第二半導體層包括矽鍺並具有一第一原子百分比的鍺，以及該包覆層包括矽鍺並具有一第二原子百分比的鍺，以及其中該第一原子百分比不同於該第二原子百分比。
  20. 如請求項18所述之形成半導體裝置的方法，其中凹蝕該些介電部件露出該些介電阻障的多個側壁的多個頂部，以及其中形成該些源極/汲極部件包括形成在該些介電阻障的該些側壁的該些露出的頂部上。
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