TW202245232A - 包括介電材料之電子裝置及相關的系統及方法 - Google Patents

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Abstract

本發明揭示電子裝置，其等包括鄰近一源極接觸件之一摻雜介電材料、鄰近該摻雜介電材料之交替導電材料及介電材料之階層、及延伸穿過該等階層、該摻雜介電材料及該源極接觸件且延伸至源極堆疊中之支柱。亦揭示相關方法及電子系統。

Description

包括介電材料之電子裝置及相關的系統及方法
本發明之實施例係關於電子裝置設計及製造之領域。更特定言之，本發明係關於具有介於一源極接觸件與階層之間之一介電材料(諸如一摻雜介電材料或一高介電係數材料)之電子裝置，係關於相關設備及電子系統，且係關於用於形成電子裝置之方法。
記憶體裝置為電子系統提供資料儲存。一快閃記憶體裝置係各種記憶體裝置類型之一者且在現代電腦及其他電氣裝置中具有許多用途。一習知快閃記憶體裝置可包含具有配置成列及行之大量電荷儲存裝置(例如，記憶體胞元，諸如非揮發性記憶體胞元)之一記憶體陣列。在一NAND架構類型之快閃記憶體中，配置成一行之記憶體胞元串聯耦合，且該行之一第一記憶體胞元耦合至一資料線(例如，一位元線)。在一個三維(3D) NAND記憶體裝置中，不僅記憶體胞元配置成一水平陣列中之列及行，而且水平陣列之階層彼此堆疊(例如，作為記憶體胞元之垂直串)以提供一3D記憶體胞元陣列。階層之堆疊使導電材料與介電材料垂直交替，其中導電材料充當記憶體胞元之存取線(例如，字線)及閘極結構(例如，控制閘極)。包括通道及穿隧結構之支柱沿記憶體胞元之個別垂直串之記憶體胞元延伸且形成其等之部分。一串之一汲極端鄰近支柱之頂部或底部之一者，而串之一源極端鄰近支柱之頂部或底部之另一者。汲極端可操作地連接至一位元線，且源極端可操作地連接至一源極線。一3D NAND記憶體裝置亦包含(例如)存取線(例如，字線)與裝置之其他導電結構之間之電連接，使得可選擇垂直串之記憶體胞元用於寫入、讀取及擦除操作。
在習知3D NAND電子裝置中，透過多種多晶矽材料形成包含通道之支柱，且藉由一橫向定向摻雜多晶矽材料達成與通道之橫向接觸。然而，歸因於多晶矽材料之一總厚度，蝕刻穿過多種多晶矽材料引起處理挑戰。另外，用於橫向接觸之摻雜多晶矽材料上方之多晶矽導致從底部階層屏蔽電場，使得通道之部分難以在讀取操作期間開啓。因此，設計及製造具有所要電氣效能之電子裝置仍然具有挑戰性。
揭示一種電子裝置且其包括包含一或多種導電材料之一源極堆疊、鄰近該源極堆疊之一源極接觸件及鄰近該源極接觸件之一摻雜介電材料。交替導電材料及介電材料之階層鄰近該摻雜介電材料且支柱延伸穿過該等階層、該摻雜介電材料及該源極接觸件且延伸至該源極堆疊中。
亦揭示一種電子裝置且其包括一源極堆疊與一介電材料之間之一源極接觸件，該介電材料包括一摻雜介電材料或一高介電係數材料。記憶體支柱延伸穿過鄰近該介電材料之階層且延伸至該源極堆疊中。該源極接觸件直接接觸該等記憶體支柱之一通道。
亦揭示一種形成一電子裝置之方法。該方法包括：形成鄰近一源極堆疊之一源極接觸犧牲結構；形成鄰近該源極接觸犧牲結構之一摻雜介電材料；及形成鄰近該摻雜介電材料之階層。支柱開口經形成穿過該等階層且至該源極堆疊中，胞元膜形成於該等支柱開口中，且該等胞元膜包括一通道。一狹縫經形成穿過該等階層以曝露該源極接觸犧牲結構。選擇性地移除該源極接觸犧牲結構之一第一材料以形成一源極接觸開口，移除該等胞元膜之一電荷阻擋材料之一部分以增加該源極接觸開口之一大小。移除該等胞元膜之一電荷囚陷材料之一部分及該摻雜介電材料之一部分以增加該源極接觸開口之大小。移除該等胞元膜之一穿隧介電材料之一部分以進一步增加該源極接觸開口之大小且曝露該通道。一導電材料形成於該源極接觸開口中以形成橫向延伸且接觸該通道之一源極接觸件。
亦揭示一種電子系統且其包括可操作地耦合至一輸入裝置及一輸出裝置之一處理器裝置。一或多個記憶體裝置可操作地耦合至該處理器裝置且包括一或多個電子裝置。該等電子裝置包括鄰近一源極堆疊之一源極接觸件及鄰近該源極接觸件之一介電材料。該介電材料包括一摻雜介電材料或一高介電係數材料。交替導電材料及介電材料之階層鄰近該介電材料且記憶體支柱延伸穿過該等階層、該介電材料及該源極接觸件。該等記憶體支柱部分延伸至該源極堆疊中。
優先權主張
本申請案主張2021年1月26日申請之「ELECTRONIC DEVICES COMPRISING A DIELECTRIC MATERIAL, AND RELATED SYSTEMS AND METHODS」之美國專利申請案序號17/158,918之申請日期之權利。
根據本發明之實施例之電子裝置(例如，設備、微電子裝置)及系統(例如，電子系統)包含介於電子裝置之一源極接觸件與交替介電材料及導電材料之階層之間之一摻雜介電材料或一高介電係數材料。源極接觸件橫向延伸且接觸電子裝置之支柱之一通道。摻雜介電材料將源極接觸件與階層分離。藉由包含摻雜介電材料，可控制源極接觸件與階層之一選擇閘極源極之間之一距離。摻雜介電材料提供通道與選擇閘極源極之間之偏移。另外，摻雜介電材料減少電場終止及源極接觸件與階層之間之相互作用。
製造電子裝置包含形成及移除多個犧牲結構以在源極接觸件與交替介電材料及氮化物材料之階層之間形成摻雜介電材料。使用一源極接觸犧牲結構以在一所要位置中形成源極接觸件且使用一狹縫犧牲結構以提供對支柱之橫向接取。源極接觸犧牲結構可包含與支柱之材料及/或交替介電材料及氮化物材料之階層之材料類似之材料(例如，在相同材料族內)。源極接觸犧牲結構之尺寸類似於源極接觸件之所要尺寸，該源極接觸件連接至電子裝置之支柱之通道。與習知電子裝置相比，根據本發明之實施例之電子裝置包含在源極與選擇閘極源極之間之摻雜介電材料或高介電係數材料而非一摻雜多晶矽材料。藉由在源極接觸犧牲結構、介電材料及氮化物材料之階層及/或支柱中包含類似材料，可藉由一不太複雜程序形成根據本發明之實施例之電子裝置。
以下描述提供諸如材料類型、材料厚度、及處理狀況之具體細節以便提供本文中描述之實施例之一詳盡描述。然而，一般技術者將瞭解，可在未採用此等具體細節之情況下實踐本文中揭示之實施例。實際上，可結合半導體產業中採用之習知製造技術來實踐實施例。另外，本文中提供之描述未形成一電子裝置之一完整描述或用於製造電子裝置之一完整程序流程且下文描述之結構未形成一完整電子裝置。下文僅詳細描述理解本文中描述之實施例所必需之該等程序動作及結構。可藉由習知技術執行形成一完整電子裝置之額外動作。
本文中描述之製造程序未形成用於處理設備(例如，裝置、系統)或其結構之一完整程序流程。程序流程之其餘部分為一般技術者所知。因此，本文中僅描述理解本發明設備(例如，裝置、系統)及方法之實施例所必需之方法及結構。
除非上下文另外指示，否則可藉由包含(但不限於)旋塗、毯覆式塗佈、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強ALD、物理氣相沈積(「PVD」) (例如，濺鍍)或磊晶生長之任何適合技術形成本文中描述之材料。替代地，可原位生長材料。取決於待形成之特定材料，除非上下文另外指示，否則可由一般技術者選擇用於沈積或生長該材料之技術。除非上下文另外指示，否則可藉由包含(但不限於)蝕刻(例如，乾式蝕刻、濕式蝕刻、蒸氣蝕刻)、離子銑削、研磨平坦化(例如，化學-機械平坦化)、或其他已知方法的任何適合技術完成材料之移除。
本文中呈現之圖式僅用於闡釋性目的，且不旨在為任何特定材料、組件、結構、電子裝置或系統之實際視圖。預期由於舉例而言製造技術及/或容限所致之圖式中描繪之形狀的變動。因此，本文中描述之實施例不應解釋為限於如繪示之特定形狀或區，但包含舉例而言源自製造之形狀之偏差。舉例而言，繪示或描述為盒形之一區可具有粗糙及/或非線性特徵，且繪示或描述為圓形之一區可包含一些粗糙及/或線性特徵。此外，繪示之銳角可經修圓，且反之亦然。因此，圖中繪示之區本質上係示意性的，且其等形狀不意欲繪示一區之精確形狀且不限制本發明申請專利範圍之範疇。圖式不一定按比例繪製。此外，圖之間共同之元件可保留相同元件符號。
如本文中使用，單數形式「一」、「一個」及「該」意欲亦包含複數形式，除非上下文另外明確指示。
如本文中使用，「及/或」包含相關聯列出品項之一或多者之任何及全部組合。
如本文中使用，關於一特定參數之一數值之「約」或「近似」包含數值及一般技術者將瞭解在特定參數之可接受容限內之數值之變動程度。舉例而言，關於一數值之「約」或「近似」可包含從數值之90.0%至110.0%之一範圍內、諸如從數值之95.0%至105.0%之一範圍內、從數值之97.5%至102.5%之一範圍內、從數值之99.0%至101.0%之一範圍內、從數值之99.5%至100.5%之一範圍內、或從數值之99.9%至100.1%之一範圍內的額外數值。
如本文中使用，為便於描述，諸如「在…下面」、「在…下方」、「下」、「底部」、「在…上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。除非另外指定，除圖中描繪之定向以外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料反轉，則被描述為「在」其他元件或特徵「下方」或「下面」或「之下」或「底部上」之元件將接著定向成「在」其他元件或特徵「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「在…下方」可涵蓋上方及下方之一定向，此對於一般技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且本文中使用之空間相對描述符相應地解釋。
如本文中使用，術語「包括」、「包含」、「含有」、「特徵在於」及其語法等效物係不排除額外未列舉元件或方法步驟之包含或開放式術語，但亦包含更具限制性術語「由…組成」及「基本上由…組成」及其語法等效物。
如本文中使用，術語「導電材料」意謂且包含一導電材料。導電材料可包含(但不限於)摻雜多晶矽、未摻雜多晶矽、金屬、合金、導電金屬氧化物、導電金屬氮化物、導電金屬矽化物及導電摻雜半導體材料之一或多者。僅藉由實例，導電材料可為鎢(W)、氮化鎢(WN y)、鎳(Ni)、鉭(Ta)、氮化鉭(TaN y)、矽化鉭(TaSi x)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN y)、矽化鈦(TiSi x)、氮化鈦矽(TiSi xN y)、氮化鈦鋁(TiAl xN y)、氮化鉬(MoN x)、銥(Ir)、氧化銥(IrO z)、釕(Ru)、氧化釕(RuO z)、n摻雜多晶矽、p摻雜多晶矽、未摻雜多晶矽及導電摻雜矽之一或多者，其中x、y或z係整數或非整數。
如本文中使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者以一預定方式促進該結構及該設備之一或多者之操作的一大小、形狀、材料組合物及配置。
如本文中使用，片語「耦合至」係指彼此可操作地連接(諸如透過一直接歐姆連接或透過一間接連接(例如，經由另一結構)電連接)的結構。
如本文中使用，術語「介電材料」意謂且包含一電絕緣材料。介電材料可包含(但不限於)絕緣氧化物材料、絕緣氮化物材料、絕緣氮氧化物材料、絕緣碳氧氮化物材料及/或空氣之一或多者。介電氧化物材料可為氧化物材料、金屬氧化物材料或其等之一組合。介電氧化物材料可包含(但不限於)氧化矽(SiO x、二氧化矽(SiO 2))、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、氧化鋁(AlO x)、氧化鋇、氧化釓(GdO x)、氧化鉿(HfO x)、氧化鎂(MgO x)、氧化鉬、氧化鈮(NbO x)、氧化鍶、氧化鉭(TaO x)、氧化鈦(TiO x)、氧化釔、氧化鋯(ZrO x)、矽酸鉿、介電氮氧化物材料(例如，SiO xN y)、介電氮化碳材料(SiCN)、介電碳氧氮化物材料(例如，SiO xC zN y)、其等之一組合或列出材料之一或多者與氧化矽之一組合，其中「x」、「y」及「z」之值可為整數或可為非整數。介電氮化物材料可包含(但不限於)氮化矽。介電氮氧化物材料可包含(但不限於)氮氧化矽(SiO xN y)。介電碳氧氮化物材料可包含(但不限於)碳氧氮化矽(SiO xC zN y)。介電材料可為一化學計量化合物或一非化學計量化合物。
如本文中使用，術語「電子裝置」包含(且不限於)一記憶體裝置，以及可或可不併入記憶體之半導體裝置，諸如一邏輯裝置、一處理器裝置、或一射頻(RF)裝置。此外，除其他功能以外，一電子裝置亦可併入記憶體，諸如(舉例而言)包含一處理器及記憶體之一所謂的「系統單晶片」 (SoC)，或包含邏輯及記憶體之一電子裝置。電子裝置可舉例而言為一3D電子裝置，諸如一3D NAND快閃記憶體裝置。
如本文中使用，術語「高介電係數材料」意謂且包含具有大於氧化矽(SiO x)之介電常數的一介電常數之介電氧化物材料，諸如二氧化矽(SiO 2)。二氧化矽之介電常數從約3.7至約3.9。高介電係數材料可包含(但不限於)高k氧化物材料、高k金屬氧化物材料或其等之一組合。僅藉由實例，高介電係數材料可為氧化鋁、氧化釓、氧化鉿、氧化鈮、氧化鉭、氧化鈦、氧化鋯、矽酸鉿、其等之一組合、或經列出高介電係數材料之一或多者與氧化矽之一組合。術語「高介電係數材料」係一相對術語且與術語「介電材料」的區別在於其介電常數之一相對值。上文作為一「介電材料」之實例列出之材料可能與上文作為一「高介電係數材料」之實例列出之一些材料重疊，此係因為術語係相對的。
如本文中使用，關於一材料、結構、特徵或方法動作之術語「可」指示此預期用於實施本發明之一實施例且此術語優先於更具限制性術語「係」使用以便避免應或必須排除可與其組合使用之其他相容材料、結構、特徵及方法的任何暗示。
如本文中使用，一元件被引用為「在」另一元件「上」或「上方」意謂且包含元件直接在另一元件之頂部上、鄰近(例如，橫向鄰近、垂直鄰近)另一元件、在另一元件下方、或與另一元件直接接觸。其亦包含元件間接在另一元件之頂部上、鄰近(例如，橫向鄰近、垂直鄰近)另一元件、在另一元件下方、或在另一元件附近，在其間存在其他元件。相比之下，當一元件被稱為「直接在」另一元件「上」或「直接鄰近」另一元件時，不存在中介元件。
如本文中使用，術語「開口」及「狹縫」意謂且包含延伸穿過至少一個結構或至少一個材料，從而在該至少一個結構或至少一個材料中留下一空隙(例如，間隙)之一體積，或延伸於結構或材料之間，從而在結構或材料之間留下一間隙之一體積。除非另外描述，否則一「開口」及/或「狹縫」不一定缺少材料。即，一「開口」及/或「狹縫」不一定係空隙空間。形成於結構或材料中或之間之一「開口」及/或「狹縫」可包括除在其中或之間形成開口之結構或材料以外的(若干)結構或(若干)材料。且，「曝露」於一「開口」及/或「狹縫」內之(若干)結構或(若干)材料不一定與大氣或非固體環境接觸。「曝露」於一「開口」及/或「狹縫」內之(若干)結構或(若干)材料可鄰近或接觸安置於「開口」及/或「狹縫」內之其他結構或材料。
如本文中使用，術語「犧牲」在參考一材料或一結構使用時意謂且包含在一製程期間形成但在完成製程之前移除(例如，實質上移除)其之至少一部分的一材料或結構。犧牲材料或犧牲結構可存在於電子裝置之一些部分中且不存在於電子裝置之其他部分中。
如本文中使用，術語「可選擇性地移除」或「可選擇性地蝕刻」意謂且包含回應於相對於曝露於一給定蝕刻化學及/或處理狀況(統稱為蝕刻狀況)之另一材料曝露於相同蝕刻化學及/或處理狀況而展現一較大蝕刻速率的一材料。舉例而言，材料可展現比另一材料之蝕刻速率大至少約四倍的一蝕刻速率，諸如比另一材料之蝕刻速率大約九倍、大約十九倍、或大約三十九倍的一蝕刻速率。可由一般技術者選擇用於選擇性地蝕刻一所要材料之蝕刻化學及蝕刻狀況。
如本文中使用，關於一給定參數、性質或狀況之術語「實質上」意謂且包含一般技術者將理解給定參數、性質或狀況在一變化程度(諸如在可接受製造容限內)下滿足之一程度。藉由實例，取決於實質上滿足之特定參數、性質或狀況，該參數、性質或狀況可係至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、或甚至至少99.9%滿足。
如本文中使用，術語「基板」意謂且包含在其上形成額外材料或組件(諸如記憶體胞元內之材料或組件)之一材料(例如，一基底材料)或構造。基板可係一電子基板、一半導體基板、一支撐結構上之一基底半導體層、一電極、具有形成於其上之一或多個材料、層、結構、或區之一電子基板、或具有形成於其上之一或多個材料、層、結構、或區之一半導體基板。電子基板或半導體基板上之材料可包含(但不限於)半導電材料、絕緣材料、導電材料等。基板可係一習知矽基板或包括一半導電材料層之其他塊狀基板。如本文中使用，術語「塊狀基板」不僅意謂且包含矽晶圓，而且意謂且包含絕緣體上矽(「SOI」)基板，諸如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板、一基底半導體基礎上之矽之磊晶層、及其他半導體或光電材料，諸如矽鍺、鍺、砷化鎵、氮化鎵、及磷化銦。基板可為摻雜或未摻雜的。此外，當在以下描述中提及一「基板」或「基底材料」時，可能已進行先前程序動作以在基板或基底材料中或上形成材料或結構。
如本文中使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於一結構之一主平面且不一定由地球之重力場界定。一「水平」或「橫向」方向係實質上平行於結構之主平面的一方向，而一「垂直」或「縱向」方向係實質上垂直於結構之主平面的一方向。由與結構之其他表面相比具有一相對較大面積之結構之一表面界定結構之主平面。
圖1A及圖1B中展示根據本發明之實施例之一電子裝置100。電子裝置100包含一源極堆疊105，其包含一或多種導電材料，諸如導電材料110 (例如，導電襯層材料110)、源極材料115及一摻雜半導電材料120。導電襯層材料110鄰近一基底材料(未展示) (例如，在一基底材料上)，源極材料115鄰近導電襯層材料110 (例如，垂直鄰近導電襯層材料110、在導電襯層材料110上)，且摻雜半導電材料120鄰近源極材料115 (例如，垂直鄰近源極材料115、在源極材料115上)。一源極接觸件125鄰近源極堆疊105 (例如，垂直鄰近源極堆疊105、在源極堆疊105上)且包含氧化部分130。一摻雜介電材料135鄰近源極接觸件125 (例如，垂直鄰近源極接觸件125、在源極接觸件125上)。選擇摻雜介電材料135之一材料以在一些蝕刻狀況下可選擇性地移除且在其他蝕刻狀況下抗移除。
交替介電材料145及導電材料150之階層140鄰近摻雜介電材料135 (例如，垂直鄰近摻雜介電材料135、在摻雜介電材料135上)。一些導電材料150經組態為所謂的「替換閘極」字線(例如，藉由一所謂的「替換閘極」或「後閘極」程序形成之字線)。其他導電材料150 (諸如最下導電材料150之一或多者)經組態為選擇閘極源極(SGS) 185且最上導電材料150之一或多者經組態為選擇閘極汲極。
支柱155 (例如，記憶體支柱)延伸穿過階層140、摻雜介電材料135、源極接觸件125且至少部分延伸至摻雜半導電材料120中。支柱155包含一填充材料160、一通道165、一穿隧介電材料170、一電荷囚陷材料175及一電荷阻擋材料180。穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180充當電子裝置100之支柱155之穿隧結構。接近摻雜介電材料135之階層140之一或多者充當一選擇閘極源極(SGS) 185且遠離摻雜介電材料135之階層140之一或多者充當一選擇閘極汲極(SGD)。階層140形成鄰近摻雜介電材料135之一階層堆疊140’。作為將源極接觸件125與階層140之SGS 185分離之距離之一高度H 1對應於摻雜介電材料135之厚度。
圖1B係藉由虛線指示之圖1A之部分之一放大圖。記憶體胞元190藉由圖1B中之虛線橢圓指示且定位於支柱155之胞元膜及階層140之導電材料150之相交點處。記憶體胞元190橫向鄰近階層140之導電材料150。源極接觸件125與摻雜介電材料135之一下表面(例如，一下水平表面)直接接觸且與摻雜半導電材料120之一上表面直接接觸。源極接觸件125亦與支柱155之一部分直接接觸，諸如直接接觸穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180之上水平表面及下水平表面且直接接觸通道165。支柱155之穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180分離成延伸於源極接觸件125上方及下方之離散部分，而通道165及填充材料160實質上連續延伸支柱155之一整個高度。然而，填充材料160可包含一內部空隙。源極接觸件125藉由摻雜介電材料135與一最下階層(例如，SGS 185)分離(例如，與一最下階層隔離)。與在一類似位置中包含一摻雜多晶矽材料之習知電子裝置相比，摻雜介電材料135之高度H 1提供對通過通道165之電子流之經改良控制及減少電荷囚陷。
可如圖2至圖14中繪示般形成根據本發明之實施例之電子裝置100。如圖2中展示，源極堆疊105形成為鄰近基底材料(未展示)且包含一或多種導電材料，其中導電襯層材料110形成為鄰近基底材料，源極材料115形成為鄰近導電襯層材料110，且摻雜半導電材料120形成為鄰近源極材料115。在一些實施例中，導電襯層材料110由氮化鈦形成且包含氮化鈦，源極材料115由矽化鎢(WSi x)形成且包含矽化鎢，且摻雜半導電材料120由一摻雜多晶矽材料形成且包含一摻雜多晶矽材料。然而，導電襯層材料110、源極材料115及摻雜半導電材料120可由其他導電材料形成且包含其他導電材料。導電襯層材料110、源極材料115及摻雜半導電材料120之各者可藉由習知技術形成且形成為一所要厚度。僅藉由實例，導電襯層材料110可形成為從約200 Å至約400 Å之一厚度，源極材料115可形成為從約800 Å至約1000 Å之一厚度，且摻雜半導電材料120可形成為從約2000 Å至約4000 Å之一厚度。
一源極接觸犧牲結構300形成於源極堆疊105上方，如圖3中展示。源極接觸犧牲結構300可包含一第一犧牲材料305、一第二犧牲材料310及一第三犧牲材料315，藉由習知技術形成其等之各者。第一犧牲材料305、第二犧牲材料310及第三犧牲材料315之材料可相對於彼此且相對於電子裝置100之其他材料選擇性地蝕刻。然而，第一犧牲材料305及第三犧牲材料315可為相同材料(例如，相同化學組合物)或可為一不同材料(例如，一不同化學組合物)。僅藉由實例，第一犧牲材料305、第二犧牲材料310及第三犧牲材料315可為可選擇性地蝕刻之介電材料，諸如氧化矽材料或氮化矽材料。在一些實施例中，第一犧牲材料305係一高度保形二氧化矽，第二犧牲材料310係氮化矽，且第三犧牲材料315係正矽酸乙酯(TEOS)。然而，可使用介電材料之其他組合。另外，源極接觸犧牲結構300可由兩種材料或多於三種材料形成且包含其等。源極接觸犧牲結構300之移除為隨後形成之源極接觸件125提供橫向接取以接觸支柱155。
源極接觸犧牲結構300之一位置對應於最終形成源極接觸件125之位置，且可藉由源極接觸件125之一所要厚度判定如形成之源極接觸犧牲結構300之一總厚度(參見圖1A及圖1B)。可基於源極接觸件125之所要厚度選擇第一犧牲材料305、第二犧牲材料310及第三犧牲材料315之各者之個別厚度。僅藉由實例，第一犧牲材料305可形成為從約30 Å至約400 Å之一厚度，第二犧牲材料310可形成為從約100 Å至約300 Å之一厚度，且第三犧牲材料315可形成為從約30 Å至約200 Å之一厚度。第一犧牲材料305、第二犧牲材料310及第三犧牲材料315之各者之厚度可足以在藉由循序移除胞元膜之部分提供對支柱155之接取之隨後進行之程序動作期間保護支柱155及源極堆疊105之胞元膜材料。
形成摻雜介電材料135之一摻雜介電材料135’鄰近源極接觸犧牲結構300且可藉由習知技術形成。摻雜介電材料135’可為耐受在後續程序動作期間使用之蝕刻狀況(例如，蝕刻化學及處理狀況)之一介電材料。僅藉由實例，摻雜介電材料135’可耐受基於磷酸之蝕刻化學、氫氟酸(HF)或其他基於鹵素之蝕刻化學。
除提供所要蝕刻選擇性以外，摻雜介電材料135’亦可容易整合至形成根據本發明之實施例之電子裝置100之程序中。摻雜介電材料135可充當一所謂的「罩蓋材料」以防止移除程序在移除胞元膜期間移除階層氧化物之部分。摻雜介電材料135亦藉由避免從階層140之SGS 185屏蔽電場而在源極接觸件125處提供經改良通道電導。藉由消除埋藏於源極導體(諸如源極接觸件125上之多晶矽)中之胞元膜之一部分，改良通道電導。
摻雜介電材料135’可為摻雜氮化矽材料或摻雜氧化矽(例如，二氧化矽)材料。僅藉由實例，摻雜介電材料135’可為碳摻雜介電材料，諸如碳摻雜氮化矽材料、碳摻雜氧化矽材料或碳摻雜氮氧化矽材料。在一些實施例中，摻雜介電材料135’係碳摻雜二氧化矽。替代地，摻雜介電材料可為硼摻雜介電材料，諸如硼摻雜氮化矽材料、硼摻雜氧化矽材料或硼摻雜氮氧化矽材料。介電材料中之摻雜劑可以足以提供所要蝕刻選擇性而不向介電材料提供導電性之一濃度存在。摻雜劑濃度可經定製以達成摻雜介電材料135’之所要蝕刻選擇性。摻雜劑可以從約1重量%至約12重量%之一濃度存在於介電材料中。雖然本文中之實施例將源極接觸件125與階層堆疊140’之間之介電材料描述為一摻雜介電材料，但可替代地使用展現所要蝕刻選擇性之一高介電係數材料。高介電係數材料可包含(但不限於)氧化鉿(HfO x)、氧化鋁(AlO x)、氧化銻(SbO x)、氧化鈰(CeO x)、氧化鎵(GaO x)、氧化鑭(LaO x)、氧化鈮(NbO x)、氧化鈦(TiO x)、氧化鋯(ZrO x)、氧化鉭(TaO x)、氧化鎂(MgO x)或其等之一組合。
摻雜介電材料135’之一厚度可為從約400 Å至約1000 Å，諸如從約400 Å至約600 Å、從約450 Å至約550 Å、從約450 Å至約700 Å、從約500 Å至約700 Å、從約600 Å至約800 Å、從約700 Å至約900 Å、或從約800 Å至約1000 Å。可取決於源極接觸件125與階層堆疊140’之SGS 185之間之一所要距離選擇摻雜介電材料135’之厚度(參見圖1A及圖1B)。摻雜介電材料135’之厚度可足以將源極接觸件125與SGS 185分離(例如，實體上分離)達一所要距離。摻雜介電材料135’亦可在後續程序動作期間充當一蝕刻停止材料。在一些實施例中，摻雜介電材料135’之厚度係約500 Å。
一狹縫犧牲結構400形成於摻雜介電材料135’中，如圖4中展示。狹縫犧牲結構400可由可相對於階層500 (參見圖5)之材料選擇性地蝕刻之一或多種材料形成且包含一或多種材料。狹縫犧牲結構400亦可在後續程序動作期間充當一蝕刻停止。狹縫犧牲結構400可延伸穿過摻雜介電材料135’且視需要部分延伸至源極接觸犧牲結構300之第三犧牲材料315中。狹縫犧牲結構400之一位置對應於隨後鄰近其(例如，在其上方)形成一狹縫700 (參見圖7)之一位置。狹縫犧牲結構400可舉例而言包含一介電材料405、一襯層410及一蝕刻停止材料415。僅藉由實例，介電材料405可為氧化矽材料，襯層410可為氮化鈦材料，且蝕刻停止材料415可為鎢或含鎢材料。蝕刻停止材料415可經組態為一插塞。替代地，狹縫犧牲結構400可由一單一材料(諸如氧化鋁)、兩種材料或多於三種材料形成，只要該(等)材料提供所要蝕刻選擇性及蝕刻停止功能。
交替氮化物材料505及介電材料145之階層500形成為鄰近狹縫犧牲結構400及摻雜介電材料135’ (例如，形成於其等上)，如圖5中展示。可藉由習知技術形成階層500。一支柱開口510經形成穿過階層500且至少部分至摻雜半導電材料120中，從而曝露階層500、摻雜介電材料135’、源極接觸犧牲結構300及摻雜半導電材料120之表面。可藉由習知技術(諸如藉由習知光微影及移除程序)形成支柱開口510。可藉由一或多個習知蝕刻程序(諸如一習知乾式蝕刻程序)移除階層500、摻雜介電材料135’、源極接觸犧牲結構300及摻雜半導電材料120之部分。支柱開口510之一深度可足以為電子裝置100中之支柱155提供機械穩定性(例如，錨定)，諸如自摻雜半導電材料120之一上表面約1000 Å至約4000 Å之一深度。舉例而言，支柱開口510之深度可自摻雜半導電材料120之上表面延伸從約1000 Å至約3500 Å，從約1000 Å至約3000 Å，或從約1000 Å至約2500 Å。雖然圖5將支柱開口510繪示為部分延伸至摻雜半導電材料120中，但支柱開口510可延伸穿過摻雜半導電材料120且接觸源極材料115。
支柱155之胞元膜形成於支柱開口510中，如圖6中展示。可藉由習知技術在支柱開口510中保形地形成電荷阻擋材料180、電荷囚陷材料175、穿隧介電材料170及通道165。可藉由習知技術在支柱開口510之一剩餘體積中形成填充材料160。填充材料160之內部中可存在一或多個空隙。相對於支柱155之一軸向中心線從最外材料至最內材料依序定位電荷阻擋材料180、電荷囚陷材料175、穿隧介電材料170、通道165及填充材料160。
電荷阻擋材料180可由一介電材料形成且包含一介電材料。僅藉由實例，電荷阻擋材料180可為氧化物(例如，二氧化矽)、氮化物(氮化矽)及氮氧化物(氮氧化矽)或另一材料之一或多者。在一些實施例中，電荷阻擋材料180係二氧化矽。
電荷囚陷材料175可由至少一種記憶體材料及/或一或多種導電材料形成且包含其等。電荷囚陷材料175可由以下一或多者形成且包含以下一或多者：氮化矽、氮氧化矽、多晶矽(摻雜多晶矽)、導電材料(例如，鎢、鉬、鉭、鈦、鉑、釕及其合金，或金屬矽化物，諸如矽化鎢、矽化鉬、矽化鉭、矽化鈦、矽化鎳、矽化鈷或其等之一組合)、一半導電材料(例如，多晶或非晶半導體材料，包含至少一種元素半導體元素及/或包含至少一種化合物半導體材料，諸如導電奈米粒子(例如，釕奈米粒子)及/或金屬點)。在一些實施例中，電荷囚陷材料175係氮化矽。
穿隧介電材料170可包含一或多種介電材料，諸如氮化矽材料或氧化矽材料之一或多者。在一些實施例中，穿隧介電材料170係包含二氧化矽、氮化矽及二氧化矽之一所謂的「ONO」結構。
通道165可由一半導電材料、一非矽通道材料或其他通道材料形成且包含其等。通道之材料可包含(但不限於)多晶矽材料(例如，多晶矽)、III至V族化合物半導體材料、II至VI族化合物半導電材料、一有機半導電材料、GaAs、InP、GaP、GaN、氧化物半導電材料或其等之一組合。在一些實施例中，通道165係多晶矽，諸如一摻雜多晶矽。通道165可經組態為一所謂的摻雜中空通道(DHC)或其他組態。填充材料160可為一介電材料，諸如二氧化矽。
如圖7中展示，移除階層500及狹縫犧牲結構400之一部分以形成穿過階層500之一狹縫700及摻雜介電材料135中之一下開口705，從而曝露源極接觸犧牲結構300。可藉由一或多個蝕刻程序(諸如藉由使用習知蝕刻狀況)移除階層500及狹縫犧牲結構400。可實質上完全移除狹縫犧牲結構400或至少移除狹縫犧牲結構400之襯層410及蝕刻停止材料415，其中介電材料405之一部分視需要保持鄰近摻雜介電材料135。若進行一單一蝕刻程序，則可實質上藉由單一蝕刻程序移除階層500及狹縫犧牲結構400。若進行多於一個蝕刻程序，則狹縫犧牲結構400之蝕刻停止材料415可在第一蝕刻程序期間充當一蝕刻停止以形成狹縫700且可進行一第二蝕刻程序以移除狹縫犧牲結構400。為了方便起見，狹縫700及下開口705在下文中統稱為狹縫700。雖然圖7將狹縫700繪示為延伸穿過階層500及摻雜介電材料135而至第三犧牲材料315之一上表面，但狹縫700可部分延伸至第三犧牲材料315中。
如圖8中展示，一狹縫襯層800形成於階層500、狹縫犧牲結構400及狹縫700中之第三犧牲材料315之曝露表面上。可藉由習知技術保形地形成狹縫襯層800，使得狹縫700之一部分保持敞開(例如，未被佔用)。狹縫襯層800可由一介電材料、一半導電材料或一導電材料形成且包含其等。在一些實施例中，狹縫襯層800係未摻雜多晶矽。狹縫襯層800可形成為從約200 Å至約400 Å之一厚度。從狹縫700之一底表面移除狹縫襯層800之一部分，從而曝露源極接觸犧牲結構300之第三犧牲材料315，其亦經移除以在第三犧牲材料315中形成開口805。可藉由習知技術移除狹縫700之底表面處之狹縫襯層800及第三犧牲材料315。
為提供對支柱155之接取，循序移除源極接觸犧牲結構300及胞元膜之部分(電荷阻擋材料180、電荷囚陷材料175、穿隧介電材料170)，如圖9至圖12中展示。藉由選擇用於移除源極接觸犧牲結構300之蝕刻狀況，移除源極接觸犧牲結構300而大部分摻雜介電材料135保持完整。換言之，摻雜介電材料135實質上抵抗用於移除源極接觸犧牲結構300之蝕刻狀況。透過狹縫700移除第二犧牲材料310，如圖9中展示，且形成一源極接觸開口900。如下文描述，在移除源極接觸犧牲結構300之後，循序增加源極接觸開口900之大小以提供對支柱155之接取。
選擇性地移除源極接觸犧牲結構300之第二犧牲材料310而實質上不移除第一及第三犧牲材料305、315或電荷阻擋材料180。可藉由取決於第二犧牲材料310之化學組合物選擇之習知技術(諸如藉由習知蝕刻狀況)選擇性地蝕刻第二犧牲材料310。由於第一犧牲材料305、第三犧牲材料315及電荷阻擋材料180可為類似材料且展現比第二犧牲材料310之蝕刻速率更慢之蝕刻速率，故實質上相對於第一犧牲材料305、第三犧牲材料315及電荷阻擋材料180移除第二犧牲材料310。僅藉由實例，若第一犧牲材料305、第三犧牲材料315及電荷阻擋材料180係氧化矽材料且第二犧牲材料310係氮化矽材料，則可使用經配製以移除氮化矽之一蝕刻化學，諸如基於磷酸之蝕刻化學。摻雜介電材料135未曝露於狹縫襯層800、階層500及第三犧牲材料315之蝕刻狀況(例如，保護摻雜介電材料135使之免受蝕刻狀況之影響)。
如圖10中展示，選擇性地移除電荷阻擋材料180及第三犧牲材料315之一曝露部分而實質上不移除狹縫襯層800。可藉由取決於電荷阻擋材料180及第三犧牲材料315之化學組合物選擇之習知技術選擇性地蝕刻電荷阻擋材料180及第三犧牲材料315。藉由選擇蝕刻狀況，移除鄰近源極接觸開口900之電荷阻擋材料180及第三犧牲材料315。可實質上完全移除第三犧牲材料315同時移除鄰近(例如，橫向鄰近)源極接觸開口900之電荷阻擋材料180之曝露部分。移除第三犧牲材料315及電荷阻擋材料180之部分增加源極接觸開口900之大小，從而形成源極接觸開口900’。亦可形成垂直方向上之凹部1000。凹部1000進一步增加接近支柱155之源極接觸開口900’之大小。另外，可移除第一犧牲材料305之一部分，從而形成第一犧牲材料305’。在一些實施例中，摻雜介電材料135係碳摻雜氮化矽且可相對於源極接觸犧牲結構300之二氧化矽及支柱155之二氧化矽選擇性地蝕刻。
儘管實質上完全移除第三犧牲材料315，然歸因於選定蝕刻狀況，第一犧牲材料305’保持鄰近源極堆疊105。由於第一犧牲材料305、第三犧牲材料315及電荷阻擋材料180可為類似材料(例如，在化學組合物方面類似)，故材料展現實質上相同蝕刻速率。然而，電荷阻擋材料180及第三犧牲材料315之相對厚度小於第一犧牲材料305之厚度且因此，實質上移除電荷阻擋材料180之部分及第三犧牲材料315而第一犧牲材料305’留在源極堆疊105上方。僅藉由實例，若第一犧牲材料305、第三犧牲材料315及電荷阻擋材料180係氧化矽材料，則可使用經配製以選擇性地移除氧化矽材料之一蝕刻化學，諸如一基於HF之蝕刻化學。形成源極接觸開口900’亦曝露摻雜介電材料135之一底部水平表面且曝露電荷囚陷材料175之一部分。摻雜介電材料135之底表面可實質上與狹縫襯層800之一底表面共面，而電荷阻擋材料180之一底部水平表面相對於摻雜介電材料135及狹縫襯層800之底表面凹入(例如，不與該等底表面共面)。
接著，如圖11中展示，選擇性地移除電荷囚陷材料175之曝露部分，而實質上不移除狹縫襯層800或第一犧牲材料305’。藉由選擇性地蝕刻電荷囚陷材料175而移除橫向鄰近源極接觸開口900’之電荷囚陷材料175之部分，其曝露穿隧介電材料170之一部分。可藉由習知技術移除電荷囚陷材料175。僅藉由實例，若電荷囚陷材料175係氮化矽材料，則可使用經配製以移除氮化矽之一蝕刻化學，諸如基於磷酸之蝕刻化學。藉由選擇蝕刻狀況，移除橫向鄰近源極接觸開口900’之電荷囚陷材料175。亦可移除摻雜介電材料135之一部分，從而增加源極接觸開口900’之大小以形成源極接觸開口900’’及摻雜介電材料135’。電荷囚陷材料175之一底部水平表面可相對於摻雜介電材料135’之一底部水平表面凹入(例如，不與其共面)。替代地，電荷囚陷材料175之底表面可相對於摻雜介電材料135’之底表面凹入，進一步增加接近支柱155之源極接觸開口900’’之大小。
如圖12中展示，選擇性地移除穿隧介電材料170之曝露部分以及第一犧牲材料305之剩餘部分(即，第一犧牲材料305’)，從而增加源極接觸開口900’’之大小且形成源極接觸開口900’’’。藉由相對於摻雜介電材料135’選擇性地蝕刻穿隧介電材料170而移除橫向鄰近源極接觸開口900’’之穿隧介電材料170之部分。移除穿隧介電材料170亦曝露通道165之一部分。可藉由習知技術移除穿隧介電材料170之曝露部分。藉由選擇蝕刻狀況，移除橫向鄰近源極接觸開口900’’之穿隧介電材料170。僅藉由實例，若穿隧介電材料170係一ONO材料，則蝕刻化學可包含(但不限於)基於HF之蝕刻化學。通道165之曝露部分最終可與源極接觸件125接觸(參見圖1A及圖1B)。
摻雜介電材料135’可在製造電子裝置100期間充當源極堆疊105與階層140之間之偏移(參見圖1A及圖1B)。由於源極接觸犧牲結構300之第一犧牲材料305、第二犧牲材料310及第三犧牲材料315在圖7至圖11中指示之程序動作期間為各種材料提供保護(例如，遮蔽)，故第一犧牲材料305、第二犧牲材料310及第三犧牲材料315之初始厚度經選擇為足夠厚以經受用於提供對支柱155之通道165之橫向接取之蝕刻狀況。源極接觸開口900’’’展現一高度H 2，其對應於最終形成於源極接觸開口900’’’中之源極接觸件125之一厚度。源極接觸件125 (參見圖1A及圖1B)之厚度大於或等於如形成之源極接觸犧牲結構300 (參見圖4)之材料之一組合厚度。藉由判定源極接觸件125之所要厚度，可選擇源極接觸犧牲結構300之厚度。
雖然已在圖12之透視圖中移除(例如，不存在)第一犧牲材料305、第二犧牲材料310及第三犧牲材料315，但在電子裝置100之其他部分(未展示)中(諸如在電子裝置100遠離狹縫700之部分中)可存在源極接觸犧牲結構300之此等材料。舉例而言，在電子裝置100之周邊區中可存在(例如，可見)源極接觸犧牲結構300。換言之，源極接觸犧牲結構300可定位於電子裝置100之其他部分中之摻雜半導電材料120與摻雜介電材料135之間。因此，儘管在圖1A及圖1B中展示之透視圖中在電子裝置100之摻雜介電材料135與源極堆疊105之間存在源極接觸件125，然電子裝置100之其他部分將包含摻雜介電材料135與源極堆疊105之間之源極接觸犧牲結構300。
在實質上完全移除源極接觸犧牲結構300之後，源極接觸開口900’’’可提供對支柱155之接取(例如，橫向接取)，此曝露通道165。雖然圖12將接近摻雜介電材料135之穿隧介電材料170及電荷囚陷材料175之曝露水平表面繪示為實質上彼此共面且與摻雜介電材料135’之曝露水平表面共面，但電荷囚陷材料175之曝露水平表面可取決於所使用之蝕刻狀況而相對於穿隧介電材料170之曝露水平表面凹入。電荷囚陷材料175之曝露水平表面可凹入至電荷阻擋材料180及穿隧介電材料170之曝露水平表面中間之一點。穿隧介電材料170之曝露水平表面亦可相對於摻雜介電材料135’及電荷囚陷材料175之曝露水平表面凹入。因此，源極接觸開口900’’’之大小在接近支柱155處可進一步增加。
如圖13中展示，源極接觸件125之一導電材料125’形成於源極接觸開口900’’’內。導電材料125’可保形地形成於源極接觸開口900’’’中，實質上完全填充源極接觸開口900’’’且填充狹縫700之一部分。在一些實施例中，導電材料125’係多晶矽，諸如N +摻雜多晶矽。導電材料125’可形成為從約500 Å至約2000 Å (諸如從約700 Å至約1500 Å，從約700 Å至約1800 Å，從約800 Å至約1500 Å，從約800 Å至約1800 Å，或從約800 Å至約1800 Å)之一厚度。導電材料125’在摻雜介電材料135與摻雜半導電材料120之間沿一水平方向延伸且接觸支柱155。可進行氧化作用以使導電材料125’中之摻雜劑活化且使得導電材料125’實質上係連續的且包含幾個孔、空隙或一接縫。
如圖14中展示，從狹縫700移除導電材料125’，而導電材料125’留在源極接觸開口900’’’及凹部1000中，此形成源極接觸件125。可從狹縫700移除導電材料125’而不從源極接觸開口900’’’移除導電材料125’。藉由習知技術移除導電材料125’。所得源極接觸件125在摻雜介電材料135與摻雜半導電材料120之間沿一水平方向延伸且接觸(例如，直接接觸)支柱155之通道165、穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180。源極接觸件125直接接觸摻雜介電材料135之一下表面及摻雜半導電材料120之一上表面。源極接觸件125亦直接接觸穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180之上及下水平表面及通道165之側壁。凹部1000中存在之導電材料125’增加接近記憶體胞元190之源極接觸件125之一寬度，從而提供源極接觸件125與支柱155之間之一增加接觸面積。藉由摻雜介電材料135將源極接觸件125與階層500分離。可移除透過狹縫700曝露之源極接觸件125之一部分，使鄰近狹縫700 (例如，在其下方)之源極接觸件125凹入，且藉由習知技術氧化以形成源極接觸件125之氧化部分130。
穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180在支柱155之整個高度上方不連續，此係因為已移除鄰近(例如，橫向鄰近)源極接觸件125之部分。因此，穿隧介電材料170、電荷囚陷材料175及電荷阻擋材料180在源極接觸件125下方之部分未連接至源極接觸件125上方之部分。
接著，進行後續程序動作以形成如圖1A及圖1B中展示之電子裝置100。藉由習知技術進行後續程序動作。僅藉由實例，進行一替換閘極程序以移除階層500之氮化物材料505且形成階層140之導電材料150。可藉由將階層500曝露於經配製以移除(舉例而言)氮化矽之一濕式蝕刻化學而移除氮化物材料505。濕式蝕刻劑可包含(但不限於)磷酸、硫酸、鹽酸、硝酸或其等之一組合之一或多者。在一些實施例中，使用包含磷酸之一所謂的「濕氮化物帶」來移除階層500之氮化物材料505。雖然圖1至圖14繪示藉由替換閘極程序形成電子裝置100，但根據本發明之實施例之方法可用於藉由一浮動閘極程序形成電子裝置100。一或多種材料195可形成於狹縫700中，諸如一單一介電材料、一介電材料及矽之一組合、或一介電材料及一導電材料之一組合。
根據本發明之實施例之一或多個電子裝置100可存在於一設備或一電子系統中。電子裝置100、包含一或多個電子裝置100之設備、或包含一或多個電子裝置100之電子系統可包含藉由習知技術形成之額外組件。額外組合可包含(但不限於)階梯結構、層疊間結構、接觸件、互連件、資料線(例如，位元線)、存取線(例如，字線)等。可在製造電子裝置100期間或在已製造電子裝置100之後形成額外組件。僅藉由實例，可在形成支柱155之胞元膜之前或之後形成額外組件之一或多者，而可在已製造電子裝置100之後形成其他額外組件。在電子裝置100或圖1至圖14之透視圖中未描繪之設備之位置中可存在額外組件。
在根據本發明之實施例之電子裝置100之使用及操作期間，摻雜介電材料135在源極接觸件125與SGS 185之間提供對應於摻雜介電材料135之高度H 1之一增加距離。亦改良通過通道165之電子流。另外，藉由消除通道165與SGS 185之間之一導電路徑中之胞元膜(穿隧介電材料170、電荷囚陷材料175、電荷阻擋材料180)，減少或消除導電路徑內之電荷囚陷源。摻雜介電材料135亦在製造電子裝置100期間提供一程序裕度。因此，根據本發明之實施例之電子裝置100之電氣控制相對於在一類似位置中具有一摻雜多晶矽材料之習知電子裝置之電氣控制得以改良，其中習知電子裝置之一通道與記憶體胞元之間發生相互作用。
因此，揭示一種電子裝置，其包括包含一或多種導電材料之一源極堆疊、鄰近該源極堆疊之一源極接觸件及鄰近該源極接觸件之一摻雜介電材料。交替導電材料及介電材料之階層鄰近摻雜介電材料且支柱延伸穿過階層、摻雜介電材料及源極接觸件且至源極堆疊中。
因此，揭示一種電子裝置，其包括一源極堆疊與一介電材料之間之一源極接觸件，該介電材料包括一摻雜介電材料或一高介電係數材料。記憶體支柱延伸穿過鄰近介電材料之階層且至源極堆疊中。源極接觸件直接接觸記憶體支柱之一通道。
因此，揭示一種形成一電子裝置之方法。該方法包括形成鄰近一源極堆疊之一源極接觸犧牲結構；形成鄰近源極接觸犧牲結構之一摻雜介電材料；及形成鄰近摻雜介電材料之階層。支柱開口經形成穿過階層且至源極堆疊中，胞元膜經形成於支柱開口中，且胞元膜包括一通道。一狹縫經形成穿過階層以曝露源極接觸犧牲結構。選擇性地移除源極接觸犧牲結構之一第一材料以形成一源極接觸開口，移除胞元膜之一電荷阻擋材料之一部分以增加源極接觸開口之一大小。移除胞元膜之一電荷囚陷材料之一部分及摻雜介電材料之一部分以增加源極接觸開口之大小。移除胞元膜之一穿隧介電材料之一部分以進一步增加源極接觸開口之大小且曝露通道。一導電材料經形成於源極接觸開口中以形成橫向延伸且接觸通道之一源極接觸件。
參考圖15，繪示根據本發明之實施例之包含一電子裝置1502之一設備1500 (例如，一記憶體裝置)之一部分之一部分剖視、透視、示意性圖解。電子裝置1502可實質上類似於上文描述之電子裝置(例如，圖1A及圖1B之電子裝置100)之實施例且可藉由上文描述之方法形成。僅藉由實例，記憶體裝置可為一3D NAND快閃記憶體裝置，諸如一多層疊3D NAND快閃記憶體裝置。如圖15中繪示，電子裝置1502可包含界定用於將存取線(例如，字線) 1512連接至導電階層1510 (例如，導電層、階層之導電材料)之接觸區之一階梯結構1526。電子裝置1502可包含具有彼此串聯耦合之串1514 (例如，記憶體胞元串)之支柱155 (參見圖1A及圖1B)。具有串1514之支柱155可至少稍微垂直地(例如，在Z方向上)且相對於導電階層1510、相對於資料線1504、相對於一源極階層1508 (例如，在源極堆疊105 (參見圖1A及圖1B)下方之一或多個基底材料內)、相對於存取線1512、相對於第一選擇閘極1516 (例如，上選擇閘極、汲極選擇閘極(SGD))、相對於選擇線1518及/或相對於第二選擇閘極1520 (例如，SGS 185)正交地延伸。第一選擇閘極1516可藉由狹縫1528水平(例如，在X方向上)劃分成多個區塊1530。
垂直導電接觸件1522可使組件彼此電耦合，如繪示。舉例而言，選擇線1518可電耦合至第一選擇閘極1516，且存取線1512可電耦合至導電階層1510。設備1500亦可包含定位於記憶體陣列下方之一控制單元1524，其可包含串驅動器電路系統、傳遞閘、用於選擇閘極之電路系統、用於選擇導電線(例如，資料線1504、存取線1512)之電路系統、用於放大信號之電路系統及用於感測信號之電路系統之至少一者。舉例而言，控制單元1524可電耦合至資料線1504、源極階層1508、存取線1512、第一選擇閘極1516及/或第二選擇閘極1520。在一些實施例中，控制單元1524包含CMOS (互補金屬氧化物半導體)電路系統。在此等實施例中，控制單元1524可特性化為具有一所謂的「陣列下CMOS」(CuA)組態。
第一選擇閘極1516可在一第一方向(例如，Y方向)上水平延伸且可在串1514之一第一端(例如，一上端)處耦合至記憶體胞元1506之串1514之各自第一群組。第二選擇閘極1520可形成為一實質上平坦組態且可在記憶體胞元1506之串1514之一第二相對端(例如，一下端)處耦合至串1514。
資料線1504 (例如，位元線)可在相對於第一選擇閘極1516延伸之第一方向成一角度(例如，垂直於第一方向)的一第二方向上(例如，在X方向上)水平延伸。資料線1504可在串1514之第一端(例如，上端)處耦合至串1514之各自第二群組。耦合至一各自第一選擇閘極1516之串1514之一第一群組可與耦合至一各自資料線1504之串1514之一第二群組共用一特定串1514。因此，可在一特定第一選擇閘極1516及一特定資料線1504之一相交點處選擇一特定串1514。因此，第一選擇閘極1516可用於選擇記憶體胞元1506之串1514之記憶體胞元1506。
導電階層1510 (例如，字線、導電襯層材料110 (例如，圖1A及圖1B))可在各自水平面中延伸。導電階層1510可垂直堆疊，使得各導電階層1510耦合至記憶體胞元1506之全部串1514，且記憶體胞元1506之串1514垂直延伸穿過導電階層1510之堆疊。導電階層1510可耦合至導電階層1510耦合至之記憶體胞元1506之控制閘極或可充當該等控制閘極。各導電階層1510可耦合至記憶體胞元1506之一特定串1514之一個記憶體胞元1506。第一選擇閘極1516及第二選擇閘極1520可操作以選擇一特定資料線1504與源極階層1508之間之記憶體胞元1506之一特定串1514。因此，可藉由操作(例如，藉由選擇)耦合至一特定記憶體胞元1506之適當第一選擇閘極1516、第二選擇閘極1520及導電階層1510而選擇特定記憶體胞元1506且將其電耦合至一資料線1504。
階梯結構1526可經組態以透過垂直導電接觸件1522在存取線1512與階層1510之導電材料之間提供電連接。換言之，可經由與和特定導電階層1510電連通之垂直導電接觸件1522之一各自者電連通之存取線1512之一者選擇導電階層1510之一特定層級。資料線1504可透過導電結構1532 (例如，導電接觸件)電耦合至串1514。
包含電子裝置100之設備1500可用於本發明之電子系統之實施例中。圖16係根據本發明之實施例之一電子系統1600之一方塊圖。電子系統1600包含舉例而言一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、一攜帶型媒體(例如，音樂)播放器、一Wi-Fi或具備蜂巢式功能之平板電腦(例如，一iPAD®或SURFACE®平板電腦、一電子書、一導航裝置)等。電子系統1600包含至少一個記憶體裝置1602，其包含舉例而言一或多個電子裝置100。電子系統1600可進一步包含至少一個電子信號處理器裝置1604 (例如，一微處理器)。電子信號處理器裝置1604可視需要包含一或多個電子裝置100。
圖17中展示之一基於處理器之系統1700 (例如，一基於電子處理器之系統1700)包含用於由一使用者將資訊輸入至基於處理器之系統1700中的一或多個輸入裝置1706，諸如(舉例而言)一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。基於處理器之系統1700可進一步包含用於將資訊(例如，視覺或音訊輸出)輸出給一使用者的一或多個輸出裝置1708，諸如(舉例而言)一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置1706及輸出裝置1708可包括一單一觸控螢幕裝置，該單一觸控螢幕裝置可用於將資訊輸入至基於處理器之系統1700中且將視覺資訊輸出給一使用者。輸入裝置1706及輸出裝置1708可與記憶體裝置1702及電子信號處理器裝置1704之一或多者電連通。記憶體裝置1702及電子信號處理器裝置1704可包含電子裝置100之一或多者。
因此，揭示一種包括可操作地耦合至一輸入裝置及一輸出裝置之一處理器裝置之電子系統。一或多個記憶體裝置可操作地耦合至處理器裝置且包括一或多個電子裝置。電子裝置包括鄰近一源極堆疊之一源極接觸件及鄰近源極接觸件之一介電材料。介電材料包括一摻雜介電材料或一高介電係數材料。交替導電材料及介電材料之階層鄰近介電材料且記憶體支柱延伸穿過階層、介電材料及源極接觸件。記憶體支柱部分延伸至源極堆疊中。
參考圖18，展示一額外基於處理器之系統1800 (例如，一基於電子處理器之系統1800)之一方塊圖。基於處理器之系統1800可包含根據本發明之實施例製造之各種電子裝置100及設備1500。基於處理器之系統1800可為各種類型之任一者，諸如一電腦、一傳呼器、一蜂巢式電話、一個人行事曆、一控制電路或另一電子裝置。基於處理器之系統1800可包含用以控制基於處理器之系統1800中之系統功能及請求之處理的一或多個處理器1802 (諸如一微處理器)。基於處理器之系統1800之處理器1802及其他子組件可包含根據本發明之實施例製造之電子裝置100及設備1500。
基於處理器之系統1800可包含與處理器1802可操作通信的一電源供應器1804。舉例而言，若基於處理器之系統1800係一攜帶型系統，則電源供應器1804可包含一燃料電池、一電力收集裝置、永久電池、可替換電池及/或可再充電電池之一或多者。若(舉例而言)可將基於處理器之系統1800插入至一壁式插座中，則電源供應器1804亦可包含一AC配接器。舉例而言，電源供應器1804亦可包含一DC配接器，使得可將基於處理器之系統1800插入至一車載點煙器或一車載電力埠中。
各種其他裝置可取決於基於處理器之系統1800執行之功能而耦合至處理器1802。舉例而言，一使用者介面可耦合至處理器1802。使用者介面可包含一或多個輸入裝置1814，諸如按鈕、切換器、一鍵盤、一光筆、一滑鼠、一數化器及觸控筆、一觸控螢幕、一語音辨識系統、一麥克風或其等之一組合。一顯示器1806亦可耦合至處理器1802。顯示器1806可包含一LCD顯示器、一SED顯示器、一CRT顯示器、一DLP顯示器、一電漿顯示器、一OLED顯示器、一LED顯示器、一三維投影、一音頻顯示器、或其等之一組合。此外，一RF子系統/基頻處理器1808亦可耦合至處理器1802。RF子系統/基頻處理器1808可包含耦合至一RF接收器且耦合至一RF傳輸器的一天線。一通信埠1810或多於一個通信埠1810亦可耦合至處理器1802。通信埠1810可經調適以耦合至一或多個周邊裝置1812 (例如，一數據機、一印表機、一電腦、一掃描器、一相機)及/或耦合至一網路(例如，一區域網路(LAN)、一遠端區域網路、一內部網路或網際網路)。
處理器1802可藉由實施儲存於記憶體(例如，系統記憶體1816)中之軟體程式而控制基於處理器之系統1800。舉例而言，軟體程式可包含一作業系統、資料庫軟體、繪圖軟體、字處理軟體、媒體編輯軟體、及/或媒體播放軟體。記憶體可操作地耦合至處理器1802以儲存各種程式且促進各種程式之執行。舉例而言，處理器1802可耦合至系統記憶體1816，其可包含自旋扭矩轉移磁性隨機存取記憶體(STT-MRAM)、磁性隨機存取記憶體(MRAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、賽道記憶體及/或其他已知記憶體類型之一或多者。系統記憶體1816可包含揮發性記憶體、非揮發性記憶體或其等之一組合。系統記憶體1816通常為大的，故其可儲存動態經載入應用程式及資料。系統記憶體1816可包含根據本發明之實施例之一或多個設備1500及一或多個電子裝置100。
處理器1802亦可耦合至非揮發性記憶體1818，此並不意味系統記憶體1816必然為揮發性的。非揮發性記憶體1818可包含待結合系統記憶體1816使用之STT-MRAM、MRAM、唯讀記憶體(ROM) (例如，EPROM、電阻式唯讀記憶體(RROM))及快閃記憶體之一或多者。非揮發性記憶體1818之大小通常選擇為恰好足夠大以儲存任何必要作業系統、應用程式及固定資料。此外，非揮發性記憶體1818可包含一高容量記憶體(例如，磁碟機記憶體，諸如(舉例而言)包含電阻式記憶體或其他類型之非揮發性固態記憶體的一混合驅動器)。非揮發性記憶體1818可包含根據本發明之實施例之一或多個設備1500及一或多個電子裝置100。
下文闡述本發明之額外非限制實例實施例。
實施例1。一種電子裝置，其包括：一源極堆疊，其包括一或多種導電材料；一源極接觸件，其鄰近該源極堆疊；一摻雜介電材料，其鄰近該源極接觸件；交替導電材料及介電材料之階層，其等鄰近該摻雜介電材料；及支柱，其等延伸穿過該等階層、該摻雜介電材料及該源極接觸件且至該源極堆疊中。
實施例2。如實施例1之電子裝置，其中該源極接觸件位於該摻雜介電材料下方且橫向延伸至該等支柱之一通道。
實施例3。如實施例1或實施例2之電子裝置，其中該源極接觸件直接接觸該摻雜介電材料、該源極堆疊及該等支柱之該通道。
實施例4。如實施例1至3中任一項之電子裝置，其中該源極接觸件直接接觸該等支柱之該通道。
實施例5。如實施例1至4中任一項之電子裝置，其中該摻雜介電材料包括摻雜氧化矽、摻雜氮化矽或摻雜氮氧化矽。
實施例6。如實施例1至5中任一項之電子裝置，其中該源極接觸件包括摻雜多晶矽且該摻雜介電材料包括碳摻雜氮化矽。
實施例7。如實施例1至6中任一項之電子裝置，其中該源極接觸件之一上表面直接接觸該摻雜介電材料且該源極接觸件之一下表面直接接觸該源極堆疊。
實施例8。如實施例1至7中任一項之電子裝置，其中該等支柱延伸穿過該等階層、該摻雜介電材料及該源極接觸件且部分延伸至該源極堆疊中。
實施例9。一種電子裝置，其包括：一源極接觸件，其在一源極堆疊與一介電材料之間，該介電材料包括一摻雜介電材料或一高介電係數材料；及記憶體支柱，其等延伸穿過鄰近該介電材料之階層且至該源極堆疊中，該源極接觸件直接接觸該等記憶體支柱之一通道。
實施例10。如實施例9之電子裝置，其中該源極接觸件包括橫向延伸且直接接觸該通道之一實質上連續導電材料。
實施例11。如實施例9或實施例10之電子裝置，其中該介電材料包括碳摻雜氮化矽、碳摻雜氧化矽、硼摻雜氮化矽、硼摻雜氧化矽或氧化鉿。
實施例12。如實施例9至11中任一項之電子裝置，其中近接該等記憶體支柱之該源極接觸件之一部分比遠離該等記憶體支柱之該源極接觸件之一部分更寬。
實施例13。如實施例9至12中任一項之電子裝置，其中該通道沿該等記憶體支柱之一整個高度連續延伸且一穿隧介電材料、一電荷囚陷材料及一電荷阻擋材料之一或多者沿該等記憶體支柱之該整個高度之一部分延伸。
實施例14。一種形成一電子裝置之方法，該方法包括：形成鄰近一源極堆疊之一源極接觸犧牲結構；形成鄰近該源極接觸犧牲結構之一摻雜介電材料；形成鄰近該摻雜介電材料之階層；形成穿過該等階層且至該源極堆疊中之支柱開口；在該等支柱開口中形成胞元膜，該等胞元膜包括一通道；形成穿過該等階層之一狹縫以曝露該源極接觸犧牲結構；選擇性地移除該源極接觸犧牲結構之一第一材料以形成一源極接觸開口；移除該等胞元膜之一電荷阻擋材料之一部分以增加該源極接觸開口之一大小；移除該等胞元膜之一電荷囚陷材料之一部分及該摻雜介電材料之一部分以增加該源極接觸開口之該大小；移除該等胞元膜之一穿隧介電材料之一部分以進一步增加該源極接觸開口之該大小且曝露該通道；及在該源極接觸開口中形成一導電材料以形成橫向延伸且接觸該通道之一源極接觸件。
實施例15。如實施例14之方法，其中形成鄰近一源極堆疊之一源極接觸犧牲結構包括選擇該源極接觸犧牲結構之該第一材料以可相對於該源極接觸犧牲結構之一第二材料及一第三材料選擇性地蝕刻。
實施例16。如實施例14或實施例15之方法，其中形成鄰近一源極堆疊之一源極接觸犧牲結構包括形成展現大於該第二材料之一厚度之該第三材料。
實施例17。如實施例14至16中任一項之方法，其中形成鄰近該源極接觸犧牲結構之一摻雜介電材料包括形成一碳摻雜介電材料或一硼摻雜介電材料。
實施例18。如實施例14至17中任一項之方法，其進一步包括在該摻雜介電材料中形成包括一或多種導電材料之一狹縫犧牲結構，且其中形成穿過該等階層之一狹縫包括形成穿過該等階層及該狹縫犧牲結構之該狹縫。
實施例19。如實施例14至18中任一項之方法，其中選擇性地移除該源極接觸犧牲結構之一第一材料包括選擇性地移除該源極接觸犧牲結構之氮化矽材料。
實施例20。如實施例14至19中任一項之方法，其中移除該等胞元膜之一電荷阻擋材料之一部分包括移除該源極接觸犧牲結構之一第二材料及該電荷阻擋材料之該部分以增加該源極接觸開口之一大小且曝露該摻雜介電材料，該第二材料包括該源極接觸犧牲結構之氧化矽材料。
實施例21。如實施例14至20中任一項之方法，其中移除該等胞元膜之一穿隧介電材料之一部分包括移除該源極接觸犧牲結構之一第三材料及該穿隧介電材料之該部分，該源極接觸犧牲結構之該第三材料包括該源極接觸犧牲結構之另一氧化矽材料。
實施例22。如實施例14至21中任一項之方法，其中在該源極接觸開口中形成一導電材料以形成一源極接觸件包括形成藉由該摻雜介電材料與該等階層分離之該源極接觸件。
實施例23。如實施例14至22中任一項之方法，其中在該源極接觸開口中形成一導電材料以形成一源極接觸件包括形成與該通道直接接觸之該導電材料。
實施例24。如實施例14至23中任一項之方法，其進一步包括用導電材料替換該等階層之氮化物材料。
實施例25。一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一或多個記憶體裝置，其等可操作地耦合至該處理器裝置且包括一或多個電子裝置，該一或多個電子裝置包括：一源極接觸件，其鄰近一源極堆疊；一介電材料，其鄰近該源極接觸件，該介電材料包括一摻雜介電材料或一高介電係數材料；交替導電材料及介電材料之階層，其等鄰近該介電材料；及記憶體支柱，其等延伸穿過該等階層、該介電材料及該源極接觸件且部分延伸至該源極堆疊中。
雖然已結合圖描述特定闡釋性實施例，但一般技術者將認知並瞭解，本發明涵蓋之實施例不限於本文中明確展示且描述之該等實施例。實情係，可在不脫離本發明涵蓋之實施例之範疇之情況下進行本文中描述之實施例之許多添加、刪除及修改，諸如下文中主張之該等添加、刪除及修改，包含合法等效物。另外，來自一項所揭示實施例之特徵可與另一所揭示實施例之特徵組合同時仍涵蓋於本發明之範疇內。
100:電子裝置 105:源極堆疊 110:導電材料/導電襯層材料 115:源極材料 120:摻雜半導電材料 125:源極接觸件 125’:導電材料 130:氧化部分 135:摻雜介電材料 135’:摻雜介電材料 140:階層 140’:階層堆疊 145:介電材料 150:導電材料 155:支柱 160:填充材料 165:通道 170:穿隧介電材料 175:電荷囚陷材料 180:電荷阻擋材料 185:選擇閘極源極(SGS) 190:記憶體胞元 195:材料 300:源極接觸犧牲結構 305:第一犧牲材料 305’:第一犧牲材料 310:第二犧牲材料 315:第三犧牲材料 400:狹縫犧牲結構 405:介電材料 410:襯層 415:蝕刻停止材料 500:階層 505:氮化物材料 510:支柱開口 700:狹縫 705:下開口 800:狹縫襯層 805:開口 900:源極接觸開口 900’:源極接觸開口 900’’:源極接觸開口 900’’’:源極接觸開口 1000:凹部 1500:設備 1502:電子裝置 1504:資料線 1506:記憶體胞元 1508:源極階層 1510:導電階層 1512:存取線 1514:串 1516:第一選擇閘極 1518:選擇線 1520:第二選擇閘極 1522:垂直導電接觸件 1524:控制單元 1526:階梯結構 1528:狹縫 1530:區塊 1532:導電結構 1600:電子系統 1602:記憶體裝置 1604:電子信號處理器裝置 1700:基於處理器之系統 1702:記憶體裝置 1704:電子信號處理器裝置 1706:輸入裝置 1708:輸出裝置 1800:基於處理器之系統 1802:處理器 1804:電源供應器 1806:顯示器 1808:RF子系統/基頻處理器 1810:通信埠 1812:周邊裝置 1814:輸入裝置 1816:系統記憶體 1818:非揮發性記憶體 H 1:高度
圖1A及圖1B係根據本發明之實施例之一電子裝置之橫截面、正視、示意性圖解，其中圖1B係圖1A中指示之區之一放大圖； 圖2至圖14係根據本發明之實施例之在製造一電子裝置之各種處理動作期間之橫截面、正視、示意性圖解； 圖15係根據本發明之實施例之包含一或多個電子裝置之一設備之一部分、剖視、透視、示意性圖解； 圖16係根據本發明之實施例之包含一或多個電子裝置之一電子系統之一方塊圖； 圖17係根據本發明之實施例之包含一或多個電子裝置之一基於處理器之系統之一方塊圖；及 圖18係根據本發明之實施例之包含一或多個電子裝置之一基於額外處理器之系統之一方塊圖。
100:電子裝置
105:源極堆疊
110:導電材料/導電襯層材料
115:源極材料
120:摻雜半導電材料
125:源極接觸件
130:氧化部分
135:摻雜介電材料
140:階層
140’:階層堆疊
145:介電材料
150:導電材料
155:支柱
160:填充材料
165:通道
170:穿隧介電材料
175:電荷囚陷材料
180:電荷阻擋材料
185:選擇閘極源極(SGS)
195:材料
H1:高度

Claims (25)

  1. 一種電子裝置，其包括： 一源極堆疊，其包括一或多種導電材料； 一源極接觸件，其鄰近該源極堆疊； 一摻雜介電材料，其鄰近該源極接觸件； 交替導電材料及介電材料之階層，其等鄰近該摻雜介電材料；及 支柱，其等延伸穿過該等階層、該摻雜介電材料及該源極接觸件且至該源極堆疊中。
  2. 如請求項1之電子裝置，其中該源極接觸件位於該摻雜介電材料下方且橫向延伸至該等支柱之一通道。
  3. 如請求項2之電子裝置，其中該源極接觸件直接接觸該摻雜介電材料、該源極堆疊及該等支柱之該通道。
  4. 如請求項2之電子裝置，其中該源極接觸件直接接觸該等支柱之該通道。
  5. 如請求項1至4中任一項之電子裝置，其中該摻雜介電材料包括摻雜氧化矽、摻雜氮化矽或摻雜氮氧化矽。
  6. 如請求項1至4中任一項之電子裝置，其中該源極接觸件包括摻雜多晶矽且該摻雜介電材料包括碳摻雜氮化矽。
  7. 如請求項1至4中任一項之電子裝置，其中該源極接觸件之一上表面直接接觸該摻雜介電材料且該源極接觸件之一下表面直接接觸該源極堆疊。
  8. 如請求項1至4中任一項之電子裝置，其中該等支柱延伸穿過該等階層、該摻雜介電材料及該源極接觸件且部分延伸至該源極堆疊中。
  9. 一種電子裝置，其包括： 一源極接觸件，其在一源極堆疊與一介電材料之間，該介電材料包括一摻雜介電材料或一高介電係數材料；及 記憶體支柱，其等延伸穿過鄰近該介電材料之階層且至該源極堆疊中，該源極接觸件直接接觸該等記憶體支柱之一通道。
  10. 如請求項9之電子裝置，其中該源極接觸件包括橫向延伸且直接接觸該通道之一實質上連續導電材料。
  11. 如請求項9之電子裝置，其中該介電材料包括碳摻雜氮化矽、碳摻雜氧化矽、硼摻雜氮化矽、硼摻雜氧化矽或氧化鉿。
  12. 如請求項9之電子裝置，其中接近該等記憶體支柱之該源極接觸件之一部分比遠離該等記憶體支柱之該源極接觸件之一部分更寬。
  13. 如請求項9至12中任一項之電子裝置，其中該通道沿該等記憶體支柱之一整個高度連續延伸且一穿隧介電材料、一電荷囚陷材料及一電荷阻擋材料之一或多者沿該等記憶體支柱之該整個高度之一部分延伸。
  14. 一種形成一電子裝置之方法，該方法包括： 形成鄰近一源極堆疊之一源極接觸犧牲結構； 形成鄰近該源極接觸犧牲結構之一摻雜介電材料； 形成鄰近該摻雜介電材料之階層； 形成穿過該等階層且至該源極堆疊中之支柱開口； 在該等支柱開口中形成胞元膜，該等胞元膜包括一通道； 形成穿過該等階層之一狹縫以曝露該源極接觸犧牲結構； 選擇性地移除該源極接觸犧牲結構之一第一材料以形成一源極接觸開口； 移除該等胞元膜之一電荷阻擋材料之一部分以增加該源極接觸開口之一大小； 移除該等胞元膜之一電荷囚陷材料之一部分及該摻雜介電材料之一部分以增加該源極接觸開口之該大小； 移除該等胞元膜之一穿隧介電材料之一部分以進一步增加該源極接觸開口之該大小且曝露該通道；及 在該源極接觸開口中形成一導電材料以形成橫向延伸且接觸該通道之一源極接觸件。
  15. 如請求項14之方法，其中形成鄰近一源極堆疊之一源極接觸犧牲結構包括選擇該源極接觸犧牲結構之該第一材料以可相對於該源極接觸犧牲結構之一第二材料及一第三材料選擇性地蝕刻。
  16. 如請求項15之方法，其中形成鄰近一源極堆疊之一源極接觸犧牲結構包括形成展現大於該第二材料之一厚度之該第三材料。
  17. 如請求項14之方法，其中形成鄰近該源極接觸犧牲結構之一摻雜介電材料包括形成一碳摻雜介電材料或一硼摻雜介電材料。
  18. 如請求項14至17中任一項之方法，其進一步包括在該摻雜介電材料中形成包括一或多種導電材料之一狹縫犧牲結構，且其中形成穿過該等階層之一狹縫包括形成穿過該等階層及該狹縫犧牲結構之該狹縫。
  19. 如請求項14之方法，其中選擇性地移除該源極接觸犧牲結構之一第一材料包括選擇性地移除該源極接觸犧牲結構之氮化矽材料。
  20. 如請求項14之方法，其中移除該等胞元膜之一電荷阻擋材料之一部分包括移除該源極接觸犧牲結構之一第二材料及該電荷阻擋材料之該部分以增加該源極接觸開口之一大小且曝露該摻雜介電材料，該第二材料包括該源極接觸犧牲結構之氧化矽材料。
  21. 如請求項14之方法，其中移除該等胞元膜之一穿隧介電材料之一部分包括移除該源極接觸犧牲結構之一第三材料及該穿隧介電材料之該部分，該源極接觸犧牲結構之該第三材料包括該源極接觸犧牲結構之另一氧化矽材料。
  22. 如請求項14至17中任一項之方法，其中在該源極接觸開口中形成一導電材料以形成一源極接觸件包括形成藉由該摻雜介電材料與該等階層分離之該源極接觸件。
  23. 如請求項14至17中任一項之方法，其中在該源極接觸開口中形成一導電材料以形成一源極接觸件包括形成與該通道直接接觸之該導電材料。
  24. 如請求項14至17中任一項之方法，其進一步包括用導電材料替換該等階層之氮化物材料。
  25. 一種電子系統，其包括： 一輸入裝置； 一輸出裝置； 一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及 一或多個記憶體裝置，其等可操作地耦合至該處理器裝置且包括一或多個電子裝置，該一或多個電子裝置包括： 一源極接觸件，其鄰近一源極堆疊； 一介電材料，其鄰近該源極接觸件，該介電材料包括一摻雜介電材料或一高介電係數材料； 交替導電材料及介電材料之階層，其等鄰近該介電材料；及 記憶體支柱，其等延伸穿過該等階層、該介電材料及該源極接觸件且部分延伸至該源極堆疊中。
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