KR20220047337A - 인접한 데크 간 산화물 재료를 포함한 마이크로 전자 장치, 전자 시스템 및 관련 방법 - Google Patents

인접한 데크 간 산화물 재료를 포함한 마이크로 전자 장치, 전자 시스템 및 관련 방법 Download PDF

Info

Publication number
KR20220047337A
KR20220047337A KR1020227008378A KR20227008378A KR20220047337A KR 20220047337 A KR20220047337 A KR 20220047337A KR 1020227008378 A KR1020227008378 A KR 1020227008378A KR 20227008378 A KR20227008378 A KR 20227008378A KR 20220047337 A KR20220047337 A KR 20220047337A
Authority
KR
South Korea
Prior art keywords
deck
adjacent
conductive
oxide
forming
Prior art date
Application number
KR1020227008378A
Other languages
English (en)
Inventor
앤드류 빅슬러
웨이 이응 응
제임스 씨. 브라이튼
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20220047337A publication Critical patent/KR20220047337A/ko

Links

Images

Classifications

    • H01L27/11521—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L27/11519—
    • H01L27/11556—
    • H01L27/11565—
    • H01L27/11568—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

마이크로 전자 장치는 전도성 재료와 절연 재료의 교번 레벨을 포함하는 데크를 포함하고, 데크는 전도성 재료와 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라와, 인접한 데크 사이에 위치하고, 인접 데크의 채널 재료와 전기적으로 통신하는 전도성 접촉부와, 인접 데크 사이의 산화물 재료를 포함하고, 상기 산화물 재료는, 제1 데크의 최상부 레벨과 제1 데크에 인접한 제2 데크의 최하부 레벨 사이에서 연장된다. 마이크로 전자 장치 및 전자 시스템을 형성하는 관련 전자 시스템 및 방법이 또한 개시되어 있다.

Description

인접한 데크 간 산화물 재료를 포함한 마이크로 전자 장치, 전자 시스템 및 관련 방법
관련 출원에 대한 상호 참조
본 출원은 2019년 8월 15일에 출원된 미국 특허 출원 일련 번호 16/541,944호, "MICROELECTRONIC DEVICES INCLUDING AN OXIDE MATERIAILS BETWEEN ADJACENT DECKS, ELECTRONIC SYSTEMS, AND RELATED METHODS"의 출원일의 혜택을 주장한다.
기술분야
본 명세서에 개시된 실시예는 절연 재료 및 전도성 재료의 교번 레벨의 데크 사이에 산화물 재료를 포함하는 마이크로 전자 장치 및 전자 시스템, 및 관련 방법에 관한 것이다. 보다 구체적으로, 본 개시의 실시예는 절연 재료 및 전도성 재료의 교번 레벨의 데크를 통해 연장되고 전하 트래핑 특성을 나타내지 않는 산화물 재료를 포함하는 메모리 스트링을 포함하는 마이크로 전자 장치 및 전자 시스템, 및 마이크로 전자 장치 및 전자 시스템을 형성하는 관련 방법에 관한 것이다.
반도체 산업의 계속되는 목표는 비휘발성 메모리 장치(예: NAND 플래시 메모리 장치)와 같은 메모리 장치의 메모리 밀도(예: 메모리 다이당 메모리 셀 수)를 증가시키는 것이었다. 더 높은 용량의 메모리에 대한 요구를 충족하기 위해, 설계자는 메모리 밀도(즉, 집적 회로 다이의 주어진 영역에 대한 메모리 셀의 수)를 늘리기 위해 계속해서 노력하고 있다. 메모리 밀도를 높이는 한 가지 방법은 개별 메모리 셀의 특징부 크기를 줄이는 것이다. 그러나, 특징부 크기(feature size)가 감소함에 따라, 터널 유전 재료와 같은 메모리 셀의 상이한 부분의 두께도 유사한 크기 감소를 나타낼 수 있다. 두께가 얇은 터널 유전 재료는 터널 유전 재료의 고장 및 메모리 셀의 스토리지 노드로부터의 전하 누출의 위험을 증가시킬 수 있다.
비휘발성 메모리 장치에서 메모리 밀도를 증가시키기 위한 또 다른 제안은 수직 메모리 어레이("3차원(3D) 메모리 어레이"라고도 함) 아키텍처를 활용하는 것이다. 종래의 수직 메모리 어레이는 전도성 구조의 층(예를 들어, 워드 라인, 제어 게이트)의 개구를 통해 연장되는 반도체 필라 및 반도체 필라과 전도성 구조의 각 접합에서 유전 재료를 포함한다. 이러한 구성은 트랜지스터의 기존 평면(예: 2차원) 배열을 갖는 구조와 비교하여, 다이 상에 어레이를 위쪽으로(예: 세로로, 수직으로) 구축하여 단위 다이 영역에 더 많은 수의 트랜지스터를 배치할 수 있게 한다. 메모리 셀의 고밀도화에 대한 요구가 증가함에 따라 반도체 필라는 인접한 필라 사이의 피치가 더 작아지도록 패터닝된다. 또한, 전도성 구조 및 유전 재료의 층을 포함하는 다중 데크는 장치에서 증가된 수의 메모리 셀을 용이하게 하기 위해 서로 위에 패터닝될 수 있다.
일부 실시예에서, 마이크로 전자 장치는 교번하는 레벨의 전도성 재료와 절연 재료를 포함하는 데크를 포함하고, 상기 데크는 전도성 재료와 절연 재료의 교번하는 레벨을 통해 연장되는 채널 재료를 포함하는 필라, 인접한 데크 사이에 위치하며 인접한 데크의 채널 재료와 전기적으로 통신하는 전도성 접촉부와, 인접한 데크 사이의 산화물 재료를 포함하며, 상기 산화물 재료는 제1 데크의 최상부 레벨과 제1 데크에 인접한 제2 데크의 최하위 레벨 사이에서 연장된다.
다른 실시예에서, 마이크로 전자 장치를 형성하는 방법은 제1 재료와 제2 재료의 교번하는 레벨의 스택을 통해 연장되는 채널 재료를 포함하는 제1 데크를 형성하는 단계, 제1 데크에 인접한 질화물 재료를 형성하는 단계, 질화물 재료 내에 개구를 그리고 개구 내에 전도성 접촉부를 형성하는 단계, 질화물 재료를 제거하는 단계, 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계, 및 산화물 재료에 인접한 제2 데크를 형성하는 단계를 포함하며, 상기 제2 데크는 교번하는 레벨의 제1 재료 및 제2 재료를 포함한다.
또 다른 실시예에서, 전자 시스템은 제1 데크 및 제2 데크를 포함한다. 제1 데크 및 제2 데크 각각은 교번하는 레벨의 전도성 재료 및 절연 재료의 스택, 및 전도성 재료 및 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함한다. 전자 시스템은 제1 데크의 필라의 채널 재료와 제2 데크의 필라의 채널 재료 사이의 전도성 접촉부와, 및 전도성 접촉부에 인접하고 제1 데크와 제2 데크 사이의 산화물 재료를 더 포함한다.
도 1a는 본 개시의 실시예들에 따른, 마이크로 전자 장치의 단순화된 단면도이다.
도 1b는 도 1a의 B-B 단면선을 따라 취한 마이크로 전자 장치의 단순화된 단면도이다.
도 1c는 본 개시물의 실시예들에 따른, 메모리 셀의 단순화된 단면도이다.
도 2는 본 개시의 실시예들에 따른, 마이크로 전자 장치의 단순화된 단면도이다.
도 3a 내지 도 3d는 본 개시의 실시예들에 따른, 마이크로 전자 장치를 형성하는 방법을 예시하는 단순화된 단면도들이다.
도 4는 본 개시의 다른 실시예에 따른, 마이크로 전자 장치를 형성하는 방법을 예시하는 단순화된 단면도이다.
도 5는 본 개시의 실시예에 따른 전자 시스템의 블록도이다. 그리고
도 6은 본 개시의 실시예에 따른 프로세서 기반 시스템이다.
여기에 포함된 도면들은 임의의 특정 시스템, 마이크로 전자 장치, 전자 시스템 또는 메모리 셀의 실제 모습을 의미하지 않으며, 단지 여기의 실시예를 설명하는 데 사용되는 이상화된 표현일 뿐이다. 도면 사이에 공통적인 요소 및 특징은 설명을 쉽게 따르기 위해 참조 번호가 요소가 도입되거나 가장 완전히 설명된 도면의 번호로 시작한다는 점을 제외하고는 동일한 숫자 지정을 유지할 수 있다.
다음 설명은 여기에 설명된 실시예의 철저한 설명을 제공하기 위해 재료 유형, 재료 두께 및 처리 조건과 같은 특정 세부사항을 제공한다. 그러나, 당업자는 여기에 개시된 실시예가 이러한 특정 세부사항을 사용하지 않고 실시될 수 있음을 이해할 것이다. 실제로, 실시예는 반도체 산업에서 사용되는 종래의 제조 기술과 함께 실시될 수 있다. 또한, 여기에 제공된 설명은 마이크로 전자 장치 또는 전자 시스템의 완전한 설명 또는 마이크로 전자 장치 또는 전자 시스템을 제조하기 위한 프로세스 흐름의 완전한 설명을 형성하지 않는다. 아래에 설명된 구조는 완전한 마이크로 전자 장치 또는 전자 시스템을 형성하지 않는다. 여기에 설명된 실시예를 이해하는 데 필요한 프로세스 동작 및 구조만이 아래에서 상세하게 설명된다. 완전한 마이크로 전자 장치 또는 전자 시스템을 형성하기 위한 추가 작업은 통상적인 기술에 의해 수행될 수 있다.
본 명세서에 기재된 재료는 스핀 코팅, 블랭킷 코팅, 화학 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 강화 ALD, 물리 기상 증착(PVD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 저압 화학 기상 증착(LPCVD)를 포함하지만 이에 제한되지 않는 통상적인 기술에 의해 형성될 수 있다. 대안적으로, 재료는 제자리에서(in situ) 성장할 수 있다. 형성될 특정 재료에 따라, 재료를 증착 또는 성장시키는 기술은 당업자에 의해 선택될 수 있다. 재료의 제거는 문맥이 달리 지시하지 않는 한 에칭, 연마 평탄화(예를 들어, 화학적 기계적 평탄화), 또는 기타 공지된 방법을 포함하나 이에 제한되지 않는 임의의 적절한 기술에 의해 달성될 수 있다.
본 명세서에 사용된 바와 같이, 용어 "종방향", "수직", "측방" 및 "수평"은 하나 이상의 구조 및/또는 특징부를 형성하는 기판의 주 평면(예: 베이스 재료, 베이스 구조, 베이스 구조 등)을 참조하며, 반드시 지구의 중력장에 의해 정의되는 것은 아니다. "측방" 또는 "수평" 방향은 기판의 주 평면에 실질적으로 평행한 방향인 반면, "종방향" 또는 "수직" 방향은 기판의 주 평면에 실질적으로 수직인 방향이다. 기판의 주 평면은 기판의 다른 표면에 비해 상대적으로 큰 면적을 갖는 기판의 표면에 의해 정의된다.
본 명세서에서 사용된 바와 같이, 주어진 파라미터, 특성, 또는 조건과 관련하여 "실질적으로"라는 용어는 당해 기술분야의 통상의 기술자가 주어진 파라미터, 특성 또는 조건이 허용 오차 내와 같이, 소정의 변화도로 어느 정도 충족된다는 것을 이해할 정도를 의미하고 포함한다. 예를 들어, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라 파라미터, 속성 또는 조건은 90.0% 이상 부합, 95.0% 이상 부합, 99.0% 이상 부합, 99.9% 이상 부합, 또는 심지어 100.0퍼센트 충족일 수 있다.
본 명세서에 사용된 바와 같이, 특정 파라미터에 대한 수치 값과 관련하여 "약" 또는 "대략"은 수치 값을 포함하며, 당업자가 이해할 수 있는 수치 값으로부터의 변동 정도는 특정 파라미터에 대해 허용 가능한 허용 오차 이내이다. 특정 파라미터에 대해. 예를 들어, 수치와 관련하여 "약" 또는 "대략"은 수치의 90.0퍼센트 내지 110.0퍼센트 범위 내의 추가 수치, 가령, 수치의 95.0퍼센트 내지 105.0퍼센트 범위 내, 수치의 97.5 퍼센트에서 102.5 퍼센트의 범위 내, 수치의 99.0 퍼센트에서 101.0 퍼센트의 범위 내, 수치의 99.5 퍼센트에서 100.5 퍼센트의 범위 내, 또는 수치의 99.9%에서 100.1% 범위 내를 포함할 수 있다.
본 명세서에 사용된 바와 같이, "밑에", "아래에", "하부", "바닥", "위", "상부", "상위", "앞", "뒤", "좌측", "우측", 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 요소 또는 특징과 다른 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 사용될 수 있다. 달리 명시되지 않는 한, 공간적으로 상대적인 용어는 도면에 묘사된 방향에 추가하여 재료의 상이한 방향들을 포함하도록 의도된다. 예를 들어, 도면의 재료가 반전된 경우 타 요소 또는 특징부의 "아래" 또는 "밑에" 또는 "하부에" 또는 "바닥쪽에"로 설명된 요소 또는 특징부는 타 요소 또는 특징부의 "위" 또는 "상부" 방향으로 지정된다. 따라서, 용어 "아래"는 용어가 사용되는 문맥에 따라 위와 아래의 방향 모두를 포함할 수 있으며, 이는 당업자에게 자명할 것이다. 재료는 달리 배향될 수 있고(예를 들어, 90도 회전, 반전, 뒤집힘 등) 여기에 사용된 공간적으로 상대적인 설명자는 그에 따라 해석된다.
본 명세서에 사용된 바와 같이, "전기 전도성 재료"는 금속, 예를 들어, 텅스텐, 티타늄, 니켈, 백금, 팔라듐, 루테늄, 알루미늄, 구리, 몰리브덴, 금, 금속 합금, 금속 함유 재료(예: 금속 질화물, 금속 실리사이드(탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드), 금속 탄화물, 금속 산화물), 전도성 도핑된 반도체 재료(예: 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄, 전도성-도핑된 실리콘 게르마늄 등), 폴리실리콘, 전기 전도성을 나타내는 기타 재료, 또는 이들의 조합 중 하나 이상을 지칭할 수 있다. 전기 전도성 재료는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 원소 티타늄(Ti), 원소 백금(Pt), 원소 로듐(Rh), 원소 루테늄(Ru), 원소 몰리브덴(Mo), 원소 이리듐(Ir), 이리듐 산화물(IrOx), 원소 루테늄(Ru), 루테늄 산화물(RuOx), 원소 텅스텐(W), 원소 알루미늄(Al), 원소 구리(Cu), 원소 금(Au), 원소 은(Ag), 폴리실리콘, 이들의 합금, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. "전기 전도성 재료" 및 "전도성 재료"라는 용어는 본 명세서에서 상호교환가능하게 사용될 수 있다.
본 명세서에 기술된 실시예들에 따르면, 마이크로 전자 장치는 (액세스 라인들(예를 들어, 워드 라인들) 또는 게이트 전극들로서 또한 특징지어질 수 있는) 전도성 재료 및 절연 재료(예를 들어, 유전 재료)의 교번하는 레벨들을 포함하는 데크들을 포함한다. 채널 재료의 필라는 데크를 통해 확장될 수 있고 메모리 셀의 스트링을 형성할 수 있다. 예를 들어, 메모리 셀은 전도성 재료의 레벨 중 적어도 일부와 채널 재료에 근접한 교차점에 위치할 수 있다. 하나 이상의 유전 재료(예를 들어, 터널 유전 재료, 전하 트래핑 재료, 전하 차단 재료, 또는 다른 재료 중 하나 이상)가 채널 재료와 전도성 재료의 레벨의 적어도 일부 사이에 위치할 수 있다. 다른 전도성 재료(예를 들어, 전극 재료)는 유전 재료의 일부에 근접하게 위치될 수 있다. 일부 실시예에서, 전극 재료는 유전 재료 사이에 위치된다. 상이한 레벨의 전도성 재료와 연관된 메모리 셀은 적어도 절연 재료의 개재 레벨에 의해 서로 분리될 수 있다.
전도성 접촉부는 한 데크의 채널 재료를 인접한 데크의 채널 재료에 전기적으로 연결한다. 일부 실시예에서, 인접한 데크 사이의 체적에는 질화규소와 같은 전하 트래핑 재료가 없다. 예를 들어, 산화물 재료(예: 이산화규소)와 같은 절연 재료가 인접한 데크 사이에 위치할 수 있다. 산화물 재료는 인접한 필라들 사이의 채널 재료 사이의 디커플링을 용이하게 할 수 있다. 산화물 재료는 하나의 데크에서 인접 데크로 연장될 수 있고 인접 데크의 채널 재료를 전기적으로 연결하는 전도성 접촉부를 전기적으로 절연할 수 있다. 일부 실시예에서, 산화물 재료는 인접한 데크 사이 및 인접한 필라의 전도성 접촉부 사이의 체적을 실질적으로 채운다. 다른 실시예에서, 산화물 재료는 전도성 접촉부 및 데크 중 하나의 적어도 일부(예를 들어, 데크 중 적어도 하나의 절연 재료)를 라이닝한다. 다른 전기 전도성 재료는 산화물 재료에 인접하고 인접한 데크 사이 및 인접한 전도성 접촉을 라이닝하는 산화물 재료 사이의 나머지 체적을 채웁니다.
산화물 재료는 인접한 데크 사이의 위치에 근접한 인접한 필라 사이의 전기적 결합을 감소 또는 방지할 수 있다. 산화물 재료는 전하 트래핑(예를 들어, 전자 트래핑) 및 관련된 전하의 디-트래핑(de-trapping)이 되기 쉽지 않은 재료를 포함할 수 있다. 적어도 부분적으로, 산화물 재료의 존재로 인해, 메모리 셀의 스트링을 포함하는 필라는 종래의 메모리 셀에 비해 감소된 읽기 쓰기 바이어스 및 증가된 동작 윈도우와 같은, 개선된 장치 성능을 나타낼 수 있다. 산화물 재료에 인접한 전도성 재료를 포함하는 일부 실시예에서, 전도성 재료는 인접한 필라들의 채널 재료 사이의 상호작용을 감소 또는 방지할 수 있다. 일부 실시예에서, 전도성 재료는 메모리 셀 스트링의 스트링 전류를 개선할 수 있고 또한 게이트 유도 드레인 누설(GIDL)을 개선할 수 있다.
도 1a는 본 개시의 실시예들에 따른, 마이크로 전자 장치(100)의 단순화된 단면도이다. 마이크로 전자 장치(100)는 베이스 재료(102)에 인접한(예를 들어, 위에) 제1 데크(103) 및 제1 데크(103)에 인접한(예를 들어, 위에) 제2 데크(105)를 포함할 수 있다. 베이스 재료(102)는 위에 추가 재료를 형성하는 기판 또는 구조를 포함할 수 있다. 베이스 재료(102)는 반도체 기판, 지지 구조 상의 베이스 반도체 층, 금속 전극, 또는 그 위에 형성된 하나 이상의 층, 구조 또는 영역을 갖는 반도체 기판 상의 금속 전극일 수 있다. 베이스 재료(102)는 통상적인 실리콘 기판 또는 반도체 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에 사용된 바와 같이, 용어 "벌크 기판"은 실리콘 웨이퍼 뿐만 아니라 실리콘 온 인슐레이터("SOI") 기판, 가령, 실리콘 온 사파이어("SOS") 기판, 실리콘 온 유리("SOG") 기판, 베이스 반도체 기초 상의 실리콘 에피택셜 층, 그리고 다른 반도체 또는 광전자 재료, 가령, 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물 및 인듐 인화물도 의미하고 포함한다. 베이스 재료(102)는 도핑되거나 도핑되지 않을 수 있다.
제1 데크(103) 및 제2 데크(105)는 각각 독립적으로, 절연 재료(110) 및 전도성 재료(112)의 교번 레벨을 포함할 수 있다. 예를 들어, 마이크로 전자 장치(100)는 층(107)을 포함할 수 있고, 각 층(107)은 절연 재료(110) 및 전도성 재료(112)를 포함할 수 있다.
도 1a에서는 마이크로 전자 장치(100)가 2개의 데크(103, 105)만 포함하는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 마이크로 전자 장치(100)는 3개의 데크, 4개의 데크, 6개의 데크, 8개의 데크, 또는 다른 수의 데크와 같이, 2개보다 많은 데크(103, 105)를 포함한다. 또한, 도 1a에서는 제1 데크(103) 및 제2 데크(105)가 3개의 층(107)을 포함하는 것을 예시하지만, 개시는 이에 제한되지 않는다. 다른 실시예에서, 제1 데크(103) 및 제2 데크(105)는 각각 개별적으로 적어도 약 32개보다 많은 층(107) 또는 교번하는 레벨의 전도성 재료(112) 및 절연 재료(110), 예컨대, 적어도 약 64개의 층(107), 적어도 약 128개의 층(107), 또는 심지어 적어도 약 256개의 층(107)을 포함할 수 있다. 일부 실시예에서, 제1 데크(103) 및 제2 데크(105)는 동일한 수의 층(107)을 포함한다. 다른 실시예에서, 제1 데크(103)는 제2 데크(105)와 다른 수의 층(107)을 포함한다.
소스 영역과 같은 소스(104)는 베이스 재료(102)와 제1 데크(103) 사이에 위치할 수 있다. 에칭 정지 재료(106)는 소스(104)에 인접할 수 있고 전도성 재료(108)는 에칭 정지 재료(106)에 인접할 수 있다.
소스(104)는, 예를 들어, P형 전도성 재료 또는 N형 전도성 재료 중 하나로 도핑된 반도체 재료를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, N형 전도성 재료는 예를 들어, 적어도 하나의 N형 도펀트(예를 들어, 비소 이온, 인 이온, 안티몬 이온)로 도핑된 폴리실리콘을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, P형 전도성 재료는 예를 들어, 적어도 하나의 P형 도펀트(예를 들어, 붕소 이온)로 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 소스(104)는 N형 전도성 재료를 포함한다. 다른 실시예에서, 소스(104)는 텅스텐, 텅스텐 실리사이드, 또는 다른 재료를 포함한다.
에칭 정지 재료(106)는 예를 들어 산화알루미늄(Al2O3), 이산화티타늄(TiO2), 질소로 도핑된 탄화규소(SiCN), 질화알루미늄, 산질화알루미늄, 탄화규소, 또는 다른 재료 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 에칭 정지 재료(106)는 알루미늄 산화물을 포함한다. 에칭 정지 재료(106)는 제1 데크(103) 및 제2 데크(105)의 재료에 대해(예를 들어, 절연 재료(110) 및 전도성 재료(112)에 대해) 에칭 선택성을 나타내도록 제형화되고 구성될 수 있다. 제1 데크(103) 및 제2 데크(105)의 형성 동안, 각각의 제1 데크(103) 및 제2 데크(105)의 절연 재료(110) 및 전도성 재료(112)의 부분들은 에칭 정지 재료(106)를 실질적으로 제거하지 않고 제거될 수 있다.
전도성 재료(108)는 소위 선택 게이트 소스 재료를 포함할 수 있다. 전도성 재료(108)는 텅스텐, 티타늄, 니켈, 크롬, 코발트, 백금, 팔라듐, 루테늄, 로듐, 이리듐, 탄탈륨, 알루미늄, 구리, 몰리브덴, 금, 은, 금속 합금, 전도성 금속 함유 재료(예: 전도성 금속 질화물(예: 전도성 금속 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN)), 전도성 금속 산화물(산화이리듐(IrOx), 산화루테늄(RuOx), 이산화티타늄), 전도성 금속 실리사이드(탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드), 전도성으로 도핑된 반도체 재료(예: 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄, 전도성으로 도핑된 실리콘 게르마늄 등), 폴리실리콘, 전기 전도성을 나타내는 기타 재료, 이들의 합금, 또는 이들의 조합 중 하나 이상과 같은, 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서 전도성 재료(108)는 폴리실리콘(예: P형 폴리실리콘), 또는 다른 재료를 포함할 수 있다.
절연 재료(110)는 예를 들어 이산화규소 또는 다른 유전 재료와 같은 유전 재료를 포함할 수 있다.
전도성 재료(112)는 전도성 재료(108)와 관련하여 위에서 설명된 재료들 중 하나 이상과 같은 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 재료(112)는 폴리실리콘을 포함한다. 일부 실시예에서, 전도성 재료(112)는 전도성 재료(108)와 동일한 조성을 갖는다. 전도성 재료(112)는 또한 여기에서 액세스 라인(예를 들어, 워드 라인) 또는 게이트 전극으로 지칭될 수 있다.
계속해서 도 1a를 참조하면, 채널 재료(120)를 포함하는 필라(pillar)(125)는 제1 데크(103) 및 제2 데크(105)를 통해 연장될 수 있다. 채널 재료(120)는 소스(104)와 전기적으로 통신할 수 있다. 채널 재료(120)는 예를 들어, 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 채널 재료(120)는 P형 폴리실리콘을 포함한다. 다른 실시예에서, 채널 재료(120)는 금속 산화물 반도체 재료를 포함한다. 일부 실시예에서, 채널 재료(120)는 폴리실리콘을 포함한다. 채널 재료(120)는 절연 재료(145)에 의해 전도성 재료(108) 및 전도성 재료(115)로부터 전기적으로 분리될 수 있다. 절연 재료(145)는 유전 재료를 포함할 수 있다. 예를 들어, 절연 재료(145)는 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리, 이산화규소, 이산화티타늄, 이산화지르코늄, 이산화하프늄, 산화탄탈, 산화마그네슘, 산화알루미늄, 산화니오븀, 몰리브덴 산화물, 스트론튬 산화물, 바륨 산화물, 이트륨 산화물, 질화물 재료(예: 실리콘 질화물(Si3N4)), 산질화물(예: 실리콘 산질화물, 다른 게이트 유전 재료, 유전체 탄소 질화물 재료(예: 실리콘 탄소 질화물(SiCN)), 또는 유전체 카르복시질화물 재료(예를 들어, 실리콘 카르복시질화물(SiOCN)) 중 하나 이상을 포함할 수 있다.
일부 실시예에서, 필라(125)는 채널 재료(120)의 부분 사이에 전기 절연 재료(122)를 더 포함한다. 전기 절연 재료(122)는 예를 들어, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리, 이산화규소, 이산화티타늄, 이산화지르코늄, 이산화하프늄, 산화탄탈, 산화마그네슘, 산화알루미늄, 산화니오븀, 산화몰리브덴, 산화스트론튬, 산화바륨, 산화이트륨, 질화물 재료(예를 들어 질화규소(Si3N4)), 산질화물 (예를 들어, 실리콘 산질화물), 다른 게이트 유전 재료, 유전 탄소 질화물 재료(예를 들어, 실리콘 탄소 질화물(SiCN)), 유전 카르복시질화물 재료(예를 들어, 실리콘 카르복시질화물(SiOCN)), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전기 절연 재료(122)는 이산화규소를 포함한다.
메모리 셀(130)은 채널 재료(120)와 전도성 재료(112) 사이의 교차부에 위치할 수 있다. 메모리 셀(130)은 예를 들어, 채널 재료(120) 및 전극 재료(126)(게이트 전극, 플로팅 게이트 또는 게이트라고도 불릴 수 있음) 사이에 유전 재료(124)(터널 유전 재료로 지칭될 수도 있음)와, 전극 재료(126)의 적어도 일부분 주위로 다른 유전 재료(128)(전하 저장 재료로도 불릴 수 있음)를 포함할 수 있다. 일부 실시예에서, 메모리 셀(130)은 본 명세서에서 "플로팅 게이트" 메모리 셀로 지칭될 수 있다. 도 1c를 참조하여 설명되는 바와 같이, 메모리 셀(130)은 다른 재료를 포함할 수 있고 여기에서 "전하 트래핑" 메모리 셀로 지칭될 수 있다.
전극 재료(126)는 전기 전도성 재료를 포함할 수 있다. 비제한적인 예로서, 전극 재료(126)는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄, 전도성으로 도핑된 실리콘 게르마늄, 등), 폴리실리콘, 텅스텐, 티타늄, 니켈, 크롬, 코발트, 백금, 팔라듐, 루테늄, 로듐, 이리듐, 탄탈륨, 알루미늄, 구리, 몰리브덴, 금, 은과 같은 금속 중 하나 이상, 또는 이들의 조합, 금속 합금 전도성 금속 함유 재료(예: 전도성 금속 질화물(질화티타늄(TiN), 질화탄탈(TaN), 질화텅스텐(WN), 질화알루미늄 티타늄(TiAlN)), 전도성 금속 산화물(산화이리듐(IrOx), 산화루테늄(RuOx), 이산화티타늄), 전도성 금속 실리사이드(탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드), 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전극 재료(126)는 텅스텐을 포함한다. 다른 실시예에서, 전극 재료(126)는 폴리실리콘을 포함한다. 일부 그러한 실시예에서, 폴리실리콘은 도핑될 수 있고, 예를 들어 n-도핑된 폴리실리콘 또는 p-도핑된 폴리실리콘을 포함할 수 있다.
유전 재료(124)는, 예를 들어, 터널 산화물 재료를 포함할 수 있다. 일부 실시예에서, 유전 재료(124)는 이산화규소를 포함한다. 그러나, 본 개시는 이에 제한되지 않고 유전 재료(124)는 절연 재료(145)와 관련하여 위에서 설명된 재료들 중 하나 이상과 같은, 다른 재료를 포함할 수 있다. 일부 실시예에서, 유전 재료(124)는 절연 재료(145)와 동일한 재료 조성을 포함한다. 도 1a에서 절연 재료(110)와 접촉하지 않거나 측면 상에 위치하지 않으면서 전도성 재료(112)에 근접한 측면 상에서만 유전 재료(124)를 예시하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 유전 재료(124)는 전체 제1 데크(103) 및 전체 제2 데크(105)를 통해 전도성 접촉부(132)까지 연속적으로 연장된다. 일부 실시예에서, 유전 재료(124)는 예를 들어, 전극 재료(126)의 노출된 부분을 선택적으로 산화시키기 위한 ISSG(in-situ steam generation) 공정에 의해, 전극 재료(126) 상에서 성장할 수 있다.
다른 유전 재료(128)는 ONO(Oxide-Nitride-Oxide) 구조와 같은 전하 트래핑 재료를 포함할 수 있다. 예를 들어, 다른 유전 재료(128)는 제1 산화물 재료, 제1 산화물 재료에 인접한 실리콘 질화물 재료, 및 실리콘 질화물 재료에 인접한 제2 산화물 재료를 포함할 수 있다. 제1 산화물 재료 및 제2 산화물 재료는 실리콘 이산화물, 하프늄 산화물, 지르코늄 산화물 또는 다른 재료를 포함할 수 있다. 일부 실시 형태에서, 제1 산화물 재료 및 제2 산화물 재료는 동일한 재료 조성을 갖는다. 일부 실시양태에서, 제1 산화물 재료 및 제2 산화물 재료는 이산화규소를 포함한다. 일부 실시예에서, 다른 유전 재료(128)는 또한 폴리간 유전체(IPD: interpoly dielectric) 재료로 지칭될 수 있다.
도 1b는 도 1a의 B-B 단면선을 따라 취해진 마이크로 전자 장치(100)의 단순화된 단면도이다. 필라(125)는 원형 단면 형상을 가질 수 있다. 일부 실시예에서, 채널 재료(120)는 전기 절연 재료(122)를 둘러쌀 수 있고 원형 단면 형상을 나타낼 수 있다. 유전 재료(124)는 채널 재료(120)를 둘러쌀 수 있고 채널 재료(120)와 전극 재료(126) 사이에 위치할 수 있다. 다른 유전 재료(128)은 전극 재료(126)와 전도성 재료(112) 사이에 위치할 수 있다.
다시 도 1a를 참조하면, 최상층(107)의 절연 재료(110)에 인접하여 다른 전도성 재료(115)이 형성될 수 있다. 전도성 재료(115)은 소위 SGD(Select Gate Drain) 재료를 포함할 수 있다. 전도성 재료(115)는 전도성 재료(108)와 관련하여 위에서 설명된 재료들 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 전도성 재료(115)는 전도성 재료(108)와 동일한 재료 조성을 갖는다. 절연 재료(114)가 전도성 재료(115)에 인접하여 형성될 수 있다. 절연 재료(114)는 패터닝될 수 있고 전도성 접촉부(116)(여기에서 전도성 플러그로도 지칭될 수 있음)는 채널 재료(120)에 인접하여 전기적으로 통신할 수 있다. 전도성 라인(118)(예를 들어, 데이터 라인, 비트 라인)은 전도성 접촉부(116)에 인접하여 전기적으로 통신할 수 있다.
일부 실시예에서, 채널 재료(120)는 제1 데크(103)와 제2 데크(105) 사이의 위치에서 벌지(140)를 나타낼 수 있다. 벌지(140)의 대향 부분들 간의 거리 D1(가령, 벌지(140)에서 채널 재료(120)의 직경)은 채널 재료(120)의 다른 부분에서 채널 재료(120)의 대향 부분 사이의 거리보다 클 수 있다. 즉, 채널 재료(120)는 채널 재료(120)의 다른 위치에 비해 벌지(140)에 근접하여 더 큰 직경을 가질 수 있다.
벌지(140)는 제1 데크(103) 및 제2 데크(105)를 통해 연장되는 채널 재료(120)를 형성하고 제1 데크(103)와 제2 데크(105) 사이에 전도성 접촉부(132)를 형성하는 방법과 같은, 마이크로 전자 장치(100)를 형성하는 방법의 결과일 수 있다.
전도성 접촉부(132)는 제1 데크(103)의 필라(125)의 채널 재료(120)를 제2 데크(105)의 대응하는 필라(125)의 채널 재료(120)에 전기적으로 연결할 수 있다. 다시 말해, 제1 데크(103)의 채널 재료(120)는 전도성 접촉부(132)를 통해 제2 데크(105)의 채널 재료(120)와 전기적으로 통신한다. 전도성 접촉부(132)는 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 접촉부(132)는 폴리실리콘을 포함한다. 일부 실시예에서, 전도성 접촉부(132)는 전도성 재료(112)와 동일한 재료 조성을 포함한다.
전도성 접촉부(132)는 각각의 전도성 접촉부(132)의 다른 부분(예를 들어, 중앙 부분)보다 밑에 있는 절연 재료(110)로부터 더 멀리(도 1a에 도시된 도면에서 위 및 아래로) 연장되는 돌출 부분(134)을 포함할 수 있다. 일부 실시예에서, 아래의 절연 재료에 근접한 위치에서 전도성 접촉부(132)의 대향 측면 사이의 거리(D2)는 각각의 전도성 접촉부(132)의 대향 돌출 부분(134) 사이의 거리(D3)보다 작다.
산화물 재료(136)는 제1 데크(103)와 제2 데크(105) 사이에 위치될 수 있다. 산화물 재료(136)는 전기 절연 재료를 포함할 수 있다. 일부 실시예에서, 산화물 재료(136)는 전하 트래핑(예를 들어, 전자 트래핑) 및 디-트래핑(de-trapping) 특성을 나타내지 않는 재료를 포함한다. 예를 들어, 산화물 재료(136)에는 실리콘 질화물이 없다(예를 들어, 실질적으로 없다). 즉, 마이크로 전자 장치(100)는 제1 데크(103)와 제2 데크(105) 사이의 위치에 실리콘 질화물을 포함하지 않을 수 있다.
산화물 재료(136)는 실리콘 이산화물, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리, 산질화물(예를 들어, 실리콘 산질화물), 산화알루미늄, 산화하프늄, 산화지르코늄, 산화티타늄, 탄탈륨 산화물, 몰리브덴 산화물, 또는 스핀-온 유전체(SOD)(예를 들어, 수소 실세스퀴옥산(HSQ), 메틸실세스퀴옥산(MSQ), 폴리이미드, 폴리테트라플루오로에틸렌(PTFE), 스핀-온 폴리머) 중 하나 이상을 포함할 수 있다. 산화물 재료(136)는 실리콘 질화물을 배제할 수 있다. 일부 실시예에서, 산화물 재료(136)는 이산화규소를 포함한다. 일부 실시예에서, 제1 데크(103)와 제2 데크(105) 사이의 체적의 적어도 일부는 하나 이상의 공극을 포함할 수 있다. 하나 이상의 공극은 산소, 질소, 공기, 헬륨 또는 다른 가스 중 하나 이상으로 채워질 수 있다. 일부 실시예에서, 하나 이상의 공극은 산소 및 질소로 채워진다.
산화물 재료(136)는 제1 데크(103) 및 제2 데크(105)와 직접 접촉할 수 있다. 일부 실시예에서, 산화물 재료(136)는 제1 데크(103)의 전열 재료(110) 및 제2 데크(105)의 절연 재료(110)와 직접 접촉한다(예를 들어, 제2 데크(105)는 에칭 정지 재료(106)를 포함하지 않음). 예를 들어, 산화물 재료(136)는 제1 데크(103)의 최상단 절연 재료(110)와 제2 데크(105)의 최하단 절연 재료(110) 사이에 직접 위치할 수 있다. 일부 실시예에서, 산화물 재료(136)는 제1 데크(103)의 최상단 절연 재료(110) 및 제2 데크(105)의 최하단 절연 재료(110)와 직접 접촉할 수 있다. 다른 실시예에서, 산화물 재료(136)는 제1 데크(103)의 절연 재료(110)와 직접 접촉하고, 제2 데크(105)의 절연 재료(110)와 접촉하는 에칭 정지 재료(106)와 직접 접촉한다. 일부 실시예에서, 산화물 재료(136)의 적어도 일부는 인접한 필라(125)의 전도성 접촉부(132) 사이에 측방향으로 직접 위치된다. 도 1a는 제1 데크(105)의 최상부 절연 재료(110) 및 제2 데크(105)의 에칭 정지 재료(106)와 직접 접촉하는 산화물 재료(136)를 포함하는 것으로 설명되고 예시되었지만, 개시는 이에 제한되지 않는다. 다른 실시예에서, 산화물 재료(136)는 제1 데크(103)의 최상부의 전도성 재료 및 제2 데크(105)의 최하부 전도성 재료(112)(또는 제2 데크(105)의 에칭 정지 재료(106))와 직접 접촉할 수 있다. 이러한 일부 실시예에서, 산화물 재료(136)는 제1 데크(103)의 최상부 전도성 재료(112)와 제2 데크(105)의 최하부 전도성 재료(112)의 일부분들 사이에 개재하는 유일한 재료이다. 일부 실시예에서, 산화물 재료(136)는 벌지(140)에 가까운 채널 재료와 직접 접촉한다.
산화물 재료(136)는 약 50 nm 내지 약 200 nm, 예컨대 약 50 nm 내지 약 75 nm, 약 75 nm 내지 약 100 nm, 약 100 nm 내지 약 150 nm, 또는 약 150 nm 내지 약 200 nm 범위 내의 두께 T1을 가질 수 있다. 일부 실시예에서, 두께(T)는 약 100 nm이다.
일부 실시예에서, 산화물 재료(136)의 두께(T1)는 절연 재료(110)의 레벨의 두께보다 더 클 수 있다. 일부 실시예에서, 산화물 재료(136)의 두께(T1)는 전도성 재료(112)의 레벨의 두께보다 더 크다. 예를 들어, 절연 재료(110)의 각 레벨은 약 20 nm로부터 약 10 nm 내지 약 50 nm까지, 예를 들어 약 10 nm 내지 약 20 nm, 약 20 nm 내지 약 30 nm, 약 30 nm 내지 약 40 nm, 약 40 nm 내지 약 50 nm 범위 내의 두께 T2를 가질 수 있다. 전도성 재료(112)의 각각의 레벨은 약 10 nm 내지 약 50 nm의 범위, 예컨대 약 10 nm 내지 약 20 nm, 약 20 nm 내지 약 30 nm, 약 30 nm 내지 약 40 nm, 또는 약 40 nm 내지 약 50 nm 의 두께 T3를 가질 수 있다. 일부 실시예에서, 산화물 재료(136)의 두께(T1)는 층(107) 각각의 두께(즉, 두께(T2)와 두께(T3)의 합)보다 더 클 수 있다.
일부 실시예에서, 산화물 재료(136)는 제1 데크(103)와 제2 데크(105) 사이의 위치 또는 산화물 재료(136)에 근접한 위치에서 인접한 필라(125)의 채널 재료(120)의 결합을 감소 또는 방지(예를 들어, 실질적으로 방지)할 수 있다. 또한, 산화물 재료(136)는 인접한 데크 구조들 사이에 사용되는 통상적인 재료보다 감소된 전하 트래핑 정도를 나타내도록 제형화 및 구성된 재료 조성을 포함할 수 있다. 예를 들어, 종래의 마이크로 전자 장치는 인접한 데크들 사이에 질화규소 재료를 포함할 수 있다. 인접한 데크들 사이의 넓은 공간, 특히 인접한 데크의 전도성 재료(112)들(예를 들어, 적어도 제 1 데크(103)의 최상단 절연 재료(110), 제 2 데크(105)의 최하단 절연 재료(110), 및 제 1 데크(103)와 제 2 데크(105) 사이의 산화물 재료(136)에 의해 서로 이격될 수 있는, 제1 데크(103)의 최상부 전도성 재료(112)과 제2 데크(105)의 최하부 전도성 재료(112)) 사이의 넓은 공간으로 인해, 실리콘 질화물 재료는 채널 재료(120)를 포함하는 하나의 필라(125)가 인접한 필라(125)에 결합될 수 있도록 전하(예를 들어, 전자)를 트래핑할 수 있다. 일부 실시예에서, 가령, 제1 필라(125)의 채널 재료(120)에 약 0V의 전위를 인가하고 제2 필라(125)의 채널 재료(120)에 전위(예를 들어, 약 10V)를 인가함으로써, 제1 필라(125)가 프로그래밍(기입)용으로 선택되고 제2 필라(125)가 금지될 때, 제1 필라(125)와 제2 필라(125) 사이 인접한 데크들 간에 위치하는 이러한 실리콘 질화물 재료에서 전자가 트래핑될 수 있다. 실리콘 질화물 재료에 트래핑된 전하(가령, 전자)가 메모리 셀(130)의 임계 전압에 영향을 미칠 수 있고, 메모리 셀(130)의 동작(가령, 판독) 윈도를 감소시킬 수 있다.
또한, 전하는 산화물 재료(136)에 트래핑되지 않을 수 있다. 비교를 위해, 종래의 장치(100)는 제1 데크(103)와 제2 데크(105) 사이에 실리콘 질화물 또는 다른 재료를 포함할 수 있으며, 이러한 재료는 전하를 트래핑하고 벌지(140)에 결합될 수 있고, 필라(125)를 형성하는 데 사용되는 다양한 처리 조건(예를 들어, 다양한 재료의 증착, 에칭 작용, 세정 작용)으로 인해 채널 재료(120)에 존재할 수 있다. 즉, 벌지(140)는 종래의 장치의 인접 데크들 사이의 전하 트래핑 재료에 결합될 수 있다. 또한, 전도성 접촉부(132)의 돌출 부분(134)은 전도성 접촉부(132)의 다른 부분보다 상대적으로 더 높은 전기장(예를 들어, 전류 밀도의 증가에 의한)을 나타낼 수 있다. 종래의 마이크로 전자 장치에서, 돌출 부분(134)의 높은 전계는 마이크로 전자 장치(100)의 사용 및 동작 동안 전도성 접촉부(132)에 근접한 질화규소 재료로 전자 또는 다른 전하의 주입을 용이하게 할 수 있다. 전자 또는 다른 전하의 주입은 메모리 셀(130)에 대한 감소된 동작 윈도우를 초래할 수 있다.
전하(예를 들어, 전자)를 트래핑하지 않는 재료 조성을 포함하도록 산화물 재료(136)를 형성하는 것은 벌지(140)에 근접하고 돌출 부분(134)에 근접한 위치에서와 같이 채널 재료(120) 내의 전하 트래핑을 감소 또는 방지할 수 있다. 따라서, 마이크로 전자 장치(100)는 인접한 필라(125)들이 서로 결합하지 않기 때문에 종래의 마이크로 전자 장치에서보다 더 큰 동작 윈도우를 나타내는 메모리 셀(130)의 스트링을 포함하는 필라(125)을 포함할 수 있다.
비록 도 1a는 특정 유형의 메모리 셀(130)(예를 들어, 플로팅 게이트 메모리 셀)을 포함하는 것으로 설명 및 예시되었지만, 본 개시는 이에 제한되지 않는다. 도 1c는 메모리 셀(130)(도 1a) 대신에 도 1a의 마이크로 전자 장치(100)에 존재할 수 있는 메모리 셀(150)의 단순화된 단면도이다. 메모리 셀(150)은 소위 전하 트래핑 재료를 포함할 수 있다. 그러한 일부 실시예에서, 연관된 마이크로 전자 장치(100)는 전하 트래핑 NAND를 포함할 수 있다. 메모리 셀들(150)은 본 명세서에서 "전하 트래핑" 메모리 셀로 지칭될 수 있다.
도 1c는 본 개시의 실시예에 따라 도 1a의 메모리 셀들(130)과 상호교환가능하게 사용될 수 있는 메모리 셀(150)의 단순화된 단면도이다. 메모리 셀(150)은 유전 재료(152)(예를 들어, 터널 유전 재료), 전하 트래핑 재료(154), 및 채널 재료(120)와 전도성 재료(112) 사이에 전하 차단 재료(156)을 포함할 수 있다. 전하 트래핑 재료(154)가 유전 재료(152)와 전하 차단 재료(156) 사이에 직접 위치할 수 있다. 일부 실시예에서, 유전 재료(152)는 채널 재료(120) 및 전하 트래핑 재료(154)와 직접 접촉할 수 있다. 전하 차단 재료(156)는 전하 트래핑 재료(154) 및 전도성 재료(112)에 직접 접촉할 수 있고, 바로 인접하여 위치할 수 있다.
도 1a는 제1 데크(103)와 제2 데크(105) 사이에 산화물 재료(136)를 포함하는 것으로 설명 및 예시되었지만, 개시는 이에 제한되지 않는다. 다른 실시예에서, 하나 이상의 다른 재료가 제1 데크(103)와 제2 데크(105) 사이에 위치할 수 있다. 도 2는 본 개시의 실시예들에 따른 마이크로 전자 장치(200)의 단순화된 단면도이다. 마이크로 전자 장치(200)는 도 1a의 마이크로 전자 장치(200)가 제1 데크(103)와 제2 데크(105) 사이에 하나 이상의 추가 재료를 포함할 수 있다는 점을 제외하고는 마이크로 전자 장치(100)와 실질적으로 동일할 수 있다.
마이크로 전자 장치(200)는 제1 데크(103)와 제2 데크(105) 사이에 산화물 재료(160)를 포함하여 인접한 전도성 접촉부(132)를 서로 전기적으로 격리시킨다. 일부 실시예에서, 산화물 재료(160)는 제2 데크(105)에 인접한 에칭 정지 재료(106)와 제1 데크(103)의 상부 절연 재료(110) 사이의 체적과 같이, 제1 데크(103)와 제2 데크(105) 사이의 전체 체적을 실질적으로 채우지 않을 수 있다. 일부 실시예에서, 제1 데크(103)와 제2 데크(105) 사이의 체적의 나머지 부분은 산소, 질소, 공기, 헬륨, 또는 다른 가스와 같은, 하나 이상의 가스로 채워질 수 있다. 일부 실시예에서, 하나 이상의 공극은 산소 및 질소로 채워진다. 다른 실시예에서, 전도성 재료(162)는 또한 인접한 필라(125)들 사이에 위치될 수 있고, 적어도 산화물 재료(160)에 의해 인접한 필라(125) 및 연관된 전도성 접촉부(132)로부터 전기적으로 분리될 수 있다.
일부 실시예에서, 산화물 재료(160)는 전도성 접촉부(132)의 측벽 및 제1 데크(103)와 제2 데크(105) 사이에 위치된 채널 재료(120)의 측벽 주위에 산화물 라이너를 포함할 수 있다. 일부 실시예에서, 산화물 재료(160)는 전도성 접촉부(132), 제1 데크(103)와 제2 데크(105) 사이에 위치한 채널 재료(120)의 측벽, 및 제1 데크(103)의 최상단 절연 재료(110)에 (예를 들어, 등각으로 위에) 인접할 수 있다. 산화물 재료(160)는 채널 재료(120)의 벌지(140) 및 전도성 접촉부(132)의 돌출 부분(134)에 인접하여 위치할 수 있다.
산화물 재료(160)는 제1 데크(103)의 절연 재료(110)의 표면들에 인접할 수 있고, 전도성 접촉부들(132) 및 채널 재료(120)의 표면들에, 에칭 정지 재료(106)의 표면까지 인접할 수 있다. 다른 실시예들에서, 산화물 재료(160)는 전도성 접촉부(132) 및 채널 재료(120)의 표면에 인접하여 제2 데크(105)의 절연 재료(110)의 표면까지 연장된다. 도 1a 및 산화물 재료(136)를 참조하면, 산화물 재료(160)는 제1 데크(103)의 최상단 절연 재료(110)와 제2 데크(105)의 최하단 절연 재료(110) 사이에 직접 위치할 수 있다. 일부 실시예에서, 산화물 재료(136)는 제1 데크(103)의 최상단 절연 재료(110)와 제2 데크(105)의 최하단 절연 재료(110)에 직접 접촉할 수 있다. 다른 실시예에서, 산화물 재료(160)는 제1 데크(103)의 절연 재료(110)와 직접 접촉하고, 제2 데크(105)의 절연 재료(110)와 접촉하면서 에칭 정지 재료(106)와 직접 접촉한다. 일부 실시예에서, 산화물 재료(160)의 적어도 일부는 인접한 필라(125)의 전도성 접촉부(132)들 사이에 측방향으로 직접 위치된다. 이러한 일부 실시예에서, 인접한 필라(125)의 전도성 접촉부(132) 상의 산화물 재료(160) 사이의 공간은 공극에 의해 분리될 수 있다. 공극은 하나 이상의 가스로 채워지거나, 전도성 재료(162)로 채워질 수 있다. 도 1a는 제1 데크(105)의 최상부 절연 재료(110) 및 제2 데크(105)의 에칭 정지 재료(106)와 직접 접촉하는 산화물 재료(160)를 포함하는 것으로 설명되고 예시되었지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 산화물 재료(160)는 제1 데크(103)의 최상부 전도성 재료 및 제2 데크(105)의 최하부 전도성 재료(112)(또는 제2 데크(105)의 에칭 정지 재료(106))와 직접 접촉할 수 있다.
산화물 재료(160)는 산화물 재료(136)(도 1a)를 참조하여 위에서 설명된 것과 동일한 재료를 포함할 수 있다. 일부 실시예에서, 산화물 재료(160)는 이산화규소를 포함한다.
전도성 재료(162)는 산화물 재료(160)에 인접하여 제1 데크(103)와 제2 데크(105) 사이의 잔여 체적을 채울 수 있다. 전도성 재료(162)는 제1 데크(103)에 인접한 산화물 재료(160)의 표면에 인접하여 위치할 수 있고, 산화물 재료(160)에 인접하여, 전도성 접촉부(132) 및 채널 재료(120)에 인접하도록 연장될 수 있다. 전도성 재료(162)는 제1 데크(103)에 인접한 산화물 재료(160)로부터 제2 데크(105)에 인접한 에칭 정지 재료(106)까지 연장될 수 있다. 다른 실시예에서, 전도성 재료(162)는 산화물 재료(160)로부터 제2 데크(105)의 절연 재료(110)까지 연장된다.
전도성 재료(162)는 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 재료(162)는 폴리실리콘을 포함한다. 전도성 재료(162)는 붕소, 인, 비소, 안티몬, 또는 다른 재료 중 하나 이상으로 도핑될 수 있다. 다른 실시예에서, 전도성 재료(162)는 텅스텐을 포함한다. 일부 실시예에서, 전도성 재료(162)는 전도성 접촉부(132)와 동일한 재료 조성을 포함할 수 있다.
마이크로 전자 장치(200)는 돌출 부분(134)에 인접한 위치에서 그리고 벌지(140)에 근접한 위치에서와 같이 채널 재료(120) 내에서 감소된 전하 트래핑을 나타낼 수 있다. 또한, 전도성 재료(162)는 인접 필라(125)와 인접 필라(125)의 채널 재료(120) 사이의 차폐를 용이하게 할 수 있다. 즉, 인접한 필라(125) 사이의 전도성 재료(162)는 인접한 필라(125)의 채널 재료(120) 사이의 상호작용을 감소 또는 방지할 수 있다.
일부 실시예에서, 전도성 재료(162)는 메모리 셀(130)의 스트링의 스트링 전류를 개선할 수 있고 또한 게이트 유도 드레인 누설(GIDL)을 개선할 수 있다. 전도성 재료(162)는 마이크로 전자 장치의 소위 계단식 구조에 위치한 전도성 접촉부와 전기적으로 소통할 수 있다. 사용 및 동작 시에, 예를 들어, 선택된 메모리 스트링 또는 선택되지 않은 메모리 스트링의 채널 재료(120)에 근접한, 전도성 재료(162)에 전압이 인가될 수 있다.
따라서, 적어도 일부 실시예에서, 마이크로 전자 장치는 교번하는 레벨의 전도성 재료와 절연 재료를 포함하는 데크를 포함하고, 데크는 전도성 재료와 절연 재료의 교번하는 레벨을 통해 연장되는 채널 재료를 포함하는 필라와, 인접한 데크의 채널 재료와 전기적으로 통신하는, 인접 데크들 간의 전도성 접촉부와, 인접 데크 사이의 산화물 재료를 포함하며, 상기 산화물 재료는 제1 데크의 상위 레벨과 제1 데크에 인접한 제2 데크의 하위 레벨 사이에서 연장된다.
도 3a 내지 도 3d는 본 개시의 실시예에 따른, 도 1a의 마이크로 전자 장치(100)의 형성 방법을 개략적으로 도시한 단면도이다. 도 3a에 도시된 바와 같이, 제1 데크(103)(도 1a)는 반도체 구조(300)를 형성하기 위해 베이스 재료(102), 소스(104), 에칭 정지 재료(106), 및 전도성 재료(108)에 인접하게 형성될 수 있다. 제1 데크(103)의 절연 재료(110) 및 전도성 재료(112)의 교번 레벨은 전도성 재료(108)에 인접하여 형성될 수 있다.
절연 재료(110) 및 전도성 재료(112)의 레벨을 형성한 후, 에칭 정지 재료(106)의 부분을 노출시키기 위해 절연 재료(110) 및 전도성 재료(112) 및 전도성 재료(108)의 레벨을 통해 개구가 형성될 수 있다. 에칭 정지 재료(106)의 노출 부분은 개구를 통해 제거되어 소스(104)의 부분을 노출시킬 수 있다. 예를 들어, 일부 실시예에서, 절연 재료(110), 전도성 재료(112), 및 전도성 재료(108)의 일부가 제거되어 한번의 제거 작용으로 개구를 형성할 수 있고, 제 2 제거 작용을 이용하여 에칭 정지 재료(106)의 부분을 제거할 수 있다.
소위 "게이트 퍼스트" 프로세스와 같은 일부 실시예에서, 메모리 셀(130)은 리세스를 형성하기 위해 전도성 재료(112)의 부분을 제거함으로써 형성될 수 있다. 다른 유전 재료(128)는 리세스 내에 그리고 전도성 재료(112)의 나머지 부분들에 인접하게 형성될 수 있다. 전극 재료(126)는 다른 유전 재료(128)에 인접하게 형성될 수 있고 유전 재료(124)는 전극 재료(126)에 인접하게 형성될 수 있다. 유전 재료(124)를 형성한 후, 채널 재료(120)는 메모리 셀(130)을 형성하기 위해 개구의 인접 측면에 형성될 수 있다. 일부 실시예에서, 채널 재료(120)를 형성한 후, 전기 절연 재료(122)는 채널 재료(120)에 인접하게 형성될 수 있다.
채널 재료(120) 및 전기 절연 재료(122)를 형성한 후, 채널 재료(120) 및 전기 절연 재료(122)의 부분들은 최상부 절연 재료(110)의 표면들로부터 제거될 수 있다.
노출된 (예를 들어, 최상부) 절연 재료(110)에 인접하여 실리콘 질화물 재료(170)가 형성될 수 있다. 도 3b에 도시된 바와 같이, 채널 재료(120)를 노출시키기 위해 실리콘 질화물 재료(170)를 통해 개구가 형성될 수 있다. 전도성 재료가 개구 내에 형성되고, 채널 재료(120)와 전기적으로 통신하여 전도성 접촉부(132)를 형성할 수 있다. 전도성 접촉부(132)는 돌출 부분(134)(도 1a)없이 도 3a 내지 도 3d를 통해 도시된다. 그러나, 전도성 접촉부(132)는 돌출 부분(134)을 포함할 수 있다. 전도성 접촉부(132)에 인접하게, 실리콘 질화물 재료(170)에 대해 에칭 선택성을 갖는 에칭 정지 재료(172)가 형성될 수 있다.
도 3c를 참조하면, 실질적으로 모든 실리콘 질화물 재료(170)가 절연 재료(110)의 부분들을 노출시키기 위해 제거될 수 있다. 절연 재료(110)는 실리콘 질화물 재료(170)에 대해 에칭 선택도를 나타낼 수 있다. 실리콘 질화물 재료(170)를 제거한 후, 전도성 접촉부(132) 및 에칭 정지 재료(172)는 채널 재료(120)에 인접하게(예를 들어, 위에) 남아 있을 수 있다.
도 3d에 도시된 바와 같이, 산화물 재료(136)는 예를 들어, 절연 재료(110)에 인접(예를 들어, 위에)하도록 그리고 전도성 접촉부(132) 및 에칭 정지 재료(172)에 인접(예를 들어, 측면 상에)하도록, 반도체 구조(300)에 인접하게 형성될 수 있다. 일부 실시예에서, 산화물 재료(136)를 형성한 후, 반도체 구조(300)는 산화물 재료(136)를 통해 에칭 정지 재료(172)의 부분을 노출시키기 위해 화학적 기계적 평탄화(CMP) 프로세스에 노출될 수 있다. 도 3d는 산화물 재료(136)가 최상부 절연 재료(110) 상에 직접 형성되는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 산화물 재료(136)는 최상부 전도성 재료(110) 바로 위에 형성된다.
산화물 재료(136)를 형성하고 평탄화한 후에, 제2 데크(105)(도 1a)는 반도체 구조(300)에 인접하게 형성될 수 있다. 예를 들어, 에칭 정지 재료(106)(도 1a)는 산화물 재료(136)에 인접하게 형성될 수 있고, 절연 재료(110) 및 전도성 재료(112)의 교번 레벨의 스택이 반도체 구조(300)에 인접하여 형성될 수 있다. 제2 데크(105)는 제1 데크(103)의 형성과 동일한 방식으로 형성될 수 있다(도 1a). 예를 들어, 절연 재료(110) 및 전도성 재료(112)의 교번 레벨의 스택에 개구가 형성될 수 있고, 전도성 재료(112)의 일부가 제거되어 리세스를 형성할 수 있으며, 다른 유전 재료(128)가 리세스에 형성될 수 있고, 전극 재료(126)는 다른 유전 재료(128)에 인접하게 형성될 수 있고, 유전 재료(124)는 전극 재료(126)에 인접하게 형성될 수 있고, 채널 재료(120)는 유전 재료(124)에 인접하게 형성될 수 있다.
필라(125)를 형성한 후(도 1a), 전도성 접촉부(116)는 절연 재료(114)를 관통하고 필라(125)에 인접(예를 들어, 위에)되고 제2 데크(105)(도 1a)의 채널 재료(120)와 전기적으로 소통하도록 형성될 수 있다. 전도성 라인(118)은 전도성 접촉부(116)와 전기적으로 통신하도록 형성될 수 있다.
비록 도 3a 내지 도 3d는 제1 데크(103)(도 1a)와 제2 데크(105)(도 1a) 사이의 체적을 채우기 위해 산화물 재료(136)를 포함하도록 반도체 구조(300)를 형성하는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 도 3c 및 도 4를 참조하면, 실리콘 질화물 재료(170)(도 3b)를 제거한 후, 산화물 재료(160)는, 존재한다면, 전도성 접촉부들(132) 및 에칭 정지 재료(172)에 인접하여(예를 들어, 측면들 상에) 등각으로 형성될 수 있다. 예를 들어, 산화물 재료(160)는 최상부 절연 재료(110), 전도성 접촉부(132), 및 에칭 정지 재료(172) 위에 라이너를 형성할 수 있다. 산화물 재료(160)는, 예를 들어, CVD, ALD, 플라즈마 강화 ALD, PVD, PECVD 또는 LPCVD 중 하나 이상에 의해 형성될 수 있다.
산화물 재료(160)를 형성한 후, 전도성 재료(162)는 산화물 재료(160)의 표면에 인접하게 형성될 수 있고 반도체 구조물(400)은 CMP 공정에 노출될 수 있다. 제2 데크(105)(도 2)는 도 3d를 참조하여 전술한 바와 같이 전도성 재료(162)에 인접하게 형성되어 도 2를 참조하여 기술된 마이크로 전자 장치(200)를 형성할 수 있다.
비록 도 3a 내지 도 3d 및 도 4는 게이트 퍼스트 프로세스로 설명되었지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 마이크로 전자 장치(100, 200)는 소위 "교체 게이트" 프로세스에 의해 형성될 수 있다. 그러한 일부 실시예에서, 도 3a를 참조하여 위에서 설명된 바와 같이 절연 재료(110) 및 전도성 재료(112)의 교번하는 레벨을 포함하도록 스택을 형성하기 보다는, 절연 재료(110) 및 다른 절연 재료의 교번 레벨을 포함하는 스택이 전도성 재료(108)에 인접하게 형성될 수 있다(예를 들어, 도 3a의 전도성 재료(112)가 다른 절연 재료로 대체될 수 있음). 다른 절연 재료는 실리콘 질화물과 같이 절연 재료(110)에 대해 에칭 선택성을 나타내는 전기 절연 재료를 포함할 수 있다. 개구는 절연 재료(110) 및 다른 절연 재료의 교번 레벨의 스택을 통해 그리고 전도성 재료(108) 및 에칭 정지 재료(106)를 통해 형성될 수 있다. 채널 재료가 개구에, 가령, 개구 전체에 또는 적어도 개구의 측벽에, 형성될 수 있다. 일부 실시예에서, 유전 재료(예를 들어, 이산화규소)는 개구의 나머지 부분을 채울 수 있다. 절연 재료 및 다른 절연 재료의 교번 레벨을 통한 추가 개구는 소스(104)를 노출시키도록 형성될 수 있다. 다른 절연 재료는 절연 재료(110)의 인접한 레벨 사이에 리세스를 형성하기 위해 절연 재료(110)에 대해 선택적으로 제거될 수 있다. 다른 절연 재료를 제거한 후, 메모리 셀(130)은 가령, 리세스에 유전 재료(예: 전하 저장 재료)을 형성하고, 전하 저장 재료에 인접한 전극 재료를 형성하고, 다른 개구의 나머지 부분에 절연 재료를 형성함으로써, 다른 개구에 형성될 수 있다. 다른 실시예에서, 다른 유전 재료(128)가 리세스에 형성되고, 다른 유전 재료(128)에 인접하여 전극 재료(126)가 형성되며, 전극 재료(126)에 인접하여 유전 재료(124)가 형성된다. 마이크로 전자 장치가 앞서 설명한 바와 같이 완성될 수 있다.
따라서, 적어도 하나의 실시예에서, 마이크로 전자 장치를 형성하는 방법은 제1 재료 및 제2 재료의 교번 레벨의 스택을 통해 연장되는 채널 재료를 포함하는 제1 데크를 형성하는 단계, 제1 데크에 인접한 질화물 재료를 형성하는 단계, 질화물 재료에 개구를 형성하고 개구에 전도성 접촉부를 형성하는 단계, 질화물 재료를 제거하는 단계, 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계, 그리고, 산화물 재료에 인접한 제2 데크를 형성하는 단계를 포함하며, 상기 제2 데크는 교번 레벨의 제1 재료 및 두 번째 재료를 포함한다.
본 개시의 실시예들에 따른 산화물 재료(136) 또는 산화물 재료(160) 및 제1 데크(103)와 제2 데크(105) 사이의 전도성 재료(162)를 포함하는 마이크로 전자 장치들(예를 들어, 마이크로 전자 장치들(100, 200))은 본 개시의 전자 시스템의 실시예에서 사용될 수 있다. 예를 들어, 도 5는 본 개시의 실시예들에 따른 예시적인 전자 시스템(503)의 블록도이다. 전자 시스템(503)은, 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 셀룰러 전화, 디지털 카메라, 개인 휴대 정보 단말기(PDA), 휴대용 미디어(예를 들어, 음악) 플레이어, Wi-Fi 또는 셀룰러 지원 태블릿, 가령, iPAD® 또는 SURFACE® 태블릿, 전자 북, 내비게이션 장치 등을 포함할 수 있다. 전자 시스템(503)은 적어도 하나의 메모리 장치(505)를 포함한다. 메모리 장치(505)는 예를 들어, 전하를 트래핑하지 않는 인접한 데크(예를 들어, 제1 데크(103, 105))들 사이에 산화물 재료(예를 들어, 산화물 재료(136) 또는 산화물 재료(160))을 포함하는 본 명세서에서 이전에 설명된 마이크로 전자 장치(예를 들어, 마이크로 전자 장치(100, 200))의 실시예를 포함한다.
전자 시스템(503)은 적어도 하나의 전자 신호 프로세서 장치(507)(종종 "마이크로프로세서"로 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 장치(507)는 선택적으로, 본 명세서에서 이전에 설명된 마이크로 전자 장치(예를 들어, 마이크로 전자 장치들(100, 200))의 실시예를 포함할 수 있다. 전자 시스템(503)은 사용자가 전자 시스템(503)에 정보를 입력하기 위한 하나 이상의 입력 장치(509), 예를 들어, 마우스 또는 다른 포인팅 장치, 키보드, 터치패드, 버튼 또는 컨트롤 패널을 더 포함할 수 있다. 전자 시스템(503)은 사용자에게 정보(가령, 시각적 또는 오디오 출력)를 출력하기 위한 하나 이상의 출력 장치(511), 예를 들어, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커, 등을 더 포함할 수 있다. 일부 실시예에서, 입력 장치(509) 및 출력 장치(511)는 전자 시스템(503)에 정보를 입력하고 사용자에게 시각적 정보를 출력하는 데 모두 사용될 수 있는 단일 터치스크린 장치를 포함할 수 있다. 입력 장치(509) 및 출력 장치(511)는 메모리 장치(505) 및 전자 신호 처리 장치(507) 중 하나 이상과 전기적으로 통신할 수 있다.
도 6을 참조하면, 프로세서 기반 시스템(600)이 도시되어 있다. 프로세서 기반 시스템(600)은 본 개시의 실시예들에 따라 제조된 다양한 전자 장치들을 포함할 수 있다. 프로세서 기반 시스템(600)은 컴퓨터, 호출기, 휴대폰, 개인용 전자수첩, 제어 회로, 또는 기타 전자 장치와 같은 다양한 유형 중 임의의 것일 수 있다. 프로세서 기반 시스템(600)은 프로세서 기반 시스템(600)에서 시스템 기능 및 요청의 처리를 제어하기 위해 마이크로프로세서와 같은 하나 이상의 프로세서(602)를 포함할 수 있다. 프로세서(602) 및 프로세서 기반 시스템(600)의 다른 하위 구성요소는 본 개시의 실시예들에 따라 제조된 마이크로 전자 장치들(예를 들어, 마이크로 전자 장치들(100, 200))을 포함한다.
프로세서 기반 시스템(600)은 프로세서(602)와 작동 가능하게 통신하는 전원(604)을 포함할 수 있다. 예를 들어, 프로세서 기반 시스템(600)이 휴대용 시스템인 경우, 전원(604)은 연료 전지, 전력 청소 장치(power scavenging device), 영구 배터리, 교체 가능한 배터리 및 충전식 배터리 중 하나 이상을 포함할 수 있다. 전원(604)은 또한 AC 어댑터를 포함할 수 있고; 따라서 프로세서 기반 시스템(600)은 예를 들어 벽 콘센트에 연결될 수 있다. 전원(604)은 또한 프로세서 기반 시스템(600)이 예를 들어 차량 시가 라이터 또는 차량 전원 포트에 연결될 수 있도록 DC 어댑터를 포함할 수 있다.
프로세서 기반 시스템(600)이 수행하는 기능에 따라 다양한 다른 장치가 프로세서(602)에 연결될 수 있다. 예를 들어, 사용자 인터페이스(606)가 프로세서(602)에 연결될 수 있다. 사용자 인터페이스(606)는 버튼, 스위치, 키보드, 라이트 펜, 마우스, 디지타이저 및 스타일러스, 터치 스크린, 음성 인식 시스템, 마이크 또는 이들의 조합과 같은 입력 장치를 포함할 수 있다. 디스플레이(608)는 또한 프로세서(602)에 연결될 수 있다. 디스플레이(608)는 LCD 디스플레이, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 디스플레이, 3차원 프로젝션, 오디오 디스플레이, 또는 이들의 조합을 포함할 수 있다. 또한, RF 서브시스템/기저대역 프로세서(610)는 또한 프로세서(602)에 연결될 수 있다. RF 서브시스템/기저대역 프로세서(610)는 RF 수신기 및 RF 송신기(미도시)에 연결되는 안테나를 포함할 수 있다. 하나의 통신 포트(612), 또는 하나보다 많은 통신 포트(612)가 또한 프로세서(602)에 연결될 수 있다. 통신 포트(612)는 모뎀, 프린터, 컴퓨터, 스캐너, 또는 카메라와 같은 하나 이상의 휴대용 장치(614)에, 또는 로컬 영역 네트워크, 원격 영역 네트워크, 인트라넷 또는 인터넷과 같은 네트워크에 연결할 수 있다.
프로세서(602)는 메모리에 저장된 소프트웨어 프로그램을 구현함으로써 프로세서 기반 시스템(600)을 제어할 수 있다. 소프트웨어 프로그램은 예를 들어 운영 체제, 데이터베이스 소프트웨어, 제도 소프트웨어(drafting software), 워드 프로세싱 소프트웨어, 미디어 편집 소프트웨어 또는 미디어 재생 소프트웨어를 포함할 수 있다. 메모리는 다양한 프로그램의 실행을 저장하고 용이하게 하기 위해 프로세서(602)에 작동 가능하게 연결된다. 예를 들어, 프로세서(602)는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM), 자기 랜덤 액세스 메모리(MRAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 레이스트랙 메모리 및 기타 알려진 메모리 유형 중 하나 이상을 포함할 수 있는 시스템 메모리(616)에 연결될 수 있다. 시스템 메모리(616)는 휘발성 메모리, 비휘발성 메모리, 또는 이들의 조합을 포함할 수 있다. 시스템 메모리(616)는 동적으로 로드된 애플리케이션 및 데이터를 저장할 수 있도록 일반적으로 크다. 일부 실시예에서, 시스템 메모리(616)는 전술한 마이크로 전자 장치(예를 들어, 마이크로 전자 장치(100, 200)) 또는 이들의 조합과 같은 마이크로 전자 장치를 포함할 수 있다.
프로세서(602)는 또한 비휘발성 메모리(618)에 연결될 수 있으며, 이는 시스템 메모리(616)가 반드시 휘발성임을 시사하는 것은 아니다. 비휘발성 메모리(618)는 시스템 메모리(616)와 함께 사용될 STT-MRAM, MRAM, 읽기 전용 메모리(ROM), 가령, EPROM, 저항성 읽기 전용 메모리(RROM), 및 플래시 메모리 중 하나 이상을 포함할 수 있다. 비휘발성 메모리(618)의 크기는 일반적으로, 임의의 필요한 운영 체제, 응용 프로그램 및 고정 데이터를 저장하기에 충분히 크도록 선택된다. 추가적으로, 비휘발성 메모리(618)는 예를 들어 저항성 메모리 또는 다른 유형의 비휘발성 솔리드 스테이트 메모리를 포함하는, 하이브리드 드라이브와 같은 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다. 비휘발성 메모리(618)는 전술한 마이크로 전자 장치(예를 들어, 마이크로 전자 장치(100, 200)) 또는 이들의 조합과 같은 마이크로 전자 장치를 포함할 수 있다.
따라서, 적어도 일부 실시예에서, 전자 시스템은 제1 데크 및 제2 데크를 포함한다. 제1 데크 및 제2 데크 각각은 교번하는 레벨의 전도성 재료 및 절연 재료의 스택, 및 전도성 재료 및 절연 재료의 교번하는 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함한다. 전자 시스템은 제1 데크의 필라의 채널 재료와 제2 데크의 필라의 채널 재료 사이의 전도성 접촉부, 및 전도성 접촉부에 인접하고 제1 데크와 제2 데크 사이에 위치한 산화물 재료를 더 포함한다.
본 개시의 추가의 비제한적인 예시적인 실시형태가 하기에 기재되어 있다.
실시예 1: 마이크로 전자 장치로서, 교번 레벨의 전도성 재료와 절연 재료를 포함하는 데크 - 상기 데크는 전도성 재료와 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함함; 인접한 데크 사이에 위치하고, 인접한 데크들의 채널 재료와 전기적으로 통신하는 전도성 접촉부; 그리고 인접한 데크 사이의 산화물 재료 - 상기 산화물 재료는 제1 데크의 최상단과 제1 데크에 인접한 제2 데크의 최하단 사이로 연장됨; 를 포함하는, 마이크로 전자 장치.
실시예 2: 실시예 1에 있어서, 산화물 재료는 이산화규소를 포함하는 마이크로 전자 장치.
실시예 3: 실시예 1 또는 실시예 2에 있어서, 산화물 재료에 인접한 기체 재료를 더 포함하는, 마이크로 전자 장치.
실시예 4: 실시예 1 내지 3 중 어느 하나에 있어서, 상기 산화물 재료에는 질화규소가 없는, 마이크로 전자 장치.
실시예 5: 실시예 1 내지 4 중 어느 하나에 있어서, 상기 산화물 재료는 상기 채널 재료 및 상기 전도성 접촉부와 접촉하는, 마이크로 전자 장치.
실시예 6: 실시예 1 내지 5 중 어느 하나에 있어서, 상기 산화물 재료는 상기 제1 데크의 최상단 절연 재료 및 상기 제2 데크의 최하단 절연 재료와 직접 접촉하는 마이크로 전자 장치.
실시예 7: 실시예 1 내지 6 중 어느 하나에 있어서, 상기 채널 재료는 인접한 데크들 내의 위치들보다 인접한 데크들 사이의 위치에서 더 큰 직경을 갖는, 마이크로 전자 장치.
실시예 8: 실시예 1 내지 7 중 어느 하나에 있어서, 상기 전도성 접촉부의 상부는 상기 전도성 접촉부의 다른 부분보다 상기 데크의 하부로부터 더 멀리 연장되는 돌출부를 포함하는, 마이크로 전자 장치.
실시예 9: 실시예 1 내지 8 중 어느 하나에 있어서, 상기 산화물 재료는 인접한 필라의 전도성 접촉부 사이에 위치하는 마이크로 전자 장치.
실시예 10: 실시예 1 내지 9 중 어느 하나에 있어서, 산화물 재료에 인접하면서, 인접한 필라의 전도성 접촉부 사이에 위치하는, 전도성 재료를 더 포함하는 마이크로 전자 장치.
실시예 11: 마이크로 전자 장치를 형성하는 방법으로서, 상기 방법은: 제1 재료 및 제2 재료의 교번 레벨의 스택을 통해 연장되는 채널 재료를 포함하는 제1 데크를 형성하는 단계; 상기 제1 데크에 인접하여 질화물 재료를 형성하는 단계; 상기 질화물 재료에 개구를 형성하고 상기 개구에 전도성 접촉부를 형성하는 단계; 상기 질화물 재료를 제거하는 단계; 상기 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계; 그리고 산화물 재료에 인접하여, 제1 재료 및 제2 재료의 교번 레벨을 포함하는 제2 데크를 형성하는 단계를 포함하는, 방법.
실시예 12: 실시예 11에 있어서, 제1 데크를 형성하는 단계는, 상기 제1 재료 및 제2 재료의 교번 레벨을 포함하는 스택을 형성하는 단계; 스택을 통해 개구를 형성하는 단계; 그리고 개구 내에 채널 재료를 형성하는 단계를 포함하는, 방법.
실시예 13: 실시예 11 또는 실시예 12에 있어서, 제1 데크를 형성하는 단계는, 제1 재료 및 제2 재료의 교번 레벨을 포함하는 스택을 형성하는 단계; 제2 재료의 일부를 제거하여 리세스를 형성하는 단계; 그리고 리세스에 전도성 재료를 형성하는 단계를 포함하는, 방법.
실시예 14: 실시예 11 내지 13 중 어느 하나에 있어서, 상기 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계는 상기 전도성 접촉부에 인접한 이산화규소를 형성하는 단계를 포함하는 방법.
실시예 15: 실시예 11 내지 14 중 어느 하나에 있어서, 상기 제1 데크와 상기 제2 데크 사이에 상기 산화물 재료와 접촉하는 전도성 재료를 형성하는 단계를 더 포함하는, 방법.
실시예 16: 실시예 11 내지 15 중 어느 하나에 있어서, 상기 질화물 재료를 제거하고 상기 산화물 재료에 인접한 제2 데크를 형성하는 단계는 상기 제1 데크와 상기 제2 데크 사이의 모든 질화물 재료를 제거하는 단계를 포함하는, 방법.
실시예 17: 전자 시스템으로서, 제1 데크 및 제2 데크 - 각각의 제1 데크 및 제2 데크는, 전도성 재료와 절연 재료의 교번 레벨의 스택; 그리고 전도성 재료와 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함함; 제1 데크의 필라의 채널 재료와 제2 데크의 필라의 채널 재료 사이의 전도성 접촉부; 그리고 전도성 접촉부에 인접하고 제1 데크와 제2 데크 사이에 위치하는 산화물 재료를 포함하는, 전자 시스템.
실시예 18: 실시예 17에 있어서, 상기 제1 데크와 상기 제2 데크 사이에 산소 및 질소 중 하나 또는 둘 다를 포함하는 가스를 더 포함하는, 전자 시스템.
실시예 19: 실시예 17 또는 실시예 18에 있어서, 상기 산화물 재료의 두께는 상기 전도성 재료의 레벨 또는 상기 절연 재료의 레벨보다 두꺼운, 전자 시스템.
실시예 20: 실시예 17 내지 19 중 어느 하나에 있어서, 상기 제1 데크 및 상기 제2 데크는 메모리 셀의 스트링을 포함하는, 전자 시스템.
실시예 21: 실시예 17 내지 20 중 어느 하나에 있어서, 상기 채널 재료에 인접한 유전 재료, 상기 유전 재료에 인접한 전극 재료, 및 상기 전극 재료에 인접한 다른 유전 재료를 더 포함하는, 전자 시스템.
실시예 22: 실시예 17에 있어서, 상기 다른 유전 재료는 교번 레벨의 전도성 재료와 전극 재료 사이에 위치하는, 전자 시스템.
실시예 23: 실시예 17 내지 22 중 어느 하나에 있어서, 상기 산화물 재료는 상기 제1 데크의 하부 및 상기 제2 데크의 상부에 직접 접촉되는, 전자 시스템.
소정의 예시적 실시예들이 도면과 연계하여 설명되었지만, 당업자는 본 개시에 포함된 실시예가 여기에 명시적으로 도시되고 설명된 실시예로 제한되지 않는다는 것을 인식하고 이해할 것이다. 오히려, 법적 균등물을 포함하여 이하에 청구되는 것과 같은 본 개시에 포함되는 실시예의 범위를 벗어나지 않고 여기에 설명된 실시예에 대한 많은 추가, 삭제 및 수정이 이루어질 수 있다. 또한, 하나의 개시된 실시예로부터의 특징은 여전히 본 개시의 범위 내에 포함되는 동안 다른 개시된 실시예의 특징과 조합될 수 있다.

Claims (23)

  1. 마이크로 전자 장치로서,
    교번 레벨의 전도성 재료와 절연 재료를 포함하는 데크 - 상기 데크는 전도성 재료와 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함함;
    인접한 데크 사이에 위치하고, 인접한 데크들의 채널 재료와 전기적으로 통신하는 전도성 접촉부; 그리고
    인접한 데크 사이의 산화물 재료 - 상기 산화물 재료는 제1 데크의 최상단과 제1 데크에 인접한 제2 데크의 최하단 사이로 연장됨 - 를 포함하는, 마이크로 전자 장치.
  2. 제1항에 있어서, 산화물 재료는 이산화규소를 포함하는 마이크로 전자 장치.
  3. 제1항에 있어서, 산화물 재료에 인접한 기체 재료를 더 포함하는 마이크로 전자 장치.
  4. 제1항에 있어서, 상기 산화물 재료에는 질화규소가 없는, 마이크로 전자 장치.
  5. 제1항에 있어서, 상기 산화물 재료는 상기 채널 재료 및 상기 전도성 접촉부와 접촉하는, 마이크로 전자 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 산화물 재료는 상기 제1 데크의 최상단 절연 재료 및 상기 제2 데크의 최하단 절연 재료와 직접 접촉하는 마이크로 전자 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 채널 재료는 인접한 데크들 내의 위치들보다 인접한 데크들 사이의 위치에서 더 큰 직경을 갖는, 마이크로 전자 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 전도성 접촉부의 상부는 상기 전도성 접촉부의 다른 부분보다 상기 데크의 하부로부터 더 멀리 연장되는 돌출부를 포함하는, 마이크로 전자 장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 산화물 재료는 인접한 필라의 전도성 접촉부 사이에 위치하는 마이크로 전자 장치.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서, 산화물 재료에 인접하면서, 인접한 필라의 전도성 접촉부 사이에 위치하는, 전도성 재료를 더 포함하는 마이크로 전자 장치.
  11. 마이크로 전자 장치를 형성하는 방법으로서,
    제1 재료 및 제2 재료의 교번 레벨의 스택을 통해 연장되는 채널 재료를 포함하는 제1 데크를 형성하는 단계;
    상기 제1 데크에 인접하여 질화물 재료를 형성하는 단계;
    상기 질화물 재료에 개구를 형성하고 상기 개구에 전도성 접촉부를 형성하는 단계;
    상기 질화물 재료를 제거하는 단계;
    상기 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계; 그리고
    상기 산화물 재료에 인접하여, 제1 재료 및 제2 재료의 교번 레벨을 포함하는 제2 데크를 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 제1 데크를 형성하는 단계는,
    상기 제1 재료 및 제2 재료의 교번 레벨을 포함하는 스택을 형성하는 단계;
    스택을 통해 개구를 형성하는 단계; 그리고
    개구 내에 채널 재료를 형성하는 단계를 포함하는, 방법.
  13. 제11항에 있어서, 제1 데크를 형성하는 단계는,
    제1 재료 및 제2 재료의 교번 레벨을 포함하는 스택을 형성하는 단계;
    제2 재료의 일부를 제거하여 리세스를 형성하는 단계; 그리고
    리세스에 전도성 재료를 형성하는 단계를 포함하는, 방법.
  14. 제11항에 있어서, 상기 전도성 접촉부에 인접한 산화물 재료를 형성하는 단계는 상기 전도성 접촉부에 인접한 이산화규소를 형성하는 단계를 포함하는 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 데크와 상기 제2 데크 사이에 상기 산화물 재료와 접촉하는 전도성 재료를 형성하는 단계를 더 포함하는, 방법.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 질화물 재료를 제거하고 상기 산화물 재료에 인접한 제2 데크를 형성하는 단계는 상기 제1 데크와 상기 제2 데크 사이의 모든 질화물 재료를 제거하는 단계를 포함하는, 방법.
  17. 전자 시스템으로서,
    제1 데크 및 제2 데크 - 각각의 제1 데크 및 제2 데크는,
    전도성 재료와 절연 재료의 교번 레벨의 스택; 그리고
    전도성 재료와 절연 재료의 교번 레벨을 통해 연장되는 채널 재료를 포함하는 필라를 포함함;
    제1 데크의 필라의 채널 재료와 제2 데크의 필라의 채널 재료 사이의 전도성 접촉부; 그리고
    전도성 접촉부에 인접하고 제1 데크와 제2 데크 사이에 위치하는 산화물 재료를 포함하는, 전자 시스템.
  18. 제17항에 있어서, 상기 제1 데크와 상기 제2 데크 사이에 산소 및 질소 중 하나 또는 둘 다를 포함하는 가스를 더 포함하는, 전자 시스템.
  19. 제17항에 있어서, 상기 산화물 재료의 두께는 상기 전도성 재료의 레벨 또는 상기 절연 재료의 레벨보다 두꺼운, 전자 시스템.
  20. 제17항에 있어서, 상기 제1 데크 및 상기 제2 데크는 메모리 셀의 스트링을 포함하는, 전자 시스템.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서, 상기 채널 재료에 인접한 유전 재료, 상기 유전 재료에 인접한 전극 재료, 및 상기 전극 재료에 인접한 다른 유전 재료를 더 포함하는, 전자 시스템.
  22. 제21항에 있어서, 상기 다른 유전 재료는 교번 레벨의 전도성 재료와 전극 재료 사이에 위치하는, 전자 시스템.
  23. 제17항 내지 제20항 중 어느 한 항에 있어서, 상기 산화물 재료는 상기 제1 데크의 하부 및 상기 제2 데크의 상부에 직접 접촉되는, 전자 시스템.
KR1020227008378A 2019-08-15 2020-07-27 인접한 데크 간 산화물 재료를 포함한 마이크로 전자 장치, 전자 시스템 및 관련 방법 KR20220047337A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/541,944 US11355514B2 (en) 2019-08-15 2019-08-15 Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods
US16/541,944 2019-08-15
PCT/US2020/070313 WO2021030826A1 (en) 2019-08-15 2020-07-27 Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods

Publications (1)

Publication Number Publication Date
KR20220047337A true KR20220047337A (ko) 2022-04-15

Family

ID=74567534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227008378A KR20220047337A (ko) 2019-08-15 2020-07-27 인접한 데크 간 산화물 재료를 포함한 마이크로 전자 장치, 전자 시스템 및 관련 방법

Country Status (5)

Country Link
US (2) US11355514B2 (ko)
JP (1) JP7362900B2 (ko)
KR (1) KR20220047337A (ko)
CN (1) CN114223058A (ko)
WO (1) WO2021030826A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230099107A1 (en) * 2021-09-27 2023-03-30 Sandisk Technologies Llc Three dimensional memory device containing dummy word lines and p-n junction at joint region and method of making the same
TWI830427B (zh) * 2022-10-11 2024-01-21 旺宏電子股份有限公司 記憶體元件及其製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101825539B1 (ko) * 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
KR20130025207A (ko) * 2011-09-01 2013-03-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
US10504596B2 (en) 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
KR102175763B1 (ko) 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9362300B2 (en) * 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
KR102437416B1 (ko) 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
US10446571B2 (en) 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US9748265B1 (en) 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
US10283520B2 (en) * 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10074430B2 (en) 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US11168385B2 (en) 2016-11-01 2021-11-09 Ohio State Innovation Foundation High-entropy AlCrTiV alloys
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
WO2018136730A1 (en) 2017-01-20 2018-07-26 Weimin Li Using metal gate first method to build three dimensional non-volatile memory devices
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10770286B2 (en) * 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
SG11202103738WA (en) 2018-08-14 2021-05-28 Yangtze Memory Technologies Co Ltd Stacked connections in 3d memory and methods of making the same
WO2020037489A1 (en) 2018-08-21 2020-02-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
CN111293123B (zh) 2018-09-13 2021-02-26 长江存储科技有限责任公司 3d nand存储器件及其形成方法
US10861753B2 (en) * 2018-10-30 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap formation between gate spacer and epitaxy structure
US10930669B2 (en) * 2019-02-12 2021-02-23 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR20210102980A (ko) * 2019-03-18 2021-08-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법

Also Published As

Publication number Publication date
US20220262821A1 (en) 2022-08-18
JP2022544525A (ja) 2022-10-19
US20210050362A1 (en) 2021-02-18
JP7362900B2 (ja) 2023-10-17
US11917825B2 (en) 2024-02-27
US11355514B2 (en) 2022-06-07
WO2021030826A1 (en) 2021-02-18
CN114223058A (zh) 2022-03-22

Similar Documents

Publication Publication Date Title
US11917825B2 (en) Microelectronic devices including an oxide material between adjacent decks
US11715685B2 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20240099007A1 (en) Memory devices and related electronic systems
US11955330B2 (en) Microelectronic devices including an interdeck region between deck structures, and related electronic devices
WO2022150131A1 (en) Microelectronic devices including voids neighboring conductive contacts, and related memory devices, electronic systems, and methods
US20230253043A1 (en) Electronic devices including support pillars in slot regions, and related memory devices, systems, and methods
US11956954B2 (en) Electronic devices comprising reduced charge confinement regions in storage nodes of pillars and related methods
US20220406719A1 (en) Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
WO2021262415A1 (en) Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11744086B2 (en) Methods of forming electronic devices, and related electronic devices
US11948992B2 (en) Electronic devices comprising a dielectric material, and related systems and methods
US20230413550A1 (en) Electronic devices including a source seal, and related methods and electronic systems
US11751396B2 (en) Microelectronic devices including varying tier pitch, and related electronic systems
US11985823B2 (en) Microelectronic devices with slit structures including metal plugs and related systems
US20240162325A1 (en) Electronic devices comprising a stack structure, a source contact, and a dielectric material
US11605589B2 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20230069399A1 (en) Microelectronic devices having transition areas including upper dummy pillars spaced from source/drain contacts, and related methods and systems
US20240074184A1 (en) Electronic devices comprising a stepped pillar region, and related methods
US20240074178A1 (en) Electronic devices comprising blocking regions, and related electronic systems and methods
US20230139457A1 (en) Electronic devices including tiered stacks including conductive structures isolated by slot structures, and related systems and methods
US20220109001A1 (en) Microelectronic devices with slit structures inlcuding metal plugs and related methods and systems

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal