TW202236100A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：從主機系統接收第一資料；響應於記憶體儲存裝置處於第一狀態，發送第一寫入指令序列，其指示將所述第一資料連續寫入至多個第一晶片致能(chip enabled, CE)區域；從主機系統接收第二資料；以及響應於記憶體儲存裝置處於第二狀態，發送第二寫入指令序列，其指示將所述第二資料連續寫入至至少一第二晶片致能區域。所述第一資料的資料量相同於所述第二資料的資料量。所述多個第一晶片致能區域的總數多於所述至少一第二晶片致能區域的總數。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，記憶體儲存裝置中的可複寫式非揮發性記憶體模組是以通道作為單位，對可複寫式非揮發性記憶體模組中的各個實體區塊進行管理。但是，這樣的管理方式在某些情境下可能會過於死板，從而造成記憶體儲存裝置的存取效能受限。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高對記憶體儲存裝置的管理彈性。
本發明的範例實施例提供一種記憶體控制方法，其用於控制記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個晶片致能區域。所述記憶體控制方法包括：從主機系統接收第一資料；響應於所述記憶體儲存裝置處於第一狀態，發送第一寫入指令序列，其中所述第一寫入指令序列指示將所述第一資料連續寫入至所述多個晶片致能(chip enabled, CE)區域中的多個第一晶片致能區域；從所述主機系統接收第二資料；以及響應於所述記憶體儲存裝置處於第二狀態，發送第二寫入指令序列，其中所述第二寫入指令序列指示將所述第二資料連續寫入至所述多個晶片致能區域中的至少一第二晶片致能區域。所述第一資料的資料量相同於所述第二資料的資料量。所述多個第一晶片致能區域的總數多於所述至少一第二晶片致能區域的總數。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在所述記憶體儲存裝置執行資料整併操作之期間，判定所述記憶體儲存裝置處於所述第二狀態。所述資料整併操作包括搬移所述可複寫式非揮發性記憶體模組中的有效資料。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在所述記憶體儲存裝置非執行所述資料整併操作之期間，判定所述記憶體儲存裝置處於所述第一狀態。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：將所述多個第一晶片致能區域中用以儲存所述第一資料的多個第一實體單元標記為採用第一寫入模式來儲存所述第一資料；以及將所述至少一第二晶片致能區域中用以儲存所述第二資料的多個第二實體單元標記為採用第二寫入模式來儲存所述第二資料。所述第一寫入模式不同於所述第二寫入模式。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：將所述多個第一實體單元標記為連續儲存所述第一資料；以及將所述多個第二實體單元標記為連續儲存所述第二資料。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在資料整併操作中，根據儲存於所述可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移所述有效資料，以保持所搬移的所述有效資料的連續性。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個晶片致能區域。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收第一資料。響應於所述記憶體儲存裝置處於第一狀態，所述記憶體控制電路單元更用以發送第一寫入指令序列，其指示將所述第一資料連續寫入至所述多個晶片致能區域中的多個第一晶片致能區域。所述記憶體控制電路單元更用以從所述主機系統接收第二資料。響應於所述記憶體儲存裝置處於第二狀態，所述記憶體控制電路單元更用以發送第二寫入指令序列，其指示將所述第二資料連續寫入至所述多個晶片致能區域中的至少一第二晶片致能區域。所述第一資料的資料量相同於所述第二資料的資料量。所述多個第一晶片致能區域的總數多於所述至少一第二晶片致能區域的總數。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在所述記憶體儲存裝置執行資料整併操作之期間，判定所述記憶體儲存裝置處於所述第二狀態。所述資料整併操作包括搬移所述可複寫式非揮發性記憶體模組中的有效資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在所述記憶體儲存裝置未執行所述資料整併操作之期間，判定所述記憶體儲存裝置處於所述第一狀態。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以將所述多個第一晶片致能區域中用以儲存所述第一資料的多個第一實體單元標記為採用第一寫入模式來儲存所述第一資料。所述記憶體控制電路單元更用以將所述至少一第二晶片致能區域中用以儲存所述第二資料的多個第二實體單元標記為採用第二寫入模式來儲存所述第二資料。所述第一寫入模式不同於所述第二寫入模式。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以將所述多個第一實體單元標記為連續儲存所述第一資料。所述記憶體控制電路單元更用以將所述多個第二實體單元標記為連續儲存所述第二資料。
在本發明的一範例實施例中，在資料整併操作中，所述記憶體控制電路單元更用以根據儲存於所述可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移所述有效資料，以保持所搬移的所述有效資料的連續性。
本發明的範例實施例另提供一種記憶體控制電路單元，其包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其包括多個晶片致能區域。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以從所述主機系統接收第一資料。響應於所述記憶體儲存裝置處於第一狀態，所述記憶體管理電路更用以發送第一寫入指令序列，其指示將所述第一資料連續寫入至所述多個晶片致能區域中的多個第一晶片致能區域。所述記憶體管理電路更用以從所述主機系統接收第二資料。響應於所述記憶體儲存裝置處於第二狀態，所述記憶體管理電路更用以發送第二寫入指令序列，其指示將所述第二資料連續寫入至所述多個晶片致能區域中的至少一第二晶片致能區域。所述第一資料的資料量相同於所述第二資料的資料量。所述多個第一晶片致能區域的總數多於所述至少一第二晶片致能區域的總數。
在本發明的一範例實施例中，所述記憶體管理電路更用以在所述記憶體控制電路單元執行資料整併操作之期間，判定所述記憶體控制電路單元處於所述第二狀態。所述資料整併操作包括搬移所述可複寫式非揮發性記憶體模組中的有效資料。
在本發明的一範例實施例中，所述記憶體管理電路更用以在所述記憶體控制電路單元未執行所述資料整併操作之期間，判定所述記憶體控制電路單元處於所述第一狀態。
在本發明的一範例實施例中，所述記憶體管理電路更用以將所述多個第一晶片致能區域中用以儲存所述第一資料的多個第一實體單元標記為採用第一寫入模式來儲存所述第一資料。所述記憶體管理電路更用以將所述至少一第二晶片致能區域中用以儲存所述第二資料的多個第二實體單元標記為採用一第二寫入模式來儲存所述第二資料，所述第一寫入模式不同於所述第二寫入模式。
在本發明的一範例實施例中，所述記憶體管理電路更用以將所述多個第一實體單元標記為連續儲存所述第一資料。所述記憶體管理電路更用以將所述多個第二實體單元標記為連續儲存所述第二資料。
在本發明的一範例實施例中，在資料整併操作中，所述記憶體管理電路更用以根據儲存於所述可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移所述有效資料，以保持所搬移的所述有效資料的連續性。
在本發明的一範例實施例中，所述第一資料在所述多個第一晶片致能區域中的資料寫入順序不同於所述第二資料在所述至少一第二晶片致能區域中的資料寫入順序。
基於上述，響應於記憶體儲存裝置處於第一狀態，第一資料可被連續寫入至可複寫式非揮發性記憶體模組中的多個第一晶片致能區域。響應於記憶體儲存裝置處於第二狀態，第二資料可被連續寫入至可複寫式非揮發性記憶體模組中的至少一第二晶片致能區域。第一資料的資料量相同於第二資料的資料量。第一晶片致能區域的總數多於第二晶片致能區域的總數。透過在記憶體儲存裝置的不同狀態下更為彈性地管理可複寫式非揮發性記憶體模組(或記憶體儲存裝置)，可提高記憶體儲存裝置的整體存取效能。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在一範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在一範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在一範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路(亦稱為解碼電路)508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(C)邏輯地分組至儲存區601、閒置(spare)區602及系統區603。儲存區601中的實體單元610(0)~610(A)儲存有資料。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)尚未用來儲存資料(例如有效資料)。系統區603中的實體單元610(B+1)~610(C)用以儲存系統資料，例如邏輯至實體映射表、壞塊管理表、裝置型號或其他類型的管理資料。
在一範例實施例中，一個實體單元包含一或多個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可包含一或多個實體程式化單元或由一或多個連續或不連續的實體位址組成。當欲儲存資料時，記憶體管理電路502可從閒置區602的實體單元610(A+1)~610(B)中選擇至少一個實體單元並且將來自主機系統11或來自儲存區601中至少一實體單元的資料儲存至所選的實體單元中。同時，所選的實體單元會被關聯至儲存區601。此外，在抹除儲存區601中的某一個實體單元後，所抹除的實體單元會被重新關聯至閒置區602，從而成為一個新的閒置實體單元。
記憶體管理電路502可配置邏輯單元612(0)~612(D)以映射儲存區601中的實體單元610(0)~610(A)。一個邏輯單元可包含一或多個邏輯程式化單元、一或多個邏輯抹除單元或由一或多個連續或不連續的邏輯位址組成。邏輯單元612(0)~612(D)中的每一者可被映射至一或多個實體單元。須注意的是，記憶體管理電路502可不配置映射至系統區603的邏輯單元，以防止儲存於系統區603的系統資料被使用者修改。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯至實體映射資訊或映射資訊)記錄於至少一邏輯至實體映射表。邏輯至實體映射表是儲存於系統區603的實體單元610(B+1)~610(C)中。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體映射表來執行對於記憶體儲存裝置10的資料存取操作。
須注意的是，有效資料是屬於某一個邏輯單元的最新資料，而無效資料則不是屬於任一個邏輯單元的最新資料。例如，若主機系統11將一筆新資料儲存至某一邏輯單元而覆蓋掉此邏輯單元原先儲存的舊資料(即，更新屬於此邏輯單元的資料)，則儲存至儲存區601中的此筆新資料即為屬於此邏輯單元的最新資料並且會被標記為有效。然而，被覆蓋掉的舊資料可能仍然儲存在儲存區601中但被標記為無效。
在一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯單元之舊資料的實體單元之間的映射關係會被移除，並且此邏輯單元與儲存有屬於此邏輯單元之最新資料的實體單元之間的映射關係會被建立。然而，在另一範例實施例中，若屬於某一邏輯單元的資料被更新，則此邏輯單元與儲存有屬於此邏輯位址之舊資料的實體單元之間的映射關係仍可被維持。
當記憶體儲存裝置10出廠時，屬於閒置區602的實體單元610(A+1)~610(B)的總數會是一個預設數目(例如，30)。在記憶體儲存裝置10的運作中，越來越多的實體單元會被從閒置區602選擇並且被關聯至儲存區601以儲存資料(例如，儲存來自主機系統11的使用者資料)。因此，屬於閒置區602的實體單元的總數會隨著記憶體儲存裝置10的使用而逐漸減少。
在記憶體儲存裝置10的運作中，記憶體管理電路502可持續更新屬於閒置區602的實體單元的總數。記憶體管理電路502可根據閒置區602中的實體單元的總數(即，閒置實體單元的總數)啟動資料整併操作。例如，記憶體管理電路502可判斷屬於閒置區602的實體單元的總數是否小於或等於一個門檻值(亦稱為第一門檻值)。此第一門檻值例如是2或者更大的值(例如，10)，本發明不加以限制。若屬於閒置區602的實體單元的總數小於或等於第一門檻值，記憶體管理電路502可啟動資料整併操作。在一範例實施例中，資料整併操作亦稱為垃圾收集操作。
在資料整併操作中，記憶體管理電路502可從儲存區601中選擇至少一個實體單元作為來源節點並且從閒置區602中選擇至少一個實體單元作為目標節點。例如，記憶體管理電路502可根據儲存區601中至少一個實體單元所儲存的有效資料之資料量或資料分布來選擇來源節點。記憶體管理電路502可發送至少一指令序列以指示可複寫式非揮發性記憶體模組406將有效資料從作為來源節點的一或多個實體單元搬移(或複製)到作為目標節點的一或多個實體單元。作為目標節點而被有效資料寫滿的實體單元可被關聯至儲存區601。若某一個實體單元所儲存的有效資料皆已被複製至目標節點，則此實體單元可被抹除並且被關聯至閒置區602。
在一範例實施例中，將某一個實體單元從儲存區601重新關聯回閒置區602的操作(或抹除某一個實體單元的操作)亦稱為釋放一個閒置實體單元。藉由執行資料整併操作，一或多個閒置實體單元會被釋放並且使得屬於閒置區602的實體單元的總數逐漸增加。
在啟動資料整併操作後，若屬於閒置區602之實體單元符合一特定條件，資料整併操作可被停止。例如，記憶體管理電路502可判斷屬於閒置區602的實體單元的總數是否大於或等於一個門檻值(以下亦稱為第二門檻值)。例如，第二門檻值可以大於或等於第一門檻值。若屬於閒置區602的實體單元的總數大於或等於第二門檻值，記憶體管理電路502可停止資料整併操作。須注意的是，停止資料整併操作是指結束當前執行中的資料整併操作。在停止一個資料整併操作之後，若屬於閒置區602的實體單元的總數再次小於或等於第一門檻值，則下一個資料整併操作可再次被執行，以嘗試釋放新的閒置實體單元。
在一範例實施例中，記憶體管理電路502是基於管理單元來管理與存取可複寫式非揮發性記憶體模組406中的實體單元。一個管理單元亦稱為一個虛擬區塊(VB)。在以下範例實施例中，是以可複寫式非揮發性記憶體模組406中的一個晶片致能區域作為一個管理單位的範例。然而，在另一範例實施例中，一個管理單位亦可以包含多個晶片致能區域。
圖7是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖7，在本範例實施例中，可複寫式非揮發性記憶體模組406包含晶片致能區域702(1)~702(m)。記憶體管理電路502可經由通道701(1)~701(n)存取晶片致能區域702(1)~702(m)。此外，在本範例實施例中，是假設通道701(1)~701(n)中的每一個通道是對應兩個晶片致能區域(即CE(0)與CE(1))。例如，通道701(1)對應於晶片致能區域702(1)與702(2)，通道701(2)對應於晶片致能區域702(3)與702(4)，依此類推。記憶體管理電路502可經由通道701(1)來存取晶片致能區域702(1)與702(2)並經由通道701(2)來存取晶片致能區域702(3)與702(4)等，依此類推。
在一範例實施例中，記憶體管理電路502可從圖1的主機系統11接收資料(亦稱為第一資料)。響應於記憶體儲存裝置10處於某一狀態(亦稱為第一狀態)，記憶體管理電路502可發送寫入指令序列(亦稱為第一寫入指令序列)至可複寫式非揮發性記憶體模組406。第一寫入指令序列可指示可複寫式非揮發性記憶體模組406將第一資料連續寫入至晶片致能區域702(1)~702(m)中的多個晶片致能區域(亦稱為第一晶片致能區域)。
在一範例實施例中，記憶體管理電路502可從主機系統11接收另一資料(亦稱為第二資料)。響應於記憶體儲存裝置10處於某一狀態(亦稱為第二狀態)，記憶體管理電路502可發送寫入指令序列(亦稱為第二寫入指令序列)至可複寫式非揮發性記憶體模組406。第二寫入指令序列可指示可複寫式非揮發性記憶體模組406將第二資料連續寫入至晶片致能區域702(1)~702(m)中的至少一個晶片致能區域(亦稱為第二晶片致能區域)。第一狀態不同於第二狀態。第一資料的資料量相同於第二資料的資料量。第一晶片致能區域的總數多於第二晶片致能區域的總數。此外，第一晶片致能區域與第二晶片致能區域可不重疊或至少部分重疊。
在一範例實施例中，當接收到來自主機系統11的資料時，記憶體管理電路502可判斷當前記憶體儲存裝置10的狀態為第一狀態或第二狀態。若當前記憶體儲存裝置10的狀態為第一狀態，則記憶體管理電路502可將此資料視為所述第一資料並發送所述第一寫入指令序列以寫入此資料。或者，若當前記憶體儲存裝置10的狀態為第二狀態，則記憶體管理電路502可將此資料視為所述第二資料並發送所述第二寫入指令序列以寫入此資料。
在一範例實施例中，記憶體管理電路502可判斷當前記憶體儲存裝置10是否處於執行資料整併操作之期間。此資料整併操作包含搬移可複寫式非揮發性記憶體模組406中的有效資料。須注意的是，資料整併操作的操作細節已詳述於上，在此便不贅述。若記憶體儲存裝置10處於執行資料整併操作之期間(即資料整併操作已開始且尚未終止)，記憶體管理電路502可判定記憶體儲存裝置10處於第二狀態。然而，若記憶體儲存裝置10非處於執行資料整併操作之期間(即一個資料整併操作已終止且下一個資料整併操作尚未開始)，記憶體管理電路502可判定記憶體儲存裝置10處於第一狀態。
在一範例實施例中，響應於記憶體儲存裝置10處於第一狀態而使用較多(及/或特定類型)的晶片致能區域(即第一晶片致能區域)來寫入資料，可視為是在記憶體儲存裝置10未執行資料整併操作時，提供較多的通道及/或晶片致能區域供外部資料寫入。藉此，可在記憶體儲存裝置10未執行資料整併操作時，盡可能地提高記憶體儲存裝置10的資料存取效能(例如資料寫入速度)。
在一範例實施例中，響應於記憶體儲存裝置10處於第二狀態而使用較少(及/或特定類型)的晶片致能區域(即第二晶片致能區域)來寫入資料，可視為是在記憶體儲存裝置10執行資料整併操作之期間，保留至少部分的通道及/或晶片致能區域供外部資料寫入。藉此，可在記憶體儲存裝置10執行資料整併操作之期間，提高記憶體儲存裝置10的資料寫入效能(例如資料寫入速度)之穩定性。
圖8是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖8，為了說明方便，在本範例實施例中，是以存取可複寫式非揮發性記憶體模組406中的晶片致能區域811~814作為範例。在本範例實施例中，記憶體管理電路502可經由通道801存取晶片致能區域811與812並經由通道802存取晶片致能區域813與814。晶片致能區域811與813屬於CE(0)(亦稱為第一類晶片致能區域)。晶片致能區域812與814屬於CE(1)(亦稱為第二類晶片致能區域)。
圖9是根據本發明的一範例實施例所繪示的將第一資料儲存至第一晶片致能區域的示意圖。請參照圖9，記憶體管理電路502可從主機系統81接收資料901(即第一資料)。主機系統81可相同或相似於圖1的主機系統11。
在本範例實施例中，響應於當前記憶體儲存裝置10的狀態為第一狀態，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406將資料901連續寫入至晶片致能區域811~814。須注意的是，資料901在晶片致能區域811~814中的資料寫入順序，可藉由圖9中的編號0~7之寫入操作來表示。以圖9為例，資料901可依序被寫入至晶片致能區域811中編號為0的實體單元、晶片致能區域813中編號為1的實體單元、晶片致能區域812中編號為2的實體單元、晶片致能區域814中編號為3的實體單元等，依此類推。
換言之，在圖9的一範例實施例中，資料901是被連續寫入至4個晶片致能區域811~814中。晶片致能區域811~814包含不同類型的晶片致能區域(即CE(0)與CE(1))。例如，資料901是在不同類型的晶片致能區域(即CE(0)與CE(1))中進行交替(interleaved)寫入。例如，在編號為0、1、4及5的寫入操作中，資料901中的一部分資料可平行寫入至屬於第一類晶片致能區域(即CE(0))的晶片致能區域811與813。作為輪替，在編號為2、3、6及7的寫入操作中，資料901中的另一部分資料可平行寫入至屬於第二類晶片致能區域(即CE(1))的晶片致能區域812與814。須注意的是，在圖9的另一範例實施例中，資料901也可以是基於其他的資料寫入順序而儲存至晶片致能區域811~814(或更多的晶片致能區域)中，本發明不加以限制。
圖10是根據本發明的一範例實施例所繪示的將第二資料儲存至第二晶片致能區域的示意圖。請參照圖10，記憶體管理電路502可從主機系統81接收資料1001(即第二資料)。須注意的是，在本範例實施例中，資料1001的資料量相同於圖9的資料901的資料量。然而，在另一範例實施例中，資料1001的資料量可不同於資料901的資料量。
在本範例實施例中，響應於當前記憶體儲存裝置10的狀態為第二狀態，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406將資料1001連續寫入至晶片致能區域811與813。須注意的是，資料1001在晶片致能區域811與813中的資料寫入順序可藉由圖10中的編號0~7之寫入操作來表示。如圖10所示，資料1001可交替地被寫入至晶片致能區域811與813中編號為0~7的實體單元。
須注意的是，在圖10的一範例實施例中，資料1001是被連續寫入至2個晶片致能區域811與813中。相較於圖9的範例實施例，在圖10的範例實施例中，資料1001被寫入至較少的晶片致能區域。此外，圖9中的資料901在晶片致能區域811~814中的資料寫入順序也不同於圖10中的資料1001在晶片致能區域811與813中的資料寫入順序。
須注意的是，在圖10的一範例實施例中，資料1001只被寫入至相同類型(或單一類型)的晶片致能區域(即CE(0))中。然而，在圖10的另一範例實施例中，資料1001亦可以被寫入至更多的晶片致能區域(例如晶片致能區域811、812及813)，只要用於儲存資料1001的晶片致能區域(即第二晶片致能區域)的總數少於用於儲存圖9的資料901的晶片致能區域(即第一晶片致能區域)的總數即可。
須注意的是，前述圖9與圖10的範例實施例，亦可視為是記憶體管理電路502在不同時間點所選擇性執行的資料寫入操作。例如，在某一時間點(亦稱為第一時間點)，當接收到資料901時，記憶體管理電路502可執行圖9的範例實施例所述的資料寫入操作。然而，在另一時間點(亦稱為第二時間點)，當接收到資料1001時，記憶體管理電路502可執行圖10的範例實施例所述的資料寫入操作。第一時間點可早於或晚於第二時間點，本發明不加以限制。
須注意的是，在圖8至圖10的範例實施例中，所呈現的晶片致能區域之架構以及資料寫入順序僅為範例。在其他未提及的實施例中，資料還可以被寫入至更多通道所對應的晶片致能區域、更多類型的晶片致能區域(例如CE(2)、CE(3))及/或資料的寫入順序也可以不同，本發明不加以限制。
在一範例實施例中，記憶體管理電路502可將所述第一晶片致能區域中用以儲存第一資料的多個實體單元(亦稱為第一實體單元)標記為採用某一寫入模式(亦稱為第一寫入模式)來儲存第一資料。以圖9為例，記憶體管理電路502可將編號為0~7的實體單元(即用以儲存資料901的實體單元)標記為採用第一寫入模式來儲存資料。
在一範例實施例中，記憶體管理電路502也可將所述第一實體單元標記為連續地儲存所述第一資料。以圖9為例，記憶體管理電路502可將可反映第一資料在第一實體單元中的資料寫入順序的資訊記錄於第一實體單元中的一或多個實體單元中或者記錄於一管理表格中。爾後，當需要讀取第一資料時，記憶體管理電路502可查詢此資訊以獲得第一資料在第一實體單元中的資料寫入順序。
在一範例實施例中，記憶體管理電路502可將所述第二晶片致能區域中用以儲存第二資料的多個實體單元(亦稱為第二實體單元)標記為採用另一寫入模式(亦稱為第二寫入模式)來儲存第二資料。第一寫入模式不同於第二寫入模式。以圖10為例，記憶體管理電路502可將編號為0~7的實體單元(即用以儲存資料1001的實體單元)標記為採用第二寫入模式來儲存資料。
在一範例實施例中，記憶體管理電路502也可將所述第二實體單元標記為連續地儲存所述第二資料。以圖10為例，記憶體管理電路502可將可反映第二資料在第二實體單元中的資料寫入順序的資訊記錄於第二實體單元中的一或多個實體單元中或者記錄於一管理表格中。爾後，當需要讀取第二資料時，記憶體管理電路502可查詢此資訊以獲得第二資料在第二實體單元中的資料寫入順序。
在一範例實施例中，在資料整併操作中，記憶體管理電路502可根據儲存於可複寫式非揮發性記憶體模組406中的有效資料所對應的寫入模式來搬移所述有效資料。藉此，可保持所搬移的有效資料的連續性。
圖11是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。請參照圖11，接續於圖9或圖10的範例實施例，假設在儲存資料901或1001之後，一個資料整併操作被執行。在此資料整併操作中，記憶體管理電路502可將包含資料901或1001的有效資料1130連續地搬移至目標節點1120。例如，在此資料整併操作中，根據有效資料1130原始的資料寫入順序(編號0~7)，有效資料1130可從屬於來源節點1110的實體單元1101(0)~1101(j)中被連續複製並且連續寫入至屬於目標節點1120的實體單元1102(0)~1102(k)。因此，被搬移至目標節點1120的有效資料1130仍可保有其原始的資料寫入順序。爾後，當需要讀取所搬移的有效資料1130時，記憶體管理電路502可從目標節點1120連續讀取有效資料1130，從而提高有效資料1130的讀取速度。
圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖12，在步驟S1201中，從主機系統接收第一資料。在步驟S1202中，響應於記憶體儲存裝置處於第一狀態，發送第一寫入指令序列。所述第一寫入指令序列指示將所述第一資料連續寫入至所述記憶體儲存裝置的多個第一晶片致能區域中。在步驟S1203中，從所述主機系統接收第二資料。在步驟S1204中，響應於所述記憶體儲存裝置處於第二狀態，發送第二寫入指令序列。所述第二寫入指令序列指示將所述第二資料連續寫入至所述記憶體儲存裝置的至少一第二晶片致能區域。須注意的是，所述第一資料的資料量相同於所述第二資料的資料量。所述多個第一晶片致能區域的總數多於所述至少一第二晶片致能區域的總數。
圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖13，在步驟S1301中，從主機系統接收資料。此資料例如為待儲存的使用者資料。在步驟S1302中，判斷記憶體儲存裝置是否處於第一狀態(或第二狀態)。若所述記憶體儲存裝置處於第一狀態，在步驟S1303中，發送第一寫入指令序列至可複寫式非揮發性記憶體模組。在步驟S1304中，根據所述第一寫入指令序列，由可複寫式非揮發性記憶體模組基於第一寫入模式儲存所述資料。另一方面，若所述記憶體儲存裝置不處於第一狀態(例如處於第二狀態)，在步驟S1305中，發送第二寫入指令序列至可複寫式非揮發性記憶體模組。在步驟S1306中，根據所述第二寫入指令序列，由可複寫式非揮發性記憶體模組基於第二寫入模式儲存所述資料。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，響應於記憶體儲存裝置處於不同狀態，來自主機系統的資料可被連續寫入至可複寫式非揮發性記憶體模組中不同數目及/或不同類型的晶片致能區域。透過在記憶體儲存裝置的不同狀態下更為彈性地管理可複寫式非揮發性記憶體模組(或記憶體儲存裝置)，可提高記憶體儲存裝置的整體存取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31, 81:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路(解碼電路) 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 603:系統區 610(0)~610(C), 1101(0)~1101(j), 1102(0)~1102(k):實體單元 612(0)~612(D):邏輯單元 701(1)~701(n), 801, 802:通道 702(1)~702(m), 811~814:晶片致能區域 901, 1001:資料 1110:來源節點 1120:目標節點 1130:有效資料 S1201:步驟(從主機系統接收第一資料) S1202:步驟(響應於記憶體儲存裝置處於第一狀態，發送第一寫入指令序列，其指示將所述第一資料連續寫入至所述記憶體儲存裝置的多個第一晶片致能區域中) S1203:步驟(從主機系統接收第二資料) S1204:步驟(響應於所述記憶體儲存裝置處於第二狀態，發送第二寫入指令序列，其指示將所述第二資料連續寫入至至少一第二晶片致能區域) S1301:步驟(從主機系統接收資料) S1302:步驟(記憶體儲存裝置是否處於第一狀態) S1303:步驟(發送第一寫入指令序列至可複寫式非揮發性記憶體模組) S1304:步驟(由可複寫式非揮發性記憶體模組基於第一寫入模式儲存所述資料) S1305:步驟(發送第二寫入指令序列至可複寫式非揮發性記憶體模組) S1306:步驟(由可複寫式非揮發性記憶體模組基於第二寫入模式儲存所述資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖8是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖9是根據本發明的一範例實施例所繪示的將第一資料儲存至第一晶片致能區域的示意圖。 圖10是根據本發明的一範例實施例所繪示的將第二資料儲存至第二晶片致能區域的示意圖。 圖11是根據本發明的一範例實施例所繪示的資料整併操作的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1201:步驟(從主機系統接收第一資料)
S1202:步驟(響應於記憶體儲存裝置處於第一狀態，發送第一寫入指令序列，其指示將所述第一資料連續寫入至所述記憶體儲存裝置的多個第一晶片致能區域中)
S1203:步驟(從主機系統接收第二資料)
S1204:步驟(響應於所述記憶體儲存裝置處於第二狀態，發送第二寫入指令序列，其指示將所述第二資料連續寫入至至少一第二晶片致能區域)

Claims (21)

  1. 一種記憶體控制方法，用於控制一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個晶片致能區域，且該記憶體控制方法包括： 從一主機系統接收一第一資料； 響應於該記憶體儲存裝置處於一第一狀態，發送一第一寫入指令序列，其中該第一寫入指令序列指示將該第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域； 從該主機系統接收一第二資料；以及 響應於該記憶體儲存裝置處於一第二狀態，發送一第二寫入指令序列，其中該第二寫入指令序列指示將該第二資料連續寫入至該多個晶片致能區域中的至少一第二晶片致能區域， 其中該第一資料的資料量相同於該第二資料的資料量，並且 該多個第一晶片致能區域的總數多於該至少一第二晶片致能區域的總數。
  2. 如請求項1所述的記憶體控制方法，更包括： 在該記憶體儲存裝置執行一資料整併操作之期間，判定該記憶體儲存裝置處於該第二狀態， 其中該資料整併操作包括搬移該可複寫式非揮發性記憶體模組中的有效資料。
  3. 如請求項2所述的記憶體控制方法，更包括： 在該記憶體儲存裝置非執行該資料整併操作之期間，判定該記憶體儲存裝置處於該第一狀態。
  4. 如請求項1所述的記憶體控制方法，更包括： 將該多個第一晶片致能區域中用以儲存該第一資料的多個第一實體單元標記為採用一第一寫入模式來儲存該第一資料；以及 將該至少一第二晶片致能區域中用以儲存該第二資料的多個第二實體單元標記為採用一第二寫入模式來儲存該第二資料， 其中該第一寫入模式不同於該第二寫入模式。
  5. 如請求項4所述的記憶體控制方法，更包括： 將該多個第一實體單元標記為連續儲存該第一資料；以及 將該多個第二實體單元標記為連續儲存該第二資料。
  6. 如請求項1所述的記憶體控制方法，更包括： 在一資料整併操作中，根據儲存於該可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移該有效資料，以保持所搬移的該有效資料的連續性。
  7. 如請求項1所述的記憶體控制方法，其中該第一資料在該多個第一晶片致能區域中的一資料寫入順序不同於該第二資料在該至少一第二晶片致能區域中的一資料寫入順序。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其包括多個晶片致能區域；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以從該主機系統接收一第一資料， 響應於該記憶體儲存裝置處於一第一狀態，該記憶體控制電路單元更用以發送一第一寫入指令序列，其中該第一寫入指令序列指示將該第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域， 該記憶體控制電路單元更用以從該主機系統接收一第二資料， 響應於該記憶體儲存裝置處於一第二狀態，該記憶體控制電路單元更用以發送一第二寫入指令序列，其中該第二寫入指令序列指示將該第二資料連續寫入至該多個晶片致能區域中的至少一第二晶片致能區域， 該第一資料的資料量相同於該第二資料的資料量，並且 該多個第一晶片致能區域的總數多於該至少一第二晶片致能區域的總數。
  9. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在該記憶體儲存裝置執行一資料整併操作之期間，判定該記憶體儲存裝置處於該第二狀態，並且 該資料整併操作包括搬移該可複寫式非揮發性記憶體模組中的有效資料。
  10. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在該記憶體儲存裝置未執行該資料整併操作之期間，判定該記憶體儲存裝置處於該第一狀態。
  11. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該多個第一晶片致能區域中用以儲存該第一資料的多個第一實體單元標記為採用一第一寫入模式來儲存該第一資料， 該記憶體控制電路單元更用以將該至少一第二晶片致能區域中用以儲存該第二資料的多個第二實體單元標記為採用一第二寫入模式來儲存該第二資料，並且 該第一寫入模式不同於該第二寫入模式。
  12. 如請求項11所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該多個第一實體單元標記為連續儲存該第一資料，並且 該記憶體控制電路單元更用以將該多個第二實體單元標記為連續儲存該第二資料。
  13. 如請求項8所述的記憶體儲存裝置，其中在一資料整併操作中，該記憶體控制電路單元更用以根據儲存於該可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移該有效資料，以保持所搬移的該有效資料的連續性。
  14. 如請求項8所述的記憶體儲存裝置，其中該第一資料在該多個第一晶片致能區域中的一資料寫入順序不同於該第二資料在該至少一第二晶片致能區域中的一資料寫入順序。
  15. 一種記憶體控制電路單元，包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其包括多個晶片致能區域；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以從該主機系統接收一第一資料， 響應於該記憶體儲存裝置處於一第一狀態，該記憶體管理電路更用以發送一第一寫入指令序列，其中該第一寫入指令序列指示將該第一資料連續寫入至該多個晶片致能區域中的多個第一晶片致能區域， 該記憶體管理電路更用以從該主機系統接收一第二資料， 響應於該記憶體儲存裝置處於一第二狀態，該記憶體管理電路更用以發送一第二寫入指令序列，其中該第二寫入指令序列指示將該第二資料連續寫入至該多個晶片致能區域中的至少一第二晶片致能區域， 該第一資料的資料量相同於該第二資料的資料量，並且 該多個第一晶片致能區域的總數多於該至少一第二晶片致能區域的總數。
  16. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該記憶體控制電路單元執行一資料整併操作之期間，判定該記憶體控制電路單元處於該第二狀態，並且 該資料整併操作包括搬移該可複寫式非揮發性記憶體模組中的有效資料。
  17. 如請求項16所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該記憶體控制電路單元未執行該資料整併操作之期間，判定該記憶體控制電路單元處於該第一狀態。
  18. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該多個第一晶片致能區域中用以儲存該第一資料的多個第一實體單元標記為採用一第一寫入模式來儲存該第一資料， 該記憶體管理電路更用以將該至少一第二晶片致能區域中用以儲存該第二資料的多個第二實體單元標記為採用一第二寫入模式來儲存該第二資料，並且 該第一寫入模式不同於該第二寫入模式。
  19. 如請求項18所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該多個第一實體單元標記為連續儲存該第一資料，並且 該記憶體管理電路更用以將該多個第二實體單元標記為連續儲存該第二資料。
  20. 如請求項15所述的記憶體控制電路單元，其中在一資料整併操作中，該記憶體管理電路更用以根據儲存於該可複寫式非揮發性記憶體模組中的有效資料所對應的寫入模式來搬移該有效資料，以保持所搬移的該有效資料的連續性。
  21. 如請求項15所述的記憶體控制電路單元，其中該第一資料在該多個第一晶片致能區域中的一資料寫入順序不同於該第二資料在該至少一第二晶片致能區域中的一資料寫入順序。
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