TW202236091A

TW202236091A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TW202236091A
Application number: TW110107490A
Authority: TW
Inventors: 曾士家; 歐瀝元; 林曉宜; 林緯
Original assignee: 群聯電子股份有限公司
Priority date: 2021-03-03
Filing date: 2021-03-03
Publication date: 2022-09-16
Also published as: TWI764602B; US11373713B1

Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：使用多個讀取電壓準位來讀取多個第一記憶胞，以獲得第一記憶胞的第一臨界電壓分布；獲得第一臨界電壓分布相較於第一記憶胞的原始臨界電壓分布的偏移資訊；獲得對應於第一臨界電壓分布的第一可靠度資訊；根據第一可靠度資訊的統計特性還原出對應於原始臨界電壓分布的原始可靠度資訊；根據所述偏移資訊調整原始可靠度資訊，以獲得對應於第一臨界電壓分布的第二可靠度資訊；以及根據第二可靠度資訊更新與第一記憶胞有關的可靠度資訊。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

一般來說，為了確保資料的正確性，資料在儲存至可複寫式非揮發性記憶體模組會先經過編碼然後再進行儲存。當從可複寫式非揮發性記憶體模組讀取資料時，所讀取出來的資料則會經過解碼，以嘗試更正資料中的錯誤。但是，當可複寫式非揮發性記憶體模組中的記憶胞的臨界電壓分布發生偏移時，對從此些記憶胞讀取的資料進行解碼時的解碼效能普遍會下降。

本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可動態更新與特定記憶胞有關的可靠度資訊，從而提高往後對從此些記憶胞讀取的資料的解碼效能。

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞，且所述記憶體控制方法包括：使用多個讀取電壓準位來讀取所述多個記憶胞中的多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布；獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊；獲得對應於所述第一臨界電壓分布的第一可靠度資訊；根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊；根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊；以及根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊。

在本發明的一範例實施例中，獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的所述原始臨界電壓分布的所述偏移資訊的步驟包括：根據所述總數與預設數目之間的差值獲得所述偏移資訊。

在本發明的一範例實施例中，獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的所述原始臨界電壓分布的所述偏移資訊的步驟包括：根據所述記憶胞個數分布決定分布曲線；以及根據所述分布曲線的特徵參數獲得所述偏移資訊。

在本發明的一範例實施例中，根據所述第一可靠度資訊的所述統計特性還原出對應於所述原始臨界電壓分布的所述原始可靠度資訊的步驟包括：根據所述第一可靠度資訊的所述統計特性決定調整值；以及根據所述調整值調整所述第一可靠度資訊，以獲得所述原始可靠度資訊。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送讀取指令序列，以指示使用多個讀取電壓準位來讀取所述多個記憶胞中的多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布。所述記憶體控制電路單元更用以獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊。所述記憶體控制電路單元更用以獲得對應於所述第一臨界電壓分布的第一可靠度資訊。所述記憶體控制電路單元更用以根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊。所述記憶體控制電路單元更用以根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊。所述記憶體控制電路單元更用以根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊。

本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以發送讀取指令序列，其指示使用多個讀取電壓準位來讀取所述多個記憶胞中的多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布。所述記憶體管理電路更用以獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊。所述記憶體管理電路更用以獲得對應於所述第一臨界電壓分布的第一可靠度資訊。所述記憶體管理電路更用以根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊。所述記憶體管理電路更用以根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊。所述記憶體管理電路更用以根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊。

在本發明的一範例實施例中，所述多個讀取電壓準位在所述第一臨界電壓分布上劃分出多個電壓範圍，且所述第一臨界電壓分布包括基於所述多個電壓範圍所呈現的記憶胞個數分布。

在本發明的一範例實施例中，所述記憶胞個數分布反映臨界電壓落於所述多個電壓範圍的其中之一內記憶胞的總數。

在本發明的一範例實施例中，獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的所述原始臨界電壓分布的所述偏移資訊的操作包括：根據所述總數與預設數目之間的差值獲得所述偏移資訊。

在本發明的一範例實施例中，獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的所述原始臨界電壓分布的所述偏移資訊的操作包括：根據所述記憶胞個數分布決定分布曲線；以及根據所述分布曲線的特徵參數獲得所述偏移資訊。

在本發明的一範例實施例中，所述特徵參數包括所述分布曲線的斜率值與低點位置的其中之一。

在本發明的一範例實施例中，根據所述第一可靠度資訊的所述統計特性還原出對應於所述原始臨界電壓分布的所述原始可靠度資訊的操作包括：根據所述第一可靠度資訊的所述統計特性決定第一調整值；以及根據所述第一調整值調整所述第一可靠度資訊，以獲得所述原始可靠度資訊。

基於上述，與第一記憶胞有關的可靠度資訊可動態地根據第一記憶胞的第一臨界電壓分布以及對應於所述第一臨界電壓分布的第一可靠度資訊的統計特性來進行更新。更新後的可靠度資訊可提高往後從此些第一記憶胞讀取的資料的解碼效能。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線或同一個記憶體平面上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線或同一個記憶體平面上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度可大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度可高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

在一範例實施例中，記憶體控制電路單元404還包括電源管理電路512與緩衝記憶體510。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。

在一範例實施例中，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的多個實體單元邏輯地分組至儲存區與替換區。儲存區中的實體單元是用以儲存資料，而替換區中的實體單元則是用以替換儲存區中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元可被視為是損壞的實體單元。須注意的是，若替換區中沒有可用的實體單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。

在一範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502可配置多個邏輯單元以映射儲存區中的實體單元。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元中的每一者可被映射至一或多個實體單元。

在一範例實施例中，記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯至實體位址映射關係)記錄於至少一邏輯至實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯至實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。

在一範例實施例中，錯誤檢查與校正電路508支援低密度奇偶檢查(low-density parity-check, LDPC)碼。例如，錯誤檢查與校正電路508可利用低密度奇偶檢查碼來編碼與解碼。然而，在另一範例實施例中，錯誤檢查與校正電路508亦可以支援BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)等等，本發明不加以限制。

在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣 H，並且將一個碼字標記為 CW。依照以下方程式(1)，若奇偶檢查矩陣 H與碼字 CW的相乘是零向量，表示碼字 CW為有效的碼字。其中運算子

表示模2(mod 2)的矩陣相乘。換言之，矩陣 H的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字 CW的內容。例如，碼字 CW也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。

…(1)

在方程式(1)中，矩陣 H的維度是 k-乘- n(k-by-n)，碼字 CW的維度是1-乘- n。 k與 n為正整數。碼字 CW中包括了訊息位元與奇偶位元，即碼字 CW可以表示成[M P]。向量 M是由訊息位元所組成，且向量 P是由奇偶位元所組成。向量 M的維度是1-乘-( n-k)，而向量 P的維度是1-乘- k。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字 CW具有 n個資料位元，其中訊息位元的長度為( n-k)位元，並且奇偶位元的長度是 k位元。此外，碼字 CW的碼率(code rate)為 (n-k)/n。

在編碼時，一個產生矩陣(以下標記為 G)可被使用，使得對於任意的向量 M都可滿足以下方程式(2)。產生矩陣G的維度是( n-k)-乘- n。

…(2)

由方程式(2)所產生的碼字 CW為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。

…(3)

由於向量 M可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣 H以後，對應的產生矩陣 G也可被決定。

…(4)

在解碼一個碼字 CW時，會先對碼字中的資料位元執行一個奇偶檢查操作。例如，在奇偶檢查操作中，可將奇偶檢查矩陣 H與碼字 CW相乘以產生一個向量(以下標記為 S ，如以下方程式(5)所示)。若向量 S是零向量，則可直接輸出碼字 CW。若向量 S不是零向量，則表示碼字 CW不是有效的碼字。

…(5)

在方程式(5)中，向量 S的維度是 k-乘- 1。向量 S中的每一個元素亦稱為校驗子(syndrome)。若碼字 CW不是有效的碼字，則錯誤檢查與校正電路508會解碼碼字 CW，以嘗試更正碼字 CW中的錯誤位元。

圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。請參照圖6，奇偶檢查矩陣600的維度是 k-乘- n。例如， k為8，並且 n為9。然而，本發明並不限制正整數 k與 n的數值。

奇偶檢查矩陣600的每一列(row)亦代表了一限制(constraint)。以奇偶檢查矩陣600的第一列為例，若某一個碼字是有效碼字，則將此碼字中第3、5、8與第9個位元做模2(mod 2)的加法之後，會得到位元“0”。在此領域有通常知識者應能理解如何用奇偶檢查矩陣600來編碼與解碼，在此便不再贅述。此外，奇偶檢查矩陣600僅為一個範例矩陣，而非用以限制本發明。

當記憶體管理電路502要將多個位元儲存至可複寫式非揮發性記憶體模組406時，錯誤檢查與校正電路508可對每( n- k)個位元(即，訊息位元)產生對應的 k個奇偶位元。接下來，記憶體管理電路502可把這 n個位元(即，資料位元)作為一個碼字寫入至可複寫式非揮發性記憶體模組406。

圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。請參照圖7，橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。例如，圖7中的分布700可表示一個實體程式化單元中多個記憶胞(亦稱為第一記憶胞)的臨界電壓分布。分布700包括狀態710與720。

在一範例實施例中，假設狀態710對應於位元“1”並且狀態720對應於位元“0”，則當某一個記憶胞的臨界電壓屬於狀態710時，此記憶胞所儲存的是位元“1”；相反地，若某一個記憶胞的臨界電壓屬於狀態720時，此記憶胞所儲存的是位元“0”。須注意的是，在本範例實施例中，臨界電壓分佈中的一個狀態對應至一個位元值，並且記憶胞的臨界電壓分佈有兩種可能的狀態。然而，在其他範例實施例中，臨界電壓分佈中的每一個狀態也可以對應至多個位元值並且記憶胞的臨界電壓的分佈也可能有四種、八種或其他任意個狀態。此外，本發明也不限制每一個狀態所代表的位元。例如，在圖7的另一範例實施例中，狀態710也可以對應於位元“0”，而狀態720則對應於位元“1”。

在一範例實施例中，當要從可複寫式非揮發性記憶體模組406讀取資料時，記憶體管理電路202會發送一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列用以指示可複寫式非揮發性記憶體模組406使用至少一個讀取電壓準位讀取第一記憶胞以獲得第一記憶胞所儲存的資料。例如，根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用圖7中的讀取電壓準位701來讀取第一記憶胞。若第一記憶胞中的某一者的臨界電壓小於讀取電壓準位701，則此記憶胞可被導通，並且記憶體管理電路502可讀到位元“1”。或者，若第一記憶胞中的某一者的臨界電壓大於讀取電壓準位701，則此記憶胞可不被導通，並且記憶體管理電路502可讀到位元“0”。所讀取之位元資料可組成一或多個碼字。

在一範例實施例中，狀態710與狀態720之間包含一個重疊區域730。重疊區域730表示在第一記憶胞中有一些記憶胞所儲存的應該是位元“1”(屬於狀態710)，但其臨界電壓大於所施加的讀取電壓準位701；並且，在第一記憶胞中有一些記憶胞所儲存的應該是位元“0”(屬於狀態720)，但其臨界電壓小於所施加的讀取電壓準位701。換言之，經由施加讀取電壓準位701所讀取的資料中，有部份的位元會有錯誤。

一般來說，若第一記憶胞的使用時間很短(例如，資料在第一記憶胞中存放時間不長)及/或第一記憶胞的使用頻率很低(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數不高)，重疊區域730之面積通常很小，甚至可能不存在重疊區域730(即，狀態710與720不重疊)。或者，若記憶體儲存裝置10才剛出廠，則重疊區域730通常不存在。若重疊區域730的面積很小，經由施加讀取電壓準位701而從第一記憶胞讀取到的資料中的錯誤位元往往較少。

然而，隨著可複寫式非揮發性記憶體模組406的使用時間及/或使用頻率增加，重疊區域730的面積可逐漸加大。例如，若第一記憶胞的使用時間很長(例如，資料在第一記憶胞中存放時間很長)及/或第一記憶胞的使用頻率很高(例如，第一記憶胞的讀取計數、寫入計數及/或抹除計數很高)，則重疊區域730之面積可能會變大(例如，狀態710與720會變更平坦及/或狀態710與720彼此更靠近)。若重疊區域730的面積很大，則經由施加讀取電壓準位701而從第一記憶胞讀取到的資料中的錯誤位元可能較多。因此，在從可複寫式非揮發性記憶體模組406接收所讀取之資料之後，錯誤檢查與校正電路508可執行奇偶檢查操作以驗證資料中是否存在錯誤。若判定資料中存在錯誤，則錯誤檢查與校正電路508可執行解碼操作來更正錯誤。

在一範例實施例中，錯誤檢查與校正電路508可執行迭代(iteration)解碼操作。一個迭代解碼操作是用來解碼來自於可複寫式非揮發性記憶體模組406的一筆資料。例如，資料中的一個解碼單位可為一個碼字。在一個迭代解碼操作中，用於檢查資料之正確性的奇偶檢查操作與用於更正資料中的錯誤之解碼操作可重覆且交替執行，直到成功的解碼或迭代次數到達一預定次數為止。若迭代次數到達此預定次數，表示解碼失敗，並且錯誤檢查與校正電路508可停止解碼。此外，若經由奇偶檢查操作判定某一資料中不存在錯誤，則錯誤檢查與校正電路508可停止解碼並輸出解碼成功的資料。

圖8是根據本發明的一範例實施例所繪示的二分圖(bipartite graph)的示意圖。請參照圖8，一般來說，奇偶檢查矩陣 H可以表示為二分圖(bipartite graph)830，其包括奇偶節點832(1)~832(k)與訊息節點834(1)~834(n)。每一個奇偶節點832(1)~832(k)是對應到一個校驗子，而每一個訊息節點834(1)~834(n)是對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點834(1)~834(n)與奇偶節點832(1)~832(k)之間的連結)是根據奇偶檢查矩陣 H所產生。具體來說，若奇偶檢查矩陣 H中第 i列(row)第 j行(column)的元素為1，則第i個奇偶節點832(i)會連接到第 j個訊息節點834(j)，其中 i與 j為正整數。

當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取 n個資料位元(形成一個碼字)時，則記憶體管理電路502也會取得每一個資料位元的可靠度資訊(亦稱為通道可靠度資訊)。此可靠度資訊是用以表示對應的資料位元被解碼為位元“1”或是“0”的機率(或稱信心度)。在二分圖830中，訊息節點834(1)~834(n)也會接收到對應的可靠度資訊。例如，訊息節點834(1)會接收第1個資料位元的可靠度資訊 L ₁ ，而訊息節點834(j)會接收第 j個資料位元的可靠度資訊 L _j 。

錯誤檢查與校正電路508可根據二分圖830的結構與可靠度資訊 L ₁~L _n 來執行解碼操作。例如，此解碼操作會包括迭代解碼。在迭代解碼中，訊息節點834(1)~834(n)會計算出可靠度資訊給奇偶節點832(1)~832(k)，並且奇偶節點832(1)~832(k)也會計算出可靠度資訊給訊息節點834(1)~834(n)。這些可靠度資訊會沿著這些二分圖830中的邊(edge)來傳送。例如，奇偶節點832(i)傳送給訊息節點834(j)的是可靠度資訊

，而訊息節點834(j)傳送給奇偶節點832(i)是可靠度資訊

。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為“1”或是“0”的機率(即，信心度)。例如，可靠度資訊

表示訊息節點834(j)認為第j個資料位元被解碼為“1”或是“0”的信心度(可為正或是負)，而可靠度資訊

表示奇偶節點832(i)認為第j個資料位元被解碼為“1”或是“0”的信心度。此外，訊息節點834(1)~834(n)與奇偶節點832(1)~832(k)可根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為“1”或是“0”的條件機率。因此，上述傳送可靠度資訊的過程又被稱為置信傳播(belief propagation)。

在對計算出的資料位元執行奇偶檢查操作(例如，將資料位元所形成的碼字與奇偶檢查矩陣相乘)後，可判斷此碼字是否為有效的碼字。若所產生的碼字為有效的碼字，表示解碼成功並且迭代解碼會停止。然而，若所產生的碼字不是有效的碼字，則會進行下一次的迭代。若迭代解碼的迭代次數達到一個預設值，則表示解碼失敗並且迭代解碼也會停止。

在一範例實施例中，可靠度資訊包括對數可能性比值(Log Likelihood Ratio, LLR)。例如，圖8中的可靠度資訊 L ₁~L _n 、

及

可分別是一個對數可能性比值。一般來說，某一個資料位元所對應的對數可能性比值(可能是正或負的)的絕對值越大，表示此資料位元的可靠度越高，因此，此資料位元當前的位元值就有越高的機率被視為是正確的。反之，某一個資料位元所對應的對數可能性比值的絕對值越小，則表示此資料位元的可靠度越低，因此，此資料位元當前的位元值就有越高的機率被視為是錯誤的並且可在當前的迭代解碼中被更正。

在一範例實施例中，迭代解碼中使用的可靠度資訊(例如，對數可能性比值)是藉由查表而獲得。然而，在另一範例實施例中，迭代解碼中使用的可靠度資訊亦可以是在迭代解碼中根據特定的演算法而動態地計算產生。此外，基於不同的演算法，訊息節點834(1)~834(n)及/或奇偶節點832(1)~832(k)亦可計算出不同型態的可靠度資訊，而不限於對數可能性比值。

圖9是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。請參照圖9，接續於圖7的範例實施例，在一範例實施例中，狀態710及/或720中的至少部分記憶胞的臨界電壓也可能發生電壓偏移。例如，分布800中的狀態810與820可分別用以表示發生電壓偏移後的狀態710與720。引發所述電壓偏移的原因很多，包括可複寫式非揮發性記憶體模組406的使用時間、讀取計數、寫入計數、抹除計數增加及/或溫度變化太大等等。

在一範例實施例中，在發生所述電壓偏移之前，讀取電壓準位701可視為對應於分布700的最佳讀取電壓。例如，讀取電壓準位701可位於狀態710與720的中間位置。因此，對於具有分布700所示之臨界電壓分布的第一記憶胞而言，使用讀取電壓準位701來讀取第一記憶胞可讀取到相對正確的位元資料。

然而，在發生所述電壓偏移之後，第一記憶胞的臨界電壓分布變化為如分布800所示。此時，讀取電壓準位701的位置已經偏離了狀態810與820的中間位置。因此，讀取電壓準位701可不被視為對應於分布800的最佳讀取電壓。相較於讀取電壓準位701，讀取電壓準位801更可視為對應於分布800的最佳讀取電壓。例如，讀取電壓準位801可位於狀態810與820的中間位置。因此，對於具有分布800所示之臨界電壓分布的第一記憶胞而言，相較於讀取電壓準位701，使用讀取電壓準位801來讀取第一記憶胞可讀取到相對正確的位元資料。

在一範例實施例中，讀取電壓準位701與801之間可具有一個電壓差ΔV。在一範例實施例中，電壓差ΔV可對應讀取電壓準位701與801之間的偏移電壓。在一範例實施例中，電壓差ΔV可對應或反映分布700與800之間的偏移量。在一範例實施例中，電壓差ΔV可正相關於分布700與800之間的偏移量。例如，若電壓差ΔV越大，表示分布700與800之間的偏移量越大。

在一範例實施例中，對於具有分布700的第一記憶胞而言，在使用讀取電壓準位701從第一記憶胞讀取資料後，錯誤檢查與校正電路508可根據預設的可靠度資訊來解碼此資料。特別是，讀取電壓準位701可視為對應於分布700的最佳讀取電壓。因此，在使用讀取電壓準位701從第一記憶胞讀取資料後，錯誤檢查與校正電路508有很高的機率可以根據預設的可靠度資訊而成功解碼此資料。然而，對於具有分布800的第一記憶胞而言，在使用讀取電壓準位701(或801)從第一記憶胞讀取資料後，若錯誤檢查與校正電路508持續使用前述預設的可靠度資訊來解碼此資料，則錯誤檢查與校正電路508成功解碼此資料的機率將會降低(因為第一記憶胞的臨界電壓分布發生偏移)。

在一範例實施例中，在發生所述電壓偏移之後，記憶體管理電路502可根據當前第一記憶胞的臨界電壓分布(例如分布800)來動態更新與第一記憶胞有關的可靠度資訊。經更新的可靠度資訊可提高對於從發生所述電壓偏移的第一記憶胞中讀取之資料的解碼成功率。

在一範例實施例中，記憶體管理電路502可發送讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用多個讀取電壓準位來讀取所述多個第一記憶胞，以獲得所述多個第一記憶胞的臨界電壓分布(亦稱為第一臨界電壓分布)。記憶體管理電路502可獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊。例如，此偏移資訊可反映第一臨界電壓分布與所述多個第一記憶胞的原始臨界電壓分布之間的偏移量。

在一範例實施例中，記憶體管理電路502可獲得對應於所述第一臨界電壓分布的可靠度資訊(亦稱為第一可靠度資訊)。記憶體管理電路502可根據第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的可靠度資訊(亦稱為原始可靠度資訊)。記憶體管理電路502可根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的另一可靠度資訊(亦稱為第二可靠度資訊)。第二可靠度資訊不同於第一可靠度資訊。然後，記憶體管理電路502可根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊。為了說明方便，在以下範例實施例中，是以分布700與800分別作為第一記憶胞的原始臨界電壓分布與第一臨界電壓分布之範例。

圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。請參照圖10，在第一記憶胞具有如分布800所示的臨界電壓分布的狀態下，記憶體管理電路502可使用多個讀取電壓準位V(1)~V(7)來讀取第一記憶胞。讀取電壓準位V(1)~V(7)的總數可根據實務需求調整，本發明不加以限制。

需注意的是，讀取電壓準位V(1)~V(7)可用以在分布800上劃分出多個電壓範圍A~H。例如，電壓範圍A中的電壓皆小於讀取電壓準位V(1)，且電壓範圍B中的電壓介於讀取電壓準位V(1)與V(2)之間，依此類推。根據使用讀取電壓準位V(1)~V(7)來讀取第一記憶胞的讀取結果，第一記憶胞中的每一個記憶胞的臨界電壓可被識別為屬於電壓範圍A~H中的某一個電壓範圍中。

在一範例實施例中，讀取電壓準位V(1)~V(7)亦稱為軟讀取電壓準位。在一範例實施例中，使用讀取電壓準位V(1)~V(7)來讀取第一記憶胞中的某一記憶胞的讀取結果包含多個軟位元。根據此些軟位元，此記憶胞的臨界電壓可被識別為屬於電壓範圍A~H中的某一個電壓範圍中。

在一範例實施例中，記憶體管理電路502可根據使用讀取電壓準位V(1)~V(7)來讀取第一記憶胞的讀取結果，統計臨界電壓位於電壓範圍A~H中至少部分電壓範圍內的記憶胞的總數。在以下範例實施例中，假設統計結果反映臨界電壓位於電壓範圍B~G中的記憶胞的總數分別為“820”、“357”、“260”、“826”、“2550”及“4759”。也就是說，以電壓範圍B為例，在第一記憶胞中，當前臨界電壓位於電壓範圍B中的記憶胞的總數為820個。

在一範例實施例中，記憶體管理電路502可根據所統計的記憶胞在電壓範圍A~H(或B~G)內的總數決定分布曲線1001。分布曲線1001可反映記憶胞的臨界電壓在電壓範圍A~H(或B~G)中的分布狀況。換言之，分布曲線1001可反映基於電壓範圍A~H(或B~G)所呈現的記憶胞個數分布。在一範例實施例中，分布曲線1001也可用以(概略)描繪或反映第一記憶胞的第一臨界電壓分布。

在一範例實施例中，記憶體管理電路502可根據分布曲線1001所帶有的資訊(即在電壓範圍A~H(或B~G)內記憶胞個數分布)，獲得所述第一臨界電壓分布相較於第一記憶胞的原始臨界電壓分布的偏移資訊。例如，此偏移資訊可藉由所述第一臨界電壓分布與所述原始臨界電壓分布之間的偏移量來表示，且此偏移量可正相關於圖9的電壓差ΔV。

在一範例實施例中，記憶體管理電路502可根據電壓範圍A~H(或B~G)中的某一電壓範圍所對應的記憶胞之總數，來獲得所述偏移資訊。例如，記憶體管理電路502可根據電壓範圍A~H(或B~G)中的一個特定電壓範圍所對應的記憶胞之總數以及對應於此特定電壓範圍的一個預設數目，來決定所述偏移資訊。需注意的是，此預設數目可用以表示在第一記憶胞的原始臨界電壓分布中，臨界電壓屬於此特定電壓範圍的記憶胞之總數。

以電壓範圍D為例，記憶體管理電路502可根據當前統計的電壓範圍D所對應的記憶胞之總數以及對應於電壓範圍D的預設數目之間的差值，來決定所述偏移資訊。也就是說，此差值可反映第一臨界電壓分布與所述原始臨界電壓分布之間的偏移量。若此差值越大，表示第一臨界電壓分布與所述原始臨界電壓分布之間的偏移量越大。

在一範例實施例中，記憶體管理電路502是以分布曲線1001的低點位置(或最低點位置)來決定所述特定電壓範圍(例如電壓範圍D)。然而，在一範例實施例中，所述特定電壓範圍還可以是電壓範圍A~H(或B~G)中的其他電壓範圍，本發明不加以限制。

在一範例實施例中，記憶體管理電路502可根據分布曲線1001的特徵參數來決定所述偏移資訊。例如，此特徵參數可包括分布曲線1001的斜率值與低點位置的其中之一。在一範例實施例中，此特徵參數還可包括任何可用以描述分布曲線1001的斜率值、低點位置或其他曲線特徵的參數，本發明不加以限制。

在一範例實施例中，記憶體管理電路502可根據分布曲線1001的某一特徵參數與一預設值之間的差值來決定所述偏移資訊。以斜率值為例，記憶體管理電路502可根據分布曲線1001在特定電壓範圍內的斜率值與對應於此特定電壓範圍的預設斜率值之間的差值，來決定所述偏移資訊。或者，以低點位置為例，記憶體管理電路502可根據分布曲線1001的低點位置與一個預設低點位置之間的差值，來決定所述偏移資訊。例如，分布曲線1001的低點位置與一個預設低點位置之間的差值可正相關於圖9的電壓差ΔV。

在一範例實施例中，記憶體管理電路502可根據所述記憶胞個數分布獲得對應於所述第一臨界電壓分布的第一可靠度資訊。例如，記憶體管理電路502可將前述總數“820”、“357”、“260”、“826”、“2550”及“4759”分別帶入一個方程式並根據此方程式的輸出獲得對應於電壓範圍B~G的第一可靠度資訊分別為“-12”、“-6”、“-1、“5”、“10”及“16”。

在一範例實施例中，記憶體管理電路502可根據第一可靠度資訊的統計特性還原出對應於原始臨界電壓分布的原始可靠度資訊。例如，此統計特性可反映出電壓範圍B所對應的第一可靠度資訊(例如“-12”)與電壓範圍G所對應的第一可靠度資訊(例如“16”)之間的差值(例如“28”)。根據此差值，記憶體管理電路502可還原出，當第一記憶胞具有原始臨界電壓分布時，電壓範圍B與G所分別對應的原始可靠度資訊(例如“-14”與“14”)以及其餘電壓範圍所對應的原始可靠度資訊。

在一範例實施例中，記憶體管理電路502可根據第一可靠度資訊的統計特性決定一個調整值。記憶體管理電路502可根據此調整值調整所述第一可靠度資訊，以獲得所述原始可靠度資訊。在一範例實施例中，根據電壓範圍B所對應的第一可靠度資訊(例如“-12”)與電壓範圍G所對應的第一可靠度資訊(例如“16”)之間的差值(例如“28”)，記憶體管理電路502可決定此調整值。例如，根據此差值(例如“28”)，記憶體管理電路502可先決定電壓範圍B與G所分別對應的原始可靠度資訊(例如“-14”與“14”)。接著，記憶體管理電路502可根據電壓範圍B所對應的第一可靠度資訊(例如“-12”)與電壓範圍B所對應的原始可靠度資訊(例如“-14”)之間的差值(例如“2”)來決定此調整值(例如“2”)。例如，在決定此調整值(例如“2”)之後，記憶體管理電路502可將第一可靠度資訊中的各個數值減去此調整值，從而獲得對應於電壓範圍B~G的原始可靠度資訊分別為“-14”、“-8”、“-3、“3”、“8”及“14”。

在一範例實施例中，記憶體管理電路502可根據所述偏移資訊調整所述的原始可靠度資訊，以獲得對應於第一臨界電壓分布的新的可靠度資訊(即所述第二可靠度資訊)。例如，假設所述偏移資訊包含一個偏移量ΔS(例如“3”)，則記憶體管理電路502可將此偏移量ΔS加上電壓範圍B~G所分別對應的原始可靠度資訊(例如“-14”、“-8”、“-3、“3”、“8”及“14”)，以獲得電壓範圍B~G所分別對應的第二可靠度資訊(例如“-11”、“-5”、“0、“6”、“13”及“17”)。偏移量ΔS可正相關於圖9的電壓差ΔV。

在一範例實施例中，記憶體管理電路502可根據此第二可靠度資訊來更新與所述第一記憶胞有關的可靠度資訊。例如，記憶體管理電路502可使用此第二可靠度資訊來取代與所述第一記憶胞有關的可靠度資訊。爾後，在第一記憶胞具有第一臨界電壓分布的狀態下，使用此第二可靠度資訊來對從第一記憶胞讀取的資料進行解碼，將可具有較高的解碼效率。在一範例實施例中，此第二可靠度資訊亦可以用以更新與其餘記憶胞(即第一記憶胞以外的記憶胞)有關的可靠度資訊。

圖11是根據本發明的一範例實施例所繪示的資料表格的示意圖。請參照圖11，在一範例實施例中，記憶體管理電路502可將更新可靠度資訊的過程中所使用的暫時資訊記載於資料表格1101中。以更新圖10的電壓範圍B~G所對應的可靠度資訊為例，根據資料表格1101，臨界電壓位於電壓範圍B~G中的記憶胞的總數分別為“820”、“357”、“260”、“826”、“2550”及“4759”。根據此些總數，對應於電壓範圍B~G的第一可靠度資訊LLR(1)可分別決定為“-12”、“-6”、“-1、“5”、“10”及“16”。根據第一可靠度資訊LLR(1)的統計特徵，對應於電壓範圍B~G的原始可靠度資訊LLR(0)可分別被還原出來，例如為“-14”、“-8”、“-3、“3”、“8”及“14”。根據偏移量ΔS，電壓範圍B~G所分別對應的第二可靠度資訊LLR(2)可分別被決定為“-11”、“-5”、“0、“6”、“13”及“17”。爾後，此第二可靠度資訊可用以取代或更新與所述第一記憶胞(或電壓範圍B~G)有關的可靠度資訊。相關的操作細節皆已詳述於上，在此不重複贅述。

圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖12，在步驟S1201中，使用多個讀取電壓準位來讀取多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布。在步驟S1202中，獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊。在步驟S1203中，獲得對應於所述第一臨界電壓分布的第一可靠度資訊。在步驟S1204中，根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊。在步驟S1205中，根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊。在步驟S1206中，根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊。

然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。

綜上所述，在第一記憶胞的臨界電壓分布發生電壓偏移後，第一記憶胞當前的第一臨界電壓分布與第一記憶胞的原始臨界電壓分布之間的偏移資訊可被獲得。另一方面，第一記憶胞當前的第一臨界電壓分布所對應的第一可靠度資訊可被獲得並且用以還原出所述原始臨界電壓分布所對應的原始可靠度資訊。然後，所述偏移資訊可用以調整所述原始可靠度資訊，以獲得第一記憶胞當前的第一臨界電壓分布所對應的新的可靠度資訊(即第二可靠度資訊)。爾後，此第二可靠度資訊即可用來更新與第一記憶胞(或其餘記憶胞)有關的可靠度資訊，從而提高往後從此些記憶胞所讀取的資料的解碼效率(例如解碼成功率)。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 600:奇偶檢查矩陣 700, 800:臨界電壓分布 710, 720, 810, 820:狀態 701, 810, V(1)~V(7):讀取電壓準位 730:重疊區域 830:二分圖 832(1)~832(k):奇偶節點 834(1)~834(n):訊息節點 ΔV:電壓差 A~H:電壓範圍 1001:分布曲線 1101:資料表格 LLR(0):原始可靠度資訊 LLR(1):第一可靠度資訊 LLR(2):第二可靠度資訊 ΔS:偏移量 S1201:步驟(使用多個讀取電壓準位來讀取多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布) S1202:步驟(獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊) S1203:步驟(獲得對應於所述第一臨界電壓分布的第一可靠度資訊) S1204:步驟(根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊) S1205:步驟(根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊) S1206:步驟(根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊)

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。圖6是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。圖8是根據本發明的一範例實施例所繪示的二分圖(bipartite graph)的示意圖。圖9是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。圖10是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。圖11是根據本發明的一範例實施例所繪示的資料表格的示意圖。圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。

S1201:步驟(使用多個讀取電壓準位來讀取多個第一記憶胞，以獲得所述多個第一記憶胞的第一臨界電壓分布)

S1202:步驟(獲得所述第一臨界電壓分布相較於所述多個第一記憶胞的原始臨界電壓分布的偏移資訊)

S1203:步驟(獲得對應於所述第一臨界電壓分布的第一可靠度資訊)

S1204:步驟(根據所述第一可靠度資訊的統計特性還原出對應於所述原始臨界電壓分布的原始可靠度資訊)

S1205:步驟(根據所述偏移資訊調整所述原始可靠度資訊，以獲得對應於所述第一臨界電壓分布的第二可靠度資訊)

S1206:步驟(根據所述第二可靠度資訊更新與所述多個第一記憶胞有關的可靠度資訊)

Claims

一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，且該記憶體控制方法包括：使用多個讀取電壓準位來讀取該多個記憶胞中的多個第一記憶胞，以獲得該多個第一記憶胞的一第一臨界電壓分布；獲得該第一臨界電壓分布相較於該多個第一記憶胞的一原始臨界電壓分布的一偏移資訊；獲得對應於該第一臨界電壓分布的一第一可靠度資訊；根據該第一可靠度資訊的一統計特性還原出對應於該原始臨界電壓分布的一原始可靠度資訊；根據該偏移資訊調整該原始可靠度資訊，以獲得對應於該第一臨界電壓分布的一第二可靠度資訊；以及根據該第二可靠度資訊更新與該多個第一記憶胞有關的可靠度資訊。
如請求項1所述的記憶體控制方法，其中該多個讀取電壓準位在該第一臨界電壓分布上劃分出多個電壓範圍，且該第一臨界電壓分布包括基於該多個電壓範圍所呈現的一記憶胞個數分布。
如請求項2所述的記憶體控制方法，其中該記憶胞個數分布反映臨界電壓落於該多個電壓範圍的其中之一內記憶胞的總數。
如請求項3所述的記憶體控制方法，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的步驟包括：根據該總數與一預設數目之間的差值獲得該偏移資訊。
如請求項2所述的記憶體控制方法，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的步驟包括：根據該記憶胞個數分布決定一分布曲線；以及根據該分布曲線的一特徵參數獲得該偏移資訊。
如請求項5所述的記憶體控制方法，其中該特徵參數包括該分布曲線的一斜率值與一低點位置的其中之一。
如請求項1所述的記憶體控制方法，其中根據該第一可靠度資訊的該統計特性還原出對應於該原始臨界電壓分布的該原始可靠度資訊的步驟包括：根據該第一可靠度資訊的該統計特性決定一調整值；以及根據該調整值調整該第一可靠度資訊，以獲得該原始可靠度資訊。
一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一讀取指令序列，以指示使用多個讀取電壓準位來讀取該多個記憶胞中的多個第一記憶胞，以獲得該多個第一記憶胞的一第一臨界電壓分布，該記憶體控制電路單元更用以獲得該第一臨界電壓分布相較於該多個第一記憶胞的一原始臨界電壓分布的一偏移資訊，該記憶體控制電路單元更用以獲得對應於該第一臨界電壓分布的一第一可靠度資訊，該記憶體控制電路單元更用以根據該第一可靠度資訊的一統計特性還原出對應於該原始臨界電壓分布的一原始可靠度資訊，該記憶體控制電路單元更用以根據該偏移資訊調整該原始可靠度資訊，以獲得對應於該第一臨界電壓分布的一第二可靠度資訊，並且該記憶體控制電路單元更用以根據該第二可靠度資訊更新與該多個第一記憶胞有關的可靠度資訊。
如請求項8所述的記憶體儲存裝置，其中該多個讀取電壓準位在該第一臨界電壓分布上劃分出多個電壓範圍，且該第一臨界電壓分布包括基於該多個電壓範圍所呈現的一記憶胞個數分布。
如請求項9所述的記憶體儲存裝置，其中該記憶胞個數分布反映臨界電壓落於該多個電壓範圍的其中之一內記憶胞的總數。
如請求項10所述的記憶體儲存裝置，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的操作包括：根據該總數與一預設數目之間的差值獲得該偏移資訊。
如請求項9所述的記憶體儲存裝置，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的操作包括：根據該記憶胞個數分布決定一分布曲線；以及根據該分布曲線的一特徵參數獲得該偏移資訊。
如請求項12所述的記憶體儲存裝置，其中該特徵參數包括該分布曲線的一斜率值與一低點位置的其中之一。
如請求項8所述的記憶體儲存裝置，其中根據該第一可靠度資訊的該統計特性還原出對應於該原始臨界電壓分布的該原始可靠度資訊的操作包括：根據該第一可靠度資訊的該統計特性決定一第一調整值；以及根據該第一調整值調整該第一可靠度資訊，以獲得該原始可靠度資訊。
一種記憶體控制電路單元，用以控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，且該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以發送一讀取指令序列，以指示使用多個讀取電壓準位來讀取該多個記憶胞中的多個第一記憶胞，以獲得該多個第一記憶胞的一第一臨界電壓分布，該記憶體管理電路更用以獲得該第一臨界電壓分布相較於該多個第一記憶胞的一原始臨界電壓分布的一偏移資訊，該記憶體管理電路更用以獲得對應於該第一臨界電壓分布的一第一可靠度資訊，該記憶體管理電路更用以根據該第一可靠度資訊的一統計特性還原出對應於該原始臨界電壓分布的一原始可靠度資訊，該記憶體管理電路更用以根據該偏移資訊調整該原始可靠度資訊，以獲得對應於該第一臨界電壓分布的一第二可靠度資訊，並且該記憶體管理電路更用以根據該第二可靠度資訊更新與該多個第一記憶胞有關的可靠度資訊。
如請求項15所述的記憶體控制電路單元，其中該多個讀取電壓準位在該第一臨界電壓分布上劃分出多個電壓範圍，且該第一臨界電壓分布包括基於該多個電壓範圍所呈現的一記憶胞個數分布。
如請求項16所述的記憶體控制電路單元，其中該記憶胞個數分布反映臨界電壓落於該多個電壓範圍的其中之一內記憶胞的總數。
如請求項17所述的記憶體控制電路單元，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的操作包括：根據該總數與一預設數目之間的差值獲得該偏移資訊。
如請求項16所述的記憶體控制電路單元，其中獲得該第一臨界電壓分布相較於該多個第一記憶胞的該原始臨界電壓分布的該偏移資訊的操作包括：根據該記憶胞個數分布決定一分布曲線；以及根據該分布曲線的一特徵參數獲得該偏移資訊。
如請求項19所述的記憶體控制電路單元，其中該特徵參數包括該分布曲線的一斜率值與一低點位置的其中之一。
如請求項15所述的記憶體控制電路單元，其中根據該第一可靠度資訊的該統計特性還原出對應於該原始臨界電壓分布的該原始可靠度資訊的操作包括：根據該第一可靠度資訊的該統計特性決定一第一調整值；以及根據該第一調整值調整該第一可靠度資訊，以獲得該原始可靠度資訊。