TW202234831A - 用於資料轉換器之自適性電荷量測電路 - Google Patents

Abstract

本發明揭示資料轉換器電路及操作該等資料轉換器電路之方法。在一些實施例中，一資料轉換器電路包含一電荷量測電路。在一些實施例中，該電荷量測電路係一電容轉阻放大器(CTIA)。在一些實施例中，該資料轉換器電路包含該CTIA、一量化器、一數位轉類比轉換器、一加法器及一數位濾波器。在一些實施例中，該資料轉換器電路包含電耦合至該CTIA及該數位濾波器之一類比轉數位轉換器。在一些實施例中，一方法包含用一CTIA對一輸入信號進行積分，判定一CTIA輸出信號是否大於一臨限值，及基於該CTIA輸出信號是否大於該臨限值之該判定減小該CTIA輸出信號或放棄該減小。

Description

用於資料轉換器之自適性電荷量測電路

本發明大體上係關於資料轉換器。更明確言之，本發明係關於包含諸如一電容轉阻放大器(CTIA)之一電荷量測電路之資料轉換器。

一感測器陣列(例如，X射線面板)之一行可包含一較大寄生電容及/或一較大寄生電阻。取決於自一像素至一讀出電路輸入之距離及/或像素電阻，寄生電阻可在幾歐姆至五千歐姆之一範圍內。像素及行參數之變動(例如，對於不同感測器陣列)可影響電荷轉移之動態(例如，與一相同總電荷相關聯之暫態波形差異)。

一CTIA可為用於將來自感測器之電荷轉換為一電壓值之一電荷量測電路。為此目的使用一CTIA之一優點在於，CTIA輸出電壓之DC位準依據一積分週期期間之一總輸入電荷而變化。來自電路組件之雜訊將增添雜訊至CTIA輸出電壓，但除了CTIA之偏移雜訊之外，DC位準不受來自電路組件之雜訊影響。行可連接至一CTIA，該CTIA經組態以將來自該行之一選定感測器像素之電荷轉移至該CTIA之回饋電容器上。

在一些例項中，回饋電容器之電容可需要足夠大以儲存自像素轉移之電荷。此電容可較大(例如，在pF範圍內)，從而需要由(若干)回饋電容器佔據晶片之一大面積；若各行需要一CTIA，則回饋電容器之數目係感測器陣列之行數(例如，對於一個500行陣列，需要500 pF之電容器面積)。此外，由於電容值可較大，一對應輸出電壓可較低(例如，歸因於Q = CV關係)，從而需要後續電路系統(circuitry) (例如，一類比轉數位轉換器(ADC))具有較高解析度或敏感度。在一些實例中，CTIA可藉由包含回饋電容器之不同值而經組態用於可變增益，此進一步增加晶片之面積。

在一些實例中，由於一特定回饋電容器大小可適用於一種感測器陣列大小、一個種類之像素及/或一種動態範圍，故不同感測器陣列大小、不同種類之像素及/或不同動態範圍可需要不同CTIA設計，從而增加針對不同系統設計特定讀出電路之成本。

另外，電荷積分時間及信號數位化時間可能不重疊。為減小讀出各列感測器所花費之時間，可包含一取樣及保持電路以容許同時對來自一第一列之電荷進行積分及數位化來自一第二列之電荷，從而需要多一個或兩個之電容器(除回饋電容器之外)。額外電容器可與回饋電容器一樣大以降低雜訊(例如，強生雜訊(Johnson noise))。額外電容器進一步增加晶片之面積且限制晶片用於不同陣列大小、不同種類之感測器或不同動態範圍之能力。

本發明揭示資料轉換器電路及操作該等資料轉換器電路之方法。在一些實施例中，一資料轉換器電路包含一電荷量測電路。在一些實施例中，該電荷量測電路係一電容轉阻放大器(CTIA)。在一些實施例中，該資料轉換器電路包含該CTIA、一量化器、一數位轉類比轉換器、一加法器及一數位濾波器。在一些實施例中，該資料轉換器電路包含電耦合至該CTIA及該數位濾波器之一類比轉數位轉換器。在一些實施例中，一方法包含用一CTIA對一輸入信號進行積分，判定一CTIA輸出信號是否大於一臨限值，及基於該CTIA輸出信號是否大於該臨限值之該判定減小該CTIA輸出信號或放棄該減小。

在一些實施例中，一種電路包含：一類比輸入；一電荷轉阻放大器(CTIA)，其電耦合至該類比輸入；一量化器，其電耦合至該CTIA之一輸出；一數位轉類比轉換器(DAC)，其電耦合至該量化器之一輸出；一加法器，其電耦合至該DAC之一輸出。該CTIA電耦合至該加法器之一輸出，一數位濾波器電耦合至該量化器之該輸出，且一數位輸出電耦合至該數位濾波器。在一些實施例中，該電路容許對CTIA有利地自適性地進行積分。因此，可不再需要經組態以儲存全部感測器電荷之一較大電容器，且電路可讀出來自不同陣列大小之感測器，讀出不同種類之感測器或在不同動態範圍下使用。

在一些實施例中，一種方法包含：運用一電路之一CTIA對一輸入信號進行積分；判定在該CTIA之輸出處之一CTIA輸出信號是否大於一臨限值；根據該CTIA輸出信號大於該臨限值之一判定：減小該CTIA輸出信號；及根據該CTIA輸出信號不大於該臨限值之一判定：放棄減小該CTIA輸出信號。在一些實施例中，一非暫時性電腦可讀儲存媒體儲存一或多個程式，且該一或多個程式包含指令，該等指令在由具有一或多個處理器及記憶體之一電子裝置執行時引起該裝置執行該方法。

在一些實施例中，方法容許對CTIA有利地自適性地進行積分。因此，電路可不再需要經組態以儲存全部感測器電荷之一較大電容器，且電路可讀出來自不同陣列大小之感測器，讀出不同種類之感測器或在不同動態範圍下使用。

相關申請案之交叉參考

本申請案主張於2020年12月30日申請之美國臨時申請案第63/132,309號之權利，該案之全部揭示內容針對所有目的以引用的方式併入本文中。

在實施例之以下描述中，參考形成其之一部分且在其中藉由繪示展示可實踐之特定實施例的隨附圖式。應理解，可使用其他實施例且可在不脫離所揭示實施例之範疇之情況下進行結構改變。

圖1繪示根據本發明之實施例之一例示性電路100。在一些實施例中，電路100係一資料轉換器，且包含CTIA 102、電耦合至CTIA之一輸出之一量化器104、電耦合至量化器之一輸出之一數位轉類比轉換器(DAC) 106，及電耦合至DAC之一輸出及CTIA之一加法器108。在一些實施例中，電路100經組態以產生對應於在電路之輸入114處之一輸入信號110的一數位輸出信號112 (例如，在數位輸出128處提供)。例如，輸入114係一類比輸入，且數位輸出信號112係類比輸入之經轉換數位值。

儘管關於CTIA描述本發明之實例，但應理解，所揭示電路不限於使用一CTIA來處理一輸入。例如，所揭示電路及方法可使用一不同種類之積分放大器或電流轉電壓轉換器來處理輸入。作為另一實例，更一般而言，所揭示電路及方法可使用一不同電荷量測電路來處理輸入。在一些實施例中，代替一CTIA 102，電路100包含一電荷量測電路(未展示)。例如，電荷量測電路在其輸入(例如，其電耦合至輸入114)處接收一電荷且在其輸出(例如，其電耦合至量化器104)處產生反映電荷之量之一信號。

例如，輸入信號110係一類比信號，且數位輸出信號112係輸入信號110之一數位表示。在一些實施例中，數位輸出信號112表示一類比感測器讀出值(例如，一感測器電荷、一感測器電壓、一感測器電流)，且數位輸出信號112經提供至一感測器系統之另一部分以供進一步處理。

在一些實施例中，數位輸出信號112係在電路之輸入114處之一電荷之一數位值(例如，電路100經組態用於電荷感測)。在一些實施例中，數位輸出信號112係在電路之輸入114處之一電流之一數位值(例如，電路100經組態用於藉由隨時間量測一輸入電荷或對一輸入電荷進行積分來進行電流感測)。在一些實施例中，數位輸出信號112係在電路之輸入114處之一電壓之一數位值(例如，電路100經組態用於電壓感測)。例如，為組態電路100用於電壓感測，將一電壓轉電流轉換器電耦合至CTIA 102。應理解，數位輸出信號112可對應於在電路100之輸入114處之其他電量。

在一些實施例中，當電路100經組態用於電流感測或電壓感測(例如，用於感測一穩定電流或一穩定電壓)時，電路100操作為多級雜訊整形(MASH)調變器。例如，電路100操作可操作為一MASH以量測一穩定電流(例如，與來自一感測器之較短持續時間之一暫態電流或一信號電流相比，其可包含較大信號轉變；一雜訊電流)。在一些實施例中，在電路操作為一MASH時，為防止累積切換雜訊，在輸入信號足夠低時關閉量化器以不再使回饋電容器飽和(例如，在電路操作為一MASH時，輸入信號之積分未使回饋電容器飽和)。同時，像素保持經連接，因此可藉由ADC降低熱雜訊(例如，降低平均雜訊)。

在一些實施例中，CTIA 102包含一回饋電容器116，電路之輸入114經組態以電耦合至一感測器(例如，一輻射熱計像素、一X射線感測器像素、一可見成像感測器像素、一紅外線成像感測器像素、一MEMS感測器像素、將關於一環境之資訊轉換成一電信號之一感測器像素)，且回饋電容器之一電容小於感測器之一電容。作為一實例，感測器像素之電容係2.6 pF，且回饋電容器116之電容係0.5 pF。在一些實施例中，回饋電容器116之電容經判定使得回饋電容器116在積分期間未飽和，如本文中更詳細描述。感測器讀出之例示性方法可在國際申請公開案第WO2019204515號及第WO2020033930號中找到，該等案之揭示內容之全文針對所有目的以引用的方式併入本文中。

在一些實施例中，使用電路100對輸入信號110進行積分。即，使用電路100之元件及/或操作電路之所揭示方法，CTIA 102在不同積分時間期間對信號110之部分(例如，電耦合至CTIA之一感測器之一電荷)進行積分，此將在本文中更詳細描述。在一些實施例中，在已對信號之一部分進行積分之後，若CTIA之輸出大於一臨限值，則將CTIA上之電荷減小一值(舉例而言，諸如藉由自CTIA輸出信號減去一固定值214)。藉由在不同時間對輸入信號之部分進行積分及在對一部分進行積分之後減小CTIA輸出，容許CTIA有利地自適性地積分。因此，可不再需要經組態以儲存全部感測器電荷之一較大電容器。此外，如本文中更詳細描述，由於容許CTIA自適性地積分，故可(例如，針對不同輸入信號位準，針對不同敏感度或解析度，針對不同CTIA增益)調整積分之時序(例如，量化器決策時間之時序、回饋時間之時序、量化器決策時間之數目、回饋時間之數目)，從而有利地容許電路100用於一更廣泛輸入範圍(例如，不同種類之感測器、不同感測器陣列組態、不同動態範圍)。

作為一例示性優點，所揭示電路及操作電路之方法在與一習知CTIA之一回饋電容器相比時，可容許回饋電容值較小。例如，輸出波形204之積分不包含在不同時間對輸入信號之部分進行積分及在對一部分進行積分之後將CTIA輸出減小一值。本文中所描述之具有一較小回饋電容器之CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)可能夠對與一習知CTIA相同之一輸入進行積分，而無需較大回饋電容器。因此，本文中所揭示之CTIA之一對應輸出電壓可較高(例如，歸因於Q = CV關係)，從而放寬後續電路系統(例如，一ADC)之解析度或敏感度要求。作為另一例示性優點，由於容許CTIA自適性地積分，故所揭示電路及操作電路之方法可適應不同陣列大小、不同種類之像素及/或不同動態範圍之讀出。此可減少對不同CTIA設計之需求且降低設計特定讀出電路之成本。

例如，一電路可具有3 V之一最大可容許類比電壓及具有8 pC之最大電荷及2.6 pF之一電容的一感測器像素(例如，一X射線感測器像素)。習知CTIA可額外地需要一相關雙重取樣器，該相關雙重取樣器需要具有與感測器像素之電容相同之一值之兩個額外電容器。對於此例示性系統，使用習知CTIA之一資料轉換器電路需要每通道約8 pF電容(例如，回饋電容器及用於相關雙重取樣之兩個電容器之2.6 pF的三倍)。

相比之下，對於此例示性系統，代替性地使用利用所揭示CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)之一資料轉換器電路，一0.5 pF回饋電容器可用於CTIA且一第二0.5 pF電容器(例如，偏移移除電容器506、偏移移除電容器610)可用於偏移移除，此意謂每通道需要1 pF之電容。對於此例示性系統，使用包含所揭示CTIA之一資料轉換器電路，一電容器面積可減小到八分之一。

此外，由於本文中所描述之CTIA之回饋電容器可能未在積分時飽和，故較小之0.5 pF回饋電容器可用於對超出2.6 pF之習知CTIA之回饋電容器容量的電荷進行積分。在一些實施例中，CTIA回饋電容器(例如，回饋電容器116、回饋電容器416、回饋電容器516、回饋電容器616)之一有效電容(例如，其對應於CTIA回饋電容器可在本文中所描述之積分期間積分之總電荷數)可基於控制量化器(例如，量化器104、量化器404)之時脈來判定。例如，若存在N ₁個循環可供CTIA使用(例如，在積分期間存在N ₁數目個量化器決策時間210，在積分期間存在N ₁數目個回饋時間212)，則CTIA回饋電容器之有效電容係N ₁x (CTIA回饋電容器之電容)。在一些實施例中，數目N ₁係基於超取樣率(OSR)時脈循環之總數N及N個時脈循環如何在積分時間(例如，積分308)與殘餘轉換(例如，殘餘轉換及FIR輸出310之殘餘轉換部分)之間分配來判定。作為一實例，N ₁= 16，CTIA回饋電容器之有效電容係16 x 0.5 pF = 8 pF，此意謂包含一0.5 pF回饋電容器之一CTIA與包含一2.6 pF回饋電容器之一習知CTIA相比可具有三倍之電荷容量。

此外，由於容許CTIA自適性地積分，故CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)可藉由改變積分時間而經組態用於可變增益，從而減少針對不同增益對額外回饋電容器之需求。另外，藉由如所描述般進行積分，可在相同時間轉換輸入之部分(例如，輸入之一第一部分在積分之後被轉換，同時輸入之一第二部分正在被積分)，從而減少對取樣及保持電路以及額外電容器之需求而未降低轉換速度。

所揭示電路之面積效率及靈活性可有利地適合於陣列式感測器(諸如X射線感測器、輻射熱計、可見成像感測器、紅外線成像感測器及MEMS感測器)，其中可讀出若干組信號且將其等轉換為數位形式。在不改變硬體之情況下，所揭示電路有利地可經組態以針對不同陣列大小、不同種類之感測器或不同動態範圍轉換資料(例如，藉由調整積分時間)，同時至少維持習知地積分之一對應資料轉換電路之一準確度。

作為又一例示性優點，與用於捕捉一習知CTIA之一輸出之一較高頻寬取樣及保持電路相比，熱雜訊(例如，來自感測器行寄生電容)對所揭示電路之影響可歸因於由所揭示電路執行之積分三角(Sigma-Delta)超取樣(例如，藉由如本文中描述般進行積分；藉由針對ADC 118使用一積分三角轉換器)而較低。

在一些實施例中，CTIA 102包含與回饋電容器116並聯電耦合之一重設開關126。在一些實施例中，在一感測器像素開始轉移電荷至CTIA之前(例如，在回饋電容器重設302時間期間)，藉由重設開關126重設回饋電容器116，重設開關126 (例如，在回饋電容器重設302時間期間)閉合以清除回饋電容器上之剩餘電荷(例如，重設CTIA之輸出之值(例如，留下輸出處之一偏移值))。

在一些實施例中，量化器104經組態以判定在CTIA之輸出處之一CTIA輸出信號是否大於一臨限值。根據CTIA輸出信號大於臨限值之一判定，量化器104輸出一第一數位值(例如，至DAC 106，至有限脈衝回應(FIR)整數倍降低取樣器(decimator) 122)。根據CTIA輸出信號不大於臨限值之一判定，量化器104輸出一第二數位值(例如，至DAC 106，至FIR整數倍降低取樣器122)。在一些實施例中，在積分期間，量化器104之輸出基於量化器比較結果輸出一個二進位序列(例如，量化器輸出波形208)。

在一些實施例中，臨限值經設定以提供積分器輸出電壓之裕度或餘量。例如，臨限值將防止CTIA 102在有效利用放大器之動態範圍時飽和(例如，臨限值不會過早地引起輸入信號之減小)。

在一些實施例中，基於回饋電容器116之電容來設定臨限值。例如，臨限值小於對應於回饋電容器116之一電荷儲存容量之一位準。在一些實施例中，量化器104之臨限值可基於電耦合至電路100之輸入來調整，從而容許電路100用於不同感測器陣列大小、不同種類之感測器及/或不同動態範圍。

在一些實施例中，量化器104係一比較器。在一些實施例中，量化器104在積分之量化器決策時間期間在CTIA之輸出與臨限值之間進行比較，如本文中更詳細描述。

作為一實例，在一量化器決策時間期間，量化器104比較CTIA 102之輸出與臨限值。若CTIA 102之輸出位準大於臨限值，則量化器104將一「高」信號輸出至DAC 106，且若輸出位準不大於臨限值，則量化器104將一「低」信號輸出至DAC 106。

在一些實施例中，DAC 106經組態以回應於自量化器104接收第一數位值而將一高DAC輸出信號(例如，引起CTIA輸出信號在積分期間減小一值(例如，固定值214)之一信號)輸出至加法器108。在一些實施例中，高DAC輸出信號係該值(例如，高DAC輸出信號係對應於該值之一電荷(例如，對應於降低之一電壓之一電荷)，該值減小來自回饋電容器之電荷以引起CTIA輸出位準減小該值)。回應於接收第二數位值，DAC 106放棄將高DAC輸出信號輸出至加法器108。例如，若量化器104將一「高」信號輸出至DAC 106，則DAC 106將高DAC輸出信號輸出至加法器108。若量化器104將一「低」信號輸出至DAC 106，則DAC 106放棄將高DAC輸出信號輸出至加法器108。

作為一實例，CTIA輸出電壓在介於0 V至3.3 V之間的範圍內(例如，類比電壓軌係3.3 V)。量化器之臨限值可設定在2.8 V，且值係2.3 V。即，根據CTIA輸出電壓大於臨限值之一判定，DAC輸出高DAC輸出信號，且回應於輸出高DAC輸出信號，電路引起輸出電壓減少2.3 V。應理解，此等值僅為例示性的，且可設定不同輸出電壓值、量化器臨限值及DAC輸出值。

在一些實施例中，若量化器104將一「低」信號輸出至DAC 106，則DAC 106停止提供一輸出。作為一例示性優點，藉由在量化器104將一「低」信號輸出至DAC 106時停止提供一輸出，若量化器104將一「低」信號輸出至DAC 106則可最小化(例如，來自電荷注入之)雜訊電荷。

在一些實施例中，CTIA 102包含一回饋電容器116，且回饋電容器116經組態以儲存一總電荷。CTIA輸出信號減小對應於小於回饋電容器116經組態以儲存之總電荷之一電荷的一值(例如，固定值214)。例如，CTIA輸出信號減小之值(例如，固定值214)係小於對應於回饋電容器116之一電荷儲存容量之一電壓位準與量化器104之臨限位準之間的一差之一量。

在一些實施例中，量化器104及DAC 106組合成一個組件。例如，組合量化器及DAC經組態以輸出CTIA之輸出與臨限值之間的比較之結果及高DAC輸出信號。

在一些實施例中，加法器108經組態以回應於自DAC 106接收高DAC輸出信號而引起CTIA 102之輸出信號減小對應於高DAC輸出信號之一值(例如，固定值214)。例如，在對輸入信號之一部分進行積分之後從CTIA輸出減小對應於值(例如，固定值214)之一量(例如，如由CTIA波形206所繪示)。在不同時間對輸入信號之部分進行積分。每當經積分部分(例如，CTIA輸出)超過量化器104之臨限值時減小對應於值之一量，從而防止回饋電容器116飽和。如本文中更詳細描述，以此方式對輸入信號之部分進行積分且減小CTIA之輸出，直至剩下低於量化器104之臨限位準之輸入信號的最後一部分，該最後一部分係CTIA 102之殘餘(例如，一殘餘電荷、一殘餘電壓、殘餘216)。

在一些實施例中，加法器108電耦合至回饋(例如，在CTIA之一輸入處，在CTIA之一輸出處)電容器116之一端子且藉由降低該端子處之電壓來減小CTIA輸出信號。在一些實施例中，加法器108電耦合至額外電路組件，且回應於自加法器108接收減小CTIA輸出信號之一信號，此等額外電路組件減小CTIA輸出信號。

儘管如圖1中展示般繪示加法器108，但應理解，繪示僅為例示性的。加法器108可不同於所繪示般電耦合。例如，加法器108可電耦合至CTIA之輸出以自CTIA之輸出減去值。

在一些實施例中，電路100包含電耦合至CTIA 102之輸出之一ADC 118。ADC 118經組態以接收對應於在CTIA 102之輸出處之一殘餘電壓或殘餘電荷的一電壓且產生對應於該殘餘電壓或殘餘電荷之一數位值。在一些實施例中，數位輸出信號112包含對應於殘餘之數位值(例如，處理殘餘電壓或殘餘電荷之數位值及自量化器輸出產生之一個二進位序列(例如，藉由FIR整數倍降低取樣器122)以產生數位輸出信號112)。在一些實施例中，ADC 118係一積分三角ADC。

在一些實施例中，對應於殘餘電荷之一電壓(例如，接近積分結束時CTIA輸出206之一電壓、殘餘電壓、殘餘216)小於量化器104之一臨限值(例如，臨限值218)。例如，以所描述方式對輸入信號之部分進行積分及減小，直至在接近積分結束時剩下低於量化器104之臨限位準之輸入信號之一部分，該部分係CTIA 102之殘餘電壓或殘餘電荷。ADC 118接收對應於殘餘電荷之一電壓且將殘餘電壓或殘餘電荷轉換成一數位信號，該數位信號提供FIR整數倍降低取樣器122之一輸入，此在本文中更詳細描述。

在一些實施例中，電路100包含一偏移移除電路120，且偏移移除電路經組態以自CTIA 102之輸出移除一偏移。例如，偏移移除電路120捕捉偏移值。在對應於殘餘電荷或殘餘電壓之電壓被提供至ADC 118之前自該電壓減去偏移值，從而自數位輸出信號112移除偏移且改良電路100之資料轉換準確度。

在一些實施例中，偏移移除電路120經組態用於相關雙重取樣。在重設開關126重設回饋電容器116之後(例如，在回饋電容器重設302之後)，可對隨機雜訊進行取樣。在一些實施例中，一感測器行之電容可較大，且雜訊可為寄生行元件中之熱雜訊且可引起一隨機電荷值。此隨機電荷之標準偏差可近似等於

。

在一些實施例中，為移除此隨機雜訊，藉由偏移移除電路120量測CTIA之輸出(例如，多次量測且求平均值) (在積分開始時或在積分開始之前進行一次，量測雜訊電荷，且在結束時或在積分完成之後進行一次，量測一經積分信號或一殘餘加上雜訊電荷)。使用ADC 118 (例如，一積分三角轉換器)將此兩個經量測值之差(例如，此兩個經量測值之差將排除偏移)轉換為一數位值。例如，在未使用所揭示之偏移移除電路及方法之情況下，偏移係4 mV。當使用所揭示之偏移移除電路及方法(例如，偏移移除電路120、電路400、電路500、電路600)時，偏移減小至1.5 mV。

在一些實施例中，由於容許CTIA自適性地積分，故電路100之敏感度(例如，解析度)係基於電路之一操作頻率，且電路之操作頻率係基於CTIA 102之一積分時間。藉由具有基於一操作頻率之敏感度可調性，電路可有利地用於一更廣泛應用範圍(例如，電路適用於較低及較高解析度系統兩者)。

例如，藉由增加積分頻率(例如，減小輸入信號之第一及第二部分之積分之間的一時間，減小量化器決策時間210與回饋時間212之間的時序)，電路100之敏感度(例如，解析度)增加。相反地，藉由減低積分頻率(例如，增加輸入信號之第一及第二部分之積分之間的一時間，增加量化器決策時間210與回饋時間212之間的時序)，電路100之敏感度(例如，解析度)減低。關於圖2及圖3更詳細描述所揭示電路之積分時間、頻率及敏感度之間的關係。

在一些實施例中，電路100包含電耦合至電路之輸入之一可變電阻器(未展示) (例如，一MOS電晶體)，且可變電阻器經組態以將一降低之電流位準提供至電路之輸入且防止回饋電容器飽和。

例如，正在讀出之儲存對應於所感測之資料之一電荷的一感測器開始放電。在此時間(例如，t=0)期間，可變電阻器之電阻處於一初始電阻(例如，R ₀)，且感測器電耦合至可變電阻器。在此放電時間期間，隨著時間推移，可變電阻器之電阻從R ₀減小。至放電時間結束時(例如，t=T，當感測器完全放電時)，電阻從R ₀線性減小至零。在一些實施例中，T係積分308之持續時間。在一些實施例中，T係感測器讀出306之持續時間。在一些實施例中，T係感測器讀出306之持續時間之一分率。在一些實施例中，放電時間窗比接通一可比較MOS電晶體之一信號之一上升時間長數個量級。因此，在放電時間窗內減小可變電阻器之一電阻可不同於僅接通一電晶體。例如，放電時間窗係在微秒範圍內且接通MOS電晶體之信號之一上升時間係在奈秒範圍內。可變電阻器之電阻可如下計算：

在一些實施例中，為控制電阻，一控制電壓電耦合至MOS可變電阻器之閘極且在讀出期間之各列時間內從低至高增加汲極至源極跨導(即，電阻從高至低減小) (例如，藉由增加閘極電壓)。如上述方程式所描述，可變電阻器之電阻從t=0至t=T線性地減小；在t=0時之電阻(例如，R(0))係R ₀(初始電阻)，在t=0之後，電阻如關於方程式所描述般線性地減小，且在t=T時之電阻(例如，R(T))實質上接近零。

儘管方程式(1)展示，在一理想情況中，R(t)在t=T時接近零，但應理解，用於實施可變電阻器之組件在一放電時間窗結束時可能未精確地達到零電阻。在一些實施例中，此電阻係可變電阻器之最低電阻。例如，若可變電阻器係一MOS電晶體，則最低電阻係由電晶體之電導(例如，電晶體之「接通」電阻)判定。

感測器之電容可用C表示。進入可變電阻器中之電流可如下計算：

藉由求解V(t)，跨可變電阻器之電壓可被計算為時間之一函數：

跨可變電阻器之電流I(t)可被表達為：

如方程式(4)所展示，若放電時間窗T被設定為等於初始時間常數(例如，T = C x R ₀)，則電流輸出可為實質上恆定的(例如，I = V(0)/R ₀)。因此，在一些實施例中，可變電阻器之R ₀係由感測器之有效電容(例如，1 pF至5 pF)及放電時間窗(例如，讀出一列感測器之一時間)判定。藉由將放電電流轉換為一恆定電流，可降低與一暫態感測器讀出信號相關聯之峰值電流，從而防止回饋電容器116因一高電流而飽和。

在一些實施例中，代替如上文描述般在一整個感測器放電時間內線性地改變可變電阻器之電阻，藉由一個雙態電壓驅動電阻器(例如，一MOS電晶體)。當由兩種狀態之一第一電壓驅動時，電阻器具有一低阻抗，且當由兩種狀態之一第二電壓驅動時，電阻器具有一高阻抗。在一些實施例中，當與一輸入相關聯之一信號處於一高位準(例如，歸因於輸入信號之暫態特性)時，藉由用第二電壓驅動可變電阻器來將可變電阻器設定為具有高阻抗。可有利地減小信號之波形，從而減慢一信號傳送速率(例如，對回饋電容器充電之速率)且防止回饋電容器飽和(例如，減少對一較大回饋電容器之需要)。在信號振幅減低至一較低位準(例如，歸因於感測器放電之暫態特性)之後，藉由用第一電壓驅動可變電阻器來將可變電阻器設定為具有低阻抗，以增加信號傳送速率(例如，對回饋電容器充電之速率)。

在一些實施例中，電路100包含一數位濾波器。在一些實施例中，數位濾波器電耦合至量化器104之輸出。應理解，數位濾波器亦可執行除數位濾波之外之操作。例如，數位濾波器經組態以解碼來自量化器輸出104及/或ADC 118之脈衝碼調變(PCM)序列。作為另一實例，數位濾波器經組態以組合來自量化器輸出104及ADC 118之信號以產生數位輸出128處之一數位輸出信號112。

在一些實施例中，數位濾波器包含一FIR整數倍降低取樣器122 (例如，FIR整數倍降低取樣器122電耦合至量化器104之輸出)，且FIR整數倍降低取樣器122經組態以自量化器104之輸出接收信號。在一些實施例中，FIR整數倍降低取樣器122經組態以進一步(例如，自ADC 118)接收對應於在CTIA 102之輸出處之一殘餘電荷或一殘餘電壓的一數位值。例如，FIR整數倍降低取樣器接收來自量化器104之輸出之信號(例如，來自對CTIA 102進行積分，表示輸入信號110之一個二進位序列、量化器輸出波形208)，或來自量化器104之輸出之信號(例如，來自對CTIA 102進行積分，表示不具有殘餘之輸入信號110之一個二進位序列、量化器輸出波形208)，及來自ADC 118之對應於一CTIA殘餘電荷或殘餘電壓之一數位值，對此等輸入進行濾波，且提供更準確地表示輸入信號110之一數位輸出信號112 (例如，在數位輸出128處)。

在一些實施例中，FIR整數倍降低取樣器組合來自CTIA 102之輸出(例如，其表示積分結果)與來自ADC 118之輸出(例如，其表示CTIA殘餘)。例如，一組PCM序列係針對可能輸入信號110位準自CTIA 102及ADC 118輸出產生(例如，PCM序列係在量化器104之輸出(例如，量化器輸出波形208)處基於量化器之結果產生)。可建立一向量矩陣方程式(例如，方程式(5)及(6))。方程式涉及由FIR分接頭係數處理之PCM序列等於對應類比輸入信號值。在一些實施例中，輸入信號係使用以下公式自CTIA 102及ADC 118之輸出獲得：

其中：

係CTIA 102之一PCM序列

係ADC 118之一PCM序列

係正規化至1之總和1之用於CTIA 102之FIR濾波器係數

係正規化至1之總和1之用於SD調變器之FIR濾波器係數

係應用於ADC PCM序列(待添加至CTIA PCM序列)之一權重

係數位輸出信號112對輸入信號110之一增益

係數位輸出信號112對輸入信號110之一偏移

在一些實施例中，

係諸如電荷、電流或電壓之一量。應理解，係數判定之所揭示方法不限於可由電路100讀出之量。在一些實施例中，取決於一特定應用，

係溫度、壓力或X射線劑量；內建於係數

及

之自由度可幫助線性化超出所揭示電路之系統之其他態樣。

在一些實施例中，與FIR整數倍降低取樣器122相關聯之係數(例如，用於FIR濾波器之係數)係使用一分析判定、一基於模擬之數值判定及一基於量測之數值判定之至少一者來判定。

例如，

及

係使用一分析判定、一基於模擬之數值判定及一基於量測之數值判定之至少一者判定的線性最佳FIR係數。在一些實施例中，係數

之數目係CTIA之循環(例如，量化器決策時間及回饋時間之循環)之數目，且係數

之數目係SD調變器之超取樣(OSR)循環之數目。使用分析判定(例如，理論分析)，可使用

之一常數及

之一累積濾波器(accumulate filter)。此等濾波器係數可用作預設值。對於更特定之電路實施方案，更佳的濾波器係數可使用基於模擬之數值判定及基於量測之數值判定。

使用基於模擬之數值判定(例如，數值模擬)，係數將更緊密地反映電路之結構。使用基於量測之數值判定(例如，基於實驗)，可針對併有雜訊及系統性誤差(例如，運算放大器非理想性、裝置失配)之一特定晶片找到最佳係數。在一些實施例中，在操作電路100之前(例如，在操作包含電路100之一系統之前，在電路100之製造期間)判定此等係數。在一些實施例中，在操作電路100之同時判定或更新此等係數(例如，執行校準且可判定更合適的係數)。在一些實施例中，電路100係使用探針卡以晶圓形式校準作為經封裝晶片，或嵌入於一感測系統中以產生一最佳整數倍降低取樣濾波器。在一些實施例中，方程式(5)之變數(例如，一係數之一權重)係藉由在不具有一輸入信號之情況下操作電路100 (例如，在不具有一輸入信號之情況下用CTIA進行積分)而校準。

在一些實施例中，在基於模擬之數值判定及基於量測之數值判定中，使用輸入類比值

來產生輸出

、

。數目 N等於或大於待判定之參數，其等於

之數字分量+

之分量數+ 3 (例如，對於

、

、

)。使用數值方法(諸如最小平方擬合)來判定

、

、

、

、

及自輸出至輸入之一線性變換：

在一些實施例中，取決於晶片生產之參數(例如，較少參數)，基於模擬之數值判定有利地為判定係數之一不太複雜的方法。在一些實施例中，基於模擬之數值判定設定一系統之預設係數，且基於量測之數值判定用於更準確之值。

在一些實施例中，取決於晶片生產之參數(例如，較多參數)，在運用晶片上測試電路(諸如穩定參考電壓位準)對一ASIC進行晶圓探測特性化期間執行基於量測之數值判定。當晶片生產參數較複雜時，使用基於量測之數值判定可更準確地判定係數。

在一些實施例中，將FIR係數

及

處置為自變數，且在一些實例中，減少自變數之數目。例如，對於電荷量測，

係一常數，且

在ADC 118運行時(例如，當正在轉換一殘餘值時)之一時間期間係非零的。在一些實例中，應用進一步限制(諸如連續性)以進一步減少自變數之數目且降低判定最佳FIR係數之複雜性。

在一些實施例中，電路100包含提供用於操作電路100之元件之時序及控制信號的一時序及控制電路124。例如，時序及控制電路124電耦合至量化器104、ADC 118、偏移移除電路120及FIR整數倍降低取樣器122以控制其等各自時序。作為另一實例，時序及控制電路124產生時序及控制信號以用於產生關於圖2及圖3描述之波形及時序圖。時序及控制電路124可為電路100之其他元件(例如，CTIA 102、DAC 106、加法器108)提供時序及控制信號。

儘管用所繪示元件來描述電路100，但應理解，繪示僅為例示性的。可添加或自電路100移除不同元件或額外元件以形成所揭示之資料轉換器。所描述元件亦可不同於所繪示般電耦合或組態。例如，偏移移除電路120可不同於圖1中所繪示般電耦合。偏移移除電路可包含為CTIA之部分，如關於圖5及圖6描述。作為另一實例，儘管電路100被繪示為轉換一單端信號，但應理解，電路100亦可轉換差動信號(例如，電路100之元件經組態用於差動傳訊)。作為又一實例，電路100可能不包含一數位濾波器或一FIR整數倍降低取樣器122；量化器104及/或ADC 118之輸出可提供數位輸出信號112，且數位輸出信號112經輸出至後續組件以供進一步處理。

作為另一實例，儘管電路100被繪示為包含在一第一級處之一階CTIA及作為第二級之一ADC (例如，二階積分三角轉換器)，但CTIA或ADC階之其他選擇及量化器選擇(例如，單位元對多位元)可包含於電路100中。此等選擇可由系統要求(例如，準確度、面積、感測器類型、感測器陣列大小)判定。例如，關於圖1所描述之電路100可為可有利於其中面積效率可為一重要約束之較大感測器陣列的一較簡單架構。

圖2繪示根據本發明之實施例之一電路之例示性波形。在一些實施例中，圖2繪示電路100、電路400、電路500或電路600之例示性波形。在一些實施例中，波形包含輸入波形202、習知CTIA輸出波形204、CTIA輸出波形206及量化器輸出波形208。在一些實施例中，輸入波形202係一輸入信號(例如，一輸入電流、輸入信號110、輸入信號410)之一波形，CTIA輸出波形206係一CTIA之一波形(例如，CTIA 102之一輸出電壓、CTIA 402之一輸出電壓、電路500之一輸出電壓、電路600之一輸出電壓)，且量化器輸出波形208係一量化器之輸出(例如，量化器104之一電壓輸出、量化器404之一電壓輸出)之一波形。習知CTIA輸出波形204係不具有用於對對應於輸入波形202之信號進行積分之所描述積分之一CTIA的輸出之一波形(例如，一電壓輸出)，且出於闡釋性目的經包含以展示CTIA之優點。

在一些實施例中，電路100之操作被劃分為量化器決策時間210 (用較淺垂直虛線指示)及回饋時間212 (用較深垂直虛線指示)。在一些實施例中，時序及控制電路(例如，時序及控制電路124、時序及控制電路424)為電路中之此等時間提供控制信號。例如，時序及控制電路產生一50%工作循環方波時脈信號(其上升邊緣與量化器決策時間210對準以控制量化器決策)，且產生此時脈之一補充(其上升邊緣與回饋時間212對準以控制減小值之回饋)。應理解，時脈信號可具有不同工作循環且具有不同形狀。

如所繪示，在第一量化器決策時間210A之前，輸入(例如，其對應於輸入波形202、CTIA之輸入、輸入信號110、輸入信號410)對回饋電容器(例如，回饋電容器116、回饋電容器416、回饋電容器516、回饋電容器616)充電且引起CTIA之輸出上升。在第一量化器決策時間210A，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104或量化器404之臨限值)。在一些實施例中，量化器比較CTIA輸出波形206之值與臨限值218。如所繪示，在第一量化器決策時間210A，根據CTIA輸出波形206不大於臨限值218之一判定，量化器輸出波形208係一「低」值(例如，零，接地，一低邏輯電壓位準)。

在第一量化器決策時間210A與第一回饋時間212A之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第一回饋時間212A，如所繪示，DAC (例如，DAC 106、DAC 406)接收量化器之決策，且根據CTIA輸出波形206不大於臨限值218之量化器決策，DAC未將一高DAC輸出信號輸出至加法器(例如，加法器108、加法器408) (例如，電路放棄自CTIA之輸出減小高DAC輸出信號)。

在第一回饋時間212A與第二量化器決策時間210B之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第二量化器決策時間210B，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104或量化器404之臨限值)。如所繪示，在第二量化器決策時間210B，根據CTIA輸出波形206大於臨限值218之一判定，量化器輸出波形208係一「高」值(例如，一，高供應值，一高邏輯電壓位準)。

在第二量化器決策時間210B與第二回饋時間212B之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第二回饋時間212B，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206大於臨限值218之量化器決策，DAC將一高DAC輸出信號輸出至加法器。自CTIA之輸出減小一值(例如，固定值214)。此引起CTIA輸出波形206之值在第二回饋時間212B減小固定值214。儘管CTIA輸出信號被描述為減小一固定值，但應理解，在一些實施例中，在積分期間，CTIA輸出信號可在積分之不同時間減小不同值。

在第二回饋時間212B與第三量化器決策時間210C之間，在CTIA輸出波形206之值減小固定值214之後，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第三量化器決策時間210C，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104或量化器404之臨限值)。如所繪示，在第三量化器決策時間210C，根據CTIA輸出波形206大於臨限值218之一判定，量化器輸出波形208係一「高」值(例如，一，高供應值，一高邏輯電壓位準)。

在第三量化器決策時間210C與第三回饋時間212C之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第三回饋時間212C，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206大於臨限值218之量化器決策，DAC 106將一高DAC輸出信號輸出至加法器。自CTIA之輸出減小值(例如，固定值214)。此引起CTIA輸出波形206之值在第三回饋時間212C減小值214。

如所繪示，由於輸入波形202之值在第二回饋時間212B與第四回饋時間212D之間相同，故在第三回饋時間與第四回饋時間212D之間，CTIA輸出波形206之值類似於CTIA輸出波形206在第二回饋時間與第三回饋時間212C之間變化的方式變化。

如所繪示，在第四回饋時間212D，輸入波形202之值自其初始值減小。因此，在第四回饋時間212D與第五量化器決策時間210E之間，在CTIA輸出波形206之值減小固定值214之後，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升，但與先前速率相比以一較慢速率(例如，因為輸入之初始值係高於輸入之此當前值之一值)。在第五量化器決策時間210E，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104或量化器404之臨限值)。如所繪示，在第五量化器決策時間210E，根據CTIA輸出波形206大於臨限值218之一判定，量化器輸出波形208係一「高」值(例如，一，高供應值，一高邏輯電壓位準)。

在第五量化器決策時間210E與第五回饋時間212E之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升(以此較慢速率)。在第五回饋時間212E，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206大於臨限值218之量化器決策，DAC將一高DAC輸出信號輸出至加法器。自CTIA之輸出減小值(例如，固定值214)。此引起CTIA輸出波形206之值在第五回饋時間212E減小固定值214。

在第五回饋時間212E與第六量化器決策時間210F之間，在CTIA輸出波形206之值減小固定值214之後，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第六量化器決策時間210F，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104或量化器404之臨限值)。如所繪示，在第五量化器決策時間210E，根據CTIA輸出波形206不大於臨限值218之一判定，量化器輸出波形208係一「低」值(例如，零，接地，一低邏輯電壓位準)。

在第六量化器決策時間210F與第六回饋時間212F之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第六回饋時間212F，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206不大於臨限值218之量化器決策，DAC未將一高DAC輸出信號輸出至加法器(例如，電路放棄自CTIA之輸出減小高DAC輸出信號)。

在第六回饋時間212F與第七量化器決策時間210G之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第七量化器決策時間210G，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104之臨限值)。如所繪示，在第七量化器決策時間210G，根據CTIA輸出波形206大於臨限值218之一判定，量化器輸出波形208係一「高」值(例如，一，高供應值，一高邏輯電壓位準)。

在第七量化器決策時間210G與第七回饋時間212G之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第七回饋時間212G，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206大於臨限值218之量化器決策，DAC將一高DAC輸出信號輸出至加法器。自CTIA之輸出減小值(例如，固定值214)。此引起CTIA輸出波形206之值在第七回饋時間212G減小固定值214。

在第七回饋時間212G與第八量化器決策時間210H之間，在CTIA輸出波形206之值減小固定值214之後，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第八量化器決策時間210H，比較CTIA輸出波形206之值與臨限值218 (例如，量化器104之臨限值)。如所繪示，在第八量化器決策時間210H，根據CTIA輸出波形206不大於臨限值218之一判定，量化器輸出波形208係一「低」值(例如，零，接地，一低邏輯電壓位準)。

在第八量化器決策時間210H與第八回饋時間212H之間，輸入繼續對回饋電容器充電且引起CTIA之輸出繼續上升。在第八回饋時間212H，如所繪示，DAC接收量化器之決策，且根據CTIA輸出波形206不大於臨限值218之量化器決策，DAC未將一高DAC輸出信號輸出至加法器(例如，電路放棄自CTIA之輸出減小高DAC輸出信號)。

如所繪示，在第八回饋時間212H，輸入波形202之值減小為零(例如，一經電耦合之感測器完成放電，一經電耦合之感測器之讀出完成)。因此，在第八回饋時間212H之後，回饋電容器停止充電且引起CTIA之輸出成為一恆定值。在一些實施例中，在第八回饋時間212H之後，CTIA 102之此恆定輸出係殘餘(例如，殘餘216、殘餘電壓、對應於殘餘電荷之電壓)。在一些實施例中，一ADC (例如，ADC 118、ADC 418)接收殘餘，將殘餘轉換成一數位值，且將殘餘之數位值提供至一FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)。

藉由在不同時間對輸入信號之部分進行積分且在對一部分進行積分之後將CTIA輸出減小一值(例如，固定值214)，容許CTIA有利地自適性地積分。作為一例示性優點，如由習知CTIA輸出波形204與CTIA輸出波形206之間的差異所繪示(例如，習知CTIA之回饋電容器繼續充電直至輸入為零)，所揭示電路及操作電路之方法可容許回饋電容值相較於習知地積分之一CTIA之一回饋電容器較小。具有一較小回饋電容器之CTIA可能夠對與具有較大回饋電容器之習知CTIA相同之一輸入進行積分。因此，一對應輸出電壓可較高(例如，歸因於Q = CV關係)，從而放寬後續電路系統(例如，一ADC)之解析度或敏感度要求。作為另一例示性優點，由於容許CTIA自適性地積分，故所揭示電路及操作電路之方法可適應不同陣列大小、不同種類之像素及/或不同動態範圍之讀出，從而減少對不同CTIA之需求且降低設計特定讀出電路之成本。

此外，由於容許CTIA自適性地積分，故CTIA可藉由改變積分時間(例如，藉由改變量化器決策時間210與回饋時間212之間的時序)而經組態用於可變增益，從而減少針對不同增益對額外回饋電容器之需求。另外，藉由如所描述般進行積分，可在一相同時間轉換輸入之部分(例如，輸入之一第一部分在積分之後被轉換，同時輸入之一第二部分正在被積分)，從而減少對取樣及保持電路以及額外電容器之需求而未降低轉換速度。

所揭示電路之面積效率及靈活性(例如，藉由使用所揭示方法操作電路來實現)可有利地適合於陣列式感測器(諸如X射線、可見及紅外線成像，及MEMS感測器)，其中可讀出若干組信號且將其等轉換為數位形式。在不改變硬體之情況下，所揭示電路有利地可經組態以針對不同陣列大小、不同種類之感測器或不同動態範圍轉換資料(例如，藉由調整量化器決策時間210與回饋時間212之間的時序)，同時維持習知地積分之一對應資料轉換電路之一準確度。

儘管圖2之波形被繪示為具有與時間之特定關係，但應理解，所繪示波形係例示性的。波形可具有不同於所繪示之關係之與時間之關係。例如，輸入波形202可具有不同於所繪示之與時間之一關係(例如，一衰減指數、一恆定值(例如，藉由在電路之輸入處使用所揭示之可變電阻器)，取決於感測器像素之電特性(例如，感測器像素電容、感測器像素阻抗)及/或感測器陣列之電特性(例如，感測器行電容、感測器行阻抗)之一關係、取決於讀出方法之一關係)。基於輸入波形202及所描述積分，相應地產生CTIA輸出波形206及量化器輸出波形208。作為另一實例，基於系統要求(例如，敏感度、解析度、功率消耗)及應用(例如，感測器陣列大小、感測器之類型)，積分之時序(例如，量化器決策時間210之時序、回饋時間212之時序)可不同於所繪示。

圖3繪示根據本發明之實施例之一例示性時序圖300。在一些實施例中，時序圖300係電路100、電路400、電路500或電路600之一操作之一闡釋性表示。在一些實施例中，時序圖300包含五個部分–回饋電容器重設302、偏移移除304、感測器讀出306、積分308以及殘餘轉換及FIR輸出310。

例如，對於具有具30 Hz圖框刷新率之512個列之一感測器陣列，一對應列時間係65 μs。在此實例中，回饋電容器重設302時間係2 μs，偏移移除304時間係10 μs，積分308時間係12 μs，且殘餘轉換及FIR輸出310時間係40 μs。例如，對於一個3.2 MHz時脈，10 μs之偏移移除時間意謂在偏移移除302期間捕捉32個樣本，且40 μs之殘餘轉換及FIR輸出時間意謂由ADC (例如，ADC 118、ADC 418)捕捉128個樣本。

在一些實施例中，在回饋電容器重設302期間，在一感測器像素開始將電荷轉移至CTIA之前，CTIA之回饋電容器(例如，回饋電容器116、回饋電容器416、回饋電容器516、回饋電容器616)係由一重設開關(例如，重設開關126、重設開關426、重設開關514、重設開關620)藉由在回饋電容器重設302時間期間閉合以清除回饋電容器上之剩餘電荷而重設(例如，重設CTIA之輸出之值(例如，留下輸出處之一偏移值))。

在一些實施例中，在偏移移除304期間，移除CTIA之一偏移。例如，在偏移移除304期間，偏移移除電路(例如，偏移移除電路120、電路400)捕捉偏移值，且在殘餘電荷或殘餘電壓被提供至一ADC (例如，ADC 118、ADC 418)之前自其減去偏移值，從而自數位輸出信號(例如，數位輸出信號112、數位輸出信號412)移除偏移且改良電路之資料轉換準確度。

在一些實施例中，在偏移移除304期間，執行相關偏移移除。例如，偏移移除電路經組態用於相關雙重取樣。在重設開關重設回饋電容器之後(例如，在回饋電容器重設302之後)，可量測隨機雜訊。為移除此隨機雜訊，藉由偏移移除電路量測CTIA之輸出(例如，多次量測且求平均值) (在積分開始時或在積分開始之前進行一次，量測雜訊電荷，且在結束時或在積分完成之後進行一次，量測一經積分信號或一殘餘加上雜訊電荷)。使用ADC 118 (例如，一積分三角轉換器)將此兩個經量測值之差(例如，此兩個經量測值之差將排除偏移)轉換為一數位值。

在一些實施例中，在偏移移除304期間，電路之一ADC (例如，ADC 118、ADC 418)經組態以將CTIA之一偏移(例如，複數個樣本內之偏移之一平均值)轉換成一數位值。自一輸出信號移除對應於經轉換偏移之一值以更佳地自數位輸出信號移除一偏移分量。例如，在積分開始之前，ADC 418將CTIA 402之偏移轉換成一或多個數位值，且將偏移之該(等)數位值用於自數位輸出信號412之偏移移除，如關於圖4更詳細描述。

在一些實施例中，偏移移除304時間經設定以容許一低通濾波器(例如，如關於圖5及圖6描述)自偏移信號充分移除高頻雜訊。在一些實施例中，將偏移移除304時間設定為大小為一低通濾波器(例如，如關於圖5及圖6描述)之一時間常數之數倍(例如，2倍至10倍)。

在一些實施例中，在感測器讀出306期間，一感測器像素選擇性地電耦合至電路以用於讀出(例如，一列感測器像素選擇性地電耦合至對應數目個電路以用於讀出)。在一些實施例中，在此時間期間，將感測器像素電荷轉移至CTIA以進行積分(例如，積分308)。在一些實施例中，待選擇性地耦合至一對應電路之一感測器像素或一列感測器像素之一轉變係0.1 μs。在一些實施例中，如所繪示，感測器讀出306發生在積分308與殘餘轉換及FIR輸出310之間。在一些實施例中，感測器讀出306發生在積分308以及殘餘轉換及FIR輸出310之部分期間。在感測器讀出306結束時，感測器像素與電路電解耦。感測器讀出之例示性方法可在國際申請案第PCT/US2019/027982號及第PCT/US2019/046066號中找到，該等案之全文針對所有目的以引用的方式全文併入本文中。

在一些實施例中，在積分308期間，執行如關於圖1及圖2所描述之積分。此處不再重複與所描述積分相關聯之描述及優點。

在一些實施例中，在殘餘轉換及FIR輸出310期間，如關於圖1、圖2及圖4所描述，藉由一ADC (例如，ADC 118、ADC 418)將CTIA之殘餘轉換成一數位值。藉由一FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)接收殘餘之數位值及量化器(例如，量化器104、量化器404)之輸出(例如，自積分產生之一脈衝序列、量化器輸出波形208)。FIR整數倍降低取樣器使用利用本文中所描述之方法判定之係數來處理量化器之輸出或量化器之輸出及殘餘之數位值以產生數位輸出信號(例如，數位輸出信號112、數位輸出信號412，其係輸入信號(例如，輸入信號110、輸入信號410)之一數位表示)。

儘管時序圖300被繪示為包含四個部分，且該四個部分被繪示為具有一特定順序，但應理解，時序圖300可包含不同部分、部分之不同排序及/或具有不同時序之部分。例如，時序圖300之部分可重疊(例如，積分308與殘餘轉換及FIR輸出310之步驟可同時發生)。作為另一實例，在量化器停止切換之後，積分繼續(例如，針對MASH，CTIA電耦合至ADC且在量化器關閉時繼續積分)。

圖4繪示根據本發明之實施例之一例示性電路400。在一些實施例中，電路400係一資料轉換器(例如，積分三角轉換器)。在一些實施例中，電路400包含關於圖1中之電路100所描述之元件。例如，CTIA 402對應於CTIA 102，量化器404對應於量化器104，DAC 406對應於DAC 106，加法器408對應於加法器108，在輸入414處之信號410對應於在輸入114處之信號110，回饋電容器416對應於回饋電容器116，重設開關426對應於重設開關126，ADC 418對應於ADC 118 (例如，一積分三角轉換器)，FIR整數倍降低取樣器422對應於包含於一數位濾波器中之FIR整數倍降低取樣器122，時序及控制電路424對應於時序及控制電路124，數位輸出信號412對應於數位輸出信號112，且數位輸出432對應於數位輸出128。此處不再重複與此等元件相關聯之一些描述及優點。

在一些實施例中，ADC 418經組態以轉換CTIA 402之一殘餘及CTIA 402之一偏移。例如，在積分開始之前，ADC 418將CTIA 402之偏移轉換成一或多個數位值(例如，複數個樣本內之偏移之一平均值)，且將偏移之數位值用於自數位輸出信號412之偏移移除。自數位輸出信號412移除對應於經轉換偏移之一值以更佳地自數位輸出信號412移除一偏移分量且改良數位輸出信號412之準確度(例如，當相較於輸入410時)。

在一些實施例中，CTIA 402之偏移小於CTIA 402之殘餘(例如，大小其之約1/20)。在一些實施例中，電路400包含電阻器428及430。在一些實施例中，藉由電阻器428及430之組態按比例調整(例如，放大)偏移。例如，電阻器428具有大小為電阻器430之電阻之19倍之一電阻。當ADC 418用於轉換偏移信號時，電阻器428及430並聯電耦合(例如，由時序及控制電路424控制)，從而將由偏移信號產生之一電流放大20倍(相較於僅電阻器428經電耦合)。當ADC 418用於轉換殘餘信號時，電阻器428經電耦合。作為一例示性優點，藉由放大較小偏移信號，ADC 418可用於轉換偏移信號及殘餘信號兩者，且可不需要一第二且較高解析度之ADC來轉換較小偏移信號(例如，可需要具有10位元解析度之一ADC，而非在未使用電阻器430之情況下可需要之具有14位元解析度之一ADC)。

在一些實施例中，代替電阻器428及430，為降低ADC 418之所需解析度，減小回饋電容器416之電容或CTIA輸出所減小之值以在偏移移除(例如，偏移移除304)期間增加ADC 418輸入處之敏感度。

圖5繪示根據本發明之實施例之一例示性電路500。在一些實施例中，電路500包含關於圖1中之電路100及圖4中之電路400所描述之元件。例如，電路500係CTIA 102或CTIA 402，重設開關514係重設開關126或重設開關426，且回饋電容器516係回饋電容器116或回饋電容器416。電容器508及電阻器510表示電路500之輸入處之一負載(例如，電耦合至電路之輸入之一感測器及/或一對應行的等效電容及電阻，輸入114或輸入414之等效電容及電阻)。此處不再重複與此等元件相關聯之一些描述及優點。

在一些實施例中，電路500係包含一回饋電容器516及一偏移移除電路之一CTIA。在一些實施例中，偏移移除電路包含於CTIA之一回饋中且包含第一開關502 (被繪示為閉合/傳導)、第二開關504及偏移取樣電容器506。在一些實施例中，偏移取樣電容器506之電容係回饋電容器516之電容。

作為一實例，在重設回饋電容器516之後(例如，在回饋電容器重設302之後)，第一開關502閉合或傳導，從而引起偏移取樣電容器506及回饋電容器516對電路500之一偏移電壓(例如，CTIA之偏移電壓)進行取樣。由於偏移取樣電容器506及回饋電容器516之電容相等，故兩個電容器皆對偏移電壓進行取樣。在對偏移電壓進行取樣之後，第一開關502斷開或停止傳導，且第二開關504閉合或傳導，從而引起將儲存於偏移取樣電容器506中之電荷轉移至放大器之一輸入。經轉移電荷抵銷儲存於回饋電容器516上之偏移電壓，從而移除電路500之輸出處之偏移。

在一些實施例中，將儲存於偏移取樣電容器506中之電荷轉移至放大器之一輸入所需之一時間受限於放大器之一增益-頻寬乘積。在一些實施例中，在移除電路500之輸出處之偏移之後，重斷開第二開關504。在一些實施例中，第二開關504保持閉合。

作為一例示性優點，由於與針對不同應用可需要一個以上回饋電容器之一習知CTIA相比，所揭示CTIA針對不同應用可需要一個回饋電容器，故可簡化CTIA之一偏移移除電路。藉由在CTIA之回饋中簡單地添加第一及第二開關502及504以及一偏移電容器516，可移除CTIA之偏移。與一習知CTIA相比，電路面積可減小，此係因為可能不需要額外偏移移除電路系統且偏移移除可包含於CTIA之回饋中。

圖6繪示根據本發明之實施例之一例示性電路600。在一些實施例中，電路600包含關於圖1中之電路100、圖4中之電路400或圖5中之電路500所描述之元件。例如，電路600係CTIA 102或CTIA 402，重設開關620係重設開關126、重設開關426或重設開關514，且回饋電容器616係回饋電容器116、回饋電容器416或回饋電容器516。電容器608及電阻器610表示電路600之輸入處之一負載(例如，電耦合至電路之輸入之一感測器及/或一對應行的等效電容及電阻，輸入114或輸入414之等效電容及電阻)。此處不再重複與此等元件相關聯之一些描述及優點。

在一些實施例中，電路600係包含一回饋電容器616、一偏移移除電路及一低通濾波器之一CTIA。在一些實施例中，低通濾波器包含於電路600之一回饋中。在一些實施例中，低通濾波器及偏移移除電路包含於電路600之回饋中。

在一些實施例中，第一開關602、第二開關604、電容器606、第三開關608及偏移取樣電容器610用作一低通濾波器及一偏移移除電路。在一些實施例中，電容器606之電容小於偏移取樣電容器610之電容。在一些實施例中，第一開關602、第二開關604及電容器606用作一開關電容器。

作為一實例，在重設回饋電容器616之後(例如，在回饋電容器重設302之後)，第一開關602及第二開關604在閉合或傳導與斷開或非傳導之間交替(例如，第一及第二開關係由互補時脈信號控制)，從而引起電容器606對一些偏移電荷進行取樣且將此經取樣之偏移電荷轉移至偏移取樣電容器610。同時，回饋電容器616對偏移電壓進行取樣，類似於如關於圖5所描述回饋電容器516對偏移電壓進行取樣之方式。

在一些實施例中，

係控制第一及第二開關602及604之時脈之一頻率。低通濾波器之有效時間常數係：

第一及第二開關602及604以一交替方式切換，從而將來自電容器606之偏移電荷之部分轉移至偏移取樣電容器610。由於偏移取樣電容器610及回饋電容器616之電容相等，故兩個電容器皆對偏移電壓進行取樣。在對偏移電壓進行取樣之後，第三開關608閉合或傳導，從而引起將儲存於偏移取樣電容器610中之電荷轉移至放大器之一輸入。經轉移電荷抵銷儲存於回饋電容器616上之偏移電壓，從而移除電路600之輸出處之偏移。

在一些實施例中，將儲存於偏移取樣電容器610中之電荷轉移至放大器之一輸入所需之一時間受限於放大器之一增益-頻寬乘積。在一些實施例中，在移除電路600之輸出處之偏移之後，重斷開第三開關608。在一些實施例中，第三開關608保持閉合。

作為一例示性優點，由於與針對不同應用可需要一個以上回饋電容器之一習知CTIA相比，所揭示CTIA針對不同應用可需要一個回饋電容器，故可簡化CTIA之一偏移移除電路。此外，一低通濾波器可與偏移移除電路一起包含於CTIA之一回饋中。藉由在CTIA之回饋中簡單地添加第一開關602、第二開關604、電容器606、第三開關608及偏移取樣電容器610，可移除CTIA之偏移及雜訊，從而導致更準確的偏移移除。電路面積可減小，因為在CTIA之外之電路之部分中可能不需要額外偏移移除及低通濾波器電路系統，且偏移移除及低通濾波可包含於CTIA之回饋中。

另外，低通濾波器有利地在偏移取樣之前減少強生雜訊或寬頻雜訊(例如，歸因於感測器行寄生現象，此雜訊之頻寬係由感測器行之寄生電阻及寄生電容判定)以防止在偏移取樣期間對此等雜訊進行取樣，從而進一步改良偏移移除之準確度。例如，在未利用雜訊移除之情況下，一資料轉換器之準確度可為大約1 x 10 ^-15C (例如，一輸出與一對應輸入之間的一誤差)，此可由感測器行寄生電容上之強生雜訊引起。相比之下，在獲益於使用本文中所描述之電路及方法進行之雜訊移除的情況下，具有此等益處之一資料轉換器之準確度可達成1.4 x 10 ^-16C之一經改良準確度(例如，一輸出與一對應輸入之間的一誤差)。若輸入係一10 pC輸入(例如，所積分之總電荷量係10 pC)，則經改良之資料轉換器可達成16位有效位元數(ENOB)。

例如，在不使用所揭示之偏移移除電路及方法之情況下，偏移係4 mV。將關於圖6描述之具有以下參數之一低通濾波器及偏移移除電路添加至CTIA之回饋：

，

，

，

。在添加低通濾波器及偏移移除電路之情況下，偏移減小至1.5 mV。

在一些實施例中，使用一電阻器來代替開關電容器電路(例如，第一開關602、第二開關604、電容器606)以產生具有上文所描述之類似益處的一低通濾波器。例如，返回參考圖5之電路500，具有一合適電阻值(例如，以產生一所要截止頻率)之一電阻器可電耦合(未展示)至第一開關502以產生具有上文所描述之類似益處之一低通濾波器。

圖7繪示根據本發明之實施例之一例示性方法700。在一些實施例中，方法700係操作電路100、電路400、電路500及/或電路600之一方法。儘管方法700被繪示為包含所描述步驟，但應理解，在不脫離本發明之範疇的情況下，可執行不同順序之步驟、額外步驟或更少步驟以操作一例示性資料轉換器。與方法700之步驟相關聯之一些描述及優點係關於圖1至圖6所描述且此處不再重複。

在一些實施例中，方法700包含用電路之一CTIA對一輸入信號進行積分(步驟702)。例如，藉由CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)對輸入信號(例如，輸入信號110、輸入信號410、輸入波形202)之一第一部分進行積分，如由相鄰回饋時間212之間的CTIA輸出波形206所繪示。

在一些實施例中，方法700包含使用一可變電阻器降低輸入信號之一電流位準。例如，如關於圖1所描述，一可變電阻器(例如，一MOS電晶體，其由一變化電壓控制以修改電晶體之有效電阻)經電耦合至電路(例如，電路100、電路400)之輸入以降低輸入信號之一電流位準(例如，降低對回饋電容器充電之速率且防止回饋電容器在一高電流位準引起一高充電速率時飽和)。

在一些實施例中，方法700包含將一感測器電耦合至CTIA。在一些實施例中，感測器提供輸入信號，CTIA包含一回饋電容器，且回饋電容器之一電容小於感測器之一電容。例如，在積分(例如，積分308)期間，如本文中所描述，一感測器像素(例如，一輻射熱計像素、一X射線感測器像素、一可變成像感測器像素、一紅外線成像感測器像素、一MEMS感測器像素、將關於一環境之資訊轉換成一電信號之一感測器像素)電耦合至CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)。感測器像素提供輸入信號(例如，輸入信號110、輸入信號410、輸入波形202)。CTIA包含一回饋電容器(例如，回饋電容器116、回饋電容器416、回饋電容器516、回饋電容器616)，且回饋電容器之一電容(例如，在一實例中為0.5 pF)小於感測器之一電容(例如，在一實例中為2.6 pF)。此處不再重複與關於圖1至圖6所描述之CTIA之回饋電容器相關聯之一些描述及優點。

在一些實施例中，方法700包含判定在CTIA之輸出處之一CTIA輸出信號是否大於一臨限值(步驟704)。例如，量化器(例如，量化器104、量化器404)在量化器決策時間(例如，210A至210I)判定CTIA輸出信號是否大於一臨限值(例如，臨限值218)。

在一些實施例中，方法700包含根據CTIA輸出信號大於臨限值之一判定(步驟706)：減小CTIA輸出信號(步驟708)。

例如，量化器(例如，量化器104、量化器404)在量化器決策時間(例如，210B、210C、210D、210E、210G)判定CTIA輸出信號(例如，CTIA輸出波形206)大於一臨限值(例如，臨限值218)。根據此判定，量化器(例如，量化器104、量化器404)將決策(例如，一「高」值)輸出至DAC (例如，DAC 106、DAC 406)，且回應於接收量化器決策，DAC提供一高DAC輸出信號，從而引起在回饋時間(例如，212B、212C、212D、212E、212G)期間(例如，使用加法器108，使用加法器408)自CTIA輸出信號減小一值(例如，自CTIA輸出信號減去一固定值214)。

在一些實施例中，方法700包含根據CTIA輸出信號大於臨限值之一判定，產生一高DAC輸出信號。將CTIA輸出信號減小一值，且該值係基於高DAC輸出值產生。例如，一DAC (例如，DAC 106、DAC 406)根據CTIA輸出信號(例如，CTIA 102之輸出、CTIA 402之輸出、電路500之輸出、電路600之輸出)大於臨限值(例如，一量化器之臨限值，臨限值218)之一判定產生高DAC輸出信號。

在一些實施例中，CTIA包含一回饋電容器(例如，回饋電容器116、回饋電容器416、回饋電容器516、回饋電容器616)。回饋電容器經組態以儲存一總電荷，且CTIA輸出信號減小對應於小於總電荷之一值之一值。例如，固定值214對應於少回饋電容器可儲存之一總電荷之一值(例如，該值不大於CTIA輸出波形206之一最高可能位準)。

在一些實施例中，方法700包含根據CTIA輸出信號不大於臨限值之一判定(步驟710)：放棄減小CTIA輸出信號(步驟712)。

例如，量化器(例如，量化器104、量化器404)在量化器決策時間(例如，210A、210F、210H)判定CTIA輸出信號(例如，CTIA輸出波形206)不大於一臨限值(例如，臨限值218)。根據此判定，量化器(例如，量化器104、量化器404)將決策(例如，一「低」值)輸出至DAC (例如，DAC 106、DAC 406)，且回應於接收量化器決策，DAC放棄在電路之輸入處提供一高DAC輸出信號(例如，DAC停止提供一輸出)。在回饋時間(例如，212A、212F)期間未自輸入信號減小CTIA輸出信號(例如，未將高DAC輸出信號提供至加法器108，未將高DAC輸出信號提供至加法器408)。

在一些實施例中，對輸入信號進行積分包含對輸入信號之一第一部分進行積分，且方法700包含用CTIA對輸入信號之一第二部分進行積分。例如，在對一第一部分進行積分(例如，在相鄰回饋時間之間對輸入信號之一部分進行積分)之後，CTIA繼續對輸入信號之一第二部分進行積分(例如，在下一對相鄰回饋時間之間對輸入信號之一後續部分進行積分)。

在一些實施例中，在一第一時間正在對第一部分進行積分時，判定在CTIA之輸出處之CTIA輸出信號是否大於臨限值。例如，參考圖2，在一量化器決策時間(例如，量化器210A至210I)判定在CTIA之輸出處之CTIA輸出信號是否大於臨限值。

在一些實施例中，根據CTIA輸出信號大於臨限值之一判定，方法700包含在第一時間之後之一第二時間減小CTIA輸出信號。對第二部分進行積分在第二時間之後之一第三時間開從減小之CTIA輸出信號開始。例如，參考圖2，根據藉由一量化器(例如，量化器104、量化器404)在一量化器時間(例如，量化器時間210B、210C、210D、210E、210G)判定CTIA輸出信號大於臨限值，在一回饋時間(在例如回饋時間212B、212C、212D、212E、212G之間的一時間)減小CTIA輸出信號，且經積分之第二部分在一第三時間(例如，在回饋時間212B與212C之間，在回饋時間212C與212D之間，在回饋時間212D與212E之間，在回饋時間212G與212H之間)從減小之CTIA輸出信號開始。

在一些實施例中，根據CTIA輸出信號不大於臨限值之一判定，方法700包含在第二時間放棄減小CTIA輸出信號。對第二部分進行積分在第三時間從CTIA輸出信號開始。例如，參考圖2，根據藉由一量化器(例如，量化器104、量化器404)在一量化器時間(例如，量化器時間210A、210F)判定CTIA輸出信號不大於臨限值，在一回饋時間(例如，回饋時間212A及212F)放棄減小CTIA輸出信號，且經積分之第二部分在第三時間(在例如回饋時間212A與212B之間及在回饋時間212F與212G之間的一時間)從CTIA輸出信號開始。

在一些實施例中，電路之一操作頻率係基於輸入信號之積分之間的一時間，且電路之一敏感度係基於電路之操作頻率。例如，電路(例如，電路100、電路400)之操作頻率係基於量化器決策時間(例如，量化器決策時間210A至210I)及/或回饋時間(例如，回饋時間212A至212I)之間的一時序。基於量化器決策時間及/或回饋時間之間的時序，設定電路之一敏感度(例如，設定所積分之部分之一大小，藉此設定積分之解析度)。藉由具有基於一操作頻率之敏感度可調性，電路可有利地用於一更廣泛應用範圍(例如，電路適用於較低及較高解析度系統兩者)。

在一些實施例中，當CTIA輸出信號不大於臨限值且輸入信號之一位準為零時，CTIA輸出信號對應於一殘餘。例如，在積分時間(例如，積分308)結束附近，所積分之輸入信號之部分(例如，在回饋時間212G之後CTIA輸出波形206之部分)係一殘餘。

在一些實施例中，方法700包含移除CTIA之一偏移。例如，在偏移移除304期間移除CTIA之偏移。例如，偏移移除電路120捕捉偏移值。在殘餘電荷或殘餘電壓被提供至ADC 118之前自其減少偏移值，從而自數位輸出信號112移除偏移且改良電路100之資料轉換準確度。

在一些實施例中，偏移移除電路120經組態用於相關雙重取樣。在重設開關126重設回饋電容器116之後(例如，在回饋電容器重設302之後)，可對隨機雜訊進行取樣。在一些實施例中，一感測器行之電容可較大，且雜訊可為寄生行元件中之熱雜訊且可引起一隨機電荷值。此隨機電荷之標準偏差可近似等於

。

在一些實施例中，為移除此隨機雜訊，藉由偏移移除電路120量測CTIA之輸出(例如，多次量測且求平均值) (在積分開始時或在積分開始之前進行一次，量測雜訊電荷，且在結束時或在積分完成之後進行一次，量測一經積分信號或一殘餘加上雜訊電荷)。使用ADC 118 (例如，一積分三角轉換器)將此兩個經量測值之差(例如，此兩個經量測值之差將排除偏移)轉換為一數位值。

在一些實施例中，使用包含於CTIA之一回饋中之一偏移移除電路來移除偏移。例如，包含於電路500或電路600中之偏移移除電路使用關於圖5及圖6所描述之方法移除CTIA偏移。

在一些實施例中，方法700包含對CTIA之偏移進行低通濾波。在一些實施例中，一低通濾波器經包含於CTIA之一回饋中以對CTIA之偏移進行低通濾波。例如，如關於圖5所描述，具有一所要電阻(例如，以達成濾波器之一特定截止頻率)之一電阻器(未展示)經電耦合至第一開關502以濾除與偏移相關聯之雜訊。作為另一實例，如關於圖6所描述，具有一所要有效電阻(例如，以達成濾波器之一特定截止頻率)之一開關電容器電路(例如，第一開關602、第二開關604、電容器606)經包含於電路600之回饋中以濾除與偏移相關聯之雜訊。

在一些實施例中，移除CTIA之偏移進一步包含將CTIA之偏移轉換成偏移之一數位值。例如，如關於圖4所描述，使用ADC 418將偏移轉換成一數位值，且自數位輸出信號412移除偏移之數位值，從而在輸入信號之轉換期間移除CTIA偏移之效應。

在一些實施例中，轉換CTIA之偏移進一步包含按比例調整CTIA之偏移。例如，如關於圖4所描述，在使用ADC 418將偏移轉換成一數位值及自數位輸出信號412移除偏移之數位值之前，使用電阻器428及430按比例調整(例如，放大) CTIA之偏移以增加輸入至ADC 418之一電流且降低ADC隱蔽偏移之一敏感度要求。

在一些實施例中，方法700包含產生對應於輸入信號之一數位輸出信號。例如，電路100產生一數位輸出信號112，或電路400產生一數位輸出信號412。數位輸出信號係基於量化器之一輸出(例如，基於CTIA輸出與一量化器臨限值之間的比較結果之一個二進位序列(例如，量化器輸出波形208))。

在一些實施例中，輸入信號係在電路之一輸入處之一電荷，且數位輸出信號係電荷之一數位值。在一些實施例中，輸入信號係在電路之一輸入處之一電流，且數位輸出信號係電流之一數位值。在一些實施例中，輸入信號係在電路之一輸入處之一電壓，且數位輸出信號係電壓之一數位值。

在一些實施例中，根據CTIA輸出信號不大於臨限值之判定，方法700包含判定輸入信號之一讀出是否已完成。根據輸入信號之讀出已完成之一判定，方法700包含輸出CTIA輸出信號作為一殘餘。根據輸入信號之讀出尚未完成之一判定，方法700包含放棄輸出CTIA輸出信號作為殘餘。

例如，參考圖2，在第八回饋時間212H，輸入波形202之值減小為零(例如，一經電耦合之感測器完成放電，一經電耦合之感測器之讀出完成)。根據輸入信號之讀出已完成之一判定，在第八回饋時間212H之後，回饋電容器停止充電且引起CTIA之輸出成為一恆定值。在第八回饋時間212H之後，CTIA 102之此恆定輸出係殘餘(例如，殘餘216、殘餘電壓、對應於殘餘電荷之電壓)。在第八回饋時間212H之前，根據輸入信號之讀出尚未完成之一判定，電路(例如，電路100、電路400)放棄輸出CTIA輸出信號作為殘餘。

在一些實施例中，在一第一時間對輸入信號進行積分。例如，參考圖2，在介於回饋時間212A至212H之兩者之間的一時間對輸入信號202進行積分。在一些實施例中，在第一時間之後之一第二時間判定輸入信號之讀出是否已完成。根據輸入信號之讀出已完成之判定，在第二時間之後之一第三時間輸出CTIA輸出信號作為一殘餘。例如，參考圖2，在回饋時間212H判定輸入信號之讀出是否已完成。在回饋時間212H，判定輸入信號之讀出已完成(例如，一經電耦合之感測器完成放電，一經電耦合之感測器之讀出完成)。在回饋時間212H之後，回饋電容器停止充電且引起CTIA之輸出成為一恆定值。在第八回饋時間212H之後，CTIA 102之此恆定輸出係殘餘(例如，殘餘216、殘餘電壓、對應於殘餘電荷之電壓)。

在一些實施例中，根據輸入信號之讀出尚未完成之一判定，放棄輸出CTIA輸出信號作為殘餘。例如，參考圖2，在回饋時間212H之前判定輸入信號之讀出是否已完成。在回饋時間212H之前，判定輸入信號之讀出未完成(例如，一經電耦合之感測器正在放電，一經電耦合之感測器之讀出正在執行)，且電路(例如，電路100、電路400)放棄輸出CTIA輸出信號作為殘餘。

在一些實施例中，數位輸出信號進一步基於一殘餘。例如，數位輸出信號(例如，數位輸出信號112、數位輸出信號412)係基於量化器之輸出及CTIA (例如，CTIA 102、CTIA 402)之殘餘；量化器之輸出及CTIA之殘餘(或殘餘之一數位值)經提供至FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)以產生數位輸出信號。

在一些實施例中，方法700包含產生一個二進位序列且將該二進位序列提供至一FIR整數倍降低取樣器。數位輸出信號係由一FIR整數倍降低取樣器產生，且二進位序列係基於在CTIA之輸出處之CTIA輸出信號是否大於臨限值之判定。在一些實施例中，產生二進位序列進一步包含：根據CTIA輸出信號大於臨限值之判定，輸出一第一二進位值；及根據CTIA輸出信號不大於臨限值之判定，輸出一第二二進位值。例如，數位輸出信號(例如，數位輸出信號112、數位輸出信號412)係基於量化器之輸出。在一些實施例中，根據CTIA輸出信號大於臨限值之判定，量化器輸出一高數位值。根據CTIA輸出信號不大於臨限值之判定，量化器輸出一低數位值。量化器之輸出經提供至FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)以產生數位輸出信號。

在一些實施例中，方法700包含將一殘餘之一數位值提供至FIR整數倍降低取樣器。數位輸出信號進一步基於殘餘之數位值。例如，數位輸出信號(例如，數位輸出信號112、數位輸出信號412)係基於量化器之輸出及CTIA (例如，CTIA 102、CTIA 402)之殘餘；量化器之輸出及殘餘之一數位值經提供至FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)以產生數位輸出信號。

在一些實施例中，方法700包含產生殘餘之一數位值。例如，CTIA輸出信號係殘餘，且一ADC (例如，ADC 118、ADC 418)產生殘餘之一數位值(例如，且將殘餘之數位值提供至一FIR整數倍降低取樣器)。在一些實施例中，殘餘之數位值係使用一積分三角ADC產生(例如，ADC 118係積分三角ADC，ADC 418係一積分三角ADC)。

在一些實施例中，方法700包含使用一分析判定、一基於模擬之數值判定及一基於量測之數值判定之至少一者來判定與FIR整數倍降低取樣器相關聯之係數。判定與FIR整數倍降低取樣器(例如，FIR整數倍降低取樣器122、FIR整數倍降低取樣器422)相關聯之係數之實例及其等優點係關於圖1所描述。此處不再重複此等實例。

在一些實施例中，方法700包含將電路操作為一MASH調變器。回應於將電路操作為一MASH調變器，放棄判定在CTIA之輸出處之一CTIA輸出信號是否大於一臨限值。例如，如關於圖1所描述，回應於將電路操作為一MASH調變器，關閉量化器104同時繼續對一輸入信號進行積分。

藉由在不同時間對輸入信號之部分進行積分且在對一部分進行積分之後將CTIA輸出減小一值，容許CTIA有利地自適性地積分。作為一例示性優點，所揭示電路及操作電路之方法可容許回饋電容值相較於習知地積分之一CTIA之一回饋電容器(例如，與習知CTIA輸出波形204相關聯)較小。具有一較小回饋電容器之CTIA可能夠對與具有較大回饋電容器之習知CTIA相同之一輸入進行積分。因此，一對應輸出電壓可較高(例如，歸因於Q = CV關係)，從而放寬後續電路系統(例如，一ADC)之解析度或敏感度要求。作為另一例示性優點，由於容許CTIA自適性地積分，故所揭示電路及操作電路之方法可適應不同陣列大小、不同種類之像素及/或不同動態範圍之讀出，從而減少對不同CTIA設計之需求且降低設計特定讀出電路之成本。

此外，由於CTIA之回饋電容器在如所描述般進行積分時未飽和(例如，作為使用所揭示方法操作電路之一結果)，故CTIA之回饋電容器可用於對超出一習知CTIA之一等效回饋電容器之儲存容量的電荷進行積分。在一些實施例中，CTIA回饋電容器之一有效電容(例如，其對應於CTIA回饋電容器可在積分期間積分之總電荷數)可基於控制量化器(例如，量化器104、量化器404)之時脈來判定。例如，若存在N ₁個循環可供CTIA使用(例如，在積分期間存在N ₁數目個量化器決策時間210，在積分期間存在N ₁數目個回饋時間212)，則CTIA回饋電容器之有效電容係N ₁x (CTIA回饋電容器之電容)。在一些實施例中，數目N ₁係基於超取樣率(OSR)時脈循環之一總數N及N個時脈循環如何在積分時間(例如，積分308)與殘餘轉換(例如，殘餘轉換及FIR輸出310之殘餘轉換部分)之間分配來判定。作為一實例，N ₁= 16且CTIA之回饋電容器之電容係0.5 pF，CTIA回饋電容器之有效電容係16 x 0.5 pF = 8 pF，此意謂與包含一2.6 pF回饋電容器之一習知CTIA相比，包含一0.5 pF回饋電容器之一CTIA可具有三倍之電荷容量。

此外，由於容許CTIA自適性地積分，故CTIA (例如，CTIA 102、CTIA 402、電路500、電路600)可藉由改變積分時間而經組態用於可變增益，從而減少針對不同增益對額外回饋電容器之需求。另外，藉由如所描述般進行積分，可在一相同時間轉換輸入之部分(例如，輸入之一第一部分在積分之後被轉換，同時輸入之一第二部分正在被積分)，從而減少對取樣及保持電路以及額外電容器之需求而未降低轉換速度。

所揭示電路之面積效率及靈活性(例如，藉由使用所揭示方法操作電路來實現)可有利地適合於陣列式感測器(諸如X射線、可見及紅外線成像，及MEMS感測器)，其中可讀出若干組信號且將其等轉換為數位形式。在不改變硬體之情況下，所揭示電路有利地可經組態以針對不同陣列大小、不同種類之感測器或不同動態範圍轉換資料(例如，藉由調整積分時間)，同時維持習知地積分之一對應資料轉換電路之一準確度。

作為又一例示性優點，與用於捕捉一習知CTIA之一輸出之一較高頻寬取樣及保持電路相比，熱雜訊(例如，來自感測器行寄生電容)對所揭示電路之影響可歸因於由所揭示電路執行之積分三角超取樣(例如，藉由如本文中所描述般進行積分；藉由針對ADC 118使用一積分三角轉換器)而較低。

在一些實施例中，一非暫時性電腦可讀儲存媒體儲存一或多個程式，且該一或多個程式包含指令。當該等指令由具有一或多個處理器及記憶體之一電子裝置(例如，包含本文中所描述之一電路之一電子裝置)執行時，該等指令引起電子裝置執行關於圖1至圖7所描述之方法。

儘管用所繪示元件來描述所揭示電路，但應理解，繪示僅為例示性的。可自所揭示電路添加或移除不同元件或額外元件以形成所揭示之資料轉換器。所描述元件亦可不同於所繪示般電耦合或組態。例如，儘管一些電路被繪示為單端電路，但應理解，所揭示電路可經組態用於差動傳訊。

圖8繪示根據一實施例之製造一機電系統之一方法800。作為非限制性實例，機電系統可與電路100、400、500或600 (及/或相關方法)相關聯(例如，電路100、400、500或600包含於機電系統之一讀出電路中)。為製造一機電系統，可使用及以一不同順序使用方法800中之所有或一些程序步驟。作為一非限制性實例，步驟814可在步驟812之前執行。

方法800包含步驟802，提供一基板。在一些實施例中，基板係由玻璃製成。在一些實施例中，基板係低溫多晶矽。在一些實施例中，基板係含有用以微調性質之額外元素之硼矽酸鹽。硼矽酸鹽之一實例係藉由Corning Eagle ^TM，其生產鹼土硼鋁矽酸鹽(載有硼、鋁及各種鹼土元素之矽酸鹽)。其他變動可購自Asahi Glass ^TM或Schott ^TM。

在一些實施例中，一平板玻璃程序用於製造機電系統。在一些實施例中，一液晶顯示器(LCD)程序用於製造機電系統。在一些實施例中，使用一OLED顯示器程序或一x射線面板程序。採用一平板玻璃程序可容許增加的基板大小，藉此容許每基板之較高數目個機電系統，此降低處理成本。「面板級」尺寸可包含300 mm x 400 mm、360 mm x 465 mm、400 mm x 500 mm、550 mm x 650 mm、620 mm x 750mm、680 mm x 880 mm、730 mm x 920 mm、1100 mm x 1300 mm、1300 mm x 1500 mm、1500 mm x 1850 mm、1950 mm x 2250 mm、2200 mm x 2500 mm及2840 mm x 3370 mm。此外，面板級製造中之薄膜電晶體(TFT)亦可降低成本，且因此，例如，LCD-TFT程序可為有益的。

一些實施例可包含一讀出積體電路(ROIC)之附接，其可包含電路100、400、500及/或600及撓曲/PCB附接。本文中所描述之程序及裝置可具有信號處理所需之面積可能遠小於由感測物理學所規定之感測面積的進一步優點。通常，感測器整合於CMOS電路系統之上，且面積驅動之成本導致對於信號處理任務而言並非最佳之一技術節點。本文中所描述之程序可使用一更合適CMOS且壓低信號處理所需之面積，從而藉由利用FPD (平板顯示器)製造之低成本來使感測器免受任何面積約束。在一些實施例中，ROIC經專門設計以滿足用於感測一特定電磁波長(諸如X射線、THz、LWIR)之需求。

在一些實施例中，由本文中之程序製造之MEMS裝置係各自包含耦合至結構之一玻璃基板及一輻射熱計像素之輻射熱計。在一些實施例中，一輻射熱計包含由一LCD-TFT製程製造之一MEMS或NEMS裝置。

輻射熱計可用於多種應用中。例如，長波紅外線(LWIR，大約8 µm至14 µm之波長)輻射熱計可用於汽車及商業安全產業中。例如，LWIR輻射熱計具有QVGA、VGA及其他解析度。兆赫(Terahertz) (THz，大約0.1 mm至3 mm之波長)輻射熱計可用於安全(例如，機場乘客安全篩查)及醫療(醫療成像)中。例如，THz輻射熱計可具有QVGA解析度(320 x 240)或其他解析度。一些機電系統可包含X射線感測器或相機系統。類似地，LWIR及THz感測器用於相機系統中。一些機電系統應用於醫療成像中，諸如內窺鏡及外窺鏡(exoscope)。

其他機電系統包含用於光偵測及測距(LIDAR)系統之掃描儀。例如，其中一雷射光束之空間性質可經整形(用於例如光束指向)之光學掃描儀。機電系統包含慣性感測器(例如，其中輸入刺激係線性或角運動)。一些系統可用於生物感測及生物治療平台中(例如，在其中偵測生化製劑)。

如本文中所使用，術語「MEMS」可被理解為包含具有大約1 mm及以下之尺寸之機電系統。例如，術語「MEMS」可被理解為包含奈米機電系統(「NEMS」)。

儘管已參考隨附圖式充分描述所揭示實施例，然應注意，熟習此項技術者將明白各種改變及修改。此等改變及修改應被理解為包含於如由隨附發明申請專利範圍定義之所揭示實施例之範疇內。例如，儘管本發明主要關於玻璃MEMS板/面板進行描述，但熟習此項技術者將認知，在不脫離本發明之範疇之情況下，亦可使用其他MEMS板/面板。此等其他MEMS板可包含但不限於有機材料(塑膠、聚合物)及金屬(例如，不鏽鋼)。如本文中所使用，術語「板」及「面板」係同義的。

方法800包含步驟804，將MEMS添加至基板。儘管MEMS被用於描述結構之添加，然應瞭解，可在不脫離本發明之範疇之情況下添加其他結構。在使用面板級處理之一些實施例中，可使用一LCD-TFT程序來添加MEMS結構。

步驟804之後可接著選用步驟816，子鍍覆。可在基板大於後續步驟中所使用之處理設備時使用步驟816。例如，若使用一面板級程序(諸如LCD)，則一些實施例將包含(在步驟804)將面板切割成晶圓尺寸以執行進一步處理(例如，使用CMOS製造設備)。在其他實施例中，在整個方法800中使用相同尺寸基板(即，不使用步驟816)。

方法800包含步驟806，自基板釋放MEMS。

方法800包含步驟808，釋放後處理。此釋放後處理可準備好MEMS結構用於進一步程序步驟，諸如平坦化。在晶圓級處理中，平坦化可包含化學機械平坦化。在一些實施例中，進一步程序步驟包含回蝕，其中將一光阻劑旋塗至表面構形上以產生一更平坦表面，接著對該表面進行蝕刻。對蝕刻時間之較高控制可產生一較平滑表面輪廓。在一些實施例中，進一步程序步驟包含「旋塗於玻璃上」，其中將載有玻璃之有機黏結劑旋塗至表面構形上且烘烤所得物以驅除有機溶劑，從而留下較平滑之一表面。

方法800視需要包含步驟810，MEMS結構之真空囊封。真空囊封可利於延長裝置壽命。

方法800包含步驟812，單粒化。一些實施例可包含可考量感測器之性質之(例如，電路100、400、500及/或600之)校準及晶片程式設計。本文中所描述之方法在玻璃基板製程中可為有利的，此係因為玻璃微影能力之均勻性有限。作為另一優點，玻璃具有一較低導熱率且因此一玻璃基板可為一較佳熱絕緣體；藉由製造使一輻射熱計像素與一玻璃基板分離之薄結構，本文中之實施例可更佳地用於將玻璃輻射熱計像素與封裝環境熱隔離。

方法800包含步驟814，一讀出積體電路(ROIC)之附接，其可包含電路100、400、500及/或600及撓曲/PCB附接。本文中所描述之程序及裝置可具有信號處理所需之面積可能遠小於由感測物理學規定之感測面積的進一步優點。通常，感測器整合於CMOS電路系統之上，且面積驅動之成本導致對於信號處理任務而言並非最佳之一技術節點。本文中所描述之程序可使用一更合適CMOS且壓低信號處理所需之面積，從而藉由利用FPD (平板顯示器)製造之低成本來使感測器免受任何面積約束。在一些實施例中，ROIC經專門設計用於感測一特定電磁波長(諸如X射線、THz、LWIR)。

圖9繪示一例示性感測器。在一些實施例中，感測器900係使用方法800來製造。在一些實施例中，感測器900係使用電路100、400、500及/或600讀出。

在一些實施例中，一感測器包含一玻璃基板、由本文中所描述之方法之任何者製造且耦合至玻璃基板之一結構，及耦合至該結構之一像素感測器。

在一些實施例中，一感測器包含由一LCD-TFT製程製造之一MEMS或NEMS裝置及由本文中所描述之方法之任何者製造之一結構。

藉由實例，感測器可包含電阻式感測器及電容式感測器。輻射熱計可用於多種應用中。例如，長波紅外線(LWIR，大約8 µm至14 µm之波長)輻射熱計可用於汽車及商業安全產業中。例如，LWIR輻射熱計具有QVGA、VGA及其他解析度。兆赫(THz，大約0.1 mm至3 mm之波長)輻射熱計可用於安全(例如，機場乘客安全篩查)及醫療(醫療成像)中。例如，THz輻射熱計具有QVGA解析度及其他解析度。一些機電系統可包含X射線感測器或相機感測器系統。類似地，LWIR及THz感測器用於相機感測器系統中。一些機電系統應用於醫療成像中，諸如內窺鏡及外窺鏡。X射線感測器包含直接及間接感測組態。

其他機電系統包含用於光偵測及測距(LIDAR)系統之掃描儀。例如，其中一雷射光束之空間性質可經整形(用於例如光束指向)之光學掃描儀。機電系統包含慣性感測器(例如，其中輸入刺激係線性或角運動)。一些系統可用於生物感測及生物治療平台中(例如，在其中偵測生化製劑)。

在一個態樣中，一種電路包含：一類比輸入；一電荷轉阻放大器(CTIA)，其電耦合至該類比輸入；一量化器，其電耦合至該CTIA之一輸出；一數位轉類比轉換器(DAC)，其電耦合至該量化器之一輸出；一加法器，其電耦合至該DAC之一輸出。該CTIA電耦合至該加法器之一輸出，一數位濾波器電耦合至該量化器之該輸出，且一數位輸出電耦合至該數位濾波器。

在上述電路之一些態樣中，該CTIA包含一回饋電容器，該類比輸入電耦合至一感測器，且該回饋電容器之一電容小於該感測器之一電容。

在上述電路之一些態樣中，該加法器經組態以回應於接收在該DAC之該輸出處之一高DAC輸出信號而引起一CTIA輸出信號減小。

在上述電路之一些態樣中，該加法器進一步經組態以回應於接收在該DAC之該輸出處之該高DAC輸出信號而引起該CTIA輸出信號減小一值。

在上述電路之一些態樣中，該CTIA包含一回饋電容器，該回饋電容器經組態以儲存一總電荷，且該值對應於小於該總電荷之一電荷。

在上述電路之一些態樣中，該量化器經組態以：判定在該CTIA之該輸出處之一CTIA輸出信號是否大於一臨限值；根據該CTIA輸出信號大於該臨限值之一判定，將一第一數位值輸出至該DAC；及根據該CTIA輸出信號不大於該臨限值之一判定，將一第二數位值輸出至該DAC，且該DAC經組態以：回應於接收該第一數位值，將一高DAC輸出信號輸出至該加法器；及回應於接收該第二數位值，放棄將該高DAC輸出信號輸出至該加法器。

在上述電路之一些態樣中，該等電路進一步包含電耦合至該CTIA之該輸出之一類比轉數位轉換器(ADC)。該ADC經組態以：接收對應於在該CTIA之該輸出處之一殘餘電荷之一電壓；及提供對應於該殘餘電荷之一數位值。該數位輸出包含對應於該殘餘電荷之該數位值。

在上述電路之一些態樣中，對應於該殘餘電荷之該電壓小於該量化器之一臨限值。

在上述電路之一些態樣中，該ADC係一積分三角ADC。

在上述電路之一些態樣中，該等電路進一步包含一偏移移除電路。該偏移移除電路經組態以自一CTIA輸出信號移除一偏移。

在上述電路之一些態樣中，該偏移移除電路包含於該CTIA之一回饋中。

在上述電路之一些態樣中，一ADC經組態以將來自一CTIA輸出信號之一偏移轉換成該偏移之一數位值。

在上述電路之一些態樣中，按比例調整來自該CTIA輸出信號之該偏移，且將該按比例調整之偏移提供至該ADC。

在上述電路之一些態樣中，該等電路進一步包含包含於該CTIA之一回饋中之一低通濾波器。

在上述電路之一些態樣中，該電路之一敏感度係基於該電路之一操作頻率，且該電路之該操作頻率係基於該CTIA之一積分時間。

在上述電路之一些態樣中，該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電荷之一數位值。

在上述電路之一些態樣中，該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電流之一數位值。

在上述電路之一些態樣中，該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電壓之一數位值。

在上述電路之一些態樣中，該電路進一步包含電耦合至該類比輸入之一可變電阻器。該可變電阻器經組態以降低在該電路之該類比輸入處之一輸入信號之一信號位準。

在上述電路之一些態樣中，該數位濾波器包含一有限脈衝回應(FIR)整數倍降低取樣器。該FIR整數倍降低取樣器經組態以基於自該量化器之該輸出接收之該等信號產生該數位輸出處之一數位輸出信號。

在上述電路之一些態樣中，該FIR整數倍降低取樣器經組態以進一步接收對應於在該CTIA之該輸出處之一殘餘電荷之一數位值，且該FIR整數倍降低取樣器經組態以進一步基於對應於在該CTIA之該輸出處之該殘餘電荷之該數位值產生該數位輸出信號。

在上述電路之一些態樣中，與該FIR整數倍降低取樣器相關聯之係數係使用一分析判定、一基於模擬之數值判定及一基於量測之數值判定之至少一者來判定。

在上述電路之一些態樣中，該量化器及該DAC包含於該電路之一組合量化器及DAC中。

在一個態樣中，一種方法包含：用一電路之一CTIA對一輸入信號進行積分；判定在該CTIA之輸出處之一CTIA輸出信號是否大於一臨限值；根據該CTIA輸出信號大於該臨限值之一判定：減小該CTIA輸出信號；及根據該CTIA輸出信號不大於該臨限值之一判定：放棄減小該CTIA輸出信號。

在上述方法之一些態樣中，該方法進一步包含：將一感測器電耦合至該CTIA。該感測器提供該輸入信號，該CTIA包含一回饋電容器，且該回饋電容器之一電容小於該感測器之一電容。

在上述方法之一些態樣中，該方法進一步包含產生對應於該輸入信號之一數位輸出信號。

在上述方法之一些態樣中，該輸入信號係在該電路之一類比輸入處之一電荷，且該數位輸出信號係該電荷之一數位值。

在上述方法之一些態樣中，該輸入信號係在該電路之一類比輸入處之一電流，且該數位輸出信號係該電流之一數位值。

在上述方法之一些態樣中，該輸入信號係在該電路之一類比輸入處之一電壓，且該數位輸出信號係該電壓之一數位值。

在上述方法之一些態樣中，該數位輸出信號進一步基於一殘餘。

在上述方法之一些態樣中，該數位輸出信號係由一數位濾波器產生。

在上述方法之一些態樣中，該數位輸出信號係由一FIR整數倍降低取樣器產生。該方法進一步包含：產生一個二進位序列；及將該二進位序列提供至該FIR整數倍降低取樣器。產生該二進位序列進一步包含：根據該CTIA輸出信號大於該臨限值之該判定，輸出一第一二進位值；及根據該CTIA輸出信號不大於該臨限值之該判定，輸出一第二二進位值。

在上述方法之一些態樣中，該等方法進一步包含將一殘餘之一數位值提供至該FIR整數倍降低取樣器。該數位輸出信號進一步基於該殘餘之該數位值。

在上述方法之一些態樣中，該方法進一步包含使用一分析判定、一基於模擬之數值判定及一基於量測之數值判定之至少一者來判定與該FIR整數倍降低取樣器相關聯之係數。

在上述方法之一些態樣中，對該輸入信號進行積分包含對該輸入信號之一第一部分進行積分，且該等方法進一步包含用該CTIA對該輸入信號之一第二部分進行積分。

在上述方法之一些態樣中，在一第一時間正在對該第一部分進行積分時，判定在該CTIA之該輸出處之該CTIA輸出信號是否大於該臨限值。該等方法進一步包含：根據該CTIA輸出信號大於該臨限值之一判定：在該第一時間之後之一第二時間減小該CTIA輸出信號，對該第二部分進行積分在該第二時間之後之一第三時間開始，且根據該CTIA輸出信號不大於該臨限值之一判定：在該第二時間放棄減小該CTIA輸出信號，對該第二部分進行積分在該第三時間開始。

在上述方法之一些態樣中，該電路之一操作頻率係基於該輸入信號之該積分之一時間，且該電路之一敏感度係基於該電路之該操作頻率。

在上述方法之一些態樣中，當該CTIA輸出信號不大於該臨限值且該輸入信號之一位準為零時，該CTIA輸出信號對應於一殘餘。

在上述方法之一些態樣中，該等方法進一步包含產生該殘餘之一數位值。

在上述方法之一些態樣中，該殘餘之該數位值係使用一積分三角ADC產生。

在上述方法之一些態樣中，該等方法進一步包含根據該CTIA輸出信號大於該臨限值之該判定，產生一高DAC輸出信號。將該CTIA輸出信號減小一值，且該值係基於高DAC輸出值產生。

在上述方法之一些態樣中，該等方法進一步包含根據該CTIA輸出信號不大於該臨限值之該判定，放棄產生一高DAC輸出信號。

在上述方法之一些態樣中，該CTIA包含一回饋電容器，該回饋電容器經組態以儲存一總電荷，且將該CTIA輸出信號減小一值，該值小於該總電荷。

在上述方法之一些態樣中，該等方法進一步包含移除該CTIA之一偏移。

在上述方法之一些態樣中，在對該輸入信號進行積分之前移除該偏移。

在上述方法之一些態樣中，使用包含於該CTIA之一回饋中之一偏移移除電路來移除該偏移。

在上述方法之一些態樣中，移除該CTIA之該偏移進一步包含將該CTIA之該偏移轉換成該偏移之一數位值。

在上述方法之一些態樣中，轉換該CTIA之該偏移進一步包含按比例調整該CTIA之該偏移。

在上述方法之一些態樣中，該等方法進一步包含對該CTIA之該偏移進行低通濾波。

在上述方法之一些態樣中，包含於該CTIA之一回饋中之一低通濾波器對該CTIA之該偏移進行低通濾波。

在上述方法之一些態樣中，該等方法進一步包含使用一可變電阻器降低該輸入信號之一電流位準。

在上述方法之一些態樣中，根據該CTIA輸出信號不大於該臨限值之該判定，該等方法進一步包含：判定該輸入信號之一讀出是否已完成；根據該輸入信號之該讀出已完成之一判定，輸出該CTIA輸出信號作為一殘餘；及根據該輸入信號之該讀出尚未完成之一判定，放棄輸出該CTIA輸出信號作為該殘餘。

在上述方法之一些態樣中，在一第一時間對該輸入信號進行積分，在該第一時間之後之一第二時間判定該輸入信號之該讀出是否已完成，根據該輸入信號之該讀出已完成之該判定，在該第二時間之後之一第三時間輸出該CTIA輸出信號作為一殘餘，且根據該輸入信號之該讀出尚未完成之一判定，放棄輸出該CTIA輸出信號作為該殘餘。

在上述方法之一些態樣中，該等方法進一步包含，在對該輸入信號進行積分之前，重設該CTIA之一回饋電容器。

在上述方法之一些態樣中，該等方法進一步包含：將該電路操作為一多級雜訊整形(MASH)調變器；及回應於將該電路操作為一MASH調變器，放棄判定在該CTIA之該輸出處之一CTIA輸出信號是否大於一臨限值。

在一個態樣中，一種非暫時性電腦可讀儲存媒體儲存一或多個程式，該一或多個程式包含指令，該等指令在由具有一或多個處理器及記憶體之一電子裝置執行時，引起該裝置執行上述方法之任何者。

儘管「電耦合」及「耦合」係用於描述本發明中之一電路之兩個元件之間的電連接，然應理解，電連接不一定需要耦合在一起之組件之端子之間的直接連接。所敘述之組件之不同組合及連接可在不脫離本發明之範疇之情況下達成電耦合。例如，電繞線連接於電耦合在一起之組件之端子之間。在另一實例中，一閉合(傳導)開關連接於耦合在一起之組件之端子之間。在又一實例中，額外元件在不影響電路之特性之情況下連接於耦合在一起之組件之端子之間。例如，可在不影響讀出電路之特性且不脫離本發明之範疇之情況下添加緩衝器、放大器及被動電路元件。

類似地，當在本發明中一電路之兩個元件被描述為電斷開時，應理解，電斷開不一定需要在所切換之組件之端子之間實體地斷開。亦應理解，斷開並不限於意謂防止兩個元件之間的電能傳遞。例如，高阻抗元件連接於被解耦之組件之端子之間。在另一實例中，一斷開(非傳導)開關連接於被解耦之組件之端子之間，從而有效地使組件解耦。

儘管一些元件或數量在不具有術語「實質上」之情況下以一絕對意義描述，然應理解，此等元件及數量可具有功能上等效於絕對描述之品質。例如，在一些實施例中，一因數被描述為3。然而，應理解，該因數可大於或小於3，只要比率在系統之一容許度(例如，準確度要求等)內即可。

儘管已參考隨附圖式充分描述所揭示實施例，然應注意，熟習此項技術者將明白各種改變及修改。此等改變及修改應被理解為包含於如由隨附發明申請專利範圍定義之所揭示實施例之範疇內。

本文中之各項所描述實施例之描述中所使用之術語僅出於描述特定實施例之目的且並不意欲具限制性。如各項所描述實施例及隨附發明申請專利範圍之描述中所使用，除非上下文另有明確指示，否則單數形式「一」、「一個」及「該」亦意欲包含複數形式。亦將理解，如本文中所使用之術語「及/或」指代且涵蓋相關聯所列品項之一或多者之任何及全部可能組合。進一步將理解，術語「包含(include/including)」、「包括(comprise及/或comprising)」在於本說明書中使用時指定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。

100:電路 102:電容(電荷)轉阻放大器(CTIA) 104:量化器/量化器輸出 106:數位轉類比轉換器(DAC) 108:加法器 110:輸入信號 112:數位輸出信號 114:輸入 116:回饋電容器 118:類比轉數位轉換器(ADC) 120:偏移移除電路 122:有限脈衝回應(FIR)整數倍降低取樣器 124:時序及控制電路 126:重設開關 128:數位輸出 202:輸入波形/輸入信號 204:輸出波形/習知CTIA輸出波形 206:CTIA波形/CTIA輸出/CTIA輸出波形 208:量化器輸出波形 210A:第一量化器決策時間/量化器時間 210B:第二量化器決策時間/量化器時間 210C:第三量化器決策時間/量化器時間 210D:量化器決策時間/量化器時間 210E:第五量化器決策時間/量化器時間 210F:第六量化器決策時間/量化器時間 210G:第七量化器決策時間/量化器時間 210H:第八量化器決策時間 210I:量化器決策時間 212A:第一回饋時間 212B:第二回饋時間 212C:第三回饋時間 212D:第四回饋時間 212E:第五回饋時間 212F:第六回饋時間 212G:第七回饋時間 212H:第八回饋時間 212I:回饋時間 214:固定值/值 216:殘餘 218:臨限值 300:時序圖 302:回饋電容器重設 304:偏移移除 306:感測器讀出 308:積分 310:殘餘轉換及FIR輸出 400:電路 402:電容(電荷)轉阻放大器(CTIA) 404:量化器 406:數位轉類比轉換器(DAC) 408:加法器 410:輸入信號/輸入 412:數位輸出信號 414:輸入 416:回饋電容器 418:類比轉數位轉換器(ADC) 422:有限脈衝回應(FIR)整數倍降低取樣器 424:時序及控制電路 426:重設開關 428:電阻器 430:電阻器 432:數位輸出 500:電路 502:第一開關 504:第二開關 506:偏移移除電容器/偏移取樣電容器 508:電容器 510:電阻器 514:重設開關 516:回饋電容器/偏移電容器 600:電路 602:第一開關 604:第二開關 606:電容器 608:第三開關 610:偏移移除電容器/偏移取樣電容器 616:回饋電容器 620:重設開關 700:方法 702:步驟 704:步驟 706:步驟 708:步驟 710:步驟 712:步驟 800:方法 802:步驟 804:步驟 806:步驟 808:步驟 810:步驟 812:步驟 814:步驟 816:步驟 900:感測器

圖1繪示根據本發明之實施例之一例示性電路。

圖2繪示根據本發明之實施例之一電路之例示性波形。

圖3繪示根據本發明之實施例之一例示性時序圖。

圖4繪示根據本發明之實施例之一例示性電路。

圖5繪示根據本發明之實施例之一例示性電路。

圖6繪示根據本發明之實施例之一例示性電路。

圖7繪示根據本發明之實施例之一例示性方法。

圖8繪示根據一實施例之製造一MEMS系統之一方法。

圖9繪示一例示性感測器。

100:電路

102:電容(電荷)轉阻放大器(CTIA)

104:量化器/量化器輸出

106:數位轉類比轉換器(DAC)

108:加法器

110:輸入信號

112:數位輸出信號

114:輸入

116:回饋電容器

118:類比轉數位轉換器(ADC)

120:偏移移除電路

122:有限脈衝回應(FIR)整數倍降低取樣器

124:時序及控制電路

126:重設開關

128:數位輸出

Claims (20)

1. 一種電路，其包括： 一類比輸入， 一電荷轉阻放大器(CTIA)，其電耦合至該類比輸入， 一量化器，其電耦合至該CTIA之一輸出， 一數位轉類比轉換器(DAC)，其電耦合至該量化器之一輸出， 一加法器，其電耦合至該DAC之一輸出，其中該CTIA電耦合至該加法器之一輸出， 一數位濾波器，其電耦合至該量化器之該輸出，及 一數位輸出，其電耦合至該數位濾波器。
2. 如請求項1之電路，其中： 該CTIA包括一回饋電容器， 該類比輸入電耦合至一感測器，及 該回饋電容器之一電容小於該感測器之一電容。
3. 如請求項1之電路，其中該加法器經組態以回應於接收在該DAC之該輸出處之一高DAC輸出信號而引起一CTIA輸出信號減小。
4. 如請求項1之電路，其中： 該量化器經組態以： 判定在該CTIA之該輸出處之一CTIA輸出信號是否大於一臨限值； 根據該CTIA輸出信號大於該臨限值之一判定，將一第一數位值輸出至該DAC；及 根據該CTIA輸出信號不大於該臨限值之一判定，將一第二數位值輸出至該DAC，及 該DAC經組態以： 回應於接收該第一數位值，將一高DAC輸出信號輸出至該加法器；及 回應於接收該第二數位值，放棄將該高DAC輸出信號輸出至該加法器。
5. 如請求項1之電路，其進一步包括電耦合至該CTIA之該輸出之一類比轉數位轉換器(ADC)，其中： 該ADC經組態以： 接收對應於在該CTIA之該輸出處之一殘餘電荷之一電壓；及 提供對應於該殘餘電荷之一數位值，及 該數位輸出包含對應於該殘餘電荷之該數位值。
6. 如請求項1之電路，其進一步包括一偏移移除電路，其中該偏移移除電路經組態以自一CTIA輸出信號移除一偏移。
7. 如請求項1之電路，其中一ADC經組態以將來自一CTIA輸出信號之一偏移轉換成該偏移之一數位值。
8. 如請求項1之電路，其進一步包括包含於該CTIA之一回饋中之一低通濾波器。
9. 如請求項1之電路，其中： 該電路之一敏感度係基於該電路之一操作頻率，及 該電路之該操作頻率係基於該CTIA之一積分時間。
10. 如請求項1之電路，其中該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電荷之一數位值。
11. 如請求項1之電路，其中該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電流之一數位值。
12. 如請求項1之電路，其中該數位輸出處之一數位輸出信號係在該電路之該類比輸入處之一電壓之一數位值。
13. 如請求項1之電路，其進一步包括電耦合至該類比輸入之一可變電阻器，其中該可變電阻器經組態以降低在該電路之該類比輸入處之一輸入信號之一信號位準。
14. 如請求項1之電路，其中該數位濾波器包含一有限脈衝回應(FIR)整數倍降低取樣器，其中： 該FIR整數倍降低取樣器經組態以基於自該量化器之該輸出接收之該等信號產生該數位輸出處之一數位輸出信號。
15. 如請求項1之電路，其中該量化器及該DAC包含於該電路之一組合量化器及DAC中。
16. 一種方法，其包括： 用一電路之一CTIA對一輸入信號進行積分； 判定在該CTIA之輸出處之一CTIA輸出信號是否大於一臨限值； 根據該CTIA輸出信號大於該臨限值之一判定： 減小該CTIA輸出信號；及 根據該CTIA輸出信號不大於該臨限值之一判定： 放棄減小該CTIA輸出信號。
17. 如請求項16之方法，其進一步包括： 將一感測器電耦合至該CTIA，其中： 該感測器提供該輸入信號， 該CTIA包括一回饋電容器，及 該回饋電容器之一電容小於該感測器之一電容。
18. 如請求項16之方法，其進一步包括產生對應於該輸入信號之一數位輸出信號。
19. 如請求項18之方法，其中： 該輸入信號係在該電路之一類比輸入處之一電荷，及 該數位輸出信號係該電荷之一數位值。
20. 一種非暫時性電腦可讀儲存媒體，其儲存一或多個程式，該一或多個程式包括指令，該等指令在由具有一或多個處理器及記憶體之一電子裝置執行時引起該裝置執行包括以下之一方法： 用一電路之一CTIA對一輸入信號進行積分； 判定在該CTIA之輸出處之一CTIA輸出信號是否大於一臨限值； 根據該CTIA輸出信號大於該臨限值之一判定： 減小該CTIA輸出信號；及 根據該CTIA輸出信號不大於該臨限值之一判定： 放棄減小該CTIA輸出信號。

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