KR20230125271A - 데이터 변환기용 적응형 전하 측정 회로 - Google Patents

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KR20230125271A
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빙 원
존 홍
에드워드 찬
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옵시디안 센서스 인코포레이티드
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Abstract

데이터 변환기 회로 및 데이터 변환기 회로를 동작시키는 방법이 개시된다. 일부 구현예에서, 데이터 변환기 회로는 전하 측정 회로를 포함한다. 일부 구현예에서, 전하 측정 회로는 용량성 트랜스임피던스 증폭기(capacitive transimpedance amplifier; CTIA)이다. 일부 구현예에서, 데이터 변환기 회로는 CTIA, 양자화기(quantizer), 디지털-아날로그 변환기(digital-to-analog converter), 합산기(summer), 및 디지털 필터(digital filter)를 포함한다. 일부 구현예에서, 데이터 변환기 회로는 CTIA 및 디지털 필터에 전기적으로 커플링된 아날로그-디지털 변환기를 포함한다. 일부 구현예에서, 상기 방법은 입력 신호를 CTIA와 집적하는 단계, CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계, 및 CTIA 출력 신호가 문턱값보다 큰지 여부의 결정에 기초하여 CTIA 출력 신호를 감소시키거나 감소를 보류하는 단계를 포함한다.

Description

데이터 변환기용 적응형 전하 측정 회로
관련 출원의 교차 참조
본 출원은 2020년 12월 30일자로 출원된 미국 가출원 제63/132,309호의 이익을 주장하며, 이의 전체 개시내용은 모든 목적을 위해 본 명세서에 참고로 포함된다.
본 개시는 일반적으로 데이터 변환기에 관한 것이다. 보다 구체적으로, 본 개시는 전하 측정 회로(charge measurement circuit) 예를 들어 용량성 트랜스임피던스 증폭기(capacitive transimpedance amplifier; CTIA)를 포함하는 데이터 변환기에 관한 것이다.
센서 어레이(sensor array)(예를 들어 X-선 패널)의 컬럼(columns)은 큰 기생 커패시턴스(parasitic capacitance) 및/또는 큰 기생 저항(parasitic resistance)을 포함할 수 있다. 픽셀로부터 판독 회로 입력(readout circuit input) 및/또는 픽셀 저항(pixel resistance)까지의 거리에 따라, 기생 저항은 수 옴(ohms) 내지 5 킬로옴(kilo-ohms)의 범위에 있을 수 있다. (예를 들어 상이한 센서 어레이에 대한) 픽셀 및 컬럼 파라미터의 변동은 전하 전달의 동역학(예를 들어 동일한 총 전하와 관련된 과도한 파형 차이)에 영향을 미칠 수 있다.
CTIA는 센서로부터의 전하를 전압 값으로 변환하기 위해 사용되는 전하 측정 회로일 수 있다. 이러한 목적을 위해 CTIA를 사용하는 것의 이점은 CTIA 출력 전압의 DC 레벨이 집적 기간 동안 총 입력 전하의 함수라는 것이다. 회로 컴포넌트(circuit components)으로부터의 잡음은 CTIA 출력 전압에 잡음을 부가할 것이지만, CTIA의 오프셋 잡음 이외에, DC 레벨은 회로 컴포넌트로부터의 잡음에 의해 영향을 받지 않는다. 컬럼은 선택된 센서 픽셀의 전하를 컬럼으로부터 CTIA의 피드백 커패시터(feedback capacitor) 상으로 전달하도록 구성되는 CTIA에 연결될 수 있다.
일부 경우에, 피드백 커패시터의 커패시턴스는 픽셀로부터 전달되는 전하를 저장하기에 충분히 커야 할 필요가 있다. 이러한 커패시턴스는 (예를 들어 pF 범위에서) 클 수 있으며, 피드백 커패시터(들)가 점유할 칩의 넓은 면적이 필요할 수 있으며; 각각의 컬럼에 CTIA가 필요한 경우 피드백 커패시터의 수는 (예를 들어 500개의 컬럼 어레이의 경우, 500 pF 면적의 커패시터가 요구되는) 센서 어레이 컬럼의 수이다. 또한, 커패시턴스 값은 클 수 있기 때문에, 대응하는 출력 전압은 (예를 들어 관계식 Q = CV에 기인하여) 낮을 수 있어서, 보다 높은 분해능 또는 감도(sensitivity)를 갖는 후속 회로(subsequent circuitry)(예를 들어 아날로그-디지털 변환기(ADC))를 요구한다. 일부 구체예에서, CTIA는 상이한 값의 피드백 커패시터를 포함함으로써 가변 이득(variable gain)을 위해 구성될 수 있으며, 이것은 칩의 영역을 추가로 증가시킨다.
일부 구체예에서, 특정 피드백 커패시터 크기가 하나의 센서 어레이 크기, 한 유형의 픽셀, 및/또는 하나의 동적 범위에 적합할 수 있으므로, 상이한 CTIA 설계가 상이한 센서 어레이 크기, 상이한 유형의 픽셀, 및/또는 상이한 동적 범위에 대해 필요할 수 있어서, 상이한 시스템에 대한 특정 판독 회로의 설계 비용을 증가시킨다.
추가로, 전하 집적 시간(charge integration time) 및 신호 디지털화 시간(signal digitization time)은 중첩되지 않을 수 있다. 센서들 각각의 로우(row)의 판독에 소비되는 시간을 감소시키기 위해, (피드백 커패시터에 더하여) 하나 또는 둘 이상의 커패시터를 요구하는, 제 1 로우로부터의 전하의 동시 집적 및 제 2 루우로부터의 전하의 디지털화를 허용하기 위해 샘플 및 홀드 회로가 포함될 수 있다. 추가 커패시터는 잡음(예를 들어 존슨 잡음(Johnson noise))을 감소시키기 위해 피드백 커패시터만큼 클 수 있다. 커패시터를 추가하면 칩의 면적이 더 넓어지고 상이한 어레이 크기, 상이한 유형의 센서, 또는 상이한 동적 범위에 대해 사용할 수 있는 칩의 기능을 제한한다.
데이터 변환기 회로(data converter circuits) 및 데이터 변환기 회로를 동작시키는 방법이 개시된다. 일부 구현예에서, 데이터 변환기 회로는 전하 측정 회로(charge measurement circuit)를 포함한다. 일부 구현예에서, 전하 측정 회로는 용량성 트랜스임피던스 증폭기(capacitive transimpedance amplifier; CTIA)이다. 일부 구현예에서, 데이터 변환기 회로는 CTIA, 양자화기(quantizer), 디지털-아날로그 변환기(digital-to-analog converter), 합산기(summer), 및 디지털 필터(digital filter)를 포함한다. 일부 구현예에서, 상기 데이터 변환기 회로는 CTIA 및 디지털 필터에 전기적으로 커플링된 아날로그-디지털 변환기를 포함한다. 일부 구현예에서, 상기 방법은 입력 신호를 CTIA와 집적(integrating)하는 단계, CTIA 출력 신호가 문턱값(threshold)보다 큰지 여부를 결정하는 단계, 및 CTIA 출력 신호가 문턱값보다 큰지 여부의 결정에 기초하여 CTIA 출력 신호를 감소시키거나 감소를 보류하는 단계를 포함한다.
일부 구현예에서, 회로는 아날로그 입력(analog input), 상기 아날로그 입력에 전기적으로 커플링된 전하 트랜스임피던스 증폭기(CTIA), 상기 CTIA의 출력(output)에 전기적으로 커플링된 양자화기, 상기 양자화기의 출력에 전기적으로 커플링된 디지털-아날로그 변환기(DAC), 상기 DAC의 출력에 전기적으로 커플링된 합산기를 포함한다. 상기 CTIA는 상기 합산기의 출력에 전기적으로 커플링되고, 상기 양자화기의 출력에 디지털 필터가 전기적으로 커플링되며, 상기 디지털 필터에 디지털 출력(digital output)이 전기적으로 커플링된다. 일부 구현예에서, 상기 회로는 상기 CTIA가 적응형으로 유리하게 집적되게 한다. 결과적으로, 센서 전하의 전부를 저장하도록 구성된 더 큰 커패시터가 더 이상 요구되지 않을 수 있고, 상기 회로는 상이한 어레이 크기로부터 센서를 판독하거나, 상이한 유형의 센서를 판독하거나, 또는 상이한 동적 범위에서 사용될 수 있다.
일부 구현예에서, 상기 방법은, 회로의 CTIA와, 입력 신호를 집적하는 단계; CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계; 상기 CTIA 출력 신호가 문턱값보다 크다는 결정에 따라: 상기 CTIA 출력 신호를 감소시키는 단계; 및 상기 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라: 상기 CTIA 출력 신호를 감소시키는 것을 보류하는 단계를 포함한다. 일부 구현예에서, 비-일시적 컴퓨터 판독가능 저장 매체(non-transitory computer readable storage medium)는 하나 이상의 프로그램을 저장하고, 상기 하나 이상의 프로그램은, 하나 이상의 프로세서(processors) 및 메모리를 갖는 전자 장치(electronic device)에 의해 실행될 때, 상기 장치로 하여금 상기 방법을 수행하게 하는 지시(instructions)를 포함한다.
일부 구현예에서, 상기 방법은 상기 CTIA가 적응형으로 유리하게 집적되게 한다. 결과적으로, 상기 센서 전하의 전부를 저장하도록 구성된 더 큰 커패시터가 회로에 더 이상 요구되지 않을 수 있고, 상기 회로는 상이한 어레이 크기로부터 센서을 판독하거나, 상이한 유형의 센서를 판독하거나, 또는 상이한 동적 범위에서 사용될 수 있다.
도 1은 본 개시의 구현예에 따른 예시적인 회로를 도시한다.
도 2는 본 개시의 구현예에 따른 회로의 예시적인 파형을 도시한다.
도 3은 본 개시의 구현예에 따른 예시적인 타이밍 다이아그램(timing diagram)를 도시한다.
도 4는 본 개시의 구현예에 따른 예시적인 회로를 도시한다.
도 5는 본 개시의 구현예에 따른 예시적인 회로를 도시한다.
도 6은 본 개시의 구현예에 따른 예시적인 회로를 도시한다.
도 7은 본 개시의 구현예에 따른 예시적인 방법을 도시한다.
도 8은 구현예에 따른 MEMS 시스템을 제조하는 방법을 도시한다.
도 9는 예시적인 센서를 도시한다.
하기 구현예의 기술에서, 본원의 일부를 형성하는 첨부 도면들이 참조되며, 이러한 도면에서는 실시될 수 있는 특정 구현예들이 예시로서 도시된다. 개시된 구현예들의 범위를 벗어남이 없이 다른 구현예가 사용될 수 있고 구조적 변경이 이루어질 수 있다는 것을 이해해야 한다.
도 1은 본 개시의 구현예에 따른 예시적인 회로(100)를 예시한다. 일부 구현예에서, 회로(100)는 데이터 변환기이고, CTIA(102), CTIA의 출력에 전기적으로 커플링된 양자화기(104), 양자화기의 출력에 전기적으로 커플링된 디지털-아날로그 변환기(DAC)(106), 및 DAC 및 CTIA의 출력에 전기적으로 커플링된 합산기(108)를 포함한다. 일부 구현예에서, 회로(100)는 회로의 입력(114)에서의 입력 신호(110)에 대응하는 디지털 출력 신호(112)(예를 들어 디지털 출력(128)에서 제공됨)을 생성하도록 구성된다. 예를 들어 입력(114)은 아날로그 입력이고, 디지털 출력 신호(112)는 아날로그 입력의 변환된 디지털 값이다.
본 개시의 예들이 CTIA에 대해 설명되지만, 개시된 회로는 입력을 프로세싱하기 위해 CTIA를 사용하는 것으로 제한되지 않는다는 것으로 이해되어야 한다. 예를 들어 개시된 회로 및 방법은 입력을 프로세싱하기 위해 상이한 유형의 집적 증폭기 또는 전류-전압 변환기를 사용할 수 있다. 다른 예로서, 더 일반적으로, 개시된 회로 및 방법은 입력을 프로세싱하기 위해 상이한 전하 측정 회로를 사용할 수 있다. 일부 구현예에서, CTIA(102) 대신에, 회로(100)는 전하 측정 회로(미도시)를 포함한다. 예를 들어 전하 측정 회로는 그의 입력에서 전하를 수신하며(예를 들어 입력(114)에 전기적으로 커플링됨), 그의 출력에서 전하의 양을 반영하는 신호를 생성한다(예를 들어 양자화기(104)에 전기적으로 커플링됨).
예를 들어 입력 신호(110)는 아날로그 신호이고, 디지털 출력 신호(112)는 입력 신호(110)의 디지털 표현이다. 일부 구현예에서, 디지털 출력 신호(112)는 아날로그 센서 판독 값(예를 들어 센서 전하, 센서 전압, 센서 전류)을 나타내고, 디지털 출력 신호(112)는 추가의 프로세싱을 위해 센서 시스템의 다른 부분에 제공된다.
일부 구현예에서, 디지털 출력 신호(112)는 회로의 입력(114)에서의 전하의 디지털 값이다(예를 들어 회로(100)는 전하 감지를 위해 구성된다). 일부 구현예에서, 디지털 출력 신호(112)는 회로의 입력(114)에서의 전류의 디지털 값이다(예를 들어 회로(100)는 시간 경과에 따라 입력 전하를 측정하거나 입력 전하를 집적함으로써 전류 감지를 위해 구성된다). 일부 구현예에서, 디지털 출력 신호(112)는 회로의 입력(114)에서의 전압의 디지털 값이다(예를 들어 회로(100)는 전압 감지를 위해 구성된다). 예를 들어 전압 감지를 위해 회로(100)를 구성하기 위해, 전압-전류 변환기는 CTIA(102)에 전기적으로 커플링된다. 디지털 출력 신호(112)는 회로(100)의 입력(114)에서의 다른 전기량에 대응할 수 있다는 것으로 이해되어야 한다.
일부 구현예에서, 회로(100)가 전류 감지 또는 전압 감지(예를 들어 정상 전류 또는 정상 전압을 감지)를 위해 구성될 때, 회로(100)는 다단 잡음-형상화(multi-stage noise-shaping; MASH) 변조기로서 동작한다. 예를 들어 회로(100)는 정상 전류(예를 들어 더 큰 신호 천이를 포함할 수 있는 센서로부터의 더 짧은 지속기간의 과도 전류 또는 신호 전류; 잡음 전류와 대조적으로)를 측정하기 위해 MASH로서 동작할 수 있다. 일부 구현예에서, 회로가 스위칭 잡음을 누적하는 것을 방지하기 위해 MASH로서 동작하는 동안, 양자화기는 입력 신호가 피드백 커패시터를 더 이상 포화시키지 않을 정도로 충분히 낮을 때(예를 들어 회로가 MASH로서 동작하는 동안, 입력 신호의 집적은 피드백 커패시터를 포화시키지 않음) 턴 오프된다. 한편, 픽셀은 연결된 채로 유지되고, 따라서 열 잡음이 ADC에 의해 감소될 수 있다(예를 들어 평균 잡음이 감소됨).
일부 구현예에서, CTIA(102)는 피드백 커패시터(116)를 포함하고, 회로의 입력(114)은 센서(예를 들어 볼로미터 픽셀(bolometer pixel), X-선 센서 픽셀, 가시 이미징 센서 픽셀(visible imaging sensor pixel), 적외선 이미징 센서 픽셀(infrared imaging sensor pixel), MEMS 센서 픽셀, 환경에 관한 정보를 전기 신호로 변환하는 센서 픽셀)에 전기적으로 커플링되도록 구성되고, 피드백 커패시터의 커패시턴스는 센서의 커패시턴스보다 작다. 예로서, 센서 픽셀의 커패시턴스는 2.6 pF이고, 피드백 커패시터(116)의 커패시턴스는 0.5 pF이다. 일부 구현예에서, 피드백 커패시터(116)의 커패시턴스는 피드백 커패시터(116)가 집적 동안 포화되지 않도록 결정되며, 이는 본 명세서에서 더 상세히 기술된다. 센서 판독의 예시적인 방법은 국제공개공보 제WO2019204515호 및 제WO202003930호에서 찾을 수 있으며, 이의 개시내용은 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다.
일부 구현예에서, 입력 신호(110)는 회로(100)를 사용하여 집적된다. 즉, 회로(100)의 요소 및/또는 회로를 동작시키는 개시된 방법을 사용하여, CTIA(102)는 상이한 집적 시간 동안 신호(110)의 부분(예를 들어 CTIA에 전기적으로 커플링된 센서의 전하)을 집적하며, 이는 본 명세서에서 더 상세히 설명될 것이다. 일부 구현예에서, 신호의 부분이 집적된 후에, CTIA의 출력이 문턱값보다 큰 경우, CTIA 상의 전하는 (예를 들어 CTIA 출력 신호로부터 고정된 값(214)을 감산하는 것과 같이) 값만큼 감소된다. 상이한 시간에 입력 신호의 부분을 집적하고 일부를 집적한 후에 값만큼 CTIA 출력을 감소시킴으로써, CTIA는 적응형으로 유리하게 집적될 수 있게 한다. 그 결과, 센서 전하의 전체를 저장하도록 구성된 더 큰 커패시터는 더 이상 필요하지 않을 수 있다. 또한, 본 명세서에서 더 상세히 기술되는 바와 같이, CTIA는 적응형으로 집적될 수 있게 하므로, 집적의 타이밍(예를 들어 양자화기 결정 시간의 타이밍, 피드백 시간의 타이밍, 양자화기 결정 시간의 수, 피드백 시간의 수)은 (예를 들어 상이한 입력 신호 레벨에 대해, 상이한 감도 또는 분해능에 대해, 상이한 CTIA 이득에 대해) 유리하게 조정될 수 있어서, 회로(100)가 더 넓은 범위의 입력(예를 들어 상이한 유형의 센서, 상이한 센서 어레이 구성, 상이한 동적 범위)에 대해 사용될 수 있게 한다.
예시적인 이점으로서, 개시된 회로 및 회로를 동작시키는 방법은 종래의 CTIA의 피드백 커패시터와 비교할 때, 피드백 커패시턴스 값이 더 작게 할 수 있다. 예를 들어 출력 파형(204)의 집적은 상이한 시간에 입력 신호의 부분을 집적하는 것 및 일부를 집적한 후에 값만큼 CTIA 출력을 감소시키는 것을 포함하지 않는다. 더 작은 피드백 커패시터를 갖는 본 명세서에 기술된 CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))는 종래의 CTIA와 동일한 입력을 집적할 수 있지만, 더 큰 피드백 커패시터를 갖지 않을 수 있다. 따라서, 본 명세서에 개시된 CTIA의 대응하는 출력 전압은 (예를 들어 관계식 Q = CV에 기인하여) 더 높을 수 있어서, 후속 회로(예를 들어 ADC)의 분해능 또는 감도 요건을 완화시킨다. 다른 예시적인 이점으로서, CTIA가 적응형으로 집적될 수 있게 하므로, 개시된 회로 및 회로를 동작시키는 방법은 상이한 어레이 크기, 상이한 유형의 픽셀, 및/또는 상이한 동적 범위의 판독을 수용할 수 있다. 이는 상이한 CTIA 설계에 대한 필요성을 감소시킬 수 있고 특정 판독 회로를 설계하기 위한 비용을 감소시킬 수 있다.
예를 들어 회로는 3 V의 최대 허용 가능한 아날로그 전압 및 8 pC의 최대 전하 및 2.6 pF의 커패시턴스를 갖는 센서 픽셀(예를 들어 X선 센서 픽셀)을 가질 수 있다. 종래의 CTIA는 센서 픽셀의 커패시턴스와 동일한 값을 갖는 2개의 추가 커패시터를 필요로 하는 상관된 이중 샘플러(correlated double sampler)를 추가로 필요로 할 수 있다. 이러한 예시적인 시스템에 대해, 종래의 CTIA를 사용하는 데이터 변환기 회로는 채널당 커패시턴스의 약 8 pF(예를 들어 피드백 커패시터에 대해 3배 2.6 pF 및 상관된 이중 샘플링을 위한 2개의 커패시터)를 필요로 한다.
대조적으로, 이러한 예시적인 시스템에 대해 개시된 CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))를 사용하는 데이터 변환기 회로를 대신 사용하면, 0.5 pF 피드백 커패시터가 CTIA에 사용될 수 있고 두번째 0.5 pF 커패시터(예를 들어 오프셋 제거 커패시터(506), 오프셋 제거 커패시터(610))이 오프셋 제거에 사용될 수 있으며, 이는 채널당 1 pF의 커패시턴스가 필요하다는 것을 의미한다. 이러한 예시적인 시스템에 대해, 개시된 CTIA를 포함하는 데이터 변환기 회로를 사용하면, 커패시터 면적은 8배만큼 감소될 수 있다.
또한, 본 명세서에 기술된 CTIA의 피드백 커패시터는 집적되는 동안 포화되지 않을 수 있으므로, 더 작은 0.5 pF 피드백 커패시터는 2.6 pF의 종래의 CTIA의 피드백 커패시터의 용량을 초과하는 전하를 집적하는 데 사용될 수 있다. 일부 구현예에서, (예를 들어 본 명세서에 기술된 집적 동안 CTIA 피드백 커패시터가 집적할 수 있는 전하의 총 수에 대응하는) CTIA 피드백 커패시터(예를 들어 피드백 커패시터(116), 피드백 커패시터(416), 피드백 커패시터(516), 피드백 커패시터(616))의 유효 커패시턴스는 양자화기(예를 들어 양자화기(104), 양자화기(404))를 제어하는 클록에 기초하여 결정될 수 있다. 예를 들어 CTIA에 의한 사용에 이용 가능한 N1 사이클이 존재하는 경우(예를 들어 집적 동안 N1 수의 양자화기 결정 시간(210)이 존재하고, 집적 동안 N1 수의 피드백 시간(212)이 존재하는 경우), CTIA 피드백 커패시터의 유효 커패시턴스는 N1×(CTIA 피드백 커패시터의 커패시턴스)이다. 일부 구현예에서, 수 N1은 오버샘플링 비(oversampling ratio; OSC) 클록 사이클(clock cycles)의 총 수 N에 기초하여 그리고 N개의 클록 사이클이 집적 시간(예를 들어 집적(308))과 잔차 변환(residue conversion)(예를 들어 잔차 변환의 잔차 변환 부분 및 FIR 출력(310)) 사이에 어떻게 할당되는지에 기초하여 결정된다. 일 예로서, N1 = 16이고, CTIA 피드백 커패시터의 유효 커패시턴스는 16×0.5 pF = 8 pF이며, 이는 0.5 pF 피드백 커패시터를 포함하는 CTIA가 2.6 pF 피드백 커패시터를 포함하는 종래의 CTIA와 비교하여 3배의 전하 용량을 가질 수 있다는 것을 의미한다.
또한, CTIA가 적응형으로 집적될 수 있게 하므로, CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))는 집적 시간을 변화시킴으로써 가변 이득을 위해 구성될 수 있어서, 상이한 이득에 대한 추가적인 피드백 커패시터에 대한 필요성을 감소시킨다. 추가로, 기술된 바와 같이 집적함으로써, 입력의 부분이 동시에 변환될 수 있고(예를 들어 입력의 제 1 부분이 집적되고 있는 동안 입력의 제 2 부분이 집적된 후에 변환됨), 변환 속도를 감소시키지 않으면서 샘플 및 홀드 회로 및 추가 커패시터에 대한 필요성을 감소시킨다.
개시된 회로의 면적 효율 및 유연성은 유리하게, 신호의 세트가 판독되고 디지털 형태로 변환될 수 있는, X-선 센서, 볼로미터, 가시 이미징 센서, 적외선 이미징 센서, 및 MEMS 센서과 같은 어레이형 센서에 적합할 수 있다. 하드웨어를 변경하지 않으면, 개시된 회로는 유리하게, 적어도 종래에 집적되는 대응하는 데이터 변환 회로의 정확도를 유지하면서, 상이한 어레이 크기, 상이한 유형의 센서, 또는 상이한 동적 범위에 대한 데이터를 (예를 들어 집적 시간을 조정함으로써) 변환하도록 구성될 수 있다.
또 다른 예시적인 이점으로서, 개시된 회로 상의 (예를 들어 센서 열 기생 커패시턴스로부터의) 열 잡음의 효과는, 종래의 CTIA의 출력을 캡처하는데 사용되는 더 높은 대역폭 샘플 및 홀드 회로와 비교하여, 개시된 회로에 의해 수행되는 (예를 들어 본원에 기술된 바와 같이, 집적함으로써; ADC(118)에 대한 시그마-델타 변환기를 사용함으로써) 시그마-델타 오버샘플링으로 인해 더 낮을 수 있다
일부 구현예에서, CTIA(102)는 피드백 커패시터(116)와 병렬로 전기적으로 커플링되는 리셋 스위치(126)를 포함한다. 일부 구현예에서, 센서 픽셀이 (예를 들어 피드백 커패시터 리셋(302) 시간 동안) CTIA에 전하를 전달하기 시작하기 전에, 피드백 커패시터(116)는 (예를 들어 피드백 커패시터 리셋(302) 시간 동안) 피드백 커패시터 상의 잔차 전하(residue charge)를 클리어하기 위해 (예를 들어 CTIA의 출력의 값을 리셋(예를 들어 출력에서 오프셋 값을 남김)하기 위해) 폐쇄되는 리셋 스위치(126)에 의해 리셋된다.
일부 구현예에서, 양자화기(104)는 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하도록 구성된다. CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 양자화기(104)는 (예를 들어 DAC(106)에, 유한 임펄스 응답(finite impulse response; FIR) 데시메이터(decimator)(122)에) 제 1 디지털 값을 출력한다. CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 양자화기(104)는 (예를 들어 DAC(106)에, FIR 데시메이터(122)에) 제2 디지털 값을 출력한다. 일부 구현예에서, 집적 동안, 양자화기(104)의 출력은 양자화기 비교 결과에 기초하여 이진 시퀀스(예를 들어 양자화기 출력 파형(208))를 출력한다.
일부 구현예에서, 문턱값은 집적기 출력 전압(integrator output voltage)에 대한 마진 또는 헤드룸을 제공하도록 설정된다. 예를 들어 문턱값은 증폭기의 동적 범위가 효과적으로 이용되는 동안 CTIA(102)가 포화되는 것을 방지할 것이다(예를 들어 문턱값은 입력 신호의 너무 이른 감소를 야기하지 않는다).
일부 구현예에서, 문턱값은 피드백 커패시터(116)의 커패시턴스에 기초하여 설정된다. 예를 들어 문턱값 값은 피드백 커패시터(116)의 전하 저장 용량에 대응하는 레벨 미만이다. 일부 구현예에서, 양자화기(104)의 문턱값은 회로(100)에 전기적으로 커플링된 입력에 기초하여 조정 가능하여, 회로(100)가 상이한 센서 어레이 크기, 상이한 유형의 센서, 및/또는 상이한 동적 범위에 사용될 수 있게 한다.
일부 구현예에서, 양자화기(104)는 비교기(comparator)이다. 일부 구현예에서, 양자화기(104)는, 본 명세서에서 더 상세히 기술되는 바와 같이, 집적의 양자화기 결정 시간 동안 CTIA의 출력과 문턱값 사이의 비교를 행한다.
예로서, 양자화기 결정 시간 동안, 양자화기(104)는 CTIA(102)의 출력을 문턱값과 비교한다. CTIA(102)의 출력 레벨이 문턱값보다 큰 경우에는, 양자화기(104)는 "하이(high)" 신호를 DAC(106)에 출력하고, 출력 레벨이 문턱값보다 크지 않은 경우에는, 양자화기(104)는 "로우(low)" 신호를 DAC(106)에 출력한다.
일부 구현예에서, DAC(106)는 양자화기(104)로부터 제 1 디지털 값을 수신하는 것에 응답하여 하이 DAC 출력 신호(예를 들어 집적 동안 CTIA 출력 신호가 값(예를 들어 고정 값(214))만큼 감소되게 하는 신호)를 합산기(108)에 출력하도록 구성된다. 일부 구현예에서, 하이 DAC 출력 신호는 값(예를 들어 하이 DAC 출력 신호는 CTIA 출력 레벨이 값만큼 감소되도록 피드백 커패시터로부터의 전하를 감소시키는 값(예를 들어 감소되는 전압에 대응하는 전하)에 대응하는 전하)이다. 제 2 디지털 값을 수신하는 것에 응답하여, DAC(106)는 하이 DAC 출력 신호를 합산기(108)에 출력하는 것을 보류한다. 예를 들어 양자화기(104)가 "하이" 신호를 DAC(106)에 출력하면, DAC(106)는 하이 DAC 출력 신호를 합산기(108)에 출력한다. 양자화기(104)가 "로우" 신호를 DAC(106)에 출력하면, DAC(106)는 하이 DAC 출력 신호를 합산기(108)에 출력하는 것을 보류한다.
예로서, CTIA 출력 전압 범위는 0 V 내지 3.3 V(예를 들어 아날로그 전압 레일은 3.3 V임)이다. 양자화기의 문턱값은 2.8 V로 설정될 수 있고, 상기 값은 2.3 V이다. 즉, CTIA 출력 전압이 문턱값보다 크다는 결정에 따라, DAC는 하이 DAC 출력 신호를 출력하고, 하이 DAC 출력 신호가 출력되는 것에 응답하여, 회로는 출력 전압이 2.3 V만큼 감소되게 한다. 이들 값은 단지 예시적인 것이며, 상이한 출력 전압 값, 양자화기 문턱값, 및 DAC 출력 값이 설정될 수 있는 것으로 이해되어야 한다.
일부 구현예에서, 양자화기(104)가 "로우" 신호를 DAC(106)에 출력하는 경우, DAC(106)는 출력을 제공하는 것을 중단한다. 예시적인 이점으로서, 양자화기(104)가 "로우" 신호를 DAC(106)에 출력할 때 출력을 제공하는 것을 중단함으로써, 양자화기(104)가 "로우" 신호를 DAC(106)에 출력하는 경우 (예를 들어 전하 주입으로부터의) 잡음 전하가 최소화될 수 있다.
일부 구현예에서, CTIA(102)는 피드백 커패시터(116)를 포함하고, 상기 피드백 커패시터(116)는 총 전하를 저장하도록 구성된다. CTIA 출력 신호는 피드백 커패시터(116)가 저장하도록 구성되는 총 전하보다 작은 전하에 대응하는 값(예를 들어 고정 값(214))에 의해 감소된다. 예를 들어 CTIA 출력 신호가 감소되는 값(예를 들어 고정 값(214))은 피드백 커패시터(116)의 전하 저장 용량에 대응하는 전압 레벨과 양자화기(104)의 임계 레벨 사이의 차이보다 작은 양이다.
일부 구현예에서, 양자화기(104) 및 DAC(106)는 하나의 컴포넌트로 결합된다. 예를 들어 결합된 양자화기 및 DAC는 CTIA의 출력 및 문턱값과 하이 DAC 출력 신호 사이의 비교 결과를 출력하도록 구성된다.
일부 구현예에서, 합산기(108)는 DAC(106)로부터 하이 DAC 출력 신호를 수신하는 것에 응답하여 CTIA(102)의 출력 신호가 하이 DAC 출력 신호에 대응하는 값(예를 들어 고정 값(214))에 의해 감소되도록 구성된다. 예를 들어 값(예를 들어 고정 값(214))에 대응하는 양은 입력 신호의 부분이 (예를 들어 CTIA 파형(206)에 의해 예시된 바와 같이) 집적된 후에 CTIA 출력으로부터 감소된다. 입력 신호의 부분은 상이한 시간에 집적된다. 집적된 부분(예를 들어 CTIA 출력)이 양자화기(104)의 문턱값을 초과할 때마다 그 값에 대응하는 양이 감소되어, 피드백 커패시터(116)가 포화되는 것을 방지한다. 본 명세서에서 더 상세히 설명되는 바와 같이, 입력 신호의 부분이 집적되고, CTIA(102)의 잔차(residue)(예를 들어 잔차 전하, 잔차 전압(residue voltage), 잔차(216))인 양자화기(104)의 문턱값 레벨 미만의 입력 신호의 마지막 부분이 남을 때까지 이러한 방식으로 CTIA의 출력이 감소된다.
일부 구현예에서, 합산기(108)는 (예를 들어 CTIA의 입력에서, CTIA의 출력에서) 피드백 커패시터(116)의 단자에 전기적으로 커플링되고, 상기 단자에서의 전압을 감소시킴으로써 CTIA 출력 신호를 감소시킨다. 일부 구현예에서, 합산기(108)는 추가 회로 컴포넌트에 전기적으로 커플링되고, CTIA 출력 신호를 감소시키기 위해 합산기(108)로부터 신호를 수신하는 것에 응답하여, 이들 추가 회로 컴포넌트은 CTIA 출력 신호를 감소시킨다.
합산기(108)가 도 1에 도시된 바와 같이 예시되지만, 상기 예시는 단지 예시를 위한 것으로 이해되어야 한다. 합산기(108)는 예시된 것과 상이하게 전기적으로 커플링될 수 있다. 예를 들어 합산기(108)는 CTIA의 출력으로부터 값을 감산하기 위해 CTIA의 출력에 전기적으로 커플링될 수 있다.
일부 구현예에서, 회로(100)는 CTIA(102)의 출력에 전기적으로 커플링된 ADC(118)를 포함한다. ADC(118)는 CTIA(102)의 출력에서 잔차 전압 또는 잔차 전하에 대응하는 전압을 수신하고 잔차 전압 또는 잔차 전하에 대응하는 디지털 값을 생성하도록 구성된다. 일부 구현예에서, 디지털 출력 신호(112)는 잔차에 대응하는 디지털 값(예를 들어 잔차 전압 또는 잔차 전하의 디지털 값 및 양자화기 출력으로부터 생성된 이진 시퀀스(binary sequence)가 디지털 출력 신호(112)를 생성하도록 (예를 들어 FIR 데시메이터(122)에 의해) 프로세싱됨)을 포함한다. 일부 구현예에서, ADC(118)는 시그마-델타 ADC이다.
일부 구현예에서, 잔차 전하에 대응하는 전압(예를 들어 집적의 종료 근처의 CTIA 출력(206)의 전압, 잔차 전압, 잔차(216))은 양자화기(104)의 문턱값(예를 들어 문턱값(218))보다 작다. 예를 들어 양자화기(104)의 문턱값 레벨 미만의 입력 신호의 부분이 CTIA(102)의 잔차 전압 또는 잔차 전하인 집적의 종료 근처에 유지될 때까지, 입력 신호의 부분은 기술된 방식으로 집적되고 감소된다. ADC(118)는 잔차 전하에 대응하는 전압을 수신하고, 잔차 전압 또는 잔차 전하를 디지털 신호로 변환하며, 이는 본 명세서에서 더 상세히 기술되는 FIR 데시메이터(122)의 입력에 제공된다.
일부 구현예에서, 회로(100)는 오프셋 제거 회로(120)를 포함하고, 상기 오프셋 제거 회로는 CTIA(102)의 출력으로부터 오프셋을 제거하도록 구성된다. 예를 들어 오프셋 제거 회로(120)는 오프셋 값을 캡처한다. 상기 오프셋 값은 ADC(118)에 제공되기 전에 잔차 전하 또는 잔차 전압에 대응하는 전압으로부터 감산되고, 디지털 출력 신호(112)로부터 오프셋을 제거하고, 회로(100)의 데이터 변환 정확도를 개선시킨다.
일부 구현예에서, 오프셋 제거 회로(120)는 상관된 이중 샘플링을 위해 구성된다. 리셋 스위치(126)가 피드백 커패시터(116)를 리셋한 후에(예를 들어 피드백 커패시터 리셋(302) 후에), 랜덤 잡음이 샘플링될 수 있다. 일부 구현예에서, 센서 컬럼의 커패시턴스가 클 수 있고, 잡음은 기생 컬럼 요소에서의 열 잡음일 수 있으며 랜덤 전하 값을 야기할 수 있다. 이러한 랜덤 전하의 표준 편차는 대략적으로 일 수 있다.
일부 구현예에서, 이러한 랜덤 잡음을 제거하기 위해, CTIA의 출력은 오프셋 제거 회로(offset removal circuit)(120)에 의해 - 집적의 시작에서 또는 집적의 시작 전에 1회, 잡음 전하를 측정하고, 집적의 종료에서 또는 집적의 완료 후에 1회, 집적된 신호 또는 잔차 + 잡음 전하를 측정하여 - 측정된다(예를 들어 다수 회 측정되고 평균된다). 이들 2개의 측정된 값의 차이(예를 들어 이들 2개의 측정된 값의 차이는 오프셋을 배제할 것임)는 ADC(118)(예를 들어 시그마-델타 변환기)를 사용하여 디지털 값으로 변환된다. 예를 들어 개시된 오프셋 제거 회로 및 방법을 사용하지 않는 경우, 오프셋은 4 mV이다. 개시된 오프셋 제거 회로 및 방법이 사용될 때(예를 들어 오프셋 제거 회로(120), 회로(400), 회로(500), 회로(600)), 오프셋은 1.5 mV로 감소된다.
일부 구현예에서, CTIA가 적응형으로 집적될 수 있게 하므로, 회로(100)의 감도(예를 들어 분해능)는 회로의 동작 주파수에 기초하고, 상기 회로의 동작 주파수는 CTIA(102)의 집적 시간에 기초한다. 동작 주파수에 기초하여 감도 조정성을 가짐으로써, 상기 회로는 더 넓은 범위의 애플리케이션에 유리하게 사용될 수 있다(예를 들어 회로는 더 낮은 분해능 시스템 및 더 높은 분해능 시스템 둘 다에 적합함).
예를 들어 집적의 주파수를 증가시킴으로써(예를 들어 입력 신호의 제 1 및 제 2 부분의 집적 사이의 시간을 감소시키고, 양자화기 결정 시간(210)과 피드백 시간(212) 사이의 타이밍을 감소시킴), 회로(100)의 감도(예를 들어 분해능)가 증가된다. 반대로, 집적의 주파수를 감소시킴으로써(예를 들어 입력 신호의 제 1 및 제 2 부분의 집적 사이의 시간을 증가시키고, 양자화기 결정 시간(210)과 피드백 시간(212) 사이의 타이밍을 증가시킴), 회로(100)의 감도(예를 들어 분해능)가 감소된다. 개시된 회로의 집적 시간, 주파수, 및 감도 사이의 관계는 도 2 및 도 3을 참조로 하여 더 상세히 기술된다.
일부 구현예에서, 회로(100)는 회로의 입력에 전기적으로 커플링된 가변 저항(도시되지 않음)(예를 들어 MOS 트랜지스터)을 포함하고, 상기 가변 저항은 상기 회로의 입력에 감소된 전류 레벨을 제공하고 피드백 커패시터가 포화되는 것을 방지하도록 구성된다.
예를 들어 감지되고 있는 데이터에 대응하는 전하를 저장하는 센서가 판독되어 방전하기 시작한다. 이 시간(예를 들어 t=0) 동안, 가변 저항의 저항은 초기 저항(예를 들어 R0)에 있고, 센서는 가변 저항에 전기적으로 커플링된다. 이 방전 시간 동안 시간이 진행함에 따라, 가변 저항의 저항은 R0으로부터 감소한다. 상기 저항은 방전 시간의 끝까지 R0에서 0으로 선형으로 감소한다(예를 들어 센서가 방전을 완료할 때, t=T). 일부 구현예에서, T는 집적(308)의 지속기간이다. 일부 구현예에서, T는 센서 판독(306)의 지속기간이다. 일부 구현예에서, T는 센서 판독(306)의 지속기간의 분율이다. 일부 구현예에서, 방전 시간 윈도우(discharge time window)는 비교가능한 MOS 트랜지스터를 턴 온(turn on)하는 신호의 상승 시간보다 수십배 더 길다. 따라서, 상기 방전 시간 윈도우에 걸쳐 가변 저항의 저항을 감소시키는 것은 단지 트랜지스터를 턴 온하는 것과 상이할 수 있다. 예를 들어 방전 시간 윈도우는 마이크로초 범위에 있고, MOS 트랜지스터를 턴 온하는 신호의 상승 시간은 나노초 범위에 있다. 가변 저항의 저항은 다음과 같이 계산될 수 있다:
일부 구현예에서, 저항을 제어하기 위해, 제어 전압은 MOS 가변 저항의 게이트에 전기적으로 커플링되고, 판독 동안 각각의 로우 시간(row time)에 대해 드레인-소스 트랜스컨덕턴스를 낮음에서 높음으로 증가시킨다(즉, 저항은 (예를 들어 게이트 전압을 증가시킴으로써) 높음에서 낮음으로 감소한다). 상기 수학식으로 설명된 바와 같이, 가변 저항의 저항은 t=0에서 t=T로 선형으로 감소하고; t=0에서의 저항(예를 들어 R(0))은 R0이고, 초기 저항, t=0 이후, 저항은 상기 수학식을 참조로 하여 기술된 바와 같이 선형으로 감소하고, 저항(예를 들어 R(T))은 t=T에서 실질적으로 0에 접근한다.
수학식 (1)은 이상적인 경우에, R(t)가 t=T에서 0에 도달하는 것을 나타내지만, 가변 저항을 실행하는 데 사용되는 컴포넌트는 방전 시간 윈도우의 끝에서 정확히 0의 저항에 도달하지 않을 수 있다는 것으로 이해되어야 한다. 일부 구현예에서, 이러한 저항은 가변 저항의 최저 저항이다. 예를 들어 가변 저항이 MOS 트랜지스터(MOS transistor)인 경우, 최저 저항은 트랜지스터의 컨덕턴스(예를 들어 트랜지스터의 "온" 저항)에 의해 결정된다.
센서의 커패시턴스는 C로 표시될 수 있다. 가변 저항으로 들어가는 전류는 다음과 같이 계산될 수 있다:
V(t)에 대해 풀면, 가변 저항기 양단의 전압은 하기 시간의 함수로서 계산될 수 있다:
가변 저항기 양단의 전류(I(t))는 다음과 같이 표현될 수 있다:
상기 수학식 (4)에 나타낸 바와 같이, 방전 시간 윈도우(T)가 초기 시간 상수(예를 들어 T = C × R0)와 동일하게 설정되는 경우, 전류 출력은 실질적으로 일정할 수 있다(예를 들어 I = V(0)/R0). 따라서, 일부 구현예에서, 가변 저항의 R0는 센서의 유효 커패시턴스(예를 들어 1-5 pF) 및 방전 시간 윈도우(예를 들어 센서들의 로우(row)를 판독하는 시간)에 의해 결정된다. 방전 전류를 정전류로 변환함으로써, 과도 센서 판독 신호와 관련된 피크 전류가 감소되어, 피드백 커패시터(116)가 높은 전류(high current)에 의해 포화되는 것을 방지할 수 있다.
일부 구현예에서, 전술한 바와 같이, 센서 방전 시간에 걸쳐 선형으로 가변 저항의 저항을 변화시키는 대신에, 저항기(예를 들어 MOS 트랜지스터)는 2-상태 전압(two-state voltage)에 의해 구동된다. 2개의 상태의 제 1 전압에 의해 구동될 때, 저항기는 낮은 임피던스를 갖고, 2개의 상태의 제 2 전압에 의해 구동될 때, 저항기는 높은 임피던스를 갖는다. 일부 구현예에서, 입력과 관련된 신호가 (예를 들어 입력 신호의 과도한 특성으로 인해) 높은 레벨에 있을 때, 가변 저항은 제 2 전압으로 가변 저항을 구동함으로써 높은 임피던스를 갖도록 설정된다. 신호의 파형은 유리하게 감소되어, 신호 전달 속도(예를 들어 피드백 커패시터를 충전하는 속도)를 느리게 하고 피드백 커패시터가 포화되는 것을 방지할 수 있다(예를 들어 더 큰 피드백 커패시터에 대한 필요성을 감소시킬 수 있다). 신호 진폭이 (예를 들어 센서 방전의 과도 특성으로 인해) 더 낮은 레벨로 감소한 후에, 가변 저항은 신호 전달 속도(예를 들어 피드백 커패시터를 충전하는 속도)를 증가시키기 위해 가변 저항을 제 1 전압으로 구동함으로써 낮은 임피던스를 갖도록 설정된다.
일부 구현예에서, 회로(100)는 디지털 필터를 포함한다. 일부 구현예에서, 디지털 필터는 양자화기(104)의 출력에 전기적으로 커플링된다. 디지털 필터는 디지털 필터링 이외의 동작을 수행할 수 있는 것으로 이해되어야 한다. 예를 들어 디지털 필터는 양자화기 출력(104) 및/또는 ADC(118)로부터의 펄스 코드 변조(PCM) 시퀀스를 디코딩(decoding)하도록 구성된다. 다른 예로서, 디지털 필터는 디지털 출력(128)에서 디지털 출력 신호(112)를 생성하기 위해 양자화기 출력(104) 및 ADC(118)로부터의 신호를 결합하도록 구성된다.
일부 구현예에서, 디지털 필터는 FIR 데시메이터(122)(예를 들어 FIR 데시메이터(122)는 양자화기(104)의 출력에 전기적으로 커플링됨)를 포함하고, FIR 데시메이터(122)는 양자화기(104)의 출력으로부터 신호를 수신하도록 구성된다. 일부 구현예에서, FIR 데시메이터(122)는 (예를 들어 ADC(118)로부터) CTIA(102)의 출력에서 잔차 전하 또는 잔차 전압에 대응하는 디지털 값을 추가로 수신하도록 구성된다. 예를 들어 FIR 데시메이터는 양자화기(104)의 출력으로부터(예를 들어 CTIA(102)를 집적하는 것, 입력 신호(110)를 나타내는 이진 시퀀스, 양자화기 출력 파형(208)으로부터) 또는 양자화기(104)의 출력으로부터(예를 들어 CTIA(102)를 집적하는 것, 잔차이 없는 입력 신호(110)를 나타내는 이진 시퀀스, 양자화기 출력 파형(208)으로부터) 신호 및 ADC(118)로부터의 CTIA 잔차 전하 또는 잔차 전압에 대응하는 디지털 값을 수신하여, 이들 입력을 필터링하고, 입력 신호(110)를 더 정확하게 나타내는 디지털 출력 신호(112)를 (예를 들어 디지털 출력(128)에서) 제공한다.
일부 구현예에서, FIR 데시메이터는 CTIA(102)로부터의 출력(예를 들어 집적 결과를 나타냄)을 ADC(118)로부터의 출력(예를 들어 CTIA 잔차을 나타냄)과 결합한다. 예를 들어 한 세트의 PCM 시퀀스가 CTIA(102)로부터 생성되고(예를 들어 PCM 시퀀스는 양자화기의 결과에 기초하여 양자화기(104)의 출력(예를 들어 양자화기 출력 파형(208))에서 생성됨), ADC(118)는 가능한 입력 신호(110) 레벨에 대해 출력한다. 벡터 행렬 방정식(예를 들어 수학식 (5) 및 (6))이 설정될 수 있다. 상기 방정식은 FIR 탭 계수에 의해 처리되는 PCM 시퀀스를 대응하는 아날로그 입력 신호 값과 동일하게 하는 것과 관련된다. 일부 구현예에서, 입력 신호는 하기 수학식을 이용하여 CTIA(102) 및 ADC(118)의 출력으로부터 획득된다:
상기 수학식에서,
A 1 은 CTIA(102)의 PCM 시퀀스이고,
A 2 는 ADC(118)의 PCM 시퀀스이며,
C 1 은 하나의 합으로 정규화된 CTIA(102)에 대한 FIR 필터 계수이고,
C 2 는 하나의 합으로 정규화된 SD 변조기에 대한 FIR 필터 계수이며,
g 2 는 ADC PCM 시퀀스에 적용된 가중치(weight)(CTIA PCM 시퀀스에 추가됨)이고,
g 1 은 입력 신호(110)에 대한 디지털 출력 신호(112)의 이득이며,
μ 0 은 입력 신호(110)에 대한 디지털 출력 신호(112)의 오프셋이다.
일부 실시예에서, μ는 전하, 전류 또는 전압과 같은 양이다. 일부 구현예에서, 개시된 계수 결정(coefficient determination) 방법은 회로(100)에 의해 판독될 수 있는 양으로 제한되지 않는 것으로 이해되어야 한다. 일부 구현예에서, 특정 애플리케이션에 따라, 온도, 압력, 또는 X-선 선량; 계수 c 1 및 c 2 에 구축된 자유도(degree of freedom)는 개시된 회로를 넘어, 시스템의 다른 측면을 선형화하는 것을 도울 수 있다.
일부 구현예에서, FIR 데시메이터(122)와 관련된 계수(예를 들어 FIR 필터들에 대한 계수들)는 분석적 결정(analytical determination), 시뮬레이션 기반 수치 결정(simulation-based numerical determination), 및 측정 기반 수치 결정(measurement-based numerical determination) 중의 적어도 하나를 사용하여 결정된다.
예를 들어 c 1 및 c 2 는 분석적 결정, 시뮬레이션 기반 수치 결정, 및 측정 기반 수치 결정 중의 적어도 하나를 사용하여 결정된 선형 최적 FIR 계수이다. 일부 구현예에서, c 1 계수의 수는 CTIA의 사이클의 수(예를 들어 양자화기 결정 시간 및 피드백 시간의 사이클)이고, c 2 계수의 수는 SD 변조기의 오버샘플링(OSR) 사이클의 수이다. 분석적 결정(예를 들어 이론적 분석)을 사용하여, c 1 에 대한 상수 및 c 2 에 대한 누적 필터가 사용될 수 있다. 이들 필터 계수는 디폴트 값으로서 사용될 수 있다. 더 최적의 필터 계수는 더 구체적인 회로 실행을 위해 시뮬레이션 기반 수치 결정 및 측정 기반 수치 결정을 사용할 수 있다.
시뮬레이션 기반 수치 결정(예를 들어 수치 시뮬레이션)을 사용하면, 계수는 회로의 구조를 더욱 가깝게 반영할 것이다. 측정 기반 수치 결정(예를 들어 실험 기반)을 사용하면, 잡음 및 시스템적 에러(예를 들어 op-amp 비-이상성(op-amp non-idealities), 장치 미스매치(device mismatches))을 포함하는 특정 칩에 대해 최적의 계수를 찾을 수 있다. 일부 구현예에서, 이들 계수는 회로(100)를 동작시키기 전에(예를 들어 회로(100)의 제조 동안 회로(100)를 포함하는 시스템을 동작시키기 전에) 결정된다. 일부 구현예에서, 이들 계수는 회로(100)를 동작시키는 동안 결정되거나 업데이트된다(예를 들어 보정이 수행되고 더욱 적합한 계수가 결정될 수 있다). 일부 구현예에서, 회로(100)는 웨이퍼 형태로, 프로브 카드(probe cards)를 사용하여, 패키징된 칩으로서, 또는 최적의 데시메이션 필터를 산출하기 위해 감지 시스템에 내장되어 보정된다. 일부 구현예에서, 수학식 (5)의 변수(예를 들어 계수의 가중치)는 입력 신호 없이 회로(100)를 동작시킴으로써(예를 들어 입력 신호 없이 CTIA와 집적함으로써) 보정된다.
일부 구현예에서, 시뮬레이션 기반 수치 결정 및 측정 기반 수치 결정에서, 입력 아날로그 값 은 출력 을 생성하는데 사용된다. 상기 수 N은 C 1 의 수 성분 + C 2 + 3의 수 성분(예를 들어 g 1 , g 2 , μ 0 에 대해)과 동등한 결정되는 파라미터와 동일하거나 더 크다. 최소 제곱 피팅(least square fitting)과 같은 수치 방법은 c 1 , c 2 , g 1 , g 2 , μ 0 및 출력에서 입력으로의 선형 변환을 결정하는데 사용된다:
일부 구현예에서, 칩 생산의 파라미터(예를 들어 더 적은 파라미터)에 따라, 시뮬레이션 기반 수치 결정은 유리하게는 계수를 결정하는 덜 복잡한 방법이다. 일부 구현예에서, 시뮬레이션 기반 수치 결정은 시스템에 대한 디폴트 계수를 설정하고, 측정 기반 수치 결정은 더 정확한 값에 대해 사용된다.
일부 구현예에서, 칩 생산의 파라미터(예를 들어 더 많은 파라미터)에 따라, 측정 기반 수치 결정은 안정성 기준 전압 레벨(stable reference voltage levels)과 같은 온-칩 테스트 회로를 갖는 ASIC의 웨이퍼 프로빙된 특성화 동안 수행된다. 측정 기반 수치 결정을 사용하는 것은 칩 생산 파라미터가 더 복잡할 때 계수를 더 정확하게 결정할 수 있다.
일부 구현예에서, C 1 및 C 2 의 FIR 계수는 독립 변수로서 취급되고, 일부 예에서, 독립 변수의 수는 감소된다. 예를 들어 전하 측정에 대해, C 1 은 상수이고, C 2 는 ADC(118)가 실행되고 있는 시간 동안(예를 들어 잔차 값이 변환되고 있을 때) 0이 아니다. 일부 예에서, 연속성과 같은 추가 제약이 독립 변수의 수를 더 감소시키고 최적의 FIR 계수를 결정하는 복잡성을 감소시키기 위해 적용된다.
일부 구현예에서, 회로(100)는 회로(100)의 요소를 동작시키기 위한 타이밍 및 제어 신호를 제공하는 타이밍 및 제어 회로(124)를 포함한다. 예를 들어 타이밍 및 제어 회로(124)는 양자화기(104), ADC(118), 오프셋 제거 회로(120) 및 FIR 데시메이터(122)에 전기적으로 커플링되어 그들 각각의 타이밍을 제어한다. 다른 예로서, 타이밍 및 제어 회로(124)는 도 2 및 도 3에 대해 설명된 파형 및 타이밍 다이어그램을 생성하기 위한 타이밍 및 제어 신호를 생성한다. 타이밍 및 제어 회로(124)는 회로(100)의 다른 요소(예를 들어 CTIA(102), DAC(106), 합산기(108))에 대한 타이밍 및 제어 신호를 제공할 수 있다.
회로(100)가 예시된 요소로 기술되지만, 이러한 예시는 단지 예시적인 것으로 이해되어야 한다. 개시된 데이터 변환기를 형성하기 위해 상이한 요소 또는 추가적인 요소가 회로(100)에 추가되거나 회로(100)로부터 제거될 수 있다. 기술된 요소는 또한 예시된 것과 상이하게 전기적으로 커플링되거나 구성될 수 있다. 예를 들어 오프셋 제거 회로(120)는 도 1에 예시된 것과 상이하게 전기적으로 커플링될 수 있다. 오프셋 제거 회로는 도 5 및 도 6에 대해 나타낸 바와 같이 CTIA의 일부로서 포함될 수 있다. 다른 예로서, 회로(100)가 단일 종단 신호를 변환하는 것으로 예시되어 있지만, 회로(100)는 또한 차동 신호를 변환할 수 있다(예를 들어 회로(100)의 요소는 차동 신호를 위해 구성됨)는 것으로 이해되어야 한다. 또 다른 예로서, 회로(100)는 디지털 필터 또는 FIR 데시메이터(122)를 포함하지 않을 수 있고; 양자화기(104) 및/또는 ADC(118)의 출력은 디지털 출력 신호(112)를 제공할 수 있으며, 디지털 출력 신호(112)는 추가 프로세싱을 위해 후속 컴포넌트에 출력된다.
다른 예로서, 회로(100)가 제 1 단계(stage)에서 1차 CTIA(first order CTIA) 및 제 2 단계로서 ADC(예를 들어 2차 시그마-델타 변환기(second order Sigma-Delta converter))를 포함하는 것으로 예시되지만, CTIA 또는 ADC 순서 및 양자화기 선택(예를 들어 단일 비트 대 다중 비트)의 다른 선택이 회로(100)에 포함될 수 있다. 이들 선택은 시스템 요건(예를 들어 정확도, 면적, 센서 유형, 센서 어레이 크기)에 의해 결정될 수 있다. 예를 들어 도 1과 관련하여 기술된 회로(100)는 더 큰 센서 어레이에 유리할 수 있는 더 간단한 아키텍처일 수 있으며, 여기서 면적 효율은 중요한 제약일 수 있다.
도 2는 본 개시의 구현예에 따른 회로의 예시적인 파형을 예시한다. 일부 구현예에서, 도 2는 회로(100), 회로(400), 회로(500) 또는 회로(600)의 예시적인 파형을 예시한다. 일부 구현예에서, 파형은 입력 파형(202), 종래의 CTIA 출력 파형(204), CTIA 출력 파형(206) 및 양자화기 출력 파형(208)을 포함한다. 일부 구현예에서, 입력 파형(202)은 입력 신호(예를 들어 입력 전류, 입력 신호(110), 입력 신호(410))의 파형이고, CTIA 출력 파형(206)은 CTIA의 파형(예를 들어 CTIA(102)의 출력 전압, CTIA(402)의 출력 전압, 회로(500)의 출력 전압, 회로(600)의 출력 전압)이고, 양자화기 출력 파형(208)은 양자화기의 출력(예를 들어 양자화기(104)의 전압 출력, 양자화기(404)의 전압 출력)의 파형이다. 종래의 CTIA 출력 파형(204)은 입력 파형(202)에 대응하는 신호를 집적하는 데 사용되는 설명된 집적 없는 CTIA의 출력의 파형(예를 들어 전압 출력)이고, CTIA의 이점을 나타내기 위한 예시적인 목적으로 포함된다.
일부 구현예에서, 회로(100)의 동작은 양자화기 결정 시간(210)(더 밝은 수직 점선으로 표시됨) 및 피드백 시간(212)(더 어두운 수직 점선으로 표시됨)으로 분할된다. 일부 구현예에서, 타이밍 및 제어 회로(예를 들어 타이밍 및 제어 회로(124), 타이밍 및 제어 회로(424))는 회로 내의 이들 시간에 대한 제어 신호을 제공한다. 예를 들어 타이밍 및 제어 회로는 양자화기 결정을 제어하기 위해 양자화기 결정 시간(210)과 정렬된 그의 상승 에지를 갖는 50% 듀티 사이클 구형파 클록 신호를 생성하고, 값을 감소시키는 피드백을 제어하기 위해 피드백 시간(212)과 정렬된 그의 상승 에지를 갖는 이 클록의 컴플리먼트를 생성한다. 클록 신호는 상이한 듀티 사이클을 가질 수 있고 상이한 형상을 가질 수 있는 것으로 이해되어야 한다.
예시된 바와 같이, 제 1 양자화기 결정 시간(210A) 이전에, 입력(예를 들어 입력 파형(202)에 대응하는 입력 신호(410), CTIA의 입력, 입력 신호(110))은 피드백 커패시터(예를 들어 피드백 커패시터(116), 피드백 커패시터(416), 피드백 커패시터(516), 피드백 커패시터(616))를 충전하고 CTIA의 출력을 상승시킨다. 제 1 양자화기 결정 시간(210A)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104) 또는 양자화기(404)의 문턱값)과 비교된다. 일부 구현예에서, 양자화기는 CTIA 출력 파형(206)의 값을 문턱값(218)과 비교한다. 예시된 바와 같이, 제 1 양자화기 결정 시간(210A)에서, CTIA 출력 파형(206)이 문턱값(218) 이하라는 결정에 따라, 양자화기 출력 파형(208)은 "낮음" 값(예를 들어 제로, 접지, 낮은 로직 전압 레벨)이다.
제 1 양자화기 결정 시간(210A)과 제 1 피드백 시간(212A) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승시킨다. 제 1 피드백 시간(212A)에서, 예시된 바와 같이, DAC(예를 들어 DAC(106), DAC(406))는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218) 이하라는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기(예를 들어 합산기(108), 합산기(408))에 출력하지 않는다(예를 들어 회로는 CTIA의 출력으로부터 하이 DAC 출력 신호를 감소시키는 것을 보류한다).
제 1 피드백 시간(212A)과 제 2 양자화기 결정 시간(210B) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승시킨다. 제 2 양자화기 결정 시간(210B)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104) 또는 양자화기(404)의 문턱값)과 비교된다. 예시된 바와 같이, 제 2 양자화기 결정 시간(210B)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 결정에 따라, 양자화기 출력 파형(208)은 "높음" 값(예를 들어 높은 공급 값, 높은 로직 전압 레벨)이다.
제 2 양자화기 결정 시간(210B)과 제 2 피드백 시간(212B) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승시킨다. 제 2 피드백 시간(212B)에서, 예시된 바와 같이, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기에 출력한다. 값(예를 들어 고정 값(214))은 CTIA의 출력으로부터 감소된다. 이것은 CTIA 출력 파형(206)의 값이 제 2 피드백 시간(212B)에서 고정 값(214)만큼 감소되게 한다. CTIA 출력 신호가 고정된 값에 의해 감소되는 것으로 기술되지만, 일부 구현예에서, 집적 동안, CTIA 출력 신호는 집적의 상이한 시간에서 상이한 값에 의해 감소될 수 있다는 것으로 이해되어야 한다.
제 2 피드백 시간(212B)과 제 3 양자화기 결정 시간(210C) 사이에서, 고정된 값(214)에 의해 감소시키기 위한 CTIA 출력 파형(206)의 값 이후, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 3 양자화기 결정 시간(210C)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104) 또는 양자화기(404)의 문턱값)과 비교된다. 예시된 바와 같이, 제 3 양자화기 결정 시간(210C)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 결정에 따라, 양자화기 출력 파형(208)은 "높음" 값(예를 들어 하나의 높은 공급 값, 높은 로직 전압 레벨)이다.
제 3 양자화기 결정 시간(210C)과 제 3 피드백 시간(212C) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 3 피드백 시간(212C)에서, 예시된 바와 같이, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 양자화기 결정에 따라, DAC(106)는 하이 DAC 출력 신호를 합산기에 출력한다. 값(예를 들어 고정된 값(214))은 CTIA의 출력으로부터 감소된다. 이는 CTIA 출력 파형(206)의 값을 제 3 피드백 시간(212C)에서 값(214)만큼 감소하게 한다.
예시된 바와 같이, 입력 파형(202)의 값이 제 2 피드백 시간(212B)과 제 4 피드백 시간(212D) 사이에서 동일하기 때문에, 제 3 및 제 4 피드백 시간(212D) 사이의 CTIA 출력 파형(206)의 값은 CTIA 출력 파형(206)이 제 2 및 제 3 피드백 시간(212C) 사이에서 어떻게 변하는지와 유사하게 변한다.
예시된 바와 같이, 제 4 피드백 시간(212D)에서, 입력 파형(202)의 값은 그의 초기 값으로부터 감소된다. 따라서, 제 4 피드백 시간(212D)과 제 5 양자화기 결정 시간(210E) 사이에서, 고정된 값(214)에 의해 감소시키기 위한 CTIA 출력 파형(206)의 값 이후, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 하지만, 이전의 속도에 비해 더 느린 속도(예를 들어 입력의 초기 값이 입력의 이 현재 값보다 더 높은 값이기 때문에)에서 상승하게 한다. 제 5 양자화기 결정 시간(210E)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104) 또는 양자화기(404)의 문턱값)과 비교된다. 예시된 바와 같이, 제 5 양자화기 결정 시간(210E)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 결정에 따라, 양자화기 출력 파형(208)은 "높음" 값(예를 들어 하나의 높은 공급 값, 높은 로직 전압 레벨)이다.
제 5 양자화기 결정 시간(210E)과 제 5 피드백 시간(212E) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다(이 더 느린 속도에서). 예시된 바와 같이, 제 5 피드백 시간(212E)에서, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기에 출력한다. 값(예를 들어 고정된 값(214))은 CTIA의 출력으로부터 감소된다. 이는 CTIA 출력 파형(206)의 값이 제 5 피드백 시간(212E)에서 고정된 값(214)만큼 감소되게 한다.
제 5 피드백 시간(212E)과 제 6 양자화기 결정 시간(210F) 사이에서, CTIA 출력 파형(206)의 값이 고정된 값(214)만큼 감소된 후에, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 6 양자화기 결정 시간(210F)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104) 또는 양자화기(404)의 문턱값)과 비교된다. 예시된 바와 같이, 제 5 양자화기 결정 시간(210E)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크지 않다는 결정에 따라, 양자화기 출력 파형(208)은 "낮음" 값(예를 들어 제로, 접지, 낮은 로직 전압 레벨)이다.
제 6 양자화기 결정 시간(210F)과 제 6 피드백 시간(212F) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 6 피드백 시간(212F)에서, 예시된 바와 같이, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크지 않다는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기에 출력하지 않는다(예를 들어 회로는 CTIA의 출력으로부터 하이 DAC 출력 신호를 감소시키는 것을 보류한다).
제 6 피드백 시간(212F)과 제 7 양자화기 결정 시간(210G) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 7 양자화기 결정 시간(210G)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104)의 문턱값)과 비교된다. 예시된 바와 같이, 제 7 양자화기 결정 시간(210G)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 결정에 따라, 양자화기 출력 파형(208)은 "높음" 값(예를 들어 하나의 높은 공급 값, 높은 로직 전압 레벨)이다.
제 7 양자화기 결정 시간(210G)과 제 7 피드백 시간(212G) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 7 피드백 시간(212G)에서, 예시된 바와 같이, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크다는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기에 출력한다. 값(예를 들어 고정된 값(214))은 CTIA의 출력으로부터 감소된다. 이는 CTIA 출력 파형(206)의 값이 제 7 피드백 시간(212G)에서 고정된 값(214)만큼 감소되게 한다.
제7 피드백 시간(212G)과 제8 양자화기 결정 시간(210H) 사이에서, 고정 값(214)만큼 감소하기 위한 CTIA 출력 파형(206)의 값 이후에, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제8 양자화기 결정 시간(210H)에서, CTIA 출력 파형(206)의 값은 문턱값(218)(예를 들어 양자화기(104)의 문턱값)과 비교된다. 예시된 바와 같이, 제 8 양자화기 결정 시간(210H)에서, CTIA 출력 파형(206)이 문턱값(218)보다 크지 않다는 결정에 따라, 양자화기 출력 파형(208)은 "낮음" 값(예를 들어 제로, 접지, 낮은 로직 전압 레벨)이다.
제 8 양자화기 결정 시간(210H)과 제 8 피드백 시간(212H) 사이에서, 입력은 피드백 커패시터를 계속 충전하고 CTIA의 출력을 계속 상승하게 한다. 제 8 피드백 시간(212H)에서, 예시된 바와 같이, DAC는 양자화기의 결정을 수신하고, CTIA 출력 파형(206)이 문턱값(218)보다 크지 않다는 양자화기 결정에 따라, DAC는 하이 DAC 출력 신호를 합산기에 출력하지 않는다(예를 들어 회로는 CTIA의 출력으로부터 하이 DAC 출력 신호를 감소시키는 것을 보류한다).
예시된 바와 같이, 제 8 피드백 시간(212H)에서, 입력 파형(202)의 값은 제로로 감소된다(예를 들어 전기적으로 커플링된 센서는 방전을 완료하고, 전기적으로 커플링된 센서에 대한 판독이 완료된다). 따라서, 제 8 피드백 시간(212H) 이후에, 피드백 커패시터는 충전을 중단하고 CTIA의 출력이 일정한 값이 되게 한다. 일부 구현예에서, 제 8 피드백 시간(212H) 이후의 CTIA(102)의 이러한 일정한 출력은 잔차(residue)(예를 들어 잔차(216), 잔차 전압(residue voltage), 잔차 전하(residue charge)에 대응하는 전압)이다. 일부 구현예에서, ADC(예를 들어 ADC(118), ADC(418))는 잔차를 수신하고, 잔차를 디지털 값으로 변환하고, 잔차의 디지털 값을 FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))에 제공한다.
상이한 시간에서 입력 신호의 부분을 집적하고 부분을 집적한 이후에 값(예를 들어 고정 값(214))만큼 CTIA 출력을 감소시킴으로써, CTIA는 적응형으로 유리하게 집적하도록 허용된다. 예시적인 이점으로서, 종래의 CTIA 출력 파형(204)과 CTIA 출력 파형(206) 사이의 차이(예를 들어 종래의 CTIA의 피드백 커패시터가 입력이 제로일 때까지 계속 충전함)에 의해 예시된 바와 같이, 개시된 회로 및 회로의 동작 방법은 종래 집적된 CTIA의 피드백 커패시터와 비교하여 피드백 커패시턴스 값이 더 작게 되도록 허용할 수 있다. 더 작은 피드백 커패시터를 갖는 CTIA는 더 큰 피드백 커패시터를 갖는 종래 CTIA와 동일한 입력을 집적할 수 있다. 따라서, 대응하는 출력 전압은 (예를 들어 수학식 Q = CV에 기인하여) 더 높을 수 있어서, 후속 회로부(예를 들어 ADC)의 분해능 또는 감도 요건을 완화시킨다. 다른 예시적인 이점으로서, CTIA가 적응형으로 집적될 수 있게 하므로, 개시된 회로 및 회로의 동작 방법은 상이한 어레이 크기, 상이한 유형의 픽셀, 및/또는 상이한 동적 범위의 판독을 수용하고, 상이한 CTIA에 대한 필요성을 감소시키고 특정 판독 회로를 설계하기 위한 비용을 감소시킬 수 있다.
또한, CTIA가 적응형으로 집적될 수 있게 하므로, CTIA는 집적 시간을 변화시킴으로써(예를 들어 양자화기 결정 시간(210)과 피드백 시간(212) 사이의 타이밍을 변화시킴으로써) 가변 이득을 위해 구성될 수 있고, 상이한 이득에 대한 추가적인 피드백 커패시터에 대한 필요성을 감소시킬 수 있다. 추가로, 설명된 바와 같이 집적함으로써, 입력의 부분은 동시에 변환될 수 있고(예를 들어 입력의 제 1 부분이 집적면서 입력의 제 2 부분이 집적됨), 변환 속도를 감소시키지 않고 샘플 및 홀드 회로 및 추가 커패시터에 대한 필요성을 감소시킬 수 있다.
개시된 회로의 면적 효율 및 유연성은 (예를 들어 개시된 방법을 사용하여 회로를 동작시킴으로써 인에이블되는(enabled)) X-선, 가시 및 적외선 이미징, 및 MEMS 센서와 같은 어레이형 센서에 유리하게 적합할 수 있고, 여기서 신호의 세트가 판독되고 디지털 형태로 변환될 수 있다. 하드웨어를 변경하지 않고, 개시된 회로는 통상적으로 집적되는 대응하는 데이터 변환 회로의 정확도를 유지하면서 (예를 들어 양자화기 결정 시간(210)과 피드백 시간(212) 사이의 타이밍을 조정함으로써) 상이한 어레이 크기, 상이한 유형의 센서, 또는 상이한 동적 범위에 대한 데이터를 변환하도록 유리하게 구성될 수 있다.
도 2의 파형이 시간과 특정 관계을 갖는 것으로 예시되지만, 예시된 파형은 예시적인 것으로 이해되어야 한다. 파형은 예시된 것과 상이한 시간과의 관계를 가질 수 있다. 예를 들어 입력 파형(202)은 예시된 것과 상이한 시간과의 관계(예를 들어 감쇠 지수, 상수 값(예를 들어 회로의 입력에서 개시된 가변 저항을 사용함으로써) 센서 픽셀(예를 들어 센서 픽셀 커패시턴스, 센서 픽셀 임피던스) 및/또는 센서 어레이(예를 들어 센서 컬럼 커패시턴스, 센서 컬럼 임피던스)의 전기적 특성에 의존하는 관계), 판독 방법에 의존하는 관계)를 가질 수 있다. 입력 파형(202) 및 기술된 집적에 기초하여, CTIA 출력 파형(206) 및 양자화기 출력 파형(208)이 그에 따라 생성된다. 다른 예로서, 시스템 요건(예를 들어 감도, 분해능, 전력 소비) 및 애플리케이션(예를 들어 센서 어레이 크기, 센서 유형)에 기초하여, 집적의 타이밍(예를 들어 양자화기 결정 시간(210)의 타이밍, 피드백 시간(212)의 타이밍)은 예시된 것과 상이할 수 있다.
도 3은 본 개시의 구현예에 따른 예시적인 타이밍 다이아그램(300)을 예시한다. 일부 구현예에서, 타이밍 다이아그램(300)은 회로(100), 회로(400), 회로(500), 또는 회로(600)의 동작의 예시적인 표현이다. 일부 구현예에서, 타이밍 다이아그램(300)는 5개의 부분 - 피드백 커패시터 리셋(302), 오프셋 제거(304), 센서 판독(306), 집적(308), 및 잔차 변환 및 FIR 출력(310)을 포함한다.
예를 들어 30 Hz 프레임 재생률(frame refresh rate)을 갖는 512개의 로우(row)를 갖는 센서 어레이에 대해, 대응하는 로우 시간(row time)은 65μs이다. 이러한 예에서, 피드백 커패시터 리셋(302) 시간은 2μs이고, 오프셋 제거(304) 시간은 10μs이며, 집적(308) 시간은 12μs이고, 잔차 변환 및 FIR 출력(310) 시간은 40μs이다. 예를 들어 3.2 MHz 클록에 대해, 오프셋 제거 시간의 10μs는 오프셋 제거(302) 동안 32개의 샘플이 캡처되는 것을 의미하고, 잔차 변환 및 FIR 출력 시간의 40μs는 128개의 샘플이 ADC(예를 들어 ADC(118), ADC(418))에 의해 캡처되는 것을 의미한다.
일부 구현예에서, 피드백 커패시터 리셋(302) 동안, 센서 픽셀이 CTIA에 전하 전달을 시작하기 전에, CTIA의 피드백 커패시터(예를 들어 피드백 커패시터(116), 피드백 커패시터(416), 피드백 커패시터(516), 피드백 커패시터(616))는 피드백 커패시터 리셋(302) 동안 피드백 커패시터 상의 잔차 전하를 클리어하기 위해 폐쇄함으로써(예를 들어 CTIA의 출력의 값을 리셋(예를 들어 출력에서 오프셋 값을 남김)함으로써) 리셋 스위치(예를 들어 리셋 스위치(126), 리셋 스위치(426), 리셋 스위치(514), 리셋 스위치(620))에 의해 리셋된다.
일부 구현예에서, 오프셋 제거(304) 동안, CTIA의 오프셋이 제거된다. 예를 들어 오프셋 제거(304) 동안, 오프셋 제거 회로(예를 들어 오프셋 제거 회로(120), 회로(400))는 오프셋 값을 캡처하고, 오프셋 값은 ADC(예를 들어 ADC(118), ADC(418))에 제공되기 전에 잔차 전하 또는 잔차 전압으로부터 감산되고, 디지털 출력 신호(예를 들어 디지털 출력 신호(112), 디지털 출력 신호(412))로부터 오프셋을 제거하고, 회로의 데이터 변환 정확도를 개선시킨다.
일부 구현예에서, 오프셋 제거(304) 동안, 상관된 오프셋 제거가 수행된다. 예를 들어 오프셋 제거 회로는 상관된 이중 샘플링을 위해 구성된다. 리셋 스위치가 피드백 커패시터를 리셋한 후(예를 들어 피드백 커패시터 리셋(302) 후), 랜덤 잡음이 측정될 수 있다. 이러한 랜덤 잡음을 제거하기 위해, CTIA의 출력은 오프셋 제거 회로에 의해 - 집적의 시작 시에 또는 시작 전에 1회, 잡음 전하를 측정하고, 집적의 종료 시에 또는 완료 후에 1회, 집적된 신호 또는 잔차 플러스 잡음 전하를 측정하여 (예를 들어 다수 회 측정되고 평균화됨) 측정된다. 이들 2개의 측정된 값의 차이(예를 들어 이들 2개의 측정된 값의 차이는 오프셋을 배제할 것임)는 ADC(118)(예를 들어 시그마-델타 변환기)를 사용하여 디지털 값으로 변환된다.
일부 구현예에서, 오프셋 제거(304) 동안, 회로의 ADC(예를 들어 ADC(118), ADC(418))는 CTIA의 오프셋(예를 들어 복수의 샘플에 걸친 오프셋의 평균 값)을 디지털 값으로 변환하도록 구성된다. 변환된 오프셋에 대응하는 값은 디지털 출력 신호로부터 오프셋 성분을 더 잘 제거하기 위해 출력 신호로부터 제거된다. 예를 들어 집적의 시작 전에, ADC(418)는 CTIA(402)의 오프셋을 디지털 값 또는 디지털 값으로 변환하고, 오프셋의 디지털 값(들)은 도 4를 참조로 하여 더 상세히 기술된 바와 같이, 디지털 출력 신호(412)로부터 오프셋 제거를 위해 사용된다.
일부 구현예에서, 오프셋 제거(304) 시간은 (예를 들어 도 5 및 도 6를 참조로 하여 기술된 바와 같이) 저역-통과 필터(low-pass filter)가 오프셋 신호로부터 고주파수 잡음을 충분히 제거하도록 설정된다. 일부 구현예에서, 오프셋 제거(304) 시간은 (예를 들어 도 5 및 도 6를 참조로 하여 기술된 바와 같이) 저역-통과 필터의 시상수보다 몇 배(예를 들어 2 내지 10 배) 더 크게 설정된다.
일부 구현예에서, 센서 판독(306) 동안, 센서 픽셀은 판독을 위해 회로에 선택적으로 전기적으로 커플링된다(예를 들어 센서 픽셀의 로우는 판독을 위해 대응하는 수의 회로에 선택적으로 전기적으로 커플링된다). 일부 구현예에서, 이 시간 동안, 센서 픽셀 전하는 집적을 위해 CTIA(예를 들어 집적(308))로 전달된다. 일부 구현예에서, 대응하는 회로에 선택적으로 결합되는 센서 픽셀 또는 센서 픽셀의 행에 대한 전이는 0.1 μs이다. 일부 구현예에서, 예시된 바와 같이, 센서 판독(306)은 집적(308)과 잔차 변환 및 FIR 출력(310) 사이에서 발생한다. 일부 구현예에서, 센서 판독(306)은 집적(308)의 부분 및 잔차 변환 및 FIR 출력(310) 동안 발생한다. 센서 판독(306)의 종료시에, 센서 픽셀은 회로로부터 전기적으로 분리된다. 센서 판독의 예시적인 방법은 국제출원번호 제PCT/US2019/027982호 및 제PCT/US2019/046066호에서 찾을 수 있으며, 이의 전체 내용은 모든 목적을 위해 그 전체 내용이 본 명세서에 참조로 포함된다.
일부 구현예에서, 집적(308) 동안, 도 1 및 도 2를 참조로 하여 기술된 바와 같이, 집적이 수행된다. 기술된 집적과 관련된 기술 및 장점은 여기서 반복되지 않는다.
일부 구현예에서, 잔차 변환 및 FIR 출력(310) 동안, 도 1, 도 2 및 도 4와 관련하여 기술된 바와 같이, CTIA의 잔차는 ADC(예를 들어 ADC(118), ADC(418))에 의해 디지털 값으로 변환된다. 잔차의 디지털 값 및 양자화기(예를 들어 양자화기(104), 양자화기(404))의 출력(예를 들어 집적, 양자화기 출력 파형(208)으로부터 생성된 펄스의 시퀀스)은 FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))에 의해 수신된다. 본원에 기술된 방법을 사용하여 결정된 계수를 사용하는 FIR 데시메이터는 양자화기의 출력 또는 양자화기의 출력 및 잔차의 디지털 값을 처리하여 디지털 출력 신호(예를 들어 디지털 출력 신호(112), 입력 신호(예를 들어 입력 신호(110), 입력 신호(410)의 디지털 표현인 디지털 출력 신호(412))를 생성한다.
타이밍 다이아그램(300)이 4개의 부분을 포함하는 것으로 예시되고, 4개의 부분은 특정 순서를 갖는 것으로 예시되지만, 타이밍 다이아그램(300)은 상이한 부분, 부분의 상이한 순서화, 및/또는 상이한 타이밍을 갖는 부분을 포함할 수 있다는 것으로 이해되어야 한다. 예를 들어 타이밍 다이아그램(300)의 부분은 중첩할 수 있다(예를 들어 집적(308) 및 잔차 변환 및 FIR 출력(310)의 단계가 동시에 발생할 수 있다). 다른 예로서, 집적은 양자화기가 스위칭으로부터 정지된 후에 계속된다(예를 들어 MASH에 대해, CTIA는 ADC에 전기적으로 커플링되고, 양자화기가 턴 오프되는 동안 계속 집적된다).
도 4는 본 개시의 구현예에 따른 예시적인 회로(400)를 예시한다. 일부 구현예에서, 회로(400)는 데이터 변환기(예를 들어 시그마-델타 변환기)이다. 일부 구현예에서, 회로(400)는 도 1의 회로(100)와 관련하여 기술된 요소를 포함한다. 예를 들어 CTIA(402)는 CTIA(102)에 대응하고, 양자화기(404)는 양자화기(104)에 대응하며, DAC(406)는 DAC(106)에 대응하고, 합산기(408)는 합산기(108)에 대응하며, 입력(414)에서의 신호(410)는 입력(114)에서의 신호(110)에 대응하고, 피드백 커패시터(416)는 피드백 커패시터(116)에 대응하며, 리셋 스위치(426)는 리셋 스위치(126)에 대응하고, ADC(418)는 ADC(118)(예를 들어 시그마-델타 변환기)에 대응하며, FIR 데시메이터(422)는 디지털 필터에 포함된 FIR 데시메이터(122)에 대응하고, 타이밍 및 제어 회로(424)는 타이밍 및 제어 회로(124)에 대응하며, 디지털 출력 신호(412)는 디지털 출력 신호(112)에 대응하고, 디지털 출력(432)은 디지털 출력(128)에 대응한다. 이들 요소와 관련된 일부 기술 및 이점은 여기서 반복되지 않는다.
일부 구현예에서, ADC(418)는 CTIA(402)의 잔차 및 CTIA(402)의 오프셋을 변환하도록 구성된다. 예를 들어 집적의 시작 전에, ADC(418)는 CTIA(402)의 오프셋을 디지털 값 또는 디지털 값(예를 들어 복수의 샘플에 대한 오프셋의 평균 값)으로 변환하고, 오프셋의 디지털 값은 디지털 출력 신호(412)로부터의 오프셋 제거를 위해 사용된다. 변환된 오프셋에 대응하는 값은 디지털 출력 신호(412)로부터 오프셋 성분을 더 잘 제거하고 디지털 출력 신호(412)의 정확도를 개선하기 위해 디지털 출력 신호(412)로부터 제거된다(예를 들어 입력(410)과 비교할 때).
일부 구현예에서, CTIA(402)의 오프셋은 CTIA(402)의 잔차보다 작다(예를 들어 약 20배 더 작다). 일부 구현예에서, 회로(400)는 저항기(428 및 430)를 포함한다. 일부 구현예에서, 오프셋은 저항기(428 및 430)의 구성에 의해 스케일링(예를 들어 증폭)된다. 예를 들어 저항기(428)는 저항기(430)의 저항보다 19배 더 큰 저항을 갖는다. ADC(418)가 오프셋 신호를 변환하는 데 사용될 때, 저항기(428 및 430)는 병렬로 전기적으로 커플링되고(예를 들어 타이밍 및 제어 회로(424)에 의해 제어됨), 전기적으로 커플링되는 저항기(428)에만 비해 오프셋 신호에 의해 생성된 전류를 20배 증폭된다. ADC(418)가 잔차 신호를 변환하는 데 사용될 때, 저항기(428)는 전기적으로 커플링된다. 예시적인 이점으로서, 더 작은 오프셋 신호를 증폭함으로써, ADC(418)는 오프셋 신호 및 잔차 신호 둘 다를 변환하는 데 사용될 수 있고, 더 작은 오프셋 신호를 변환하는 데 제 2 및 더 높은 분해능 ADC가 필요하지 않을 수 있다(예를 들어 저항기(430)를 사용하지 않고 필요할 수 있는 14-비트 분해능을 갖는 ADC 대신에 10-비트 분해능을 갖는 ADC가 필요할 수 있다).
일부 구현예에서, ADC(418)의 요구되는 분해능을 감소시키기 위해 저항기(428 및 430) 대신에, 오프셋 제거(예를 들어 오프셋 제거(304)) 동안 ADC(418) 입력에서의 감도를 증가시키기 위해 피드백 커패시터(416)의 커패시턴스 또는 CTIA 출력이 감소되는 값이 감소된다.
도 5는 본 개시의 구현예에 따른 예시적인 회로(500)를 예시한다. 일부 구현예에서, 회로(500)는 도 1의 회로(100) 및 도 4의 회로(400)와 관련하여 기술된 요소를 포함한다. 예를 들어 회로(500)는 CTIA(102) 또는 CTIA(402)이고, 리셋 스위치(514)는 리셋 스위치(126) 또는 리셋 스위치(426)이고, 피드백 커패시터(516)는 피드백 커패시터(116) 또는 피드백 커패시터(416)이다. 커패시터(508) 및 저항기(510)는 회로(500)의 입력에서의 로딩(예를 들어 회로의 입력에 전기적으로 커플링된 센서 및/또는 대응하는 컬럼의 등가 커패시턴스(equivalent capacitance) 및 저항, 입력(114) 또는 입력(414)의 등가 커패시턴스 및 저항)을 나타낸다. 이들 요소와 관련된 일부 기재 및 장점은 여기서 반복하지 않는다.
일부 구현예에서, 회로(500)는 피드백 커패시터(516) 및 오프셋 제거 회로를 포함하는 CTIA이다. 일부 구현예에서, 오프셋 제거 회로는 CTIA의 피드백에 포함되고, 제 1 스위치(502)(폐쇄(closed)/전도성(conducting)인 것으로 도시됨), 제 2 스위치(504), 및 오프셋 샘플링 커패시터(506)를 포함한다. 일부 구현예에서, 오프셋 샘플링 커패시터(506)의 커패시턴스는 피드백 커패시터(516)의 커패시턴스이다.
예로서, 피드백 커패시터(516)가 리셋된 후(예를 들어 피드백 커패시터 리셋(302) 후), 제 1 스위치(502)는 폐쇄되거나 전도되어, 오프셋 샘플링 커패시터(506) 및 피드백 커패시터(516)가 회로(500)의 오프셋 전압(예를 들어 CTIA의 오프셋 전압)을 샘플링하게 한다. 오프셋 샘플링 커패시터(506) 및 피드백 커패시터(516)의 커패시턴스가 동일하기 때문에, 커패시터 둘 다는 오프셋 전압을 샘플링하였다. 오프셋 전압을 샘플링한 후, 제 1 스위치(502)는 개방되거나 전도를 중지하고, 제 2 스위치(504)는 폐쇄되거나 전도되어, 오프셋 샘플링 커패시터(506)에 저장된 전하가 증폭기의 입력으로 전달되게 한다. 전달된 전하는 피드백 커패시터(516)에 저장된 오프셋 전압을 상쇄하여, 회로(500)의 출력에서 오프셋을 제거한다.
일부 구현예에서, 오프셋 샘플링 커패시터(506)에 저장된 전하를 증폭기의 입력으로 전달하는 데 필요한 시간은 증폭기의 이득-대역폭 곱에 의해 제한된다. 일부 구현예에서, 회로(500)의 출력에서 오프셋이 제거된 후, 제 2 스위치(504)는 재개방된다. 일부 구현예에서, 제 2 스위치(504)는 폐쇄된 채로 유지된다.
예시적인 장점으로서, 개시된 CTIA는 상이한 애플리케이션에 대해 하나 초과의 피드백 커패시터를 요구할 수 있는 종래의 CTIA와 비교하여, 상이한 애플리케이션에 대해 하나의 피드백 커패시터를 요구할 수 있기 때문에, CTIA에 대한 오프셋 제거 회로가 단순화될 수 있다. CTIA의 피드백에 제 1 및 제 2 스위치(502, 504) 및 오프셋 커패시터(516)를 단순히 추가함으로써, CTIA의 오프셋이 제거될 수 있다. 종래의 CTIA와 비교하여, 회로 면적이 감소될 수 있는데, 이는 추가적인 오프셋 제거 회로가 필요하지 않을 수 있고 오프셋 제거가 CTIA의 피드백에 포함될 수 있기 때문이다.
도 6은 본 개시의 구현예에 따른 예시적인 회로(600)를 도시한다. 일부 구현예에서, 회로(600)는 도 1의 회로(100), 도 4의 회로(400), 또는 도 5의 회로(500)와 관련하여 기술된 요소를 포함한다. 예를 들어 회로(600)는 CTIA(102) 또는 CTIA(402)이고, 리셋 스위치(620)는 리셋 스위치(126), 리셋 스위치(426), 또는 리셋 스위치(514)이고, 피드백 커패시터(616)는 피드백 커패시터(116), 피드백 커패시터(416), 또는 피드백 커패시터(516)이다. 커패시터(608) 및 저항기(610)는 회로(600)의 입력에서의 로딩(예를 들어 회로의 입력에 전기적으로 커플링된 센서 및/또는 대응하는 컬럼의 등가 커패시턴스 및 저항, 입력(114) 또는 입력(414)의 등가 커패시턴스 및 저항)을 나타낸다. 이들 요소와 관련된 일부 기재 및 장점은 여기서 반복되지 않는다.
일부 구현예에서, 회로(600)는 피드백 커패시터(616), 오프셋 제거 회로, 및 저역-통과 필터(low-pass filter)를 포함하는 CTIA이다. 일부 구현예에서, 저역-통과 필터는 회로(600)의 피드백에 포함된다. 일부 구현예에서, 저역-통과 필터 및 오프셋 제거 회로는 회로(600)의 피드백에 포함된다.
일부 구현예에서, 제 1 스위치(602), 제 2 스위치(604), 커패시터(606), 제 3 스위치(608) 및 오프셋 샘플링 커패시터(610)는 저역-통과 필터 및 오프셋 제거 회로로서 기능한다. 일부 구현예에서, 커패시터(606)의 커패시턴스는 오프셋 샘플링 커패시터(610)의 커패시턴스보다 작다. 일부 구현예에서, 제 1 스위치(602), 제 2 스위치(604), 및 커패시터(606)는 스위치 커패시터로서 기능한다.
예로서, 피드백 커패시터(616)가 리셋된 후(예를 들어 피드백 커패시터 리셋(302) 후), 제 1 스위치(602) 및 제 2 스위치(604)는 폐쇄 또는 전도 및 개방 또는 비전도 사이에서 교번하여(예를 들어 제 1 및 제 2 스위치는 상보적 클록 신호들에 의해 제어됨), 커패시터(606)가 오프셋 전하의 일부를 샘플링하게 하고 이 샘플링된 오프셋 전하를 오프셋 샘플링 커패시터(610)로 전달한다. 동시에, 피드백 커패시터(616)는 도 5와 관련하여 기술된 바와 같이, 피드백 커패시터(516)가 오프셋 전압을 샘플링하는 방법과 유사하게 오프셋 전압을 샘플링한다.
일부 구현예에서, f는 제 1 및 제 2 스위치(602, 604)를 제어하는 클록의 주파수이다. 저역-통과 필터의 유효 시간 상수는 아래와 같다:
제 1 및 제 2 스위치(602, 604)는 교번하는 방식으로, 오프셋 전하의 부분을 커패시터(606)로부터 오프셋 샘플링 커패시터(610)로 전달한다. 오프셋 샘플링 커패시터(610) 및 피드백 커패시터(616)의 커패시턴스가 동일하므로, 커패시터 둘 다는 오프셋 전압을 샘플링하였다. 오프셋 전압을 샘플링한 후, 제 3 스위치(608)는 폐쇄 또는 전도하여, 오프셋 샘플링 커패시터(610)에 저장된 전하가 증폭기의 입력으로 전달되게 한다. 전달된 전하는 피드백 커패시터(616)에 저장된 오프셋 전압을 상쇄하고, 회로(600)의 출력에서 오프셋을 제거한다.
일부 구현예에서, 오프셋 샘플링 커패시터(610)에 저장된 전하를 증폭기의 입력으로 전달하는데 필요한 시간은 증폭기의 이득-대역폭 곱(gain-bandwidth product)에 의해 제한된다. 일부 구현예에서, 오프셋이 회로(600)의 출력에서 제거된 후, 제 3 스위치(608)는 재개방된다. 일부 구현예에서, 제 3 스위치(608)는 폐쇄된 채로 유지된다.
예시적인 이점으로서, 개시된 CTIA는 상이한 애플리케이션에 대해 하나 초과의 피드백 커패시터를 요구할 수 있는 종래의 CTIA와 비교하여, 상이한 애플리케이션에 대해 하나의 피드백 커패시터를 요구할 수 있으므로, CTIA에 대한 오프셋 제거 회로가 단순화될 수 있다. 또한, 저역-통과 필터는 CTIA의 피드백에서 오프셋 제거 회로와 함께 포함될 수 있다. CTIA의 피드백에 제 1 스위치(602), 제 2 스위치(604), 커패시터(606), 제 3 스위치(608) 및 오프셋 샘플링 커패시터(610)를 단순히 추가함으로써, CTIA의 오프셋 및 잡음이 제거될 수 있고, 이는 더 정확한 오프셋 제거를 초래한다. 추가적인 오프셋 제거 및 저역-통과 필터 회로가 CTIA 외부의 회로의 부분에 필요하지 않을 수 있고 오프셋 제거 및 저역-통과 필터링이 CTIA의 피드백에 포함될 수 있으므로 회로 면적이 감소될 수 있다.
추가로, 저역-통과 필터는 오프셋 샘플링 동안 이들 잡음이 샘플링되는 것을 방지하기 위해 오프셋 샘플링 전에 (예를 들어 센서 열 기생으로 인해, 이 잡음의 대역폭은 센서 열의 기생 저항 및 기생 커패시턴스에 의해 결정됨) 존슨 잡음 또는 광대역 잡음을 유리하게 감소시키고, 오프셋 제거의 정확도를 추가로 개선한다. 예를 들어 잡음 제거의 이익 없이, 데이터 변환기의 정확도는 약 1 × 10-15 C(예를 들어 출력과 대응하는 입력 사이의 에러)일 수 있고, 이는 센서 열 기생 커패시턴스에 대한 존슨 잡음에 의해 야기될 수 있다. 대조적으로, 본 명세서에 기술된 회로 및 방법을 사용하는 잡음 제거의 이익으로, 이들 이익을 갖는 데이터 변환기의 정확도는 1.4 × 10-16 C의 개선된 정확도(예를 들어 출력과 대응하는 입력 사이의 에러)를 달성할 수 있다. 입력이 10 pC 입력(예를 들어 집적되는 전하의 총량은 10 pC임)인 경우, 개선된 데이터 변환기는 16개의 유효 비트 수(ENOB)를 달성할 수 있다.
예를 들어 개시된 오프셋 제거 회로 및 방법을 사용하지 않으면, 오프셋은 4 mV이다. 도 6에 대해 설명된 저역-통과 필터 및 오프셋 제거 회로는 다음과 같은 파라미터를 갖는 CTIA의 피드백에 추가된다: 저역-통과 필터 및 오프셋 제거 회로의 추가로, 오프셋은 1.5 mV로 감소된다.
일부 구현예에서, 저항기는 위에서 기술한 유사한 이익을 갖는 저역-통과 필터를 생성하기 위해 스위칭된 커패시터 회로(예를 들어 제 1 스위치(602), 제 2 스위치(604), 커패시터(606)) 대신에 사용된다. 예를 들어 도 5의 회로(500)를 다시 참조하면, (예를 들어 원하는 차단 주파수(cutoff frequency)를 산출하기 위해) 적절한 저항 값을 갖는 저항기는 위에서 기술한 유사한 이익을 갖는 저역-통과 필터를 생성하기 위해 제 1 스위치(502)에 전기적으로 커플링될 수 있다(도시되지 않음).
도 7은 본 개시의 구현예에 따른 예시적인 방법(700)을 예시한다. 일부 구현예에서, 방법(700)은 회로(100), 회로(400), 회로(500) 및/또는 회로(600)를 동작시키는 방법이다. 방법(700)이 기술된 단계를 포함하는 것으로 예시되지만, 본 개시의 범위로부터 벗어나지 않으면서 예시적인 데이터 변환기를 동작시키기 위해 상이한 순서의 단계, 추가의 단계, 또는 더 적은 단계가 수행될 수 있다는 것으로 이해되어야 한다. 방법(700)의 단계와 관련된 일부 기재 및 이점은 도 1 내지 도 6과 관련하여 기술되고 여기서 반복되지 않는다.
일부 구현예에서, 방법(700)은 입력 신호를 회로의 CTIA와 집적하는 단계(단계(702))를 포함한다. 예를 들어 입력 신호의 제 1 부분(예를 들어 입력 신호(110), 입력 신호(410), 입력 파형(202))은 인접한 피드백 시간(212) 사이의 CTIA 출력 파형(206)에 의해 예시된 바와 같이 CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))에 의해 집적된다.
일부 구현예에서, 방법(700)은 가변 저항을 사용하여 입력 신호의 전류 레벨을 감소시키는 단계를 포함한다. 예를 들어 도 1과 관련하여 기술된 바와 같이, 가변 저항(예를 들어 트랜지스터의 유효 저항을 변경하기 위해 가변 전압에 의해 제어되는 MOS 트랜지스터)은 입력 신호의 전류 레벨을 감소시키기 위해(예를 들어 피드백 커패시터를 충전하는 속도를 감소시키고 높은 전류 레벨이 높은 충전 속도를 유발할 때 피드백 커패시터가 포화되는 것을 방지하기 위해) 회로(예를 들어 회로(100), 회로(400))의 입력에 전기적으로 커플링된다.
일부 구현예에서, 방법(700)은 센서를 CTIA에 전기적으로 커플링하는 단계를 포함한다. 일부 구현예에서, 센서는 입력 신호를 제공하고, CTIA는 피드백 커패시터를 포함하고, 피드백 커패시터의 커패시턴스는 센서의 커패시턴스보다 작다. 예를 들어 집적(예를 들어 집적(308)) 동안, 본 명세서에 기술된 바와 같이, 센서 픽셀(예를 들어 볼로미터 픽셀, X-선 센서 픽셀, 가시 이미징 센서 픽셀, 적외선 이미징 센서 픽셀, MEMS 센서 픽셀, 환경에 관한 정보를 전기 신호로 변환하는 센서 픽셀)은 CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))에 전기적으로 커플링된다. 센서 픽셀은 입력 신호(예를 들어 입력 신호(110), 입력 신호(410), 입력 파형(202))를 제공한다. CTIA는 피드백 커패시터(예를 들어 피드백 커패시터(116), 피드백 커패시터(416), 피드백 커패시터(516), 피드백 커패시터(616))를 포함하고, 피드백 커패시터의 커패시턴스(예를 들어 일 예에서 0.5 pF)는 센서의 커패시턴스(예를 들어 일 예에서 2.6 pF)보다 작다. 도 1 내지 도 6과 관련하여 기술된 CTIA의 피드백 커패시터와 관련된 일부 기재 및 이점은 여기서 반복되지 않는다.
일부 구현예에서, 방법(700)은 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계(단계(704))를 포함한다. 예를 들어 양자화기(예를 들어 양자화기(104), 양자화기(404))는 CTIA 출력 신호가 양자화기 결정 시간(예를 들어 210A-210I)에서 문턱값(예를 들어 문턱값(218))보다 큰지 여부를 결정한다.
일부 구현예에서, 방법(700)은 CTIA 출력 신호가 문턱값보다 크다는 결정(단계(706))에 따라: CTIA 출력 신호를 감소시키는 단계(단계(708))를 포함한다.
예를 들어 양자화기(예를 들어 양자화기(104), 양자화기(404))는 CTIA 출력 신호(예를 들어 CTIA 출력 파형(206))가 양자화기 결정 시간(예를 들어 210B, 210C, 210D, 210E, 210G)에서 문턱값(예를 들어 문턱값(218))보다 크다는 것을 결정한다. 이러한 결정에 따라, 양자화기(예를 들어 양자화기(104), 양자화기(404))는 결정(예를 들어 "높은" 값)을 DAC(예를 들어 DAC(106), DAC(406))에 출력하고, 양자화기 결정을 수신하는 것에 응답하여, DAC는 하이 DAC 출력 신호를 제공하여, (예를 들어 CTIA 출력 신호로부터 고정된 값(214)을 감산하여) 피드백 시간(예를 들어 212B, 212C, 212D, 212E, 212G) 동안 (예를 들어 합산기(108)를 사용하여, 합산기(408)를 사용하여) CTIA 출력 신호로부터 값이 감소되게 한다.
일부 구현예에서, 방법(700)은 CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 하이 DAC 출력 신호를 생성하는 단계를 포함한다. CTIA 출력 신호는 값만큼 감소되고, 값은 높은 DAC 출력 값에 기초하여 생성된다. 예를 들어 DAC(예를 들어 DAC(106), DAC(406))는, CTIA 출력 신호(예를 들어 CTIA(102)의 출력, CTIA(402)의 출력, 회로(500)의 출력, 회로(600)의 출력)가 문턱값(예를 들어 양자화기의 문턱값, 문턱값(218))보다 크다는 결정에 따라 하이 DAC 출력 신호를 생성한다.
일부 구현예에서, CTIA는 피드백 커패시터(예를 들어 피드백 커패시터(116), 피드백 커패시터(416), 피드백 커패시터(516), 피드백 커패시터(616))를 포함한다. 피드백 커패시터는 총 전하를 저장하도록 구성되고, CTIA 출력 신호는 총 전하보다 작은 값에 대응하는 값만큼 감소된다. 예를 들어 고정된 값(214)은 피드백 커패시터가 저장할 수 있는 총 전하 작은 값(예를 들어 값은 CTIA 출력 파형(206)의 최고 가능한 레벨보다 크지 않음)에 대응한다.
일부 구현예에서, 방법(700)은, CTIA 출력 신호가 문턱값보다 크지 않다는 결정(단계(710))에 따라: CTIA 출력 신호를 감소시키는 것을 보류하는 것(단계(712))을 포함한다.
예를 들어 양자화기(예를 들어 양자화기(104), 양자화기(404))는, 양자화기 결정 시간(예를 들어 210A, 210F, 210H)에서 CTIA 출력 신호(예를 들어 CTIA 출력 파형(206))이 문턱값(예를 들어 문턱값(218))보다 크지 않다고 결정한다. 이러한 결정에 따라, 양자화기(예를 들어 양자화기(104), 양자화기(404))는 결정(예를 들어 "낮은" 값)을 DAC(예를 들어 DAC(106), DAC(406))에 출력하고, 양자화기 결정을 수신하는 것에 응답하여, DAC는 회로의 입력에서 하이 DAC 출력 신호(예를 들어 DAC가 출력을 제공하는 것을 중단함)를 제공하는 것을 진행한다. CTIA 출력 신호는 피드백 시간(예를 들어 212A, 212F) 동안 입력 신호로부터 감소되지 않는다(예를 들어 하이 DAC 출력 신호가 합산기(108)에 제공되지 않고, 하이 DAC 출력 신호가 합산기(408)에 제공되지 않는다).
일부 구현예에서, 입력 신호를 집적하는 것은 입력 신호의 제 1 부분을 집적하는 것을 포함하고, 방법(700)은, CTIA와, 입력 신호의 제 2 부분을 집적하는 것을 포함한다. 예를 들어 제 1 부분이 집적된 후(예를 들어 입력 신호의 부분이 인접한 피드백 시간 사이에 집적된 후), CTIA는 입력 신호의 제 2 부분을 계속해서 집적한다(예를 들어 입력 신호의 후속 부분이 인접한 피드백 시간의 다음 쌍 사이에 집적됨).
일부 구현예에서, CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부는 제 1 부분이 제 1 시간에 집적되는 동안 결정된다. 예를 들어 도 2를 참조하면, CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부는 양자화기 결정 시간(예를 들어 양자화기(210A-2101))에서 결정된다.
일부 구현예에서, CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 방법(700)은 제 1 시간 이후의 제 2 시간에 CTIA 출력 신호를 감소시키는 것을 포함한다. 제 2 부분을 집적하는 것은 제 2 시간 이후의 제 3 시간에 감소된 CTIA 출력 신호로부터 시작한다. 예를 들어 도 2를 참조하면, CTIA 출력 신호가 양자화기(예를 들어 양자화기(104), 양자화기(404))에 의한 양자화기 시간(예를 들어 양자화기 시간(210B, 210C, 210D, 210E, 210G))에서 문턱값보다 크다는 결정에 따라, CTIA 출력 신호는 피드백 시간(예를 들어 피드백 시간(212B, 212C, 212D, 212E, 212G) 사이의 시간)에서 감소되고, 집적된 제 2 부분은 제 3 시간(예를 들어 피드백 시간(212B, 212C, 212D, 212E, 212G) 사이, 피드백 시간(212C, 212D, 212E, 212G, 212H) 사이)에서 감소된 CTIA 출력 신호로부터 시작한다.
일부 구현예에서, CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 방법(700)은 제 2 시간에서 CTIA 출력 신호를 감소시키는 것을 보류하는 것을 포함한다. 제 2 부분을 집적하는 것은 제 3 시간에서 CTIA 출력 신호로부터 시작한다. 예를 들어 도 2를 참조하면, CTIA 출력 신호가 양자화기(예를 들어 양자화기(104), 양자화기(404))에 의한 양자화기 시간(예를 들어 양자화기 시간(210A, 210F))에서 문턱값보다 크지 않다는 결정에 따라, CTIA 출력 신호가 피드백 시간(예를 들어 피드백 시간(212A, 212F))에서 예상되는 것을 감소시키고, 집적된 제 2 부분은 제 3 시간(예를 들어 피드백 시간(212A, 212B)과 피드백 시간(212F, 212G) 사이)의 CTIA 출력 신호로부터 시작한다.
일부 구현예에서, 회로의 동작 주파수는 입력 신호의 집적 사이의 시간에 기초하고, 회로의 감도는 회로의 동작 주파수에 기초한다. 예를 들어 회로(예를 들어 회로(100), 회로(400))의 동작 주파수는 양자화기 결정 시간(예를 들어 양자화기 결정 시간(210A 내지 210I)) 및/또는 피드백 시간(예를 들어 피드백 시간(212A 내지 212I)) 사이의 타이밍에 기초한다. 양자화기 결정 시간 및/또는 피드백 시간 사이의 타이밍에 기초하여, 회로의 감도가 설정된다(예를 들어 집적되는 부분의 크기가 설정되고, 그에 의해 집적의 분해능을 설정한다). 동작 주파수에 기초하여 감도 조정성을 가짐으로써, 회로는 유리하게 더 넓은 범위의 응용에 사용될 수 있다(예를 들어 회로는 더 낮은 분해능 시스템 및 더 높은 분해능 시스템 둘 모두에 적합함).
일부 구현예에서, CTIA 출력 신호가 문턱값보다 크지 않고 입력 신호의 레벨이 0일 때, CTIA 출력 신호는 잔차에 대응한다. 예를 들어 집적 시간(예를 들어 집적(308))의 종료 근처에서, 집적되는 입력 신호의 부분(예를 들어 피드백 시간(212G) 이후의 CTIA 출력 파형(206)의 부분)은 잔차이다.
일부 구현예에서, 방법(700)은 CTIA의 오프셋을 제거하는 단계를 포함한다. 예를 들어 CTIA의 오프셋은 오프셋 제거(304) 동안 제거된다. 예를 들어 오프셋 제거 회로(120)는 오프셋 값을 캡처한다. 오프셋 값은 ADC(118)에 제공되기 전에 잔차 전하 또는 잔차 전압으로부터 감소되고, 디지털 출력 신호(112)로부터 오프셋을 제거하고, 회로(100)의 데이터 변환 정확도를 개선시킨다.
일부 구현예에서, 오프셋 제거 회로(120)는 상관된 이중 샘플링을 위해 구성된다. 리셋 스위치(126)가 피드백 커패시터(116)를 리셋한 이후(예를 들어 피드백 커패시터 리셋(302) 이후), 랜덤 잡음이 샘플링될 수 있다. 일부 구현예에서, 센서 컬럼의 커패시턴스는 클 수 있고, 잡음은 기생 컬럼 요소에서의 열 잡음일 수 있고, 랜덤 전하 값을 야기할 수 있다. 이러한 랜덤 전하의 표준 편차는 대략 일 수 있다.
일부 구현예에서, 이러한 랜덤 잡음을 제거하기 위해, CTIA의 출력은 오프셋 제거 회로(offset removal circuit)(120)에 의해 - 집적의 시작에서 또는 집적의 시작 전에 1회, 잡음 전하를 측정하고, 집적의 종료에서 또는 집적의 완료 후에 1회, 집적된 신호 또는 잔차 + 잡음 전하를 측정하여 - 측정된다(예를 들어 다수 회 측정되고 평균된다). 이들 2개의 측정된 값의 차이(예를 들어 이들 2개의 측정된 값의 차이는 오프셋을 배제할 것임)는 ADC(118)(예를 들어 시그마-델타 변환기)를 사용하여 디지털 값으로 변환된다.
일부 구현예에서, 오프셋은 CTIA의 피드백에 포함된 오프셋 제거 회로를 사용하여 제거된다. 예를 들어 회로(500) 또는 회로(600)에 포함된 오프셋 제거 회로는 도 5 및 도 6과 관련하여 기술된 방법을 사용하여 CTIA 오프셋을 제거한다.
일부 구현예에서, 방법(700)은 CTIA의 오프셋을 저역-통과 필터링하는 단계를 포함한다. 일부 구현예에서, CTIA의 오프셋을 저역-통과 필터링하기 위해 CTIA의 피드백에 저역-통과 필터가 포함된다. 예를 들어 도 5와 관련하여 기술된 바와 같이, (예를 들어 필터의 특정 컷오프 주파수를 달성하기 위해) 원하는 저항을 갖는 저항기(도시되지 않음)는 오프셋과 관련된 잡음을 필터링하기 위해 제 1 스위치(502)에 전기적으로 커플링된다. 다른 예로서, 도 6과 관련하여 기술된 바와 같이, (예를 들어 필터의 특정 컷오프 주파수를 달성하기 위해) 원하는 유효 저항을 갖는 스위치형 커패시터 회로(예를 들어 제 1 스위치(602), 제 2 스위치(604), 커패시터(606))는 오프셋과 관련된 잡음을 필터링하기 위해 회로(600)의 피드백에 포함된다.
일부 구현예에서, CTIA의 오프셋을 제거하는 단계는 CTIA의 오프셋을 오프셋의 디지털 값으로 변환하는 단계를 더 포함한다. 예를 들어 도 4와 관련하여 기술된 바와 같이, 오프셋은 ADC(418)를 사용하여 디지털 값으로 변환되고, 오프셋의 디지털 값은 디지털 출력 신호(412)로부터 제거되고, 입력 신호의 변환 동안 CTIA 오프셋의 효과를 제거한다.
일부 구현예에서, CTIA의 오프셋을 변환하는 단계는 CTIA의 오프셋을 스케일링하는 단계를 더 포함한다. 예를 들어 도 4와 관련하여 기술된 바와 같이, 오프셋을 ADC(418)를 사용하여 디지털 값 변환하고 디지털 출력 신호(412)로부터 오프셋의 디지털 값을 제거하기 전에, CTIA의 오프셋은 ADC(418)에 입력되는 전류를 증가시키고 오프셋을 커버하기 위해 ADC의 감도 요건을 감소시키기 위해 저항기(428 및 430)을 사용하여 스케일링(예를 들어 증폭)된다.
일부 구현예에서, 방법(700)은 입력 신호에 대응하는 디지털 출력 신호를 생성하는 단계를 포함한다. 예를 들어 회로(100)는 디지털 출력 신호(112)를 생성하거나, 회로(400)는 디지털 출력 신호(412)를 생성한다. 디지털 출력 신호는 양자화기의 출력(예를 들어 CTIA 출력과 양자화기 문턱값(예를 들어 양자화기 출력 파형(208)) 사이의 비교 결과에 기초한 이진 시퀀스)에 기초한다.
일부 구현예에서, 입력 신호는 회로의 입력에서의 전하이고, 디지털 출력 신호는 전하의 디지털 값이다. 일부 구현예에서, 입력 신호는 회로의 입력에서의 전류이고, 디지털 출력 신호는 전류의 디지털 값이다. 일부 구현예에서, 입력 신호는 회로의 입력에서의 전압이고, 디지털 출력 신호는 전압의 디지털 값이다.
일부 구현예에서, CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 방법(700)은 입력 신호의 판독이 완료되었는지 여부를 결정하는 단계를 포함한다. 입력 신호의 판독이 완료되었다는 결정에 따라, 방법(700)은 CTIA 출력 신호를 잔차로서 출력하는 단계를 포함한다. 입력 신호의 판독이 완료되지 않았다는 결정에 따라, 방법(700)은 CTIA 출력 신호를 잔차로서 출력하는 것을 보류하는 단계를 포함한다.
예를 들어 도 2를 참조하면, 제 8 피드백 시간(212H)에서, 입력 파형(202)의 값은 0으로 감소된다(예를 들어 전기적으로 커플링된 센서가 방전을 완료하고, 전기적으로 커플링된 센서에 대한 판독이 완료된다). 입력 신호의 판독이 완료되었다는 결정에 따라, 제 8 피드백 시간(212H) 후에, 피드백 커패시터는 충전을 중단하고 CTIA의 출력이 일정한 값이 되게 한다. 제 8 피드백 시간(212H) 후에 CTIA(102)의 이러한 일정한 출력은 잔차(예를 들어 잔차(216), 잔차 전압, 잔차 전하에 대응하는 전압)이다. 제 8 피드백 시간(212H) 이전에, 입력 신호의 판독이 완료되지 않았다는 결정에 따라, 회로(예를 들어 회로(100), 회로(400))는 CTIA 출력 신호를 잔차로서 출력하는 것을 보류한다.
일부 구현예에서, 입력 신호는 제 1 시간에 집적된다. 예를 들어 도 2를 참조하면, 입력 신호(202)는 피드백 시간(212A-212H) 중 2개 사이의 시간에 집적된다. 일부 구현예에서, 입력 신호의 판독이 완료되었는지 여부는 제 1 시간 이후의 제 2 시간에 결정된다. 입력 신호의 판독이 완료되었다는 결정에 따라, CTIA 출력 신호는 제 2 시간 이후의 제 3 시간에 잔차로서 출력된다. 예를 들어 도 2를 참조하면, 입력 신호의 판독이 완료되었는지 여부는 피드백 시간(212H)에서 결정된다. 피드백 시간(212H)에서, 입력 신호의 판독이 완료되는 것으로 결정된다(예를 들어 전기적으로 커플링된 센서가 방전을 완료하고, 전기적으로 커플링된 센서에 대한 판독이 완료된다). 피드백 시간(212H) 이후에, 피드백 커패시터는 충전을 중단하고 CTIA의 출력이 일정한 값이 되게 한다. 제 8 피드백 시간(212H) 이후의 CTIA(102)의 이러한 일정한 출력은 잔차(예를 들어 잔차(216), 잔차 전압, 잔차 전하에 대응하는 전압)이다.
일부 구현예에서, 입력 신호의 판독이 완료되지 않았다는 결정에 따라, CTIA 출력 신호를 잔차로서 출력하는 것은 보류된다. 예를 들어 도 2를 참조하면, 입력 신호의 판독이 완료되었는지 여부는 피드백 시간(212H) 이전에 결정된다. 피드백 시간(212H) 이전에, 입력 신호의 판독이 완료되지 않은 것으로 결정되고(예를 들어 전기적으로 커플링된 센서가 방전되고, 전기적으로 커플링된 센서에 대한 판독이 수행되고 있음), 회로(예를 들어 회로(100), 회로(400))는 CTIA 출력 신호를 잔차로서 출력하는 것을 포기한다.
일부 구현예에서, 디지털 출력 신호는 잔차에 추가로 기초한다. 예를 들어 디지털 출력 신호(예를 들어 디지털 출력 신호(112), 디지털 출력 신호(412))는 양자화기의 출력 및 CTIA의 잔차(예를 들어 CTIA(102), CTIA(402))에 기초하고; 양자화기의 출력 및 CTIA의 잔차(또는 잔차의 디지털 값)는 FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))에 제공되어 디지털 출력 신호를 생성한다.
일부 구현예에서, 방법(700)은 이진 시퀀스를 생성하는 단계 및 이진 시퀀스를 FIR 데시메이터에 제공하는 단계를 포함한다. 디지털 출력 신호는 FIR 데시메이터에 의해 생성되고, 이진 시퀀스는 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지의 결정에 기초한다. 일부 구현예에서, 이진 시퀀스를 생성하는 단계는 CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 제 1 이진 값을 출력하는 단계; 및 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 제 2 이진 값을 출력하는 단계를 더 포함한다. 예를 들어 디지털 출력 신호(예를 들어 디지털 출력 신호(112), 디지털 출력 신호(412))는 양자화기의 출력에 기초한다. 일부 구현예에서, CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 양자화기는 높은 디지털 값을 출력한다. CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 양자화기는 낮은 디지털 값을 출력한다. 양자화기의 출력은 FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))에 제공되어 디지털 출력 신호를 생성한다.
일부 구현예에서, 방법(700)은 잔차의 디지털 값을 FIR 데시메이터에 제공하는 단계를 포함한다. 디지털 출력 신호는 잔차의 디지털 값에 추가로 기초한다. 예를 들어 디지털 출력 신호(예를 들어 디지털 출력 신호(112), 디지털 출력 신호(412))는 양자화기의 출력 및 CTIA의 잔차(예를 들어 CTIA(102), CTIA(402))에 기초하고; 양자화기의 출력 및 잔차의 디지털 값은 FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))에 제공되어 디지털 출력 신호를 생성한다.
일부 구현예에서, 방법(700)은 잔차의 디지털 값을 생성하는 단계를 포함한다. 예를 들어 CTIA 출력 신호는 잔차고, ADC(예를 들어 ADC(118), ADC(418))는 잔차의 디지털 값을 생성한다(예를 들어 잔차의 디지털 값을 FIR 데시메이터에 제공한다). 일부 구현예에서, 잔차의 디지털 값은 시그마-델타 ADC(예를 들어 ADC(118)는 시그마-델타 ADC이고, ADC(418)는 시그마-델타 ADC임)를 사용하여 생성된다.
일부 구현예에서, 방법(700)은 분석 결정, 시뮬레이션 기반 수치 결정, 및 측정 기반 수치 결정 중의 적어도 하나를 사용하여 FIR 데시메이터와 관련된 계수를 결정하는 단계를 포함한다. FIR 데시메이터(예를 들어 FIR 데시메이터(122), FIR 데시메이터(422))와 관련된 계수를 결정하는 것 및 그들의 이점의 예들이 도 1와 관련하여 기술된다. 이들 예는 여기서 반복되지 않는다.
일부 구현예에서, 방법(700)은 회로를 MASH 변조기로서 동작시키는 단계를 포함한다. 회로를 MASH 변조기로서 동작시키는 것에 응답하여, CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 것을 계속한다. 예를 들어 도 1와 관련하여 기술된 바와 같이, 회로를 MASH 변조기로서 동작시키는 것에 응답하여, 양자화기(104)는 입력 신호가 계속해서 집적되는 동안 턴 오프된다.
입력 신호의 부분을 상이한 시간에서 집적하고 부분을 집적한 후에 CTIA 출력을 값만큼 감소시킴으로써, CTIA는 적응형으로 유리하게 집적하는 것이 허용된다. 예시적인 이점으로서, 개시된 회로 및 회로를 동작시키는 방법은, (예를 들어 종래의 CTIA 출력 파형(204)과 관련된) 종래에 집적되는 CTIA의 피드백 커패시터에 비해, 피드백 커패시턴스 값이 더 작게 되는 것을 허용할 수 있다. 더 작은 피드백 커패시터를 갖는 CTIA는 더 큰 피드백 커패시터를 갖는 종래의 CTIA와 동일한 입력을 집적할 수 있다. 따라서, 대응하는 출력 전압은 (예를 들어 수학식 Q = CV에 기인하여) 더 높을 수 있어서, 후속 회로부(예를 들어 ADC)의 분해능 또는 감도 요건을 완화시킨다. 다른 예시적인 이점으로서, CTIA가 적응형으로 집적하는 것이 허용되기 때문에, 개시된 회로 및 회로를 동작시키는 방법은 상이한 어레이 크기, 상이한 종류의 픽셀, 및/또는 상이한 동적 범위의 판독을 수용하고, 상이한 CTIA 설계에 대한 필요성을 감소시키고 특정 판독 회로를 설계하기 위한 비용을 감소시킬 수 있다.
또한, CTIA의 피드백 커패시터가 (예를 들어 개시된 방법을 사용하여 회로를 동작시킨 결과로서) 기술된 바와 같이 집적되는 동안 포화되지 않으므로, CTIA의 피드백 커패시터는 종래의 CTIA의 등가의 피드백 커패시터의 저장 용량을 넘어 전하를 집적하는 데 사용될 수 있다. 일부 구현예에서, (예를 들어 CTIA 피드백 커패시터가 집적 동안 집적할 수 있는 전하의 총 수에 대응하는) CTIA 피드백 커패시터의 유효 커패시턴스는 양자화기(예를 들어 양자화기(104), 양자화기(404))를 제어하는 클록에 기초하여 결정될 수 있다. 예를 들어 CTIA에 의한 사용에 이용가능한 N1개의 사이클이 존재하는 경우(예를 들어 집적 동안 N1개의 수 양자화기 결정 시간(210)이 존재하고, 집적 동안 N1개의 수 피드백 시간(212)이 존재하는 경우), CTIA 피드백 커패시터의 유효 커패시턴스는 N1×(CTIA 피드백 커패시터의 커패시턴스)이다. 일부 구현예에서, 수 N1은 오버샘플링 비(OSR) 클록 사이클의 총 수 N 및 집적 시간(예를 들어 집적(308))과 잔차 변환(예를 들어 잔차 변환의 잔차 변환 부분 및 FIR 출력(310)) 사이에 N개의 클록 사이클이 어떻게 할당되는지에 기초하여 결정된다. 일 예로서, N1 = 16이고 CTIA의 피드백 커패시터의 커패시턴스는 0.5 pF이고, CTIA 피드백 커패시터의 유효 커패시턴스는 16×0.5 pF = 8 pF이며, 이는 0.5 pF 피드백 커패시터를 포함하는 CTIA가 2.6 pF 피드백 커패시터를 포함하는 종래의 CTIA에 비해 3배의 충전 용량을 가질 수 있다는 것을 의미한다.
또한, CTIA가 적응형으로 집적될 수 있게 하므로, CTIA(예를 들어 CTIA(102), CTIA(402), 회로(500), 회로(600))는 집적 시간을 변화시킴으로써 가변 이득을 위해 구성될 수 있어서, 상이한 이득에 대한 추가적인 피드백 커패시터에 대한 필요성을 감소시킨다. 추가로, 기술된 바와 같이 집적함으로써, 입력의 부분은 동시에 변환될 수 있고(예를 들어 입력의 제 1 부분은 집적된 후에 변환되는 반면, 입력의 제 2 부분은 집적됨), 변환 속도를 감소시키지 않으면서 샘플 및 홀드 회로 및 추가적인 커패시터에 대한 필요성을 감소시킨다.
개시된 회로의 면적 효율 및 유연성은 (예를 들어 개시된 방법을 사용하여 회로를 동작시킴으로써 인에이블되는) X-선, 가시 및 적외선 이미징, 및 MEMS 센서와 같은 어레이된 센서에 유리하게 적합할 수 있으며, 여기서 신호의 세트가 판독되고 디지털 형태로 변환될 수 있다. 하드웨어를 변경하지 않으면, 개시된 회로는 종래에 집적된 대응하는 데이터 변환 회로의 정확도를 유지하면서 (예를 들어 집적 시간을 조정함으로써) 상이한 어레이 크기, 상이한 종류의 센서, 또는 상이한 동적 범위에 대한 데이터를 변환하도록 유리하게 구성될 수 있다.
또 다른 예시적인 이점으로서, 개시된 회로 상의 (예를 들어 센서 열 기생 커패시턴스로부터의) 열 잡음의 효과는 종래의 CTIA의 출력을 캡처하는데 사용되는 더 높은 대역폭 샘플 및 홀드 회로에 비해, 개시된 회로에 의해 수행되는 (예를 들어 본원에 기술된 바와 같이 집적함으로써; ADC(118)에 대한 시그마-델타 변환기를 사용함으로써) 시그마-델타 오버샘플링으로 인해 더 낮을 수 있다.
일부 구현예에서, 비-일시적 컴퓨터 판독가능 저장 매체(non-transitory computer readable storage medium)는 하나 이상의 프로그램을 저장하고, 상기 하나 이상의 프로그램은 명령어를 포함한다. 명령어가 하나 이상의 프로세서 및 메모리를 갖는 전자 장치(예를 들어 본원에 기술된 회로를 포함하는 전자 장치)에 의해 실행될 때, 상기 명령어는 전자 장치로 하여금 도 1 내지 도 7에 대해 기술된 방법을 수행하게 한다.
개시된 회로는 예시된 요소로 기술되지만, 상기 예시는 단지 예시를 위한 것으로 이해되어야 한다. 개시된 데이터 변환기를 형성하기 위해 상이한 요소 또는 추가적인 요소가 개시된 회로에 추가되거나 제거될 수 있다. 기술된 요소는 또한 예시된 것과 상이하게 전기적으로 커플링되거나 구성될 수 있다. 예를 들어 회로 중의 일부가 단일-종단 회로(single-ended circuits)인 것으로 예시되지만, 개시된 회로는 차동 시그널링을 위해 구성될 수 있는 것으로 이해되어야 한다.
도 8은 한 구현예에 따른, 전기기계 시스템을 제조하는 방법(800)을 예시한다. 비제한적인 예로서, 전기기계 시스템은 회로(100, 400, 500 또는 600)(및/또는 관련 방법)과 연관될 수 있다(예를 들어 회로(100, 400, 500 또는 600)는 전기기계 시스템의 판독 회로에 포함됨). 전기기계적 시스템을 제조하기 위해, 방법(800)에서의 처리 단계의 전부 또는 일부가 상이한 순서로 사용될 수 있다. 비제한적인 예로서, 단계(814)는 단계(812) 전에 수행될 수 있다.
방법(800)은 기판을 제공하는 단계(802)를 포함한다. 일부 구현예에서, 기판은 유리로 제조된다. 일부 구현예에서, 기판은 저온 다결정 실리콘이다. 일부 구현예에서, 기판은 특성을 미세 조정하기 위한 추가 원소를 함유하는 보로실리케이트이다. 보로실리케이트의 예는 Corning EagleTM에 의한 것이고, 이는 알칼리 토류 보로알루미노실리케이트(붕소, 알루미늄, 및 다양한 알칼리 토류 요소가 로딩된 실리케이트)를 생성한다. 다른 변형은 Asahi GlassTM 또는 SchottTM으로부터 입수 가능하다.
일부 구현예에서, 평판 유리 공정이 전기기계적 시스템을 제조하는 데 사용된다. 일부 구현예에서, 액정 디스플레이(LCD) 공정이 전기기계적 시스템을 제조하는 데 사용된다. 일부 구현예에서, OLED 디스플레이 공정 또는 x-선 패널 공정이 사용된다. 평판 유리 공정을 사용하는 것은 증가된 기판 크기를 허용할 수 있고, 이에 의해 기판당 더 많은 수의 전기화학 시스템을 허용할 수 있고, 이는 처리 비용을 감소시킨다. "패널 레벨" 크기는 300 mm × 400 mm, 360 mm × 465 mm, 400 mm × 500 mm, 550 mm × 650 mm, 620 mm × 750 mm, 680 mm × 880 mm, 730 mm × 920 mm, 1100 mm × 1300 mm, 1300 mm × 1500 mm, 1500 mm × 1850 mm, 1950 mm × 2250 mm, 2200 mm × 2500 mm, 및 2840 mm × 3370 mm를 포함할 수 있다. 또한, 패널 레벨 제조에서 박막 트랜지스터(TFT)는 또한 비용을 저감할 수 있고, 따라서, 예를 들어 LCD-TFT 공정이 유리할 수 있다.
일부 구현예는 회로(100, 400, 500 및/또는 600)를 포함할 수 있는 판독 집적 회로(ROIC)의 부착 및 플렉스/PCB 부착을 포함할 수 있다. 본원에 기재된 공정 및 장치는 신호 처리에 필요한 면적이 감지 물리학에 의해 지시되는 감지 면적보다 훨씬 작을 수 있다는 추가 이점을 가질 수 있다. 전형적으로, 센서는 CMOS 회로의 상부에 집적되고, 영역 구동 비용은 신호 처리 작업에 최적이 아닌 기술 노드를 초래한다. 본원에 기술된 프로세스는 더 적합한 CMOS를 사용하고 신호 처리에 필요한 영역을 구동하여, FPD(평판 패널 디스플레이) 제조의 저비용을 레버리지함으로써 센서를 임의의 영역 제약으로부터 자유롭게 할 수 있다. 일부 구현예에서, ROIC는 특정 전자기 파장(예를 들어 X-선, THz, LWIR)을 감지하기 위한 요건을 충족하도록 특별히 설계된다.
일부 구현예에서, 본원의 공정에 의해 제조된 MEMS 장치는 각각 유리 기판 및 구조체에 결합된 볼로미터 픽셀을 포함하는 볼로미터이다. 일부 구현예에서, 볼로미터는 LCD-TFT 제조 공정에 의해 제조된 MEMS 또는 NEMS 장치를 포함한다.
볼로미터는 다양한 응용에서 사용될 수 있다. 예를 들어 장파 적외선(LWIR, 대략 8 내지 14㎛의 파장) 볼로미터가 자동차 및 상업 보안 산업에서 사용될 수 있다. 예를 들어 QVGA, VGA 및 다른 분해능를 갖는 LWIR 볼로미터. 테라헤르츠(THz, 대략 0.1 내지 1.0mm의 파장) 볼로미터가 보안(예를 들어 공항 승객 보안 스크리닝) 및 의료(의료 이미징)에서 사용될 수 있다. 예를 들어 THz 볼로미터는 QVGA 분해능(320×240) 또는 다른 분해능를 가질 수 있다. 일부 전기화학 시스템은 X-선 센서 또는 카메라 시스템을 포함할 수 있다. 유사하게, LWIR 및 THz 센서가 카메라 시스템에서 사용된다. 일부 전기기계적 시스템은 내시경 및 외시경과 같은 의료 이미징에서 적용된다.
다른 전기기계적 시스템은 광 검출 및 거리 측정(LIDAR) 시스템을 위한 스캐너를 포함한다. 예를 들어 레이저 빔의 공간 특성이 (예를 들어 빔 포인팅을 위해) 형상화될 수 있는 광학 스캐너. 전기기계적 시스템은 관성 센서(inertial sensors)(예를 들어 입력 자극이 선형 또는 각 운동인 경우)를 포함한다. 일부 시스템은 생물학적 감지 및 생물학적 치료 플랫폼(예를 들어 생화학 작용제가 검출되는 경우)에서 사용될 수 있다.
본원에 사용되는 용어 "MEMS"는 대략 1mm 이하의 크기를 갖는 전기기계적 시스템을 포함하는 것으로 이해될 수 있다. 예를 들어 용어 "MEMS"는 나노 전기기계적 시스템("NEMS")을 포함하는 것으로 이해될 수 있다.
개시된 구현예가 첨부 도면을 참조하여 충분히 기술되었지만, 다양한 변경 및 수정이 당업자에게 명백해질 것이라는 점에 유의해야 한다. 그러한 변경 및 수정은 첨부된 청구범위에 의해 정의된 바와 같은 개시된 구현예의 범주 내에 포함되는 것으로 이해되어야 한다. 예를 들어 본 개시는 주로 유리 MEMS 플레이트/패널에 관하여 기술되었지만, 당업자는 다른 MEMS 플레이트/패널이 또한 본 개시의 범주를 벗어남이 없이 사용될 수 있다는 것을 인식할 것이다. 그러한 다른 MEMS 플레이트는 유기 재료(플라스틱, 중합체) 및 금속(예를 들어 스테인리스 강)을 포함할 수 있지만, 이에 제한되지는 않는다. 본원에 사용되는 바와 같이, 용어 "플레이트" 및 "패널"은 동의어이다.
방법(800)은 단계(804)를 포함하고, MEMS를 기판에 추가한다. MEMS가 구조체의 추가를 설명하는 데 사용되지만, 다른 구조체가 본 개시의 범위를 벗어나지 않고 추가될 수 있다는 것으로 이해되어야 한다. 패널 레벨 프로세싱(panel level processing)을 사용하는 일부 구현예에서, MEMS 구조체는 LCD-TFT 프로세스를 사용하여 추가될 수 있다.
단계(804) 다음의 선택적 단계(816), 서브-도금(sub-plating)이 뒤따를 수 있다. 단계(816)는 기판이 후속 단계에서 사용되는 프로세싱 장비보다 더 클 때 사용될 수 있다. 예를 들어 패널 레벨 프로세스(예를 들어 LCD)를 사용하는 경우, 일부 구현예는 (예를 들어 CMOS 제조 장비를 사용하여) 추가 처리를 수행하기 위해 패널을 웨이퍼 크기로 절단하는 단계를 포함할 것이다(단계(804)에서). 다른 구현예에서, 방법(800) 전체에 걸쳐 동일한 크기의 기판이 사용된다(즉, 단계(816)가 사용되지 않는다).
방법(800)은 단계(806)를 포함하고, MEMS를 기판으로부터 해제한다.
방법(800)은 단계(808), 해제 후 프로세싱을 포함한다. 이러한 해제 후 프로세싱은 평탄화와 같은 추가 프로세싱 단계를 위해 MEMS 구조체를 준비할 수 있다. 웨이퍼 레벨 프로세싱에서, 평탄화는 화학적 기계적 평탄화를 포함할 수 있다. 일부 구현예에서, 추가 프로세싱 단계는 포토레지스트가 토포그래피 상에 스핀되어 더 평탄한 표면을 생성한 다음 에칭되는 에칭 백을 포함한다. 에칭 시간의 더 높은 제어는 더 평활한 표면 프로파일을 산출할 수 있다. 일부 구현예에서, 추가의 공정 단계는 "스핀 온 유리(spin on glass)"를 포함하되, 여기서 유리-로딩된 유기 결합제(glass-loaded organic binder)는 토포그래피 상으로 스핀되고, 그 결과는 유기 용매를 제거하도록 베이킹되고, 더 매끄러운 표면을 남긴다.
방법(800)은 필요한 경우, 단계(810), MEMS 구조체의 진공 캡슐화를 포함한다. 진공 캡슐화는 장치 수명을 연장하는 데 유익할 수 있다.
방법(800)은 단계(812), 싱귤레이션(singulation)을 포함한다. 일부 구현예는 센서의 특성을 고려할 수 있는 (예를 들어 회로(100, 400, 500 및/또는 600)의) 보정 및 칩 프로그래밍을 포함할 수 있다. 본 명세서에 기술된 방법은 유리 기판 제조 공정에서 유리할 수 있는데, 이는 유리 리소그래피 성능의 균일성이 제한되기 때문이다. 추가 이점으로서, 유리는 더 낮은 열 전도성을 가지며, 따라서 유리 기판은 더 양호한 단열재일 수 있고; 유리 기판으로부터 볼로미터 픽셀을 분리하는 얇은 구조체를 제조함으로써, 본 명세서의 구현예는 패키징 환경으로부터 유리 볼로미터 픽셀을 열적으로 격리시키는 역할을 더 양호하게 할 수 있다.
방법(800)은 회로(100, 400, 500 및/또는 600)를 포함할 수 있는 판독 집적 회로(ROIC)의 부착 및 플렉스/PCB 부착을 포함한다. 본 명세서에 기술된 공정 및 장치는 신호 처리에 필요한 영역이 감지 물리학에 의해 지시되는 감지 영역보다 훨씬 더 작을 수 있는 추가 이점을 가질 수 있다. 전형적으로, 센서는 CMOS 회로의 상부에 집적되고, 영역 구동 비용은 신호 처리 작업에 최적이 아닌 기술 노드로 이어진다. 본 명세서에 기술된 공정은 더 적합한 CMOS를 사용하고 신호 처리에 필요한 영역을 구동하여, FPD(평판 패널 디스플레이) 제조의 저비용을 레버리징함으로써 센서를 임의의 영역 제약으로부터 자유롭게 할 수 있다. 일부 구현예에서, ROIC는 특정 전자기 파장(예를 들어 X-선, THz, LWIR)을 감지하도록 특별히 설계된다.
도 9는 예시적인 센서를 도시한다. 일부 구현예에서, 센서(900)는 방법(800)을 사용하여 제조된다. 일부 구현예에서, 센서(900)는 회로(100, 400, 500 및/또는 600)를 사용하여 판독된다.
일부 구현예에서, 센서는 유리 기판, 본 명세서에 기술된 임의의 방법으로부터 제조되고 유리 기판에 결합된 구조체, 및 구조체에 결합된 센서 픽셀을 포함한다.
일부 구현예에서, 센서는 LCD-TFT 제조 공정에 의해 제조된 MEMS 또는 NEMS 장치 및 본 명세서에 기술된 임의의 방법에 의해 제조된 구조체를 포함한다.
예로서, 센서는 저항 센서 및 용량 센서를 포함할 수 있다. 볼로미터는 다양한 응용에서 사용될 수 있다. 예를 들어 장파 적외선(LWIR, 대략 8 내지 14 μm의 파장) 볼로미터가 자동차 및 상업 보안 산업에서 사용될 수 있다. 예를 들어 QVGA, VGA 및 다른 분해능을 갖는 LWIR 볼로미터. 테라헤르츠(THz, 대략 0.1 내지 3 mm의 파장) 볼로미터가 보안(예를 들어 공항 승객 보안 스크리닝) 및 의료(의료 이미징)에서 사용될 수 있다. 예를 들어 QVGA 분해능 및 다른 분해능을 갖는 THz 볼로미터. 일부 전기기계 시스템은 X-선 센서 또는 카메라 센서 시스템을 포함할 수 있다. 유사하게, LWIR 및 THz 센서가 카메라 센서 시스템에서 사용된다. 일부 전기기계적 시스템은 내시경 및 내시경과 같은 의료 이미징에 적용된다. X-선 센서는 직접 및 간접 감지 구성(sensing configurations)을 포함한다.
다른 전기기계적 시스템은 LIDAR(light detection and ranging) 시스템을 위한 스캐너를 포함한다. 예를 들어 광학 스캐너는 레이저 빔의 공간적 특성이 (예를 들어 빔 포인팅을 위해) 형상화될 수 있다. 전기기계적 시스템은 관성 센서(예를 들어 입력 자극이 선형 또는 각 운동인 경우)을 포함한다. 일부 시스템은 바이오 감지 및 바이오 치료 플랫폼(예를 들어 생화학 제제가 검출되는 경우)에 사용될 수 있다.
한 측면에서, 회로는 아날로그 입력, 아날로그 입력에 전기적으로 커플링된 CTIA(charge transimpedance amplifier), CTIA의 출력에 전기적으로 커플링된 양자화기, 양자화기의 출력에 전기적으로 커플링된 DAC(digital-to-analog converter), DAC의 출력에 전기적으로 커플링된 합산기를 포함한다. CTIA는 합산기의 출력에 전기적으로 커플링되고, 양자화기의 출력에 전기적으로 커플링된 디지털 필터, 및 디지털 필터에 전기적으로 커플링된 디지털 출력에 전기적으로 커플링된다.
상기 회로의 일부 측면에서, CTIA는 피드백 커패시터를 포함하고, 아날로그 입력은 센서에 전기적으로 커플링되고, 피드백 커패시터의 커패시턴스는 센서의 커패시턴스보다 작다.
상기 회로의 일부 측면에서, 합산기는 DAC의 출력에서 하이 DAC 출력 신호를 수신하는 것에 응답하여 CTIA 출력 신호가 감소되도록 구성된다.
상기 회로의 일부 측면에서, 합산기는 DAC의 출력에서 하이 DAC 출력 신호를 수신하는 것에 응답하여 CTIA 출력 신호가 값에 의해 감소되도록 추가로 구성된다.
상기 회로의 일부 측면에서, CTIA는 피드백 커패시터를 포함하고, 피드백 커패시터는 총 전하를 저장하도록 구성되고, 값은 총 전하보다 작은 전하에 대응한다.
상기 회로의 일부 측면에서, 양자화기는: CTIA의 출력에서 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하고; CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, DAC에 제 1 디지털 값을 출력하고; CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, DAC에 제 2 디지털 값을 출력하도록 구성되고, DAC는: 제 1 디지털 값을 수신하는 것에 응답하여, 합산기에 하이 DAC 출력 신호를 출력하고; 제 2 디지털 값을 수신하는 것에 응답하여, 합산기에 하이 DAC 출력 신호를 출력하는 것을 보류하도록 구성된다.
상기 회로의 일부 측면에서, 회로는 CTIA의 출력에 전기적으로 커플링된 ADC(analog-to-digital converter)를 더 포함한다. ADC는: CTIA의 출력에서 잔차 전하에 대응하는 전압을 수신하고; 잔차 전하에 대응하는 디지털 값을 제공하도록 구성된다. 디지털 출력은 잔차 전하에 대응하는 디지털 값을 포함한다.
상기 회로의 일부 측면에서, 잔차 전하에 대응하는 전압은 양자화기의 문턱값보다 작다.
상기 회로의 일부 측면에서, ADC는 시그마-델타 ADC이다.
상기 회로의 일부 측면에서, 회로는 오프셋 제거 회로를 더 포함한다. 오프셋 제거 회로는 CTIA 출력 신호로부터 오프셋을 제거하도록 구성된다.
상기 회로의 일부 측면에서, 오프셋 제거 회로는 CTIA의 피드백에 포함된다.
상기 회로의 일부 측면에서, ADC는 CTIA 출력 신호로부터의 오프셋을 오프셋의 디지털 값으로 변환하도록 구성된다
상기 회로의 일부 측면에서, CTIA 출력 신호로부터의 오프셋은 스케일링되고, 스케일링된 오프셋은 ADC에 제공된다.
상기 회로의 일부 측면에서, 회로는 CTIA의 피드백에 포함된 저역-통과 필터를 더 포함한다.
상기 회로의 일부 측면에서, 회로의 감도는 회로의 동작 주파수에 기초하고, 회로의 동작 주파수는 CTIA의 집적 시간에 기초한다.
상기 회로의 일부 측면에서, 디지털 출력에서의 디지털 출력 신호는 회로의 아날로그 입력에서의 전하의 디지털 값이다.
상기 회로의 일부 측면에서, 디지털 출력에서의 디지털 출력 신호는 회로의 아날로그 입력에서의 전류의 디지털 값이다
상기 회로의 일부 측면에서, 디지털 출력에서의 디지털 출력 신호는 회로의 아날로그 입력에서의 전압의 디지털 값이다.
상기 회로의 일부 측면에서, 회로는 아날로그 입력에 전기적으로 커플링된 가변 저항을 더 포함한다. 가변 저항은 회로의 아날로그 입력에서의 입력 신호의 신호 레벨을 감소시키도록 구성된다.
상기 회로의 일부 측면에서, 디지털 필터는 유한 임펄스 응답(FIR) 데시메이터를 포함한다. FIR 데시메이터는 양자화기의 출력으로부터 수신된 신호에 기초하여 디지털 출력에서 디지털 출력 신호를 생성하도록 구성된다.
상기 회로의 일부 측면에서, FIR 데시메이터는 CTIA의 출력에서의 잔류 전하에 대응하는 디지털 값을 더 수신하도록 구성되고, FIR 데시메이터는 추가로 CTIA의 출력에서의 잔류 전하에 대응하는 디지털 값에 기초하여 디지털 출력 신호를 생성하도록 구성된다.
상기 회로의 일부 측면에서, FIR 데시메이터와 관련된 계수는 분석적 결정, 시뮬레이션 기반 수치 결정, 및 측정 기반 수치 결정 중의 적어도 하나를 사용하여 결정된다.
상기 회로의 일부 측면에서, 양자화기 및 DAC는 회로의 결합된 양자화기 및 DAC에 포함된다.
한 측면에서, 방법은 입력 신호를 회로의 CTIA와 집적하는 단계; CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계; CTIA 출력 신호가 문턱값보다 크다는 결정에 따라: CTIA 출력 신호를 감소시키는 단계; 및 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라: CTIA 출력 신호를 감소시키는 것을 보류하는 단계를 포함한다.
상기 방법의 일부 측면에서, 방법은 센서를 CTIA에 전기적으로 커플링하는 단계를 더 포함한다. 센서는 입력 신호를 제공하고, CTIA는 피드백 커패시터를 포함하고, 피드백 커패시터의 커패시턴스는 센서의 커패시턴스보다 작다.
상기 방법의 일부 측면에서, 방법은 입력 신호에 대응하는 디지털 출력 신호를 생성하는 단계를 더 포함한다
상기 방법의 일부 측면에서, 입력 신호는 회로의 아날로그 입력에서의 전하이고, 디지털 출력 신호는 전하의 디지털 값이다.
상기 방법의 일부 측면에서, 입력 신호는 회로의 아날로그 입력에서의 전류이고, 디지털 출력 신호는 전류의 디지털 값이다.
상기 방법의 일부 측면에서, 입력 신호는 회로의 아날로그 입력에서의 전압이고, 디지털 출력 신호는 전압의 디지털 값이다.
상기 방법의 일부 측면에서, 디지털 출력 신호는 추가로 잔차에 기초한다.
상기 방법의 일부 측면에서, 디지털 출력 신호는 디지털 필터에 의해 생성된다.
상기 방법의 일부 측면에서, 디지털 출력 신호는 FIR 데시메이터에 의해 생성된다. 상기 방법은 이진 시퀀스를 생성하는 단계; 및 이진 시퀀스를 FIR 데시메이터에 제공하는 단계를 더 포함한다. 상기 이진 시퀀스를 생성하는 단계는: CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 제 1 이진 값을 출력하는 단계; 및 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 제 2 이진 값을 출력하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 방법은 잔차의 디지털 값을 FIR 데시메이터에 제공하는 단계를 더 포함한다. 디지털 출력 신호는 추가로 잔차의 디지털 값에 기초한다.
상기 방법의 일부 측면에서, 방법은 분석적 결정, 시뮬레이션 기반 수치 결정, 및 측정 기반 수치 결정 중의 적어도 하나를 사용하여 FIR 데시메이터와 관련된 계수를 결정하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 입력 신호를 집적하는 단계는 입력 신호의 제 1 부분을 집적하는 단계를 포함하고, 방법은 CTIA와, 입력 신호의 제 2 부분을 집적하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 제 1 부분이 처음으로 제 1 시간에 집적되는 동안 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부가 결정된다. 상기 방법은 CTIA 출력 신호가 문턱값보다 크다는 결정에 따라: 제 1 시간 이후의 제 2 시간에 CTIA 출력 신호를 감소시키는 단계, 제 2 시간 이후의 제 3 시간에 제 2 부분을 집적하는 단계를 시작하는 단계, 및 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라: 제 2 시간에 CTIA 출력 신호를 감소시키는 것을 보류하는 단계, 제 3 시간에 제 2 부분을 집적하는 단계를 시작하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 회로의 동작 주파수는 입력 신호의 집적 시간에 기초하고, 회로의 감도는 회로의 동작 주파수에 기초한다.
상기 방법의 일부 측면에서, CTIA 출력 신호가 문턱값보다 크지 않고 입력 신호의 레벨이 0일 때, CTIA 출력 신호는 잔차에 대응한다.
상기 방법의 일부 측면에서, 상기 방법은 잔차의 디지털 값을 생성하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 잔차의 디지털 값은 시그마-델타 ADC를 사용하여 생성된다.
상기 방법의 일부 측면에서, 상기 방법은 CTIA 출력 신호가 문턱값보다 크다는 결정에 따라, 하이 DAC 출력 신호를 생성하는 단계를 더 포함한다. CTIA 출력 신호는 값에 의해 감소되고, 값은 높은 DAC 출력 값에 기초하여 생성된다.
상기 방법의 일부 측면에서, 상기 방법은 CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 하이 DAC 출력 신호를 생성하는 것을 계속하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, CTIA는 피드백 커패시터를 포함하고, 피드백 커패시터는 총 전하를 저장하도록 구성되고, CTIA 출력 신호는 총 전하보다 작은 값에 의해 감소된다.
상기 방법의 일부 측면에서, 상기 방법은 CTIA의 오프셋을 제거하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 오프셋은 입력 신호를 집적하기 전에 제거된다.
상기 방법의 일부 측면에서, 오프셋은 CTIA의 피드백에 포함된 오프셋 제거 회로를 사용하여 제거된다.
상기 방법의 일부 측면에서, CTIA의 오프셋을 제거하는 단계는 CTIA의 오프셋을 오프셋의 디지털 값으로 변환하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, CTIA의 오프셋을 변환하는 단계는 CTIA의 오프셋을 스케일링하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 CTIA의 오프셋을 저역-통과 필터링하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, CTIA의 피드백에 포함된 저역-통과 필터는 CTIA의 오프셋을 필터링한다.
상기 방법의 일부 측면에서, 상기 방법은 가변 저항을 사용하여 입력 신호의 전류 레벨을 감소시키는 단계를 더 포함한다.
상기 방법의 일부 측면에서, CTIA 출력 신호가 문턱값보다 크지 않다는 결정에 따라, 상기 방법은: 입력 신호의 판독이 완료되었는지 여부를 결정하는 단계; 입력 신호의 판독이 완료되었다는 결정에 따라, CTIA 출력 신호를 잔차로서 출력하는 단계; 및 입력 신호의 판독이 완료되지 않았다는 결정에 따라, CTIA 출력 신호를 잔차로서 출력하는 것을 계속하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 입력 신호는 제 1 시간에 집적되고, 입력 신호의 판독이 완료되었는지 여부는 제 1 시간 이후의 제 2 시간에 결정되고, 입력 신호의 판독이 완료되었다는 결정에 따라, CTIA 출력 신호는 제 2 시간 이후의 제 3 시간에 잔차로서 출력되고, 입력 신호의 판독이 완료되지 않았다는 결정에 따라, 잔차가 예상됨에 따라 CTIA 출력 신호를 출력한다.
상기 방법의 일부 측면에서, 상기 방법은, 입력 신호를 집적하기 전에, CTIA의 피드백 커패시터를 리셋하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은, 회로를 다단 잡음-형상화(MASH) 변조기로서 동작시키는 단계; 및 회로를 MASH 변조기로서 동작시키는 것에 응답하여, CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 것을 진행하는 단계를 더 포함한다.
한 측면에서, 비-일시적 컴퓨터 판독가능 저장 매체는 하나 이상의 프로그램을 저장하고, 하나 이상의 프로그램은, 하나 이상의 프로세서 및 메모리를 갖는 전자 장치에 의해 실행될 때, 장치로 하여금 상기 방법 중의 임의의 방법을 수행하게 하는 지시(instructions)를 포함한다.
"전기적으로 커플링된" 및 "커플링된"이 본 개시에서 회로의 2개의 요소 사이의 전기적 접속을 기술하기 위해 사용되지만, 전기적 접속들이 함께 커플링되는 컴포넌트의 단자들 사이의 직접 접속을 반드시 필요로 하지는 않는다는 것으로 이해되어야 한다. 언급된 컴포넌트의 상이한 조합 및 접속은 본 개시의 범위로부터 벗어나지 않으면서 전기적 커플링을 달성할 수 있다. 예를 들어 전기적 라우팅 접속들은 함께 전기적으로 커플링되는 컴포넌트의 단자들 사이에 있다. 다른 예에서, 폐쇄된 (전도성) 스위치는 함께 커플링되는 컴포넌트의 단자들 사이에 접속된다. 또 다른 예에서, 추가 요소는 회로의 특성에 영향을 미치지 않으면서 함께 커플링되는 컴포넌트의 단자들 사이에 접속된다. 예를 들어 버퍼, 증폭기, 및 수동 회로 요소는 판독 회로의 특성에 영향을 미치지 않으면서 그리고 본 개시의 범위로부터 벗어나지 않으면서 부가될 수 있다.
유사하게, 회로의 2개의 요소가 본 개시에서 전기적으로 분리되는 것으로 기술되는 경우, 전기적 분리가 스위칭되는 컴포넌트의 단자들 사이에 물리적으로 반드시 개방될 필요는 없는 것으로 이해되어야 한다. 또한, 분리는 2개의 요소 사이의 전기 에너지 전달의 방지를 의미하는 것으로 제한되지 않는다는 것으로 이해되어야 한다. 예를 들어 고 임피던스 요소는 커플링되지 않는 컴포넌트의 단자들 사이에 접속된다. 다른 예에서, 개방된 (비-전도성) 스위치는 커플링되지 않는 컴포넌트의 단자들 사이에 접속되고, 컴포넌트를 효과적으로 커플링 해제한다.
일부 요소 또는 양이 "실질적으로"라는 표현 없이 절대적인 의미로 기술될지라도, 이들 요소 및 양은 절대적인 기술과 기능적으로 동등한 품질을 가질 수 있다는 것으로 이해되어야 한다. 예를 들어 일부 구현예에서, 인자는 3인 것으로 기술된다. 그러나, 상기 인자는 비율이 시스템의 허용오차(예를 들어 정확도 요건 등) 내에 있는 한, 3 보다 크거나 작을 수 있다는 것으로 이해되어야 한다.
개시된 구현예가 첨부된 도면을 참조하여 충분히 기술되었지만, 다양한 변경들 및 수정들이 당업자에게 명백해질 것이라는 점에 유의해야 한다. 그러한 변경들 및 수정들은 첨부된 청구항들에 의해 정의된 바와 같은 개시된 구현예들의 범위 내에 포함되는 것으로 이해되어야 한다.
본원에서 다양한 설명된 구현예의 설명에 사용되는 용어는 특정 구현예를 설명하기 위한 것일 뿐 제한하려는 것은 아니다. 다양한 설명된 구현예들 및 첨부된 청구항들의 설명에서 사용되는 바와 같이, 단수 형태("a", "an", 및 "the")는 문맥상 명확하게 달리 지시하지 않는 한, 복수 형태들도 포함하는 것으로 의도된다. 또한, 본원에서 사용되는 바와 같은 용어 "및/또는"은 관련된 열거된 항목들 중 하나 이상의 항목의 임의의 그리고 모든 가능한 조합들을 지칭하고 포괄하는 것으로 이해될 것이다. 용어들 "포함하다(includes)", "포함하는(including)", "포함하다(comprises)", 및/또는 "포함하는(comprising)"은 본원에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 성분들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 성분들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.

Claims (20)

  1. 회로(circuit)로서,
    아날로그 입력(analog input),
    상기 아날로그 입력에 전기적으로 커플링된 전하 트랜스임피던스 증폭기(charge transimpedance amplifier; CTIA),
    상기 CTIA의 출력(output)에 전기적으로 커플링된 양자화기(quantizer),
    상기 양자화기의 출력에 전기적으로 커플링된 디지털-아날로그 변환기(digital-to-analog converter; DAC),
    상기 DAC의 출력에 전기적으로 커플링된 합산기(summer), 여기서 상기 CTIA는 상기 합산기의 출력에 전기적으로 커플링됨,
    상기 양자화기의 출력에 전기적으로 커플링된 디지털 필터(digital filter), 및
    상기 디지털 필터에 전기적으로 커플링된 디지털 출력(digital output),
    을 포함하는, 회로,
  2. 제 1 항에 있어서,
    상기 CTIA는 피드백 커패시터(feedback capacitor)를 포함하고,
    상기 아날로그 입력은 센서(sensor)에 전기적으로 커플링되고,
    상기 피드백 커패시터의 커패시턴스(capacitance)는 상기 센서의 커패시턴스보다 작은,
    회로.
  3. 제 1 항에 있어서,
    상기 합산기는 상기 DAC의 출력에서 하이 DAC 출력 신호를 수신하는 것에 응답하여 CTIA 출력 신호가 감소되도록 구성되는, 회로.
  4. 제 1 항에 있어서,
    상기 양자화기는:
    상기 CTIA의 출력에서의 CTIA 출력 신호가 문턱값(threshold)보다 큰지 여부를 결정하고;
    상기 CTIA 출력 신호가 상기 문턱값보다 크다는 결정에 따라, 제 1 디지털 값을 상기 DAC에 출력하고;
    상기 CTIA 출력 신호가 상기 문턱값보다 크지 않다는 결정에 따라, 제 2 디지털 값을 상기 DAC에 출력하도록,
    구성되고,
    상기 DAC는:
    상기 제 1 디지털 값을 수신하는 것에 응답하여, 하이(high) DAC 출력 신호를 상기 합산기에 출력하고;
    상기 제 2 디지털 값을 수신하는 것에 응답하여, 상기 하이 DAC 출력 신호를 상기 합산기에 출력하는 것을 보류(forgo)하도록,
    구성되는,
    회로.
  5. 제 1 항에 있어서,
    상기 CTIA의 출력에 전기적으로 커플링된 아날로그-디지털 변환기(analog-to-digital converter; ADC)를 더 포함하되,
    상기 ADC는:
    상기 CTIA 의 출력에서 잔차 전하(residue charge)에 대응하는 전압을 수신하고;
    상기 잔차 전하에 대응하는 디지털 값을 제공하도록;
    구성되고,
    상기 디지털 출력은 상기 잔차 전하에 대응하는 디지털 값을 포함하는,
    회로.
  6. 제 1 항에 있어서,
    오프셋 제거 회로(offset removal circuit)를 더 포함하되, 상기 오프셋 제거 회로는 CTIA 출력 신호로부터 오프셋을 제거하도록 구성되는,
    회로.
  7. 제 1 항에 있어서,
    ADC가 CTIA 출력 신호로부터의 오프셋을 상기 오프셋의 디지털 값으로 변환하도록 구성되는,
    회로.
  8. 제 1 항에 있어서,
    상기 CTIA의 피드백에 포함된 저역-통과 필터(low-pass filter)를 더 포함하는,
    회로.
  9. 제 1 항에 있어서,
    상기 회로의 감도(sensitivity)는 상기 회로의 동작 주파수(frequency of operation)에 기초하고,
    상기 회로의 동작 주파수는 상기 CTIA의 집적 시간(integration time)에 기초하는,
    회로.
  10. 제 1 항에 있어서,
    상기 디지털 출력에서의 디지털 출력 신호는 상기 회로의 아날로그 입력에서의 전하의 디지털 값인,
    회로.
  11. 제 1 항에 있어서,
    상기 디지털 출력에서의 디지털 출력 신호는 상기 회로의 아날로그 입력에서의 전류의 디지털 값인,
    회로.
  12. 제 1 항에 있어서,
    상기 디지털 출력에서의 디지털 출력 신호는 상기 회로의 아날로그 입력에서의 전압의 디지털 값인,
    회로.
  13. 제 1 항에 있어서,
    상기 아날로그 입력에 전기적으로 커플링된 가변 저항(variable resistor)을 더 포함하되, 상기 가변 저항은 상기 회로의 아날로그 입력에서의 입력 신호의 신호 레벨을 감소시키도록 구성되는,
    회로.
  14. 제 1 항에 있어서,
    상기 디지털 필터는 유한 임펄스 응답(Finite Impulse Response; FIR) 데시메이터(decimator)를 포함하되,
    상기 FIR 데시메이터는 상기 양자화기의 출력으로부터 수신된 신호에 기초하여 상기 디지털 출력에서 디지털 출력 신호를 생성하도록 구성되는,
    회로.
  15. 제 1 항에 있어서,
    상기 양자화기 및 상기 DAC는 상기 회로의 결합된 양자화기 및 DAC에 포함되는,
    회로.
  16. 입력 신호를 회로의 CTIA와 집적하는 단계;
    상기 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계;
    상기 CTIA 출력 신호가 상기 문턱값보다 크다는 결정에 따라, 상기 CTIA 출력 신호를 감소시키는 단계; 및
    상기 CTIA 출력 신호가 상기 문턱값보다 크지 않다는 결정에 따라, 상기 CTIA 출력 신호를 감소시키는 것을 보류(forgo)하는 단계;
    를 포함하는,
    방법.
  17. 제 16 항에 있어서,
    센서를 상기 CTIA에 전기적으로 커플링하는 단계를 더 포함하되,
    상기 센서는 상기 입력 신호를 제공하고,
    상기 CTIA는 피드백 커패시터를 포함하고,
    상기 피드백 커패시터의 커패시턴스는 상기 센서의 커패시턴스보다 작은,
    방법.
  18. 제 16 항에 있어서,
    상기 입력 신호에 대응하는 디지털 출력 신호를 생성하는 단계를 더 포함하는,
    방법.
  19. 제 18 항에 있어서,
    상기 입력 신호는 상기 회로의 아날로그 입력에서의 전하이고,
    상기 디지털 출력 신호는 상기 전하의 디지털 값인,
    방법.
  20. 하나 이상의 프로그램을 저장하는 비-일시적 컴퓨터 판독가능 저장 매체(non-transitory computer readable storage medium)로서,
    상기 하나 이상의 프로그램은, 하나 이상의 프로세서(processors) 및 메모리(memory)를 갖는 전자 장치에 의해 실행될 때,
    상기 장치로 하여금,
    입력 신호를 회로의 CTIA와 집적하는 단계;
    상기 CTIA의 출력에서의 CTIA 출력 신호가 문턱값보다 큰지 여부를 결정하는 단계;
    상기 CTIA 출력 신호가 상기 문턱값보다 크다는 결정에 따라, 상기 CTIA 출력 신호를 감소시키는 단계; 및
    상기 CTIA 출력 신호가 상기 문턱값보다 크지 않다는 결정에 따라, 상기 CTIA 출력 신호를 감소시키는 것을 보류(forgo)하는 단계;
    를 포함하는 방법을 수행하게 하는 지시(instructions)를 포함하는,
    비-일시적 컴퓨터 판독가능 저장 매체.
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