TW202219535A

TW202219535A - 基於標準邊界掃描電路的系統封裝器件測試系統

Info

Publication number: TW202219535A
Application number: TW110121147A
Authority: TW
Inventors: 鄭春祥; 張銘桐; 楊濤
Original assignee: 大陸商創意電子（南京）有限公司
Priority date: 2020-11-02
Filing date: 2021-06-10
Publication date: 2022-05-16
Also published as: CN112098818A; CN112098818B; TWI752886B

Abstract

本發明公開一種基於標準邊界掃描電路的系統封裝器件，用於測試積體電路晶粒，其中第二多工器連接第一測試訪問埠控制器以及第一多工器，第三多工器連接第二多工器，第一資料暫存器連接第一測試訪問埠控制器、第一測試資料登錄以及第三多工器，第一指令暫存器連接第一測試資料登錄、第一測試訪問埠控制器、以及第二多工器，第一測試訪問埠控制器用於響應第一指令暫存器，其中第一測試資料登錄將多個第一指令值其中之一傳送至第一指令暫存器，傳送第一指令值至第一指令解碼器，並對應第一資料暫存器，測試模式埠連接第一資料暫存器以及第一多工器，經由測試模式埠決定是否將第一資料暫存器接入旁路。

Description

基於標準邊界掃描電路的系統封裝器件測試系統

本發明涉及一種基於標準邊界掃描電路的系統封裝器件測試系統，尤指一種用於測試一或多個積體電路晶粒的測試系統。

隨著電子電路技術日新月異的更新，積體電路晶片越來越複雜，使用傳統的萬用表測試硬體電路越來越無法滿足現今大型積體電路故障晶片的測試需求。如何彌補傳統測試的缺陷，為複雜的積體電路提供高效的測試方法已經成為當前電路測試領域的相關研究課題之一。掃描技術是實現數位系統可測試性的關鍵技術，它包括邊界掃描、全掃描、部分掃描。邊界掃描技術一開始是為了測試晶片之間的簡單互連（即導線直接連接）。由於系統封裝（System In Package；SIP）的設計是基於IP核（intellectual property core）的設計，IP核之間的互連也可以採用邊界掃描技術來實現。邊界掃描測試技術在降低產品測試成本，提高產品品質和可靠性以及縮短產品上市時間等方面有顯著的優點。所以，邊界掃描技術一提出就受到電子行業的普遍關注和廣為接受，目前已得到了很多應用。

基於邊界掃描架構（IEEE-1149.1 Boundary Scan Architecture）標準規定所規範的國際標準的JTAG（Joint Test Action Group，測試行動聯合組織）測試技術，是由著名的國際測試行為組織所規定的一種全新的積體電路測試方法，JTAG是一種專門用於燒錄或測試電路板的介面，JTAG介面技術是由IEEE-1149.1邊界掃描架構（IEEE-1149.1 Boundary Scan Architecture）標準規定所規範的一項技術，屬於一種同步並列式的介面，而JTAG介面的特色是一個控制器可同時連接多個裝置進行測試。JTAG的提出為複雜電路的測試定義了一個標準的介面。此外，日益提高的積體電路複雜度使該過程的測試部分在成本方面佔據了主導地位。這是全球適用（即標準化）的積體電路測試方法興起的原因之一，因為這些測試方法便利了向積體電路添加標準測試配置，從而降低測試成本。

CN201811564790公開了一種基於JTAG測試的SIP系統及其內部晶片測試方法。為此，用於實現針對SIP內完全封閉或半完全封閉晶片的有效功能測試，以針對SIP內其他待測晶片（支援JTAG協定的晶片或不支援JTAG協定的晶片）進行測試，若為支援JTAG協定的晶片，則透過邊界掃描單元互聯的方式將其插入到SIP的JTAG測試鏈路中；若為不支援JTAG協定的晶片或者邏輯簇，則將其與支援JTAG協定的晶片的邊界掃描單元互連，透過SIP的JTAG測試鏈路進行測試資料傳輸。

CN201910859080公開了一種基於邊界掃描電路的SIP器件可測試性方法。透過分析掃描測試結果資料判斷封裝器件中的故障，並定位故障原因和故障位置，從而方便封裝系統中電路的調適的基於邊界掃描電路的SIP器件可測試性改進方法。

請參考第1圖，第1圖為先前技術實施例之基於傳統JTAG測試的SIP系統電路圖。SIP系統包含第二多工器MUX2、第三多工器MUX3、第一測試訪問埠控制器110、測試模式選擇訊號TMS、測試時脈訊號TCK、第一測試資料登錄TDI1以及第一測試資料輸出TDO1、第一指令暫存器102、第一指令解碼器104、第一資料暫存器120、第一旁路暫存器126以及第一標示暫存器128。第一測試資料登錄TDI1將第一指令值I1傳送至第一指令暫存器102，經過第一指令解碼器104解碼出第一旁路指令iB1或第一辨識指令iD1。第一旁路指令iB1對應至第一旁路暫存器126。第一辨識指令iD1對應至第一標示暫存器128。

傳統之JTAG測試的SIP系統，針對每一晶粒（Die）都作標準邊界掃描架構（IEEE 1149.1），會發現每一晶粒都有第一旁路暫存器126以及第一標示暫存器128，但將多個晶粒組成一晶片（Chip）時，傳統只是把第一測試資料登錄TDI1連接第一測試資料輸出TDO1，會造成SIP晶片包含二位元（2 bits）的第一旁路暫存器126，此旁路暫存器位元長度違反標準邊界掃描架構之規定，即旁路暫存器只能有一位元（1 bit）暫存器之規定。另外，傳統JTAG測試的SIP系統第一標示暫存器128有64位元長度，若未修改，則違反標準邊界掃描架構之規定，此乃傳統之JTAG測試的SIP系統存在之技術問題。

有鑒於上述技術問題，本發明提出一種基於標準邊界掃描電路的SIP器件測試系統，用於測試一積體電路晶粒，經由該測試模式埠決定是否將資料暫存器以及該指令暫存器接入旁路，符合IEEE1149.1標準。

本發明的目的旨在至少解決測試多個晶粒時，暫存器資料長度不符合IEEE1149.1標準的技術缺陷。

為此，本發明的目的在於提出一種基於標準邊界掃描電路的SIP器件測試系統可以用以解決傳統測試多個晶粒時無法符合IEEE1149.1標準的缺失。

為了實現上述目的，本發明提供一種基於標準邊界掃描電路的SIP器件，用於測試一積體電路晶粒，其中包含一測試模式選擇訊號、一測試時脈訊號、一第一測試資料登錄以及一第一測試資料輸出；一第一測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第一多工器，連接該第一測試資料輸出；一第一正反器，連接該第一多工器；一第二多工器，連接該第一測試訪問埠控制器、該第一多工器以及該第一正反器；一第一反向器，連接該第一正反器以及該第一測試訪問埠控制器，該第一測試訪問埠控制器傳送該測試時脈訊號至該第一反向器，該第一反向器傳送該測試時脈訊號至該第一正反器；一第三多工器，連接該第二多工器；一第一資料暫存器，連接該第一測試訪問埠控制器、該第一測資料登錄以及該第三多工器；一第一指令暫存器，連接該第一測試資料登錄、該第一測試訪問埠控制器以及該第二多工器，該第一測試訪問埠控制器用於響應該第一指令暫存器，其中該第一測試資料登錄將多個第一指令值其中之一傳送至該第一指令暫存器；一第一指令解碼器，連接該第一指令暫存器、該第三多工器以及該第一資料暫存器，該第一指令暫存器傳送該第一指令值至該第一指令解碼器，該第一指令值經該第一指令解碼器解碼並對應該第一資料暫存器；以及一測試模式埠，連接該第一資料暫存器以及該第一多工器；其中，經由該測試模式埠決定是否旁路該第一資料暫存器的旁路暫存器及標示暫存器。

在另一實施例中，一種基於標準邊界掃描電路的SIP器件測試系統，用於測試多個積體電路晶粒，該多個積體電路晶粒包含一第一積體電路晶粒以及一第二積體電路晶粒，該第一積體電路晶粒包含一測試模式選擇訊號、一測試時脈訊號、一第一測試資料登錄、一第一測試資料輸出、一第二測試資料登錄以及一第二測試資料輸出，該第一測試資料輸出連接該第二測試資料登錄；一第一測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第一多工器，連接該第一測試資料輸出；一第一正反器，連接該第一多工器；一第二多工器，連接該第一測試訪問埠控制器、該第一多工器以及該第一正反器；一第一反向器，連接該第一正反器以及該第一測試訪問埠控制器，該第一測試訪問埠控制器傳送該測試時脈訊號至該第一反向器；一第三多工器，連接該第二多工器；一第一資料暫存器，連接該第一測試訪問埠控制器、該第一測試資料登錄以及該第三多工器；一第一指令暫存器，連接該第一測試資料登錄、該第一測試訪問埠控制器、以及該第二多工器，該第一測試訪問埠控制器用於響應該第一指令暫存器，其中該第一測試資料登錄將多個第一指令值其中之一傳送至該第一指令暫存器；一第一指令解碼器，連接該第一指令暫存器、該第三多工器以及該第一資料暫存器，該第一指令暫存器傳送該第一指令值至該第一指令解碼器，該第一指令值經該第一指令解碼器解碼並對應該第一資料暫存器；一測試模式埠，連接該第一資料暫存器以及該第一多工器；該第二積體電路晶粒包含：一第二測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第六多工器，連接該第二測試資料輸出；一第二正反器，連接該第六多工器；一第七多工器，連接該第二測試訪問埠控制器以及該第二正反器；一第二反向器，連接該第二正反器以及該第二測試訪問埠控制器，該第二測試訪問埠控制器傳送該測試時脈訊號至該第二反向器，該第二反向器傳送該測試時脈訊號至該第二正反器；一第八多工器，連接該第七多工器；一第二資料暫存器，連接該第二測試訪問埠控制器、該第二測試資料登錄以及該第八多工器；一第二指令暫存器，連接該第二測試資料登錄、該第二測試訪問埠控制器以及該第七多工器，該第二測試訪問埠控制器用於響應該第二指令暫存器，其中該第二測試資料登錄將多個第二指令值其中之一傳送至該第二指令暫存器；一第二指令解碼器，連接該第二指令暫存器以及該第二資料暫存器，該第二指令暫存器傳送該第二指令值至該第二指令解碼器，該第二指令值經該第二指令解碼器解碼並對應該第二資料暫存器；以及該測試模式埠，連接第二資料暫存器以及該第六多工器；其中，經由該測試模式埠決定是否旁路該第一積體電路晶粒之該第一資料暫存器，或是否旁路該第二積體電路晶粒之該第二資料暫存器。

以下配合附圖及本發明較佳實施例，進一步闡述本發明為達成預定發明目的所採取的技術手段。

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面透過參考附圖描述的實施例是示例性的，旨在用於解釋本發明，而不能理解為對本發明的限制。

在本說明書的描述中，參考術語「一個實施例」、「一些實施例」、「示例」、「具體示例」、或「一些示例」等的描述意指結合所述的實施例或示例描述的具體特徵、結構、材料或者特點包含於本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特徵、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。

請參考圖2，為依照本發明的一實施方式的一種基於標準邊界掃描電路的SIP器件測試系統。於圖2中，基於標準邊界掃描電路的SIP器件測試系統100，用於測試一積體電路晶粒，其包含測試模式選擇訊號TMS、測試時脈訊號TCK、第一測試資料登錄TDI1以及第一測試資料輸出TDO1。上述訊號均為單向傳輸，透過上述訊號構成測試訪問埠（Test Access Port，TAP）。

第一測試訪問埠控制器110連接測試模式選擇訊號TMS以及測試時脈訊號TCK。第一測試訪問埠控制器110用於控制測試模式選擇訊號TMS、測試時脈訊號TCK以及第一測試資料登錄TDI1。測試模式選擇訊號TMS用於選擇工作模式，其中測試模式選擇訊號TMS用於選擇工作模式從而控制內部16個狀態的狀態機跳轉。

第一多工器MUX1連接第一測試資料輸出TDO1。第一正反器112連接第一多工器MUX1。第二多工器MUX2連接第一測試訪問埠控制器110、第一多工器MUX1以及第一正反器112。第一反向器114連接第一正反器112以及第一測試訪問埠控制器110。第一測試訪問埠控制器110傳送測試時脈訊號TCK至第一反向器114，該第一反向器114傳送該測試時脈訊號TCK至該第一正反器112。第三多工器MUX3連接該第二多工器MUX2。第一資料暫存器120連接第一測試資料登錄TDI1、第一指令解碼器104、第一測試訪問埠控制器110以及第三多工器MUX3。

第一指令暫存器102連接第一測試資料登錄TDI1、第一測試訪問埠控制器110以及第二多工器MUX2。第一測試訪問埠控制器110用於回應第一指令暫存器102。第一指令暫存器102用來儲存執行的指令，暫存器長度取決於待測裝置的指令數目。

第一指令解碼器104連接第一指令暫存器102、第三多工器MUX3以及第一資料暫存器120。第一指令暫存器102並連於第一資料暫存器120。當測試時脈訊號TCK出現一個脈衝訊號時第一指令暫存器102以及第一資料暫存器120內資料就會移動1個位元。第一測試資料登錄TDI1將多個第一指令值I1其中之一，傳送至第一指令暫存器102。第一指令暫存器102傳送第一指令值I1至該第一指令解碼器104。第一指令值I1經第一指令解碼器104解碼並對應第一資料暫存器120。

測試模式埠M連接第一資料暫存器120以及第一多工器MUX1。經由測試模式埠M決定是否將第一資料暫存器120接入旁路。

第一資料暫存器120包含：第四多工器MUX4、第五多工器MUX5、第一系統邏輯單元122、第一邊界掃描暫存器124、第一旁路暫存器126、第一標示暫存器128。

第一旁路暫存器126連接第四多工器MUX4、第一測試資料登錄TDI1以及第一測試訪問埠控制器110。第四多工器MUX4連接第三多工器MUX3、第一測試資料登錄TDI1以及測試模式埠M。第五多工器MUX5，連接第三多工器MUX3、第一測試資料登錄TDI1、測試模式埠M、第一邊界掃描暫存器124。第一旁路暫存器126僅只有一個位元的長度，其用作串列資料傳送最快的旁路。

測試模式選擇訊號TMS使第一測試訪問埠控制器110處於傳送指令狀態（shift-IR state），第一指令值I1經第一指令解碼器104解碼一第一旁路指令iB1，第一旁路指令iB1從而對應到第一旁路暫存器126。測試模式選擇訊號TMS使第一測試訪問埠控制器110於傳送資料狀態（shift-DR state），使第一測試資料登錄TDI1經第一旁路暫存器126送第一資料值D1到第一測試資料輸出TDO1。

第一標示暫存器128連接第一測試資料登錄TDI1以及第五多工器MUX5。第一標示暫存器128長度為32位元，內容包含辨識位元、裝置碼以及版本編號，藉此，第一測試訪問埠控制器110才能分辨待測裝置之類型。測試模式選擇訊號TMS使第一測試訪問埠控制器110於傳送指令狀態（shift-IR state），第一指令值I1經第一指令解碼器104解碼一第一辨識指令iD1，第一辨識指令iD1從而對應到第一標示暫存器128。

測試模式選擇訊號TMS使第一測試訪問埠控制器110於傳送資料狀態（shift-DR state），使第一測試資料登錄TDI1經第一標示暫存器128送一第二資料值D2到第一測試資料輸出TDO1。測試模式埠M決定是否將第一旁路暫存器126以及第一標示暫存器128接入旁路。當測試模式埠M決定不旁路第一旁路暫存器126以及第一標示暫存器128，即表示測試模式埠M決定保留第一旁路暫存器126以及第一標示暫存器128，當作SIP晶粒的IEEE1149.1。當測試模式埠M決定旁路第一旁路暫存器126以及第一標示暫存器128，即表示測試模式埠M決定不保留第一旁路暫存器126以及第一標示暫存器128。

需說明的是，本實施例中所述之第一多工器MUX1、第二多工器MUX2、第三多工器MUX3、第四多工器MUX4、第五多工器MUX5、第一指令暫存器102、第一指令解碼器104以及第一邊界掃描暫存器124符合IEEE1149.1標準。

請參考圖3，為依照本發明的又一實施方式的一種基於標準邊界掃描電路的測試模組。於圖3中，基於標準邊界掃描電路的測試模組1，用於測試多個積體電路晶粒。於本實施例中，多個積體電路晶粒包含：第一積體電路晶粒10以及第二積體電路晶粒20。於此實施例，如圖3所示，測試模式埠M[0：1]=10，即表示測試模式埠M選擇保留第二積體電路晶粒20。需說明的是，本實施例中以兩個積體電路晶粒作為示例，並非用以限制本發明積體電路晶粒數量。第一積體電路晶粒10包含：測試模式選擇訊號TMS、測試時脈訊號TCK、第一測試資料登錄TDI1、第一測試資料輸出TDO1、第二測試資料登錄TDI2以及第二測試資料輸出TDO2。第一測試資料輸出TDO1連接該第二測試資料登錄TDI2。

第一測試訪問埠控制器110連接該測試模式選擇訊號TMS以及該測試時脈訊號TCK。第一多工器MUX1連接第一測試資料輸出TDO1。第一正反器112連接第一多工器MUX1。第二多工器MUX2連接第一測試訪問埠控制器110、第一多工器MUX1以及第一正反器112。第一反向器114連接第一正反器112以及第一測試訪問埠控制器110。第一測試訪問埠控制器110傳送測試時脈訊號TCK至第一反向器114。第三多工器MUX3連接第二多工器MUX2。第一資料暫存器120連接第一測試訪問埠控制器110、第一測試資料登錄TDI1以及第三多工器MUX3。第一指令暫存器102連接第一測試資料登錄TDI1、第一測試訪問埠控制器110以及第二多工器MUX2。第一測試訪問埠控制器110用於回應該第一指令暫存器102。

第一測試資料登錄TDI1將多個第一指令值I1其中之一傳送至該第一指令暫存器102。第一指令解碼器104連接第一指令暫存器102、第三多工器MUX3以及第一資料暫存器120。第一指令暫存器102傳送第一指令值I1至第一指令解碼器104。第一指令值I1經第一指令解碼器104解碼，並對應第一資料暫存器120。測試模式埠M連接第一資料暫存器120以及第一多工器MUX1。第二測試訪問埠控制器210連接測試模式選擇訊號TMS以及測試時脈訊號TCK。

第六多工器MUX6連接第二測試資料輸出TDO2。第二正反器212連接第六多工器MUX6。第七多工器MUX7連接第二測試訪問埠控制器210以及第二正反器212。第二反向器214連接第二正反器212以及第二測試訪問埠控制器210。第二測試訪問埠控制器210傳送測試時脈訊號TCK至第二反向器214，第二反向器214傳送測試時脈訊號TCK至第二正反器212。第八多工器MUX8連接第七多工器MUX7。

第二資料暫存器220連接第二測試訪問埠控制器210、第二測試資料登錄TDI2以及第八多工器MUX8。第二指令暫存器202連接第二測試資料登錄TDI2、第二測試訪問埠控制器210以及第七多工器MUX7。第二測試訪問埠控制器210用於回應第二指令暫存器202。第二測試資料登錄TDI2將多個第二指令值I2其中之一傳送至第二指令暫存器202。第二指令解碼器204連接第二指令暫存器202以及第二資料暫存器220，第二指令暫存器202傳送第二指令值I2至第二指令解碼器204，第二指令值I2經第二指令解碼器204解碼，並對應第二資料暫存器220。測試模式埠M連接第二資料暫存器220以及第六多工器MUX6。經由測試模式埠M決定是否將第一積體電路晶粒10之第一資料暫存器120，或是否將第二積體電路晶粒20之第二資料暫存器220接入旁路。

第一資料暫存器120包含：第一系統邏輯單元122、第一邊界掃描暫存器124、第一旁路暫存器126以及第一標示暫存器128。第一旁路暫存器126連接第四多工器MUX4、第一測試資料登錄TDI1以及第一測試訪問埠控制器110。測試模式選擇訊號TMS使該第一測試訪問埠控制器110處於傳送指令狀態（shift-IR state），該第一指令值I1經第一指令解碼器104解碼第一旁路指令iB1，該第一旁路指令iB1從而對應到該第一旁路暫存器126。該測試模式選擇訊號TMS使該第一測試訪問埠控制器110處於傳送資料狀態（shift-DR state），使第一測試資料登錄TDI1經第一旁路暫存器126送一第一資料值D1到第一測試資料輸出TDO1。

第一標示暫存器128連接第一測試資料登錄TDI1以及第五多工器MUX5。測試模式選擇訊號TMS使第一測試訪問埠控制器110於傳送指令狀態（shift-IR state），第一指令值I1經該第一指令解碼器104解碼一第一辨識指令iD1，該第一辨識指令iD1從而對應到該第一標示暫存器128，該測試模式選擇訊號TMS使該第一測試訪問埠控制器110於該傳送資料狀態（shift-DR state），使該第一測試資料登錄TDI1經該第一標示暫存器128送一第二資料值D2到該第一測試資料輸出TDO1。

第一資料暫存器120包含：第四多工器MUX4以及第五多工器MUX5。第四多工器MUX4連接第三多工器MUX3、第一測試資料登錄TDI1以及測試模式埠M。第五多工器MUX5連接第三多工器MUX3、第一測試資料登錄TDI1、測試模式埠M、第一邊界掃描暫存器124。

該第二資料暫存器220包含：第二系統邏輯單元222、第二邊界掃描暫存器224、第二旁路暫存器226、第二標示暫存器228、第九多工器MUX9以及第十多工器MUX10。第二系統邏輯單元222連接第二邊界掃描暫存器224。

第二旁路暫存器226連接第九多工器MUX9、第二測試資料登錄TDI2以及第二測試訪問埠控制器210。測試模式選擇訊號TMS使第二測試訪問埠控制器210處於傳送指令狀態（shift-IR state），第二指令值I2經第二指令解碼器204解碼第二旁路指令iB2，第二旁路指令iB2從而對應到該第二旁路暫存器226。測試模式選擇訊號TMS使該第二測試訪問埠控制器210處於傳送資料狀態（shift-DR state），使第二測試資料登錄TDI2經第二旁路暫存器226送第三資料值D3到第二測試資料輸出TDO2。

第二標示暫存器228連接第二測試資料登錄TDI2以及第十多工器MUX10。測試模式選擇訊號TMS使第二測試訪問埠控制器210於傳送指令狀態（shift-IR state），第二指令值I2經第二指令解碼器204解碼一第二辨識指令iD2，第二辨識指令iD2從而對應到第二標示暫存器228，測試模式選擇訊號TMS使第二測試訪問埠控制器210於傳送資料狀態（shift-DR state），使第二測試資料登錄TDI2經該第二標示暫存器228送一第四資料值D4到第二測試資料輸出TDO2。測試模式埠M決定是否將第一旁路暫存器126以及第一標示暫存器128旁路，或決定是否將第二旁路暫存器226以及第二標示暫存器228接入旁路。

於此實施例，如圖3所示，測試模式埠M[0：1]=10，即表示測試模式埠M選擇保留第二積體電路晶粒20，即表示測試模式埠M決定保留第二旁路暫存器226以及第二標示暫存器228，當作SIP晶粒的IEEE1149.1。

第九多工器MUX9連接第八多工器MUX8、第二測試資料登錄TDI2以及測試模式埠M。

第十多工器MUX10連接第八多工器MUX8、第二測試資料登錄TDI2、測試模式埠M、第二標示暫存器228以及第九多工器MUX9。需說明的是，本發明主要之結構為第十多工器MUX10連接第二標示暫存器228。

第一測試訪問埠控制器110用於控制測試模式選擇訊號TMS、測試時脈訊號TCK以及第一測試資料登錄TDI1，或第二測試訪問埠控制器210用於控制測試模式選擇訊號TMS、該測試時脈訊號TCK以及第二測試資料登錄TDI2。

此時第二積體電路晶粒20之第一旁路指令iB1的長度為1位元（bit），即符合IEEE1149.1標準。測試模式選擇訊號TMS使該第二測試訪問埠控制器210處於傳送資料狀態（shift-DR state），使第二測試資料登錄TDI2經第二旁路暫存器226送第三資料值D3到第二測試資料輸出TDO2。第二辨識指令iD2從而對應到第二標示暫存器228，此時對應到32位元（bit）長度，即符合IEEE1149.1標準。測試模式選擇訊號TMS使第二測試訪問埠控制器210於傳送資料狀態（shift-DR state），使第二測試資料登錄TDI2經該第二標示暫存器228送一第四資料值D4到第二測試資料輸出TDO2。

需說明的是，本實施例中所述之第一多工器MUX1、第二多工器MUX2、第三多工器MUX3、第四多工器MUX4、第五多工器MUX5、第一指令暫存器102、第一指令解碼器104、第一邊界掃描暫存器124、第六多工器MUX6、第七多工器MUX7、第八多工器MUX8、第九多工器MUX9、第十多工器MUX10、第二指令暫存器202、第二指令解碼器204以及第二邊界掃描暫存器224符合IEEE1149.1標準。

以上所述，僅爲本發明較佳的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，根據本發明的技術方案及其發明構思加以等同替換或改變，都應涵蓋在本發明的保護範圍之內。

1:測試模組 10:第一積體電路晶粒 100:SIP器件測試系統 102:第一指令暫存器 104:第一指令解碼器 110:第一測試訪問埠控制器 112:第一正反器 114:第一反向器 120:第一資料暫存器 122:第一系統邏輯單元 124:第一邊界掃描暫存器 126:第一旁路暫存器 128:第一標示暫存器 20:第二積體電路晶粒 202:第二指令暫存器 204:第二指令解碼器 210:第二測試訪問埠控制器 212:第二正反器 214:第二反向器 220:第二資料暫存器 222:第二系統邏輯單元 224:第二邊界掃描暫存器 226:第二旁路暫存器 228:第二標示暫存器 D1:第一資料值 D2:第二資料值 D3:第三資料值 D4:第四資料值 MUX1:第一多工器 MUX2:第二多工器 MUX3:第三多工器 MUX4:第四多工器 MUX5:第五多工器 MUX6:第六多工器 MUX7:第七多工器 MUX8:第八多工器 MUX9:第九多工器 MUX10:第十多工器 iB1:第一旁路指令 iB2:第二旁路指令 iD1:第一辨識指令 iD2:第二辨識指令 I1:第一指令值 I2:第二指令值 M:測試模式埠 TMS:測試模式選擇訊號 TCK:測試時脈訊號 TDI1:第一測試資料登錄 TDO1:第一測試資料輸出 TDI2:第二測試資料登錄 TDO2:第二測試資料輸出

本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中：第1圖為先前技術實施例之基於傳統JTAG測試的SIP系統電路圖；圖2為依照本發明的一實施方式的一種基於標準邊界掃描電路的SIP器件測試系統；圖3為依照本發明的又一實施方式的一種基於標準邊界掃描電路的測試模組。

100:SIP器件測試系統

102:第一指令暫存器

104:第一指令解碼器

110:第一測試訪問埠控制器

112:第一正反器

114:第一反向器

120:第一資料暫存器

122:第一系統邏輯單元

124:第一邊界掃描暫存器

126:第一旁路暫存器

128:第一標示暫存器

MUX1:第一多工器

MUX2:第二多工器

MUX3:第三多工器

MUX4:第四多工器

MUX5:第五多工器

iB1:第一旁路指令

iD1:第一辨識指令

I1:第一指令值

M:測試模式埠

TMS:測試模式選擇訊號

TCK:測試時脈訊號

TDI1:第一測試資料登錄

TDO1:第一測試資料輸出

Claims

一種基於標準邊界掃描電路的系統封裝器件測試系統，用於測試一積體電路晶粒，包含：一測試模式選擇訊號、一測試時脈訊號、一第一測試資料登錄以及一第一測試資料輸出；一第一測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第一多工器，連接該第一測試資料輸出；一第一正反器，連接該第一多工器；一第二多工器，連接該第一測試訪問埠控制器、該第一多工器以及該第一正反器；一第一反向器，連接該第一正反器以及該第一測試訪問埠控制器，該第一測試訪問埠控制器傳送該測試時脈訊號至該第一反向器，該第一反向器傳送該測試時脈訊號至該第一正反器；一第三多工器，連接該第二多工器；一第一資料暫存器，連接該第一測試訪問埠控制器、該第一測試資料登錄以及該第三多工器；一第一指令暫存器，連接該第一測試資料登錄、該第一測試訪問埠控制器、以及該第二多工器，該第一測試訪問埠控制器用於響應該第一指令暫存器，其中該第一測試資料登錄將多個第一指令值其中之一傳送至該第一指令暫存器；一第一指令解碼器，連接該第一指令暫存器、該第三多工器以及該第一資料暫存器，該第一指令暫存器傳送該第一指令值至該第一指令解碼器，該第一指令值經該第一指令解碼器解碼並對應該第一資料暫存器；以及一測試模式埠，連接該第一資料暫存器以及該第一多工器；其中，經由該測試模式埠決定是否將第一資料暫存器接入旁路。
如請求項1所述的系統封裝器件測試系統，其中該第一資料暫存器包含：一第一旁路暫存器，連接一第四多工器、該第一測試資料登錄以及該第一測試訪問埠控制器，該測試模式選擇訊號使該第一測試訪問埠控制器處於一傳送指令狀態，該第一指令值經該第一指令解碼器解碼一第一旁路指令，該第一旁路指令從而對應到該第一旁路暫存器，該測試模式選擇訊號使該第一測試訪問埠控制器處於一傳送資料狀態，使該第一測試資料登錄經該第一旁路暫存器送一第一資料值到該第一測試資料輸出；以及一第一標示暫存器，連接該第一測試資料登錄以及一第五多工器，該測試模式選擇訊號使該第一測試訪問埠控制器於該傳送指令狀態，該第一指令值經該第一指令解碼器解碼一第一辨識指令，該第一辨識指令從而對應到該第一標示暫存器，該測試模式選擇訊號使該第一測試訪問埠控制器於該傳送資料狀態，使該第一測試資料登錄經該第一標示暫存器送一第二資料值到該第一測試資料輸出；其中，該測試模式埠決定是否旁路該第一旁路暫存器以及該第一標示暫存器。
如請求項2所述的系統封裝器件測試系統，其中該第一資料暫存器還包含：一第一系統邏輯單元；一第一邊界掃描暫存器；該第四多工器，連接該第三多工器、該第一測試資料登錄以及該測試模式埠；以及該第五多工器，連接該第三多工器、該第一測試資料登錄、該測試模式埠以及該第一邊界掃描暫存器。
如前述請求項1至3中任一項的系統封裝器件測試系統，其中該第一多工器、該第二多工器、該第三多工器、該第四多工器、該第五多工器、該第一指令暫存器、該第一指令解碼器以及該第一邊界掃描暫存器符合IEEE1149.1標準；以及其中，該第一測試訪問埠控制器用於控制該測試模式選擇訊號、該測試時脈訊號以及該第一測試資料登錄。
一種基於標準邊界掃描電路的系統封裝器件測試系統，用於測試多個積體電路晶粒，該多個積體電路晶粒包含一第一積體電路晶粒以及一第二積體電路晶粒，該第一積體電路晶粒包含：一測試模式選擇訊號、一測試時脈訊號、一第一測試資料登錄、一第一測試資料輸出、一第二測試資料登錄以及一第二測試資料輸出，該第一測試資料輸出連接該第二測試資料登錄；一第一測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第一多工器，連接該第一測試資料輸出；一第一正反器，連接該第一多工器；一第二多工器，連接該第一測試訪問埠控制器、該第一多工器以及該第一正反器；一第一反向器，連接該第一正反器以及該第一測試訪問埠控制器，該第一測試訪問埠控制器傳送該測試時脈訊號至該第一反向器；一第三多工器，連接該第二多工器；一第一資料暫存器，連接該第一測試訪問埠控制器、該第一測試資料登錄以及該第三多工器；一第一指令暫存器，連接該第一測試資料登錄、該第一測試訪問埠控制器、以及該第二多工器，該第一測試訪問埠控制器用於響應該第一指令暫存器，其中該第一測試資料登錄將多個第一指令值其中之一傳送至該第一指令暫存器；一第一指令解碼器，連接該第一指令暫存器、該第三多工器以及該第一資料暫存器，該第一指令暫存器傳送該第一指令值至該第一指令解碼器，該第一指令值經該第一指令解碼器解碼並對應該第一資料暫存器；一測試模式埠，連接該第一資料暫存器以及該第一多工器；該第二積體電路晶粒包含：一第二測試訪問埠控制器，連接該測試模式選擇訊號以及該測試時脈訊號；一第六多工器，連接該第二測試資料輸出；一第二正反器，連接該第六多工器；一第七多工器，連接該第二測試訪問埠控制器以及該第二正反器；一第二反向器，連接該第二正反器以及該第二測試訪問埠控制器，該第二測試訪問埠控制器傳送該測試時脈訊號至該第二反向器，該第二反向器傳送該測試時脈訊號至該第二正反器；一第八多工器，連接該第七多工器；一第二資料暫存器，連接該第二測試訪問埠控制器、該第二測試資料登錄以及該第八多工器；一第二指令暫存器，連接該第二測試資料登錄、該第二測試訪問埠控制器、以及該第七多工器，該第二測試訪問埠控制器用於響應該第二指令暫存器，其中該第二測試資料登錄將多個第二指令值其中之一傳送至該第二指令暫存器；一第二指令解碼器，連接該第二指令暫存器以及該第二資料暫存器，該第二指令暫存器傳送該第二指令值至該第二指令解碼器，該第二指令值經該第二指令解碼器解碼並對應該第二資料暫存器；以及該測試模式埠，連接第二資料暫存器以及該第六多工器；其中，經由該測試模式埠決定是否旁路該第一積體電路晶粒之該第一資料暫存器以及該第一指令暫存器，或是否旁路該第二積體電路晶粒之該第二資料暫存器以及該第二指令暫存器。
如請求項5所述的系統封裝器件測試系統，其中該第一資料暫存器包含：一第一旁路暫存器，連接一第四多工器、該第一測試資料登錄以及該第一測試訪問埠控制器，該測試模式選擇訊號使該第一測試訪問埠控制器處於一傳送指令狀態，該第一指令值經該第一指令解碼器解碼一第一旁路指令，該第一旁路指令從而對應到該第一旁路暫存器，該測試模式選擇訊號使該第一測試訪問埠控制器處於一傳送資料狀態，使該第一測試資料登錄經該第一旁路暫存器送一第一資料值到該第一測試資料輸出；以及一第一標示暫存器，連接該第一測試資料登錄以及一第五多工器，該測試模式選擇訊號使該第一測試訪問埠控制器於該傳送指令狀態，該第一指令值經該第一指令解碼器解碼一第一辨識指令，該第一辨識指令從而對應到該第一標示暫存器，該測試模式選擇訊號使該第一測試訪問埠控制器於該傳送資料狀態，使該第一測試資料登錄經該第一標示暫存器送一第二資料值到該第一測試資料輸出。
如請求項5所述的系統封裝器件測試系統，其中該第二資料暫存器包含：一第二旁路暫存器，連接一第九多工器、該第二測試資料登錄以及該第二測試訪問埠控制器，該測試模式選擇訊號使該第二測試訪問埠控制器處於一傳送指令狀態，該第二指令值經該第二指令解碼器解碼一第二旁路指令，該第二旁路指令從而對應到該第二旁路暫存器，該測試模式選擇訊號使該第二測試訪問埠控制器處於一傳送資料狀態，使該第二測試資料登錄經該第二旁路暫存器送一第三資料值到該第二測試資料輸出；以及一第二標示暫存器，連接該第二測試資料登錄以及一第十多工器，該測試模式選擇訊號使該第二測試訪問埠控制器於該傳送指令狀態，該第二指令值經該第二指令解碼器解碼一第二辨識指令，該第二辨識指令從而對應到該第二標示暫存器，該測試模式選擇訊號使該第二測試訪問埠控制器於該傳送資料狀態，使該第二測試資料登錄經該第二標示暫存器送一第四資料值到該第二測試資料輸出；其中，該測試模式埠決定是否旁路該第一旁路暫存器以及該第一標示暫存器，或決定是否旁路該第二旁路暫存器以及該第二標示暫存器。
如請求項6所述的系統封裝器件測試系統，其中該第一資料暫存器還包含：一第一系統邏輯單元；一第一邊界掃描暫存器；該第四多工器，連接該第三多工器、該第一測試資料登錄以及該測試模式埠；以及該第五多工器，連接該第三多工器、該第一測試資料登錄、該測試模式埠以及該第一邊界掃描暫存器。
如請求項6所述的系統封裝器件測試系統，其中該第二資料暫存器還包含：一第二系統邏輯單元；一第二邊界掃描暫存器；該第九多工器，連接該第二測試資料登錄以及該測試模式埠；以及該第十多工器，連接該第八多工器、該第二測試資料登錄、該測試模式埠以及該第二邊界掃描暫存器。
如前述請求項5至9中任一項的系統封裝器件測試系統，其中該第一多工器、該第二多工器、該第三多工器、該第四多工器、該第五多工器、該第一指令暫存器、該第一指令解碼器、該第一邊界掃描暫存器、該第六多工器、該第七多工器、該第八多工器、該第九多工器、該第十多工器、該第二指令暫存器、該第二指令解碼器以及該第二邊界掃描暫存器符合IEEE1149.1標準；以及其中，該第一測試訪問埠控制器用於控制該測試模式選擇訊號、該測試時脈訊號以及該第一測試資料登錄，或該第二測試訪問埠控制器用於控制該測試模式選擇訊號、該測試時脈訊號以及該第二測試資料登錄。