TW202215608A - 微電子裝置，相關聯電子系統，以及形成微電子裝置之方法 - Google Patents

微電子裝置，相關聯電子系統，以及形成微電子裝置之方法 Download PDF

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Abstract

本發明提供一種微電子裝置，其包括一第一晶粒及附接至該第一晶粒之一第二晶粒。該第一晶粒包括一記憶體陣列區，該記憶體陣列區包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等垂直鄰近該等垂直延伸的記憶體胞元串。該第二晶粒包括：一控制邏輯區，其包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該等垂直延伸的記憶體胞元串之控制操作之至少一部分；第二接合墊結構，其等與該等第一接合墊結構電連通；及信號路由結構，其等位於該第一晶粒與該第二晶粒之間的一介面處。亦描述相關聯微電子裝置、電子系統及方法。

Description

微電子裝置，相關聯電子系統，以及形成微電子裝置之方法
在各項實施例中，本發明大體上係關於微電子裝置設計及製造之領域。更具體而言，本發明係關於形成微電子裝置之方法，且係關於相關聯微電子裝置及電子系統。
微電子裝置設計者通常期望藉由減小個別特徵之尺寸及藉由減小鄰近特徵之間的分離距離來增加一微電子裝置內之特徵之整合位準或密度。另外，微電子裝置設計者通常期望不僅緊湊，而且提供效能優勢以及簡化設計之設計架構。
一微電子裝置之一個實例係一記憶體裝置。記憶體裝置通常提供為電腦或其他電子裝置中之內部積體電路。存在諸多類型之記憶體裝置，包含但不限於非揮發性記憶體裝置(例如，NAND快閃記憶體裝置)。一種在非揮發性記憶體裝置中增加記憶體密度之方式係利用垂直記憶體陣列(亦被稱為「三維(3D)記憶體陣列」)架構。一習知垂直記憶體陣列包含延伸穿過包含導電結構及介電材料之階層之一或多個層疊(例如，堆疊結構)中之開口之垂直記憶體串。各垂直記憶體串可包含串聯耦合至垂直堆疊的記憶體胞元之一串聯組合之至少一個選擇裝置。如與具有電晶體之習知平面(例如，二維)配置之結構相比，藉由在一晶粒上向上(例如，垂直)構建陣列，此一組態容許更多數目個切換裝置(例如，電晶體)位於一晶粒單位面積(即，所消耗作用表面之長度及寬度)中。
下伏於一記憶體裝置(例如，一非揮發性記憶體裝置)之一記憶體陣列之一基本控制邏輯結構內之控制邏輯裝置已用於控制記憶體裝置之記憶體胞元之操作(例如，存取操作、讀取操作、寫入操作)。可藉由路由及互連結構提供與記憶體陣列之記憶體胞元電連通之控制邏輯裝置之一總成。然而，隨著記憶體裝置之記憶體胞元之密度增加，路由及互連結構之密度展現密度及復雜度之一對應增加。
在一些實施例中，一種微電子裝置包括一第一晶粒及附接至該第一晶粒之一第二晶粒。該第一晶粒包括一記憶體陣列區，該記憶體陣列區包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等垂直鄰近該等垂直延伸的記憶體胞元串。該第二晶粒包括：一控制邏輯區，其包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該等垂直延伸的記憶體胞元串之控制操作之至少一部分；第二接合墊結構，其等與該等第一接合墊結構電連通；及信號路由結構，其等位於該第一晶粒與該第二晶粒之間的一介面處。
在其他實施例中，一種微電子裝置包括：一第一微電子裝置結構，其包括一記憶體陣列區，該記憶體陣列區包括一堆疊結構內之垂直延伸的記憶體胞元串，該堆疊結構包括導電結構及絕緣結構之一垂直交替序列；一第二微電子裝置結構，其包括控制邏輯電路系統，該控制邏輯電路系統包括互補金屬氧化物半導體電路系統；及一接合墊區，其在該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。該接合墊區包括：第一接合墊結構，其等經耦合至該第一微電子裝置結構；第二接合墊結構，其等經耦合至該第二微電子裝置結構且與該等第一接合墊結構接觸；及信號路由結構，其等至少與該第二微電子裝置結構接觸且橫向鄰近該等第一接合墊結構及該等第二接合墊結構。
在又其他實施例中，一種形成一微電子裝置之方法包括形成一第一微電子裝置結構及形成一第二微電子裝置結構。該第一微電子裝置結構包括一記憶體陣列區，該記憶體陣列區包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等延伸穿過該堆疊結構；及第一接合墊結構，其等自該堆疊結構垂直移位。該第二微電子裝置結構包括：一控制邏輯區，其經組態以實現該等垂直延伸的記憶體胞元串之一或多個控制操作；第二接合墊結構，其等自該控制邏輯區垂直移位；及信號路由結構，其等自該控制邏輯區垂直移位。該方法進一步包括藉由將該等第一接合墊結構耦合至該等第二接合墊結構來將該第一微電子裝置結構附接至該第二微電子裝置結構，該等信號路由結構位於該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。
在進一步實施例中，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置。該記憶體裝置包括一第一微電子裝置結構及一第二微電子裝置結構。該第一微電子裝置結構包括：一堆疊結構，其包括各包括一導電結構及垂直鄰近該導電結構之一絕緣結構之階層；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等自該堆疊結構垂直移位。該第二微電子裝置結構包括：一控制邏輯區，其包括CMOS電路系統；第二接合墊結構，其等經耦合至該等第一接合墊結構；及信號路由結構，其等在該第一微電子裝置結構與該第二微電子裝置結構之間。
優先權益
本申請案主張2020年8月13日申請之標題為「Microelectronic Devices, Related Electronic Systems, and Methods of Forming Microelectronic Devices」之美國專利申請案第16/992,566號之申請日之權益。
本文所包含的圖解並不意欲為任何特定系統、微電子結構、微電子裝置或其等積體電路之實際視圖，而僅僅為用於描述本文中之實施例之理想化表示。圖之間所共有之元件及特徵可保留相同數子標號，惟為了便於以下描述，元件符號以在其上引入或最全面地描述元件之圖式之編號開始除外。
以下描述提供特定細節，諸如材料類型、材料厚度及處理條件以便提供對本文中所描述之實施例之透徹描述。然而，一般技術者將理解，可在不採用此等特定細節之情況下實踐本文中所揭示之實施例。實際上，該等實施例可結合半導體工業中所採用之習知製造技術來實踐。另外，本文中所提供之描述並未形成用於製造一微電子裝置(例如，一記憶體裝置，諸如一3D NAND快閃記憶體裝置)或一完整微電子裝置之一完整程序流程。下文所描述之結構並未形成一完整微電子裝置。下文僅詳細地描述理解本文中所描述之實施例所必需之程序動作及結構。由該等結構形成一完整微電子裝置之額外動作可藉由習知技術來執行。
本文中所描述之材料可藉由習知技術來形成，包含但不限於旋塗、毯覆式塗佈、化學氣相沈積(CVD)、原子層沈積(ALD)、電漿增強型ALD、物理氣相沈積(PVD)、電漿增強型化學氣相沈積(PECVD)或低壓化學氣相沈積(LPCVD)。替代地，該等材料可原位生長。取決於待形成之特定材料，一般技術者可選擇用於沈積或生長該材料之技術。材料之移除可藉由任何合適技術來完成，包含但不限於蝕刻、研磨平面化(例如，化學機械平面化)或其他已知方法，除非脈絡另有指示。
如本文中所使用，術語「經組態」指代至少一個結構及至少一個設備之一或多者之一大小、形狀、材料組合物、定向及配置以一預定方式促進該結構及該裝置之一或多者之操作。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」係參考其中或其上形成一或多個結構及/或特徵之一基板(例如，基底材料、基底結構、基底構造等)之一主表面且不一定由地球引力場定義。一「橫向」或「水平」方向係實質上平行於基板之主平面之方向，而一「縱向」或「垂直」方向係實質上垂直於基板之主平面之方向。基板之主平面由基板之與基板之其他表面相比具有一相對大面積之一表面定義。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂並包含一般技術者將理解之給定參數、性質或條件在一定程度之偏差下(諸如在可接受容差內)之一滿足程度。舉例而言，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、至少99.9%滿足或甚至100.0%滿足。
如本文中所使用，關於一特定參數之一數值之「約」或「近似」包含該數值及一般技術者將理解之在特定參數之可接受容差內之與該數值之一定程度之偏差。例如，關於一數值之「約」或「近似」可包含在自數值之90.0%至110.0%之一範圍內，諸如在自數值之95.0%至105.0%之一範圍內、在自數值之97.5%至102.5%之一範圍內、在自數值之99.0%至101.0%之一範圍內、在自數值之99.5%至100.5%之一範圍內或在自數值之99.9%至100.1%之一範圍內之額外數值。
如本文中所使用，為了便於描述，空間相對術語，諸如「下面」、「下方」、「下」、「底部」、「上方」、「上」、「頂部」、「前方」、「後方」、「左」、「右」及類似者可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。除非另有指定，否則空間相對術語意欲於涵蓋除圖中所描繪之定向之外的不同材料定向。例如，若圖中之材料被倒置，則被描述為「在其他元件或特徵下方」或「在其他元件或特徵下面」或「在其他元件或特徵下」或「在其他元件或特徵之底部上」之元件將被定向為「在其他元件或特徵上方」或「在其他元件或特徵之頂部上」。因此，術語「下方」取決於使用該術語之內容脈絡而可包含上方及下方兩個定向，此對於一般技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、倒置、翻轉等)且相應地解釋本文中所使用之空間相對描述詞。
如本文中所使用，被描述為彼此「鄰近」之特徵(例如，區、材料、結構、裝置)意謂並包含彼此最靠近(例如，最接近)定位之所揭示身份(或若干身份)之特徵。與「鄰近」特徵之所揭示身份(或若干身份)不匹配之額外特徵(例如，額外區、額外材料、額外結構、額外裝置)可經安置於「鄰近」特徵之間。換言之，「鄰近」特徵可彼此直接相鄰地定位，使得「鄰近」特徵之間不存在其他特徵中介物；或「鄰近」特徵可彼此間接相鄰地定位，使得具有不同於與至少一個「鄰近」特徵相關之身份之一身份之至少一個特徵定位於「鄰近」特徵之間。據此，被描述為彼此「垂直鄰近」之特徵意謂並包含彼此最垂直靠近(例如，最垂直接近)定位之所揭示身份(或若干身份)之特徵。此外，被描述為彼此「水平鄰近」之特徵意謂並包含彼此最水平靠近(例如，最水平接近)定位之所揭示身份(或若干身份)之特徵。
如本文中所使用，術語「記憶體裝置」意謂並包含展現記憶體功能性但不一定限於記憶體功能性之微電子裝置。換言之，且僅舉例而言，術語「記憶體裝置」不僅意謂並包含習知記憶體(例如，習知揮發性記憶體，諸如習知動態隨機存取記憶體(DRAM)；習知非揮發性記憶體，諸如習知NAND記憶體)，而且包含一特定應用積體電路(ASIC) (例如，一系統單晶片(SoC))、組合邏輯及記憶體之一微電子裝置及併入記憶體之一圖形處理單元(GPU)。
如本文中所使用，「導電材料」意謂並包含一導電性材料，諸如以下一或多者：一金屬(例如，鎢(W)、鈦(Ti)、鉬(Mo)、鈮(Nb)、釩(V)、鉿(Hf)、鉭(Ta)、鉻(Cr)、鋯(Zr)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pa)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al))、一合金(例如，一Co基合金、一Fe基合金、一Ni基合金、一Fe及Ni基合金、一Co及Ni基合金、一Fe及Co基合金、一Co及Ni及Fe基合金、一Al基合金、一Cu基合金、一鎂(Mg)基合金、一Ti基合金、一鋼、一低碳鋼、一不銹鋼)、一含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)及一導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺(Ge)、導電摻雜矽鍺(SiGe))。另外，一「導電結構」意謂並包含由一導電材料形成並包含一導電材料之一結構。
如本文中所使用，「絕緣材料」意謂並包含電絕緣材料，例如以下一或多者：至少一種介電氧化物材料(例如，氧化矽(SiO x)、磷矽玻璃、硼矽玻璃、硼磷矽玻璃、氟矽玻璃、氧化鋁(AlO x)、氧化鉿(HfO x)、氧化鈮(NbO x)、氧化鈦(TiO x)、氧化鋯(ZrO x)、氧化鉭(TaO x)及氧化鎂(MgO x)之一或多者)、至少一種介電氮化物材料(例如，氮化矽(SiN y))、至少一種介電氮氧化物材料(例如，氮氧化矽(SiO xN y))及至少一種介電碳氮化物材料(例如，氮氧化矽(SiO xC zN y))。本文中包含「x」、「y」及「z」之一或多者之式(例如，SiO x、AlO x、HfO x、NbO x、TiO x、SiN y、SiO xN y、SiO xC zN y)表示針對另一元素(例如，Si、Al、Hf、Nb、Ti)之每個原子含有一種元素之「x」個原子、又一元素之「y」個原子及一額外元素(若有的話)之「z」個原子之一平均比率之一材料。由於式表示相對原子比率而非嚴格的化學結構，因此一絕緣材料可包括一或多種化學計量化合物及/或一或多種非化學計量化合物，且「x」、「y」及「z」(若有)之值可為整數或可為非整數。如本文中所使用，術語「非化學計量化合物」意謂並包含具有無法由明確定義的自然數之一比率表示且違反定比定律之一元素組合物之一化合物。另外，一「絕緣結構」意謂並包含由一絕緣材料形成並包含一絕緣材料之一結構。
根據本文中所描述之實施例，一微電子裝置包含一第一微電子裝置結構及耦合至第一微電子裝置結構之至少一第二微電子裝置結構。第一微電子裝置結構可包含例如包括各種控制邏輯裝置(例如，互補金屬氧化物半導體(CMOS)裝置)及結構之一控制邏輯晶圓，且第二微電子裝置結構可包括例如包括一記憶體陣列區及相關電路系統之一陣列晶圓。第一微電子裝置結構及第二微電子裝置結構可單獨地形成，從而促進在適合第一微電子裝置結構及第二微電子裝置結構之各自者之可用熱預算之不同處理條件(例如，溫度)下製造裝置(例如，控制邏輯裝置)之電晶體及其等電路。第一微電子裝置結構可包含其表面上之第一接合墊結構，該等第一接合墊結構經組態以耦合至第二微電子裝置結構之一表面上之第二接合墊結構以將第一微電子裝置結構附接至第二微電子裝置結構且形成一微電子裝置結構總成。在一些實施例中，第一微電子裝置結構包含橫向鄰近第一接合墊結構之信號路由結構。信號路由結構之至少一部分可與第一接合墊結構之至少一部分垂直對準(例如，共面)。換言之，信號路由結構可位於第一微電子裝置結構與第二微電子裝置結構之間的一介面處且可不自第一接合墊結構垂直移位。在一些實施例中，信號路由結構之一節距小於第一接合墊結構之一節距。在一些實施例中，第二微電子裝置結構包含經組態以位於第一微電子裝置結構與第二微電子裝置結構之間的介面處之額外信號路由結構。
在第一微電子裝置結構與第二微電子裝置結構之間的介面處包含信號路由結構可促進第一微電子裝置結構及第二微電子裝置結構之特徵之一增加的密度。在一些實施例中，信號路由結構可利用原本不被使用之第一微電子裝置結構之面積(例如，包括二氧化矽、虛設接合墊結構)。
圖1A至圖1F係繪示形成一微電子裝置(例如，一記憶體裝置，諸如一3D NAND快閃記憶體裝置)之一方法之實施例之簡化部分橫截面視圖(圖1A、圖1C、圖1E)及簡化部分俯視圖(圖1B、圖1D、圖1F)。藉由下文所提供之描述，對於一般技術者而言將容易顯而易見的是，本文中參考圖1A至圖1F所描述之方法及結構可用於各種裝置及電子系統中。
圖1A係一第一微電子裝置結構100之一簡化部分橫截面視圖，且圖1B係第一微電子裝置結構100之一簡化部分俯視圖。參考圖1A，第一微電子裝置結構100 (例如，一小晶片、一第一晶粒)可經形成以包含一控制邏輯區102。控制邏輯區102包含一半導電基底結構104、閘極結構105、第一信號路由結構106及第一互連結構108。半導電基底結構104、閘極結構105、第一信號路由結構106及第一互連結構108之部分形成控制邏輯區102之各種控制邏輯裝置109，如本文中進一步詳細地描述。
控制邏輯區102之半導電基底結構104 (例如，半導電晶圓)包括在其上形成第一微電子裝置結構100之額外材料及結構之一基底材料或構造。半導電基底結構104可包括一半導電結構(例如，一半導電晶圓)或一支撐結構上之一基底半導電材料。例如，半導電基底結構104可包括一習知矽基板(例如，一習知矽晶圓)，或包括一半導電材料之另一塊體基板。如本文中所使用，術語「塊體基板」不僅意謂並包含矽基板，而且包含絕緣體上矽(SOI)基板，諸如藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板、一基底半導電基礎上之矽之磊晶層及由一或多種半導電材料(例如，以下一或多者：一矽材料，諸如單晶矽或多晶矽；矽鍺；鍺；砷化鎵；氮化鎵；及磷化銦)形成且包含該一或多種半導電材料的其他基板。在一些實施例中，半導電基底結構104包括一矽晶圓。另外，半導電基底結構104可包含形成於其中及/或其上之不同層、結構及/或區。例如，半導電基底結構104可包含導電摻雜區及非摻雜區。導電摻雜區之至少一些者可例如用作第一控制邏輯區102之控制邏輯裝置109之電晶體之源極區及汲極區；且非摻雜區之至少一些者可例如用作控制邏輯裝置109之電晶體之通道區。
如圖1A中所展示，第一微電子裝置結構100之控制邏輯區102之閘極結構105可垂直上覆於半導電基底結構104之部分。閘極結構105可個別地在第一微電子裝置結構100之控制邏輯區102內之控制邏輯裝置109之電晶體之間水平延伸且被該等電晶體採用。閘極結構105可由導電材料形成並包含導電材料。一閘極介電材料(例如，一介電氧化物)可垂直地介入(例如，在Z方向上)電晶體之閘極結構105與通道區之間(例如，在半導電基底結構104內)。
如圖1A中所展示，第一信號路由結構106可垂直上覆於(例如，在Z方向上)半導電基底結構104，且可藉由第一互連結構108電連接至半導電基底結構104。一些第一互連結構108可在一些第一信號路由結構106之間垂直延伸且電耦合一些第一信號路由結構106，且第一互連結構108之其他者可在半導電基底結構104之區(例如，導電摻雜區，諸如源極區及汲極區)之間垂直延伸且將該等區電耦合至第一信號路由結構106之一或多者。第一信號路由結構106及第一互連結構108可各個別地由導電材料形成並包含導電材料。
如上文所描述，半導電基底結構104之部分(例如，用作源極區及汲極區之導電摻雜區、用作通道區之非摻雜區)、閘極結構105、第一信號路由結構106及第一互連結構108形成控制邏輯區102之各種控制邏輯裝置109。控制邏輯裝置109可經組態以控制包含第一微電子裝置結構100之一相對較大總成之其他組件(例如，一記憶體胞元陣列之記憶體胞元)之各種操作，如下文進一步詳細描述。換言之，控制邏輯裝置109可經組態以實現該等組件(例如，記憶體胞元陣列之記憶體胞元)之控制操作之至少一部分。作為一非限制性實例，控制邏輯裝置109可包含電荷泵(例如，V CCP電荷泵、V NEGWL電荷泵、DVC2電荷泵)、DLL電路系統(例如，環形振盪器)、V dd穩壓器、串驅動器、頁面緩衝器及各種晶片/層疊控制電路系統之一或多者。作為另一非限制性實例，控制邏輯裝置109可包含經組態以控制待耦合至第一微電子裝置結構100之另一(例如，第二)微電子裝置結構之一記憶體陣列區內之陣列(例如，(若干)記憶體元件陣列、(若干)存取裝置陣列)之行操作之裝置，諸如解碼器(例如，本端層疊解碼器、行解碼器)、感測放大器(例如，EQ放大器、ISO放大器、NSA、PSA)、修復電路系統(例如，行修復電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、MUX及ECC裝置之一或多者(例如，各者)。作為一進一步非限制性實例，控制邏輯裝置109可包含經組態以控制待耦合至第一微電子裝置結構100之另一微電子裝置結構之記憶體陣列區內之陣列(例如，(若干)記憶體元件陣列、(若干)存取裝置陣列)之列操作之裝置，諸如解碼器(例如，本端層疊解碼器、列解碼器)、驅動器(例如，WL驅動器)、修復電路系統(例如，列修復電路系統)、記憶體測試裝置、MUX、ECC裝置及自我再新/損耗均衡裝置之一或多者(例如，各者)。
組合參考圖1A及圖1B，第一微電子裝置結構100可進一步包含垂直上覆於控制邏輯區102之第一信號路由結構106且與其等電連通之第一接合墊結構110、第二接合墊結構112 (圖1B中所展示)及第二互連結構114。如圖1A中所展示，第一接合墊結構110及第二接合墊結構112可垂直上覆於第一信號路由結構106，且第二互連結構114可在第一信號路由結構106之間垂直延伸且將第一信號路由結構106電連接至第一接合墊結構110及第二接合墊結構112之各者。第一接合墊結構110、第二接合墊結構112及第二互連結構114可各個別地由導電材料形成並包含導電材料。在一些實施例中，第一接合墊結構110包括相同於第二接合墊結構112之材料組合物。在一些實施例中，第一接合墊結構110及第二接合墊結構112包括銅。
如本文中將描述，第二接合墊結構112可包括所謂的「虛設」接合墊結構且可不與第一微電子裝置結構100之一或多個組件電連通，諸如第二互連結構114之一者或第一信號路由結構106之一或多者。第一接合墊結構110可包括與第一微電子裝置結構100之一或多個組件電連通之所謂的「作用」接合墊結構。
如本文將進一步描述，第一接合墊結構110之至少一些者可用於將第一微電子裝置結構100耦合(例如，接合)至一額外微電子裝置結構(例如，一第二微電子裝置結構150 (圖1C、圖1D))以形成包含第一微電子裝置結構100及額外微電子裝置結構之一相對較大總成。在一些實施例中，第二接合墊結構112可不直接耦合至另一微電子裝置結構之對應接合墊結構。
第一接合墊結構110及第二接合墊結構112在本文中可被統稱為第一微電子裝置結構100之「接合墊結構」。第一接合墊結構110及第二接合墊結構112可經配置成在一第一橫向方向(例如，X方向)上延伸之列115及在一第二橫向方向(例如，Y方向)上延伸之行117。
繼續參考圖1A及圖1B，第一微電子裝置結構100可包含橫向鄰近(例如，在X方向上、在Y方向上)第一接合墊結構110及第二接合墊結構112之至少一些者之第二信號路由結構116。在一些實施例中，第二信號路由結構116與第一接合墊結構110及第二接合墊結構112實質上垂直(例如，在Z方向上)共面。換言之，第二信號路由結構116與第一接合墊結構110及第二接合墊結構112垂直對準。
在一些實施例中，第二信號路由結構116可上覆自第一微電子裝置結構100之一面積之約百分之十至第一微電子裝置結構100之一上表面之面積之約百分之九十，諸如自約第一微電子裝置結構100之面積之百分之十至約百分之三十、自約百分之三十至約百分之五十、自約百分之五十至約七十或自約百分之七十至約百分之九十。
第二信號路由結構116可由導電材料形成並包含導電材料。在一些實施例中，第二信號路由結構116包括銅。在其他實施例中，第二信號路由結構116包括鎢。
如本文中將描述，在一些實施例中，第二信號路由結構116可不直接接觸第一微電子裝置結構100所耦合至之一額外微電子裝置結構上之一對應結構(例如，一路由結構、一接合墊結構)。
第二信號路由結構116可經組態以促進第一微電子裝置結構100之各種組件(例如，電晶體之一或多者、第一控制邏輯裝置109之一或多者)之間的電連接。例如，第二信號路由結構116可促進第一微電子裝置結構100之一或多個結構及組件之間的電信號路由。在一些實施例中，第二信號路由結構116經組態以將與第一控制邏輯裝置109之一或多者相關之信號路由至一額外微電子裝置結構之一或多個組件(例如，記憶體胞元)。
第二信號路由結構116可憑藉第二互連結構114電耦合至第一信號路由結構106之至少一些者。在一些實施例中，第二信號路由結構116之至少一些者電耦合至直接垂直鄰近(例如，在Z方向上)第二信號路由結構116之第一信號路由結構106之至少一些者且第二信號路由結構116之至少其他者可直接電耦合至不直接垂直鄰近(例如，在Z方向上)第二信號路由結構116之第一信號路由結構116之至少一些者。不直接電耦合至直接垂直鄰近的第一信號路由結構106之第二信號路由結構116可被稱為「跳過」一垂直鄰近的路由結構。
第二信號路由結構116可包括在一或多個方向(例如，X方向、Y方向、X方向及Y方向兩者)上延伸之線。例如，第二信號路由結構116之一些者在Y方向上延伸；第二信號路由結構116之其他者在X方向上延伸；且第二信號路由結構116之又其他者在X方向及Y方向上延伸。
參考圖1B，第一接合墊結構110之各者可個別地橫向鄰近(例如，在X方向上、在Y方向上)其他第一接合墊結構110、第二接合墊結構112及第二信號路由結構116之一或多者。第二接合墊結構112之各者可個別地橫向鄰近(例如，在X方向上、在Y方向上)其他第二接合墊結構112、第一接合墊結構110及第二信號路由結構116之一或多者。第二信號路由結構116之各者可個別地橫向鄰近(例如，在X方向上、在Y方向上)一或多個其他第二信號路由結構116、第一接合墊結構110及第二接合墊結構112。
第一微電子裝置結構100之接合墊結構(例如，第一接合墊結構110及第二接合墊結構112)之一節距P 1(例如，一結構之一特徵至一鄰近結構之一對應特徵之間的一距離)可在自約0.5微米(μm)至約5.0 μm，諸如自約0.5 μm至約1.0 μm、自約1.0 μm至約2.0 μm、自約2.0 μm至約3.0 μm、自約3.0 μm至約4.0 μm或自約4.0 μm至約5.0 μm之一範圍內。在一些實施例中，節距P 1係自約1.0 μm至約2.0 μm。在一些實施例中，節距P 1係約1.0 μm。
第二信號路由結構116之一節距P 2可在自約0.1 μm至約1.0 μm，諸如自約0.1 μm至約0.2 μm、自約0.2 μm至約0.4 μm、自約0.4 μm至約0.6 μm、自約0.6 μm至約0.8 μm或自約0.8 μm至約1.0 μm之一範圍內。在一些實施例中，節距P 2小於節距P 1。在一些實施例中，節距P 2係自約0.1 μm至約0.5 μm。
繼續參考圖1A及圖1B，一介電材料118可使第一微電子裝置結構100之鄰近組件(例如，閘極結構105、第一信號路由結構106、第一互連結構108、第一接合墊結構110、第二接合墊結構112、第二互連結構114、第二信號路由結構116)彼此電隔離。介電材料118可由絕緣材料形成並包含絕緣材料。在一些實施例中，介電材料118包括二氧化矽。
現在參考圖1C，一第二微電子裝置結構150 (例如，一第二小晶片、一第二晶粒)可經形成以包含一基底結構152(例如，一基底晶圓、一支撐晶圓)、在基底結構152垂直上方(例如，在Z方向上)之一互連區154及在基底結構152垂直上方(例如，在Z方向上)且與互連區154電連通之一記憶體陣列區156。在一些實施例中，互連區154垂直插置於基底結構152與記憶體陣列區156之間。
基底結構152可包括在其上形成第二微電子裝置結構150之額外材料及結構之一基底材料或構造。基底結構152可為一習知矽基板(例如，一習知矽晶圓)，或另一塊體基板。藉由非限制性實例，一基底結構152可包括矽、二氧化矽、具有天然氧化物之矽、氮化矽、含碳氮化矽、玻璃、半導體、金屬氧化物、金屬、氮化鈦、含碳氮化鈦、鉭、氮化鉭、含碳氮化鉭、鈮、氮化鈮、含碳氮化鈮、鉬、氮化鉬、含碳氮化鉬、鎢、氮化鎢、含碳氮化鎢、Cu、Co、Ni、Fe、Al及貴金屬之一或多者。在一些實施例中，基底結構152包括一矽晶圓。
互連區154可包括垂直上覆於基底結構152之接合墊結構158、垂直上覆於(例如，在Z方向上)接合墊結構158之第三互連結構160、垂直上覆於(例如，在Z方向上)第三互連結構160之第三路由結構162及垂直上覆於(例如，在Z方向上)第三路由結構162之第四互連結構164。接合墊結構158、第三互連結構160、第三路由結構162及第四互連結構164之各者可個別地由導電材料形成並包含導電材料。
第二微電子裝置結構150之記憶體陣列區156可包含一堆疊結構166、線結構168 (例如，數位線結構、位元線結構)及線接觸結構170。如圖1C中所展示，線結構168可垂直上覆於(例如，在Z方向上)堆疊結構166，且可藉由線接觸結構170電連接至堆疊結構166內之結構(例如，支柱結構，諸如胞元支柱結構；填充通孔，諸如填充有導電材料之穿孔)。線接觸結構170可在個別線結構168與堆疊結構166內之個別結構之間垂直延伸且將其等電耦合。線結構168及線接觸結構170可各個別地由導電材料形成並包含導電材料。
記憶體陣列區156之堆疊結構166包含配置於階層176中之導電結構172及絕緣結構174之一垂直交替(例如，在Z方向上)序列。堆疊結構166之階層176之各者可包含垂直鄰近絕緣結構174之至少一者之導電結構172之至少一者。在一些實施例中，導電結構172由鎢(W)形成並包含鎢(W)且絕緣結構174由二氧化矽(SiO 2)形成並包含二氧化矽(SiO 2)。堆疊結構166之階層176之導電結構172及絕緣結構174可各個別地係實質上平面的，且可各個別地展現一所要厚度。
記憶體陣列區156進一步包含堆疊結構166上、上方及/或內之額外結構及/或裝置。作為一非限制性實例，記憶體陣列區156包含垂直延伸穿過堆疊結構166之胞元支柱結構180。胞元支柱結構180可各個別地包含至少部分地被一或多個電荷儲存結構(例如，一電荷捕獲結構，諸如包括氧化物-氮化物-氧化物(「ONO」)材料之一電荷捕獲結構；浮動閘極結構)環繞之一半導電支柱(例如，多晶矽支柱、矽鍺支柱)。堆疊結構166之階層176之胞元支柱結構180及導電結構172之交叉點可界定在第二微電子裝置結構150之記憶體陣列區156內彼此串聯耦合之垂直延伸的記憶體胞元串182。在一些實施例中，形成於堆疊結構166之階層176之各者內之導電結構172及胞元支柱結構180之交叉處之記憶體胞元182包括所謂的「MONOS」(金屬-氧化物-氮化物-氧化物-半導體)記憶體胞元。在額外實施例中，記憶體胞元182包括所謂的「TANOS」(氮化鉭-氧化鋁-氮化物-氧化物-半導體)記憶體胞元，或所謂的「BETANOS」(帶/阻障工程TANOS)記憶體胞元，其等之各者係MONOS記憶體胞元之子集。在進一步實施例中，記憶體胞元182包括包含作為電荷儲存結構之浮動閘極(例如，金屬浮動閘極)之所謂的「浮動閘極」記憶體胞元。浮動閘極可水平地介入胞元支柱結構180之中央結構與堆疊結構166之不同階層176之導電結構172之間。
導電結構172可被稱為記憶體陣列區156內之記憶體胞元182之「字線」或「存取線」結構(例如，本端字線結構)。記憶體陣列區156可進一步包含導電結構172之橫向邊緣處之階狀部181 (為了清楚及易於理解描述，僅繪示其中之一些)。導電接觸結構183可電耦合至導電結構172之各者且可經組態以在胞元支柱結構180之記憶體胞元182之使用及操作期間將一電壓傳輸至導電結構172。
至少一個源極結構184可垂直地下伏於(例如，在Z方向上)導電結構172及絕緣結構174之階層176。在一些實施例中，胞元支柱結構180與源極結構184電連通。源極結構184可由導電材料形成並包含導電材料，諸如摻雜矽(例如，摻雜多晶矽)、矽化鎢(WSi x)、氮化鎢及氮化矽鎢(WSi xN y)之一或多者。在一些實施例中，源極結構184由摻雜矽形成並包含摻雜矽。
胞元支柱結構180可自堆疊結構166之一上垂直邊界垂直延伸，穿過堆疊結構166，且至一源極結構184之一上垂直邊界處或附近之一位置。
如圖1C中所展示，至少一個深接觸結構178可垂直延伸穿過堆疊結構166。(若干)深接觸結構178可經組態及經定位以電連接垂直上覆於堆疊結構166之第二微電子裝置結構150之一或多個組件與垂直下伏於堆疊結構166之第二微電子裝置結構150之一或多個組件。(若干)深接觸結構178可由導電材料形成並包含導電材料。
繼續參考圖1C，第二微電子裝置結構150之記憶體陣列區156之組件可藉由第五互連結構188電連接至組件(例如，結構，諸如第三接合墊結構186)。如本文中將描述，第三接合墊結構186可電連接至第一微電子裝置結構100之第一接合墊結構110 (圖1A、圖1B)之至少一些者。
第二微電子裝置結構150之組件可藉由一介電材料190彼此電隔離。介電材料190可由一絕緣材料形成並包含一絕緣材料。在一些實施例中，介電材料190包括二氧化矽。
圖1D係圖1C之第二微電子裝置結構150之一簡化部分俯視圖。如圖1D中所展示，第三接合墊結構186之位置可對應於第一微電子裝置結構100 (圖1A、圖1B)之第一接合墊結構110 (圖1A、圖1B)及第二接合墊結構112 (圖1A、圖1B)之至少一些者之位置。換言之，第三接合墊結構186之圖案可對應於第一微電子裝置結構100之第一接合墊結構110及第二接合墊結構112之圖案。在一些實施例中，第三接合墊結構186之一節距可對應於第一接合墊結構110 (圖1B)及第二接合墊結構112 (圖1B)之節距P 1(圖1B)。
現在參考圖1E，第二微電子裝置結構150可垂直倒置(例如，在Z方向上下顛倒)且附接(例如，接合)至第一微電子裝置結構100以形成包括第一微電子裝置結構100及第二微電子裝置結構150之一微電子裝置結構總成195。例如，基底結構152 (圖1C)可自第二微電子裝置結構150移除(例如，拆卸)，且一載體結構(例如，一載體晶圓)可藉由一黏著材料附接至(例如，接合)至接合墊結構158。載體結構及黏著材料可經組態以促進第二微電子裝置結構150之安全處置以供進一步處理(例如，將第一微電子裝置結構100附接至第二微電子裝置結構150)。載體結構及黏著材料可分別包括一習知載體結構(例如，一習知載體晶圓)及一習知黏著材料，且因此在本文中不再詳細描述。另外，可使用本文中亦不詳細描述之習知移除程序(例如，習知拆卸程序、習知研磨程序)及習知設備自第二微電子裝置結構150移除基底結構152。
在移除基底結構152之後，可將第二微電子裝置結構150附接(例如，接合)至第一微電子裝置結構100以形成微電子裝置結構總成195，且可移除載體結構及黏著材料。微電子裝置結構總成195可藉由將第二微電子裝置結構150之第三接合墊結構186與第一微電子裝置結構100之第一接合墊結構110及第二接合墊結構112橫向對準及實體接觸且執行至少一個熱壓程序以將第三接合墊結構186接合至第一接合墊結構110及第二接合墊結構112之各自者而形成。
將第一微電子裝置結構100附接至第二微電子裝置結構150可在第一微電子裝置結構100與第二微電子裝置結構150之間形成一接合墊區193。接合墊區193可包含第一接合墊結構110、第二接合墊結構112、第三接合墊結構186及第二信號路由結構116。
圖1F係在第一微電子裝置結構100與第二微電子裝置結構150之間的一介面處穿過接合墊區193截取之微電子裝置結構總成195之一簡化橫截面視圖。如圖1F中所繪示，第一微電子裝置結構100之第一接合墊結構110及第二接合墊結構112可電耦合至第二微電子裝置結構150之對應第三接合墊結構186。在一些實施例中，第三接合墊結構186可位於第一接合墊結構110及第二接合墊結構112之橫向邊界內。然而，本發明不限於此，且在其他實施例中，第三接合墊結構186之面積可實質上相同於或可大於第一接合墊結構110及第二接合墊結構112之面積。
在一些實施例中，第一微電子裝置結構100之第二信號路由結構116可不電耦合至第二微電子裝置結構150上之對應結構。第二信號路由結構116可位於接合墊區193內且可包含與第一接合墊結構110、第二接合墊結構112及第三接合墊結構186之各者之至少一個表面垂直對準之至少一個表面。
在一些實施例中，第一微電子裝置結構100之面積之部分可用於憑藉第二信號路由結構116自第一微電子裝置結構100之一或多個組件路由(例如，遞送)信號。在一些實施例中，第二信號路由結構116可將信號自控制邏輯裝置109之一或多者遞送至包含記憶體胞元182之胞元支柱結構180之一或多個組件。藉由非限制性實例，由第二信號路由結構116遞送之信號可包含來自控制邏輯裝置109之用於執行胞元支柱結構180之記憶體胞元182之一或多個列操作、行操作以及解碼器、串驅動器、頁面緩衝器及各種晶片/層疊控制電路系統之一或多者之操作之信號。當然，本發明不限於此且由第二信號路由結構116攜載之信號可不同於所描述信號
由於第一微電子裝置結構100之各個位置不包含第一接合墊結構110或第二接合墊結構112，且第二微電子裝置結構150之各個位置不包含第三接合墊結構186，因此第一微電子裝置結構100可經形成以在在此等位置處包含第二信號路由結構116。換言之，由於接合墊區193不包含接合墊區193之整個面積上方之接合墊結構(例如，第一接合墊結構110、第二接合墊結構112及第三接合墊結構186) (例如，由於接合墊區193之面積不包含接合墊結構)，因此接合墊區193之部分可包含第一微電子裝置結構100之第二信號路由結構116且可經組態以將第一微電子裝置結構100之一或多個信號路由至一或多個位置。在一些實施例中，第二信號路由結構116之節距P 2可小於第一微電子裝置結構100之接合墊結構(例如，第一接合墊結構110及第二接合墊結構112)之節距P 1。由於第二路由結構116可不耦合至第二微電子裝置結構150之表面上之對應組件，因此節距P 1可不受限於藉由其將第一微電子裝置結構100接合至第二微電子裝置結構150之程序之對準容差。
與在接合墊區中(例如，在微電子裝置結構之間的一介面處)不包含信號路由結構之習知微電子裝置結構相比，將第二信號路由結構116併入接合墊區193中可促進微電子裝置結構總成195之信號路由結構之密度之一增加。例如，習知微電子裝置結構可包含小於微電子裝置結構面積之約百分之十(10)之作用接合墊結構，而微電子裝置結構之剩餘部分包含虛設接合墊結構或不包含結構。藉由比較，微電子裝置結構總成195可包含接合墊區193中之第二信號路由結構116。
儘管圖1A至圖1F已被描述及繪示為包括包含垂直(例如，在Z方向上)插置於第三接合墊結構186與堆疊結構166之間的線結構168之第二微電子裝置結構150，但本發明不限於此。在其他實施例中，堆疊結構166可垂直插置於線結構168與第三接合墊結構186之間。
圖2係包含第一微電子裝置結構100及耦合至第一微電子裝置結構100之一第二微電子裝置結構250之一微電子裝置結構總成295之一簡化部分橫截面視圖。第二微電子裝置結構250可實質上相同於圖1C之第二微電子裝置結構150，惟第二微電子裝置結構250可包含垂直插置於堆疊結構166與第三接合墊結構186之間的源極結構184除外。
源極結構184可藉由第六互連結構210耦合至第三接合墊結構186。第六互連結構210可由導電材料形成並包含導電材料。例如，第六互連結構210可包括鎢。
線結構168可垂直地上覆於(例如，在Z方向上)堆疊結構166。在一些實施例中，線接觸結構170可垂直地介入且接觸線結構168及堆疊結構166之組件(例如，深接觸結構178、胞元支柱結構180)。
繼續參考圖2，第四互連結構164可垂直上覆於線結構168且將線結構168電耦合至第三路由結構162。第三路由結構162可藉由垂直介入的第三互連結構160電耦合至接合墊結構158。
儘管微電子裝置結構總成195 (圖1E、圖1F)及微電子裝置結構總成295 (圖2)已被描述及繪示為包含不接觸第二微電子裝置結構150、250上之一對應結構之第二信號路由結構116，但本發明不限於此。
圖3A係包含一第一微電子裝置結構300及附接(例如，接合)至第一微電子裝置結構300之一第二微電子裝置結構350之一微電子裝置結構總成395之一簡化部分橫截面視圖。圖3B係微電子裝置結構總成395之一簡化橫截面視圖，其繪示第一微電子裝置結構300及第二微電子裝置結構350之間的一介面處之一接合墊區393。
第一微電子裝置結構300可實質上類似於第一微電子裝置結構100 (圖1A、圖1B)，惟第一微電子裝置結構300可包含具有一第一節距P 3之第二信號路由結構316及具有不同於第一節距P 3之一第二節距P 4之第三信號路由結構318除外。第一節距P 3可對應於上文參考第二信號路由結構116 (圖1B)所描述之節距P 2(圖1B)。第二信號路由結構316可實質上相同於上文所描述之第二信號路由結構116。
在一些實施例中，第二節距P 4可對應於第一微電子裝置結構300之相鄰接合結構(例如，第一接合墊結構110與第二接合墊結構112)之間的節距P 1。在一些實施例中，第二節距P 4大於第一節距P 3。在一些實施例中，第二節距P 4可大於藉由其將第一微電子裝置結構300接合至第二微電子裝置結構350之程序之對準容差。
第二信號路由結構316及第三信號路由結構318之至少一個表面可與第一接合墊結構110及第二接合墊結構112之至少一個表面垂直對準(例如，在Z方向上)。另外，第二信號路由結構316及第三信號路由結構318之至少一個表面可與第三接合墊結構186垂直對準。
據此，第一微電子裝置結構300可包含具有不同於其他信號路由結構(例如，第三信號路由結構318)之節距(例如，第二節距P 4)之一節距(例如，第一節距P 3)之信號路由結構(例如，第二信號路由結構316)。
第二微電子裝置結構350可實質上類似於第二微電子裝置結構150 (圖1C)或第二微電子裝置結構250 (圖2)，惟第二微電子裝置結構350可包含接合墊區393中之一或多個額外信號路由結構352除外。在一些實施例中，額外信號路由結構352可操作地耦合至第三信號路由結構318且展現實質上相同於第三信號路由結構318之節距P 4。據此，第一微電子裝置結構300之第三信號路由結構318可電耦合至第二微電子裝置結構350之結構(例如，額外信號路由結構352)。在一些實施例中，第一微電子裝置結構300之第二信號路由結構316可不電耦合至第二微電子裝置結構350之一對應結構。
額外路由結構352可包含與第三接合墊結構186之至少一個表面垂直對準(例如，在Z方向上)之至少一個表面。另外，額外路由結構352可包含與第一接合墊結構110、第二接合墊結構112、第二信號路由結構316及第三信號路由結構318之至少一個表面垂直對準之至少一個表面。
在一些實施例中，第三信號路由結構318可經組態以攜載功率匯流排信號且第二信號路由結構316可經組態以攜載胞元支柱結構180之記憶體胞元182之一或多個列操作、行操作以及解碼器、串驅動器、頁面緩衝器及各種晶片/層疊控制電路系統之一或多者之操作。當然，本發明不限於此且由第二信號路由結構316及第三信號路由結構318攜載之信號可不同於所描述信號。
在一些實施例中，第一微電子裝置結構300及第二微電子裝置結構350之各者之面積之部分可用於路由(例如，遞送)各自第一微電子裝置結構300及第二微電子裝置結構350之一或多個組件之信號。據此，第一微電子裝置結構300及第二微電子裝置結構350之各者可包含位於接合墊區393內之接合墊結構(例如，第一接合墊結構110、第二接合墊結構112及第三接合墊結構186)，且可進一步包含與接合墊結構共面之信號路由結構(例如，第二信號路由結構316、第三信號路由結構318及額外信號路由結構352)。與在接合墊區中不包含信號路由結構之習知微電子裝置結構相比，將信號路由結構併入接合墊區393中可促進微電子裝置結構總成395之信號路由結構之密度之一增加。例如，習知微電子裝置結構可包含小於微電子裝置結構之面積之約百分之十(10)之作用接合墊結構，而微電子裝置結構之剩餘部分填充有虛設接合墊結構或不包含結構。藉由比較，微電子裝置結構總成395可包含接合墊區393中之信號路由結構，從而增加微電子裝置結構總成395之信號路由結構之一密度。
圖4A係包括一接合墊連接結構410之一接合墊區400 (例如，接合墊區193、393)之一部分之一簡化部分俯視圖，該接合墊連接結構410包括：一第一微電子裝置結構之一第一接合墊結構402 (例如，第一接合墊結構110 (圖1A、圖1B、圖1E、圖1F、圖2、圖3A、圖3B)及第二接合墊結構112 (圖1B、圖1F)之一或多者)；一第二微電子裝置結構之一第二接合墊結構404 (例如，第三接合墊結構186 (圖1C、圖1D、圖1E、圖1F、圖2、圖3A、圖3B))；及第一微電子裝置結構及第二微電子裝置結構之一者之一第一信號路由結構420 (例如，第二信號路由結構116 (圖1A、圖1B、圖1E、圖1F)及第二信號路由結構316 (圖3A、圖3B)之一或多者)。接合墊結構410可對應於例如第一接合墊結構110或第二接合墊結構112之一者與一第三接合墊結構186之間的一連接。
接合墊區400可促進一第一微電子裝置結構(例如，第一微電子裝置結構100、300)至一第二微電子裝置結構(例如，第二微電子裝置結構150、250、350)之附接。第一接合墊結構402及第二接合墊結構404之各者可由導電材料形成並包含導電材料。
第一信號路由結構420可由一導電材料422形成並包含一導電材料422。在一些實施例中，導電材料422包括相同於第一接合墊結構402及第二接合墊結構404之一或兩者之材料組合物。在一些實施例中，導電材料422位於相同於第一接合墊結構402及第二接合墊結構404之一者之微電子裝置結構上。
接合墊連接結構410可位於第一信號路由結構420之橫向邊界內。在一些實施例中，接合墊連接結構410位於第一信號路由結構420之一橫向中央(例如，在X方向上)部分處。據此，第一信號路由結構420可實質上環繞接合墊連接結構410且可與接合墊連接結構410電隔離。
在一些實施例中，第一信號路由結構420藉由一介電材料424與接合墊連接結構410電隔離。介電材料424可直接介入第一信號路由結構420與接合墊連接結構410之間。例如，介電材料424可位於第一接合墊結構402與第一信號路由結構420之間。介電材料424可由一絕緣材料形成並包含一絕緣材料。在一些實施例中，介電材料424包括二氧化矽。
圖4B係根據本發明之額外實施例之一接合墊區450 (例如，接合墊區193、393)之一部分之一簡化部分俯視圖。接合墊區450可實質上類似於圖4A之接合墊區400，惟接合墊區450包含以下各者除外：一第二信號路由結構460，其包含一第一導電材料462 (例如，第三信號路由結構318 (圖3B)之一者)；及一額外信號路由結構464 (例如，額外信號路由結構352 (圖3B))，其包括一第二導電材料466。第二信號路由結構460可位於一第一微電子裝置結構(例如，第一微電子裝置結構300 (圖3A))處且額外信號路由結構464可位於一第二微電子裝置結構(例如，第二微電子裝置結構350 (圖3A))處。在一些實施例中，第一微電子裝置結構至少透過第一微電子裝置結構之第二信號路由結構460與第二微電子裝置結構之額外信號路由結構464之間的電連接與第二微電子裝置結構電連通。另外，第一微電子裝置結構可透過接合墊連接結構410與第二微電子裝置結構電連通。
在一些實施例中，第二信號路由結構460及第一接合墊結構402位於一第一微電子裝置結構上且額外信號路由結構464及第二接合墊結構404位於一第二微電子裝置結構上。第一導電材料462及第二導電材料466可由導電材料形成並包含導電材料。在一些實施例中，第一導電材料462及第二導電材料466可包括相同材料組合物。
圖5係根據本發明之額外實施例之一接合墊區500 (例如，接合墊區193、393)之一簡化俯視圖。接合墊區500可包含實質上相同於上文參考圖4A及圖4B所描述之接合墊連接結構410之一接合墊連接結構410。接合墊區500可進一步包含實質上相同於圖4A之第一信號路由結構420及實質上相同於圖4B之第二信號路由結構460之一或多個第二信號路由結構460。
參考圖5，接合墊區500可包含一或多個接合墊連接結構410，該一或多個接合墊連接結構410包含可操作地耦合至一第二微電子裝置結構之一第二接合墊結構404之一第一微電子裝置結構之一第一接合墊結構402。另外，接合墊區500可包含不與第二微電子裝置結構之一對應信號路由結構接觸之第一微電子裝置結構之一或多個第一信號路由結構420及與一第二微電子裝置結構之一額外信號路由結構464電連通之一或多個第二信號路由結構460。
繼續參考圖5，第一信號路由結構420及第二信號路由結構460可經配置使得其等位於接合墊連接結構410之橫向邊界及周邊外部。換言之，第一信號路由結構420及第二信號路由結構460可繞過接合墊連接結構410之周邊。在一些實施例中，第一信號路由結構420及第二信號路由結構460之至少一些者可包含可促進第一信號路由結構420及第二信號路由結構460圍繞接合墊連接結構410之周邊之路由之傾斜部分470。
圖6A係根據本發明之實施例之包含接合墊連接結構410之一接合墊區600 (例如，接合墊區193、393)之一簡化俯視圖。接合墊連接結構410可實質上相同於上文參考圖4A及圖4B所描述之接合墊連接結構410。
接合墊區600可包含實質上相同於圖4A之第一信號路由結構420之第一信號路由結構420。儘管圖6A繪示接合墊區600僅包含第一信號路由結構420，但本發明不限於此。在一些實施例中，第一信號路由結構420之一或多者(例如，全部)可用第二信號路由結構460 (圖4B)替換。另外，接合墊區600可包含一或多個額外信號路由結構464 (圖4B)。
接合墊連接結構410可經配置成列610。在一些實施例中，一第一列610之接合墊連接結構410自一鄰近(例如，Y方向)列610之接合墊連接結構410橫向偏移(例如，在X方向上)。在一些實施例中，一列610之接合墊連接結構410橫向位於(例如，在X方向上)鄰近(例如，在X方向上)列610之接合墊連接結構410之間。在一些實施例中，接合墊連接結構410可位於鄰近列610之接合墊連接結構410之橫向邊界外部。在一些實施例中，每隔一列610之接合墊連接結構410可橫向對準(例如，在X方向上)。
在一些實施例中，第一信號路由結構420可包含一第一橫向(例如，在Y方向上)延伸部分620、一第二橫向(例如，在Y方向上)延伸部分622及第一橫向延伸部分620與第二橫向延伸部分622之間的一第三橫向(例如，在X方向上)延伸部分624。在一些實施例中，第三橫向延伸部分624實質上垂直於第一橫向延伸部分620及第二橫向延伸部分622。在一些實施例中，第三橫向延伸部分624在接合墊連接結構410之鄰近列610之間延伸。第一橫向延伸部分620及第二橫向延伸部分622可與接合墊連接結構410橫向對準(例如，在Y方向上)。
圖6B係根據本發明之實施例之包含接合墊連接結構410之一接合墊區650 (例如，接合墊區193、393)之一簡化俯視圖。
接合墊區650可包含實質上相同於圖4A之第一信號路由結構420之第一信號路由結構420。儘管圖6A繪示接合墊區650僅包含第一信號路由結構420，但本發明不限於此。在一些實施例中，第一信號路由結構420之一或多者(例如，全部)可用第二信號路由結構460 (圖4B)替換。另外，接合墊區650可包含一或多個額外信號路由結構464 (圖4B)。
接合墊連接結構410可經配置成列610，如上文參考圖6A所描述。在一些實施例中，一第一列610之接合墊連接結構410自一鄰近(例如，Y方向)列610之接合墊連接結構410橫向偏移(例如，在X方向上)。另外，在一些實施例中，各接合墊連接結構410可橫向對準(例如，在X方向上)，其中接合墊連接結構410與第一接合墊連接結構410隔開達至少兩個(例如，兩個、三個、四個、五個、六個)列610。例如，每第三列610之接合墊連接結構410可橫向對準。
因此，根據本發明之實施例，一種微電子裝置包括一第一晶粒及附接至該第一晶粒之一第二晶粒。該第一晶粒包括一記憶體陣列區，該記憶體陣列區包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等垂直鄰近該等垂直延伸的記憶體胞元串。該第二晶粒包括：一控制邏輯區，其包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該等垂直延伸的記憶體胞元串之控制操作之至少一部分；第二接合墊結構，其等與該等第一接合墊結構電連通；及信號路由結構，其等位於該第一晶粒與該第二晶粒之間的一介面處。
因此，根據本發明之額外實施例，一種微電子裝置包括：一第一微電子裝置結構，其包括一記憶體陣列區，該記憶體陣列區包括一堆疊結構內之垂直延伸的記憶體胞元串，該堆疊結構包括導電結構及絕緣結構之一垂直交替序列；一第二微電子裝置結構，其包括控制邏輯電路系統，該控制邏輯電路系統包括互補金屬氧化物半導體電路系統；及一接合墊區，其在該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。該接合墊區包括：第一接合墊結構，其等經耦合至該第一微電子裝置結構；第二接合墊結構，其等經耦合至該第二微電子裝置結構且與該等第一接合墊結構接觸；及信號路由結構，其等至少與該第二微電子裝置結構接觸且橫向鄰近該等第一接合墊結構及該等第二接合墊結構。
因此，根據本發明之進一步實施例，一種形成一微電子裝置之方法包括形成一第一微電子裝置結構，該第一微電子裝置結構包括一記憶體陣列區，該記憶體陣列區包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等延伸穿過該堆疊結構；及第一接合墊結構，其等自該堆疊結構垂直移位。該方法進一步包括形成一第二微電子裝置結構，該第二微電子裝置結構包括：一控制邏輯區，其經組態以實現該等垂直延伸的記憶體胞元串之一或多個控制操作；第二接合墊結構，其等自該控制邏輯區垂直移位；及信號路由結構，其等自該控制邏輯區垂直移位。該方法進一步包括藉由將該等第一接合墊結構耦合至該等第二接合墊結構來將該第一微電子裝置結構附接至該第二微電子裝置結構，該等信號路由結構位於該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。
根據本發明之實施例之微電子裝置(其等包含微電子裝置結構總成(例如，微電子裝置結構總成195、295、395)，該等微電子裝置結構總成包含接合墊區193、393，該等接合墊區193、393包含接合墊結構(例如，第一接合墊結構110、第二接合墊結構112及第三接合墊結構186)及信號路由結構(例如，第二信號路由結構116、第二信號路由結構316、第三信號路由結構318、額外信號路由結構352))可用於本發明之電子系統之實施例中。例如，圖7係根據本發明之實施例之一電子系統700之一方塊圖。電子系統700可包括例如一電腦或電腦硬體組件、一伺服器或其他網路化硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可擕式媒體(例如，音樂)播放機、一Wi-Fi或啟用蜂巢之平板電腦，諸如舉例而言一iPAD®或SURFACE®平板電腦、一電子書、一導航裝置等。電子系統700包含至少一個記憶體裝置705。記憶體裝置705可包含例如先前在本文中所描述之一微電子裝置結構或一微電子裝置結構總成(例如，先前參考圖1A至圖3B所描述之微電子裝置結構總成195、295、395)之一實施例。
電子系統700可進一步包含至少一個電子信號處理器裝置707 (通常被稱為「微處理器」)。電子信號處理器裝置707可視情況包含一微電子裝置結構總成(例如，先前參考圖1A至圖3B所描述之微電子裝置結構總成195、295、395之一或多者)之一實施例。電子系統700可進一步包含用於由一使用者將資訊輸入至電子系統700中之一或多個輸入裝置709，諸如舉例而言一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統700可進一步包含用於將資訊輸出(例如，視覺或音訊輸出)至一使用者之一或多個輸出裝置711，諸如舉例而言一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置709及輸出裝置711可包括既可用於將資訊輸入至電子系統700又可用於將視覺資訊輸出至一使用者之單個觸控螢幕裝置。輸入裝置709及輸出裝置711可與記憶體裝置705及電子信號處理器裝置707之一或多者電通信。
參考圖8，描繪一基於處理器之系統800。基於處理器之系統800可包含根據本發明之實施例製造之各種微電子裝置及微電子裝置結構總成(例如，微電子裝置結構總成195、295、395)。基於處理器之系統800可為多種類型之任一者，諸如一電腦、傳呼機、蜂巢式電話、個人記事簿、控制電路或其他電子裝置。基於處理器之系統800可包含一或多個處理器802 (諸如一微處理器)以控制基於處理器之系統800中之系統功能及請求之處理。處理器802及基於處理器之系統800之其他子組件可包含根據本發明之實施例製造之微電子裝置結構總成(例如，微電子裝置結構總成195、295、395)。
基於處理器之系統800可包含與處理器802可操作地連通之一電源供應器804。例如，若基於處理器之系統800係一可擕式系統，則電源供應器804可包含一燃料電池、一電力採集裝置、永久性電池、可更換電池及可再充電電池之一或多者。電源供應器804亦可包含一AC適配器；因此，例如，基於處理器之系統8可插入至一壁式插座中。例如，電源供應器804亦可包含一DC適配器使得基於處理器之系統800可插入至一車輛點煙器或一車輛電源埠中。
取決於基於處理器之系統800執行之功能，各種其他裝置可經耦合至處理器802。例如，輸入裝置806 (例如，使用者介面)可經耦合至處理器802。輸入裝置806可包含諸如按鈕、開關、一鍵盤、一光筆、一滑鼠、一數位轉換器及尖筆、一觸控螢幕、一語音辨識系統、一麥克風或其等之組合之裝置。顯示器808亦可經耦合至處理器802。顯示器808可包含一LCD顯示器、一SED顯示器、一CRT顯示器、一DLP顯示器、一電漿顯示器、一OLED顯示器、一LED顯示器、一三維投影儀、一音訊顯示器或其等之組合。此外，一RF子系統/基頻處理器810亦可經耦合至處理器802。RF子系統/基頻處理器810可包含耦合至一RF接收器及一RF傳輸器(未展示)之一天線。一通信埠812或大於一個通信埠812亦可經耦合至處理器802。例如，通信埠812可經調適以耦合至一或多個周邊裝置814，諸如一數據機、一印表機、一電腦、一掃描器或一相機，或耦合至一網路，諸如一區域網路、遠端區域網路、內聯網或網際網路。
處理器802可藉由實施儲存於記憶體中之軟體程式來控制基於處理器之系統800。例如，軟體程式可包含一作業系統、資料庫軟體、繪圖軟體、文字處理軟體、媒體編輯軟體或媒體播放軟體。記憶體可操作地耦合至處理器802以儲存各種程式且促進各種程式之執行。例如，處理器802可經耦合至系統記憶體816，該系統記憶體可包含自旋力矩轉移磁性隨機存取記憶體(STT-MRAM)、磁性隨機存取記憶體(MRAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、賽道記憶體及其他已知記憶體類型之一或多者。系統記憶體816可包含揮發性記憶體、非揮發性記憶體或其等之組合。系統記憶體816通常很大使得其可儲存動態載入的應用程式及資料。在一些實施例中，系統記憶體816可包含半導體裝置，諸如上文所描述之微電子裝置結構總成(例如，微電子裝置結構總成195、295、395)，或其等之組合。
處理器802亦可經耦合至非揮發性記憶體818，此並不意味著系統記憶體816必然係揮發性的。非揮發性記憶體818可包含與系統記憶體816結合使用之STT-MRAM、MRAM、唯讀記憶體(ROM) (諸如一EPROM、電阻式唯讀記憶體(RROM))及快閃記憶體之一或多者。非揮發性記憶體818之大小通常被選擇為剛好足夠大以儲存任何必需的作業系統、應用程式及固定資料。另外，非揮發性記憶體818可包含一高容量記憶體，諸如磁碟機記憶體，諸如舉例而言包含電阻式記憶體或其他類型之非揮發性固態記憶體之一混合驅動器。非揮發性記憶體818可包含微電子裝置，包含微電子裝置結構，諸如上文所描述之微電子裝置結構(例如，第一微電子裝置結構100、300，第二微電子裝置結構150、250、350)及微電子裝置結構總成(例如，微電子裝置結構總成195、295、395)或其等之組合。
因此，根據本發明之實施例，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置。該記憶體裝置包括一第一微電子裝置結構，該第一微電子裝置結構包括：一堆疊結構，其包括各包括一導電結構及垂直鄰近該導電結構之一絕緣結構之階層；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等自該堆疊結構垂直移位。該記憶體裝置進一步包括一第二微電子裝置結構，該第二微電子裝置結構包括：一控制邏輯區，其包括CMOS電路系統；第二接合墊結構，其等經耦合至該等第一接合墊結構；及信號路由結構，其等在該第一微電子裝置結構與該第二微電子裝置結構之間。
本發明之額外非限制性實例實施例如下般闡述：
實施例1：一種微電子裝置，其包括：一第一晶粒，其包括：一記憶體陣列區，其包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等垂直鄰近該等垂直延伸的記憶體胞元串；及一第二晶粒，其經附接至該第一晶粒，該第二晶粒包括：一控制邏輯區，其包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該等垂直延伸的記憶體胞元串之控制操作之至少一部分；第二接合墊結構，其等與該等第一接合墊結構電連通；及信號路由結構，其等位於該第一晶粒與該第二晶粒之間的一介面處。
實施例2：如實施例1之微電子裝置，其中該等信號路由結構接觸該第一晶粒之一介電材料。
實施例3：如實施例1或實施例2之微電子裝置，其中該等信號路由結構之一節距小於該等第二接合墊結構之一節距。
實施例4：如實施例1至3中任一實施例之微電子裝置，其中該等信號路由結構接觸該第一晶粒之額外信號路由結構。
實施例5：如實施例4之微電子裝置，其中該等信號路由結構之一節距大於或等於該等第二接合墊結構之一節距。
實施例6：如實施例1至5中任一實施例之微電子裝置，其中該等第二接合墊結構位於該等信號路由結構之橫向邊界內。
實施例7：如實施例1至6中任一實施例之微電子裝置，其中該等第二接合墊結構藉由一介電材料與該等信號路由結構電隔離。
實施例8：如實施例1至5中任一實施例之微電子裝置，其中該等第二接合墊結構位於該等信號路由結構之橫向邊界外部。
實施例9：如實施例1至8中任一實施例之微電子裝置，其中該等信號路由結構包括靠近該等第二接合墊結構之傾斜部分。
實施例10：如實施例1至9中任一實施例之微電子裝置，其中該第二晶粒包括CMOS電路系統。
實施例11：一種微電子裝置，其包括：一第一微電子裝置結構，其包括一記憶體陣列區，該記憶體陣列區包括一堆疊結構內之垂直延伸的記憶體胞元串，該堆疊結構包括導電結構及絕緣結構之一垂直交替序列；一第二微電子裝置結構，其包括控制邏輯電路系統，該控制邏輯電路系統包括互補金屬氧化物半導體電路系統；及一接合墊區，其在該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處，該接合墊區包括：第一接合墊結構，其等經耦合至該第一微電子裝置結構；第二接合墊結構，其等經耦合至該第二微電子裝置結構且與該等第一接合墊結構接觸；及信號路由結構，其等至少與該第二微電子裝置結構接觸且橫向鄰近該等第一接合墊結構及該等第二接合墊結構。
實施例12：如實施例11之微電子裝置，其中該等第一接合墊結構之一節距在自約0.5 μm至約5.0 μm之一範圍內。
實施例13：如實施例11或實施例12之微電子裝置，其中該等信號路由結構之一節距小於約0.5 μm。
實施例14：如實施例11至13中任一實施例之微電子裝置，其中該等信號路由結構包括：第一信號路由結構，其等在該第一微電子裝置結構之一表面上；及第二信號路由結構，其等在該第二微電子裝置結構之一表面上且與該等第一信號路由結構接觸。
實施例15：如實施例11至14中任一實施例之微電子裝置，其中：該等第一接合墊結構經配置成列；且該等信號路由結構之橫向延伸部分在該等列之間延伸。
實施例16：如實施例11至14中任一實施例之微電子裝置，其中該等第一接合墊結構經配置成列，一第一列之該等第一接合墊結構自一鄰近列之該等第一接合墊結構偏移。
實施例17：如實施例11至16中任一實施例之微電子裝置，其中該第一微電子裝置結構包括與該等垂直延伸的記憶體胞元串電連通之線接觸結構，該等線接觸結構垂直插置於該等第一接合墊結構與該等垂直延伸的記憶體胞元串之間。
實施例18：如實施例11至17中任一實施例之微電子裝置，其中該第一微電子裝置結構包括與該等垂直延伸的記憶體胞元串電連通之一源極結構，該源極結構垂直插置於該等第一接合墊結構與該等垂直延伸的記憶體胞元串之間。
實施例19：一種形成一微電子裝置之方法，該方法包括：形成一第一微電子裝置結構，其包括：一記憶體陣列區，其包括：一堆疊結構，其包括垂直交替的導電結構及絕緣結構；垂直延伸的記憶體胞元串，其等延伸穿過該堆疊結構；及第一接合墊結構，其等自該堆疊結構垂直移位；形成一第二微電子裝置結構，其包括：一控制邏輯區，其經組態以實現該等垂直延伸的記憶體胞元串之一或多個控制操作；第二接合墊結構，其等自該控制邏輯區垂直移位；及信號路由結構，其等自該控制邏輯區垂直移位；及藉由將該等第一接合墊結構耦合至該等第二接合墊結構來將該第一微電子裝置結構附接至該第二微電子裝置結構，該等信號路由結構位於該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。
實施例20：如實施例19之方法，其中：形成一第一微電子裝置結構包括形成該第一微電子裝置結構以包括額外信號路由結構；且將該第一微電子裝置結構附接至該第二微電子裝置結構包括將該等信號路由結構之至少一些者耦合至該等額外信號路由結構。
實施例21：如實施例19或實施例20之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括將該等第一接合墊結構及該等第二接合墊結構放置於該等信號路由結構之橫向邊界內，該等第一接合墊結構及該等第二接合墊結構藉由一介電材料與該等路由結構電隔離。
實施例22：如實施例19至21中任一實施例之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括在橫向鄰近的第一接合結構之間路由該等信號路由結構。
實施例23：如實施例19至22中任一實施例之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括使該第一微電子裝置結構之一介電材料與該等信號路由結構接觸。
實施例24：一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置且包括：一第一微電子裝置結構，其包括：一堆疊結構，其包括各包括一導電結構及垂直鄰近該導電結構之一絕緣結構之階層；垂直延伸的記憶體胞元串，其等在該堆疊結構內；及第一接合墊結構，其等自該堆疊結構垂直移位；及一第二微電子裝置結構，其包括：一控制邏輯區，其包括CMOS電路系統；第二接合墊結構，其等經耦合至該等第一接合墊結構；及信號路由結構，其等在該第一微電子裝置結構與該第二微電子裝置結構之間。
實施例25：如實施例24之電子系統，其中該等信號路由結構自該等第二接合墊結構橫向移位。
實施例26：如實施例24或實施例25之電子系統，其中該等信號路由結構之至少一些者與該第一微電子裝置結構之一介電材料接觸且該等信號路由結構之至少其他者與該第一微電子裝置結構之額外信號路由結構接觸。
實施例27：如實施例26之電子系統，其中該等信號路由結構之該至少一些者之一節距小於該等信號路由結構之該等至少其他者之一節距。
實施例28：如實施例24至27中任一實施例之電子系統，其中該等信號路由結構與該等第二接合墊結構垂直對準。
雖然已結合圖描述特定闡釋性實施例，但一般技術者將認知且明白，本發明所涵蓋之實施例不限於本文中明確地展示及描述之實施例。相反，在不脫離本發明所涵蓋之實施例之範疇之情況下，可對本文中所描述之實施例進行諸多添加、刪除及修改，諸如後文中所主張之添加、刪除及修改，包含合法等效物。另外，來自一項所揭示實施例之特徵可與另一所揭示實施例之特徵組合，同時仍然被涵蓋於本發明之範疇內。
100:第一微電子裝置結構 102:控制邏輯區 104:半導電基底結構 105:閘極結構 106:第一信號路由結構 108:第一互連結構 109:控制邏輯裝置 110:第一接合墊結構 112:第二接合墊結構 114:第二互連結構 115:列 116:第二信號路由結構 117:行 118:介電材料 150:第二微電子裝置結構 152:基底結構 154:互連區 156:記憶體陣列區 158:金屬化結構 160:第三互連結構 162:第三路由結構 164:第四互連結構 166:堆疊結構 168:線結構 170:線接觸結構 172:導電結構 174:絕緣結構 176:階層 178:深接觸結構 180:胞元支柱結構 181:階狀部 182:記憶體胞元 183:導電接觸結構 184:源極結構 186:第三接合墊結構 188:第五互連結構 190:介電材料 193:接合墊區 195:微電子裝置結構總成 210:第六互連結構 250:第二微電子裝置結構 295:微電子裝置結構總成 300:第一微電子裝置結構 316:第二信號路由結構 318:第三信號路由結構 350:第二微電子裝置結構 352:額外信號路由結構 393:接合墊區 395:微電子裝置結構總成 400:接合墊區 402:第一接合墊結構 404:第二接合墊結構 410:接合墊連接結構 420:第一信號路由結構 422:導電材料 450:接合墊區 460:第二信號路由結構 462:第一導電材料 464:額外信號路由結構 466:第二導電材料 470:部分 500:接合墊區 600:接合墊區 610:列 620:第一橫向延伸部分 622:第二橫向延伸部分 624:第三橫向延伸部分 650:接合墊區 700:電子系統 705:記憶體裝置 707:電子信號處理器裝置 709:輸入裝置 711:輸出裝置 800:基於處理器之系統 802:處理器 804:電源供應器 806:輸入裝置、鍵盤、數位轉換器 808:顯示器 810:RF子系統/基頻處理器 812:通信埠 814:周邊裝置 816:系統記憶體 818:非揮發性記憶體
圖1A係根據本發明之實施例之一第一微電子裝置結構之一簡化部分橫截面視圖；
圖1B係圖1A之第一微電子裝置結構之一簡化部分俯視圖；
圖1C係根據本發明之實施例之一第二微電子裝置結構之一簡化部分橫截面視圖；
圖1D係圖1C之第二微電子裝置結構之一簡化部分俯視圖；
圖1E係根據本發明之實施例之一微電子裝置結構總成之一簡化部分橫截面視圖；
圖1F係穿過一接合墊區截取之圖1E之微電子裝置結構總成之一簡化橫截面視圖；
圖2係根據本發明之實施例之一微電子裝置結構總成之一簡化部分橫截面視圖；
圖3A係根據本發明之實施例之一微電子裝置結構總成之一簡化部分橫截面視圖；
圖3B係圖3A之微電子裝置結構總成之一接合墊區之一簡化俯視圖；
圖4A及圖4B係根據本發明之實施例之接合墊區之簡化俯視圖；
圖5係根據本發明之其他實施例之一接合墊區之一簡化俯視圖；
圖6A及圖6B係根據本發明之額外實施例之接合墊區之簡化俯視圖；
圖7係根據本發明之實施例之一電子系統之一方塊圖；及
圖8係根據本發明之實施例之一基於處理器之系統之一方塊圖。
110:第一接合墊結構
112:第二接合墊結構
115:列
116:第二信號路由結構
117:行
118:介電材料
186:第三接合墊結構
195:微電子裝置結構總成

Claims (28)

  1. 一種微電子裝置，其包括： 一第一晶粒，其包括： 一記憶體陣列區，其包括： 一堆疊結構，其包括垂直交替的導電結構及絕緣結構； 垂直延伸的記憶體胞元串，其等在該堆疊結構內；及 第一接合墊結構，其等垂直鄰近該等垂直延伸的記憶體胞元串；及 一第二晶粒，其經附接至該第一晶粒，該第二晶粒包括： 一控制邏輯區，其包括控制邏輯裝置，該等控制邏輯裝置經組態以實現該等垂直延伸的記憶體胞元串之控制操作之至少一部分； 第二接合墊結構，其等與該等第一接合墊結構電連通；及 信號路由結構，其等位於該第一晶粒與該第二晶粒之間的一介面處。
  2. 如請求項1之微電子裝置，其中該等信號路由結構接觸該第一晶粒之一介電材料。
  3. 如請求項2之微電子裝置，其中該等信號路由結構之一節距小於該等第二接合墊結構之一節距。
  4. 如請求項1之微電子裝置，其中該等信號路由結構接觸該第一晶粒之額外信號路由結構。
  5. 如請求項4之微電子裝置，其中該等信號路由結構之一節距大於或等於該等第二接合墊結構之一節距。
  6. 如請求項1之微電子裝置，其中該等第二接合墊結構位於該等信號路由結構之橫向邊界內。
  7. 如請求項6之微電子裝置，其中該等第二接合墊結構藉由一介電材料與該等信號路由結構電隔離。
  8. 如請求項1之微電子裝置，其中該等第二接合墊結構位於該等信號路由結構之橫向邊界外部。
  9. 如請求項1至8中任一項之微電子裝置，其中該等信號路由結構包括靠近該等第二接合墊結構之傾斜部分。
  10. 如請求項1至8中任一項之微電子裝置，其中該第二晶粒包括CMOS電路系統。
  11. 一種微電子裝置，其包括： 一第一微電子裝置結構，其包括一記憶體陣列區，該記憶體陣列區包括一堆疊結構內之垂直延伸的記憶體胞元串，該堆疊結構包括導電結構及絕緣結構之一垂直交替序列； 一第二微電子裝置結構，其包括控制邏輯電路系統，該控制邏輯電路系統包括互補金屬氧化物半導體電路系統；及 一接合墊區，其在該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處，該接合墊區包括： 第一接合墊結構，其等經耦合至該第一微電子裝置結構； 第二接合墊結構，其等經耦合至該第二微電子裝置結構且與該等第一接合墊結構接觸；及 信號路由結構，其等至少與該第二微電子裝置結構接觸且橫向鄰近該等第一接合墊結構及該等第二接合墊結構。
  12. 如請求項11之微電子裝置，其中該等第一接合墊結構之一節距在自約0.5 μm至約5.0 μm之一範圍內。
  13. 如請求項11之微電子裝置，其中該等信號路由結構之一節距小於約0.5 μm。
  14. 如請求項11之微電子裝置，其中該等信號路由結構包括： 第一信號路由結構，其等在該第一微電子裝置結構之一表面上；及 第二信號路由結構，其等在該第二微電子裝置結構之一表面上且與該等第一信號路由結構接觸。
  15. 如請求項11之微電子裝置，其中： 該等第一接合墊結構經配置成列；且 該等信號路由結構之橫向延伸部分在該等列之間延伸。
  16. 如請求項11之微電子裝置，其中該等第一接合墊結構經配置成列，一第一列之該等第一接合墊結構自一鄰近列之該等第一接合墊結構偏移。
  17. 如請求項11至16中任一項之微電子裝置，其中該第一微電子裝置結構包括與該等垂直延伸的記憶體胞元串電連通之線接觸結構，該等線接觸結構垂直插置於該等第一接合墊結構與該等垂直延伸的記憶體胞元串之間。
  18. 如請求項11至16中任一項之微電子裝置，其中該第一微電子裝置結構包括與該等垂直延伸的記憶體胞元串電連通之一源極結構，該源極結構垂直插置於該等第一接合墊結構與該等垂直延伸的記憶體胞元串之間。
  19. 一種形成一微電子裝置之方法，該方法包括： 形成一第一微電子裝置結構，其包括： 一記憶體陣列區，其包括： 一堆疊結構，其包括垂直交替的導電結構及絕緣結構； 垂直延伸的記憶體胞元串，其等延伸穿過該堆疊結構；及 第一接合墊結構，其等自該堆疊結構垂直移位； 形成一第二微電子裝置結構，其包括： 一控制邏輯區，其經組態以實現該等垂直延伸的記憶體胞元串之一或多個控制操作； 第二接合墊結構，其等自該控制邏輯區垂直移位；及 信號路由結構，其等自該控制邏輯區垂直移位；及 藉由將該等第一接合墊結構耦合至該等第二接合墊結構來將該第一微電子裝置結構附接至該第二微電子裝置結構，該等信號路由結構位於該第一微電子裝置結構與該第二微電子裝置結構之間的一介面處。
  20. 如請求項19之方法，其中： 形成一第一微電子裝置結構包括形成該第一微電子裝置結構以包括額外信號路由結構；且 將該第一微電子裝置結構附接至該第二微電子裝置結構包括將該等信號路由結構之至少一些者耦合至該等額外信號路由結構。
  21. 如請求項19之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括將該等第一接合墊結構及該等第二接合墊結構放置於該等信號路由結構之橫向邊界內，該等第一接合墊結構及該等第二接合墊結構藉由一介電材料與該等路由結構電隔離。
  22. 如請求項19至21中任一項之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括在橫向鄰近的第一接合結構之間路由該等信號路由結構。
  23. 如請求項19至21中任一項之方法，其中將該第一微電子裝置結構附接至該第二微電子裝置結構包括使該第一微電子裝置結構之一介電材料與該等信號路由結構接觸。
  24. 一種電子系統，其包括： 一輸入裝置； 一輸出裝置； 一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及 一記憶體裝置，其可操作地耦合至該處理器裝置且包括： 一第一微電子裝置結構，其包括： 一堆疊結構，其包括各包括一導電結構及垂直鄰近該導電結構之一絕緣結構之階層； 垂直延伸的記憶體胞元串，其等在該堆疊結構內；及 第一接合墊結構，其等自該堆疊結構垂直移位；及 一第二微電子裝置結構，其包括： 一控制邏輯區，其包括CMOS電路系統； 第二接合墊結構，其等經耦合至該等第一接合墊結構；及 信號路由結構，其等在該第一微電子裝置結構與該第二微電子裝置結構之間。
  25. 如請求項24之電子系統，其中該等信號路由結構自該等第二接合墊結構橫向移位。
  26. 如請求項24之電子系統，其中該等信號路由結構之至少一些者與該第一微電子裝置結構之一介電材料接觸且該等信號路由結構之至少其他者與該第一微電子裝置結構之額外信號路由結構接觸。
  27. 如請求項26之電子系統，其中該等信號路由結構之該至少一些者之一節距小於該等信號路由結構之該等至少其他者之一節距。
  28. 如請求項24至27中任一項之電子系統，其中該等信號路由結構與該等第二接合墊結構垂直對準。
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