TW202141760A - 記憶體單元以及形成記憶體單元的方法 - Google Patents
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Abstract
本發明的一些實施例揭示一種記憶體單元，其包含：一第一電晶體，其具有耦合至一位元線之一第一擴散區及耦合至一第一字線之一第一閘極電極；一第二電晶體，其具有耦合至該位元線之一第二擴散區及耦合至一第二字線之一第二閘極電極；及一第三電晶體，其具有耦合至該第一電晶體之一第四擴散區之一第三擴散區、耦合至該第二電晶體之一第六擴散區之一第五擴散區及耦合至一第三字線之一第三閘極電極；其中該第一電晶體經配置以具有一第一臨限電壓，該第二電晶體經配置以具有一第二臨限電壓，且該第二臨限電壓不同於該第一臨限電壓。
Description
本發明實施例係有關記憶體單元以及形成記憶體單元的方法。
一非揮發性半導體記憶體裝置通常經設計以即使在記憶體裝置斷電時仍儲存資料。一種類型之非揮發性半導體記憶體裝置係一次性可程式化記憶體裝置。當前方法通常使用多晶矽熔絲或金屬熔絲以形成一一次性可程式化記憶體單元。然而，在許多情境中，多晶矽熔絲及金屬熔絲兩者需要一大程式電流以產生高程式化後電阻。因此，記憶體單元係大的，此係因為其等包含用於處置大程式化電流之大電晶體或裝置。
本發明的一實施例係關於一種記憶體單元，其包括：一第一電晶體，其具有耦合至一位元線之一第一擴散區及耦合至一第一字線之一第一閘極電極；一第二電晶體，其具有耦合至該位元線之一第二擴散區及耦合至一第二字線之一第二閘極電極；及一第三電晶體，其具有耦合至該第一電晶體之一第四擴散區之一第三擴散區、耦合至該第二電晶體之一第六擴散區之一第五擴散區及耦合至一第三字線之一第三閘極電極；其中該第一電晶體經配置以具有一第一臨限電壓，該第二電晶體經配置以具有一第二臨限電壓，且該第二臨限電壓不同於該第一臨限電壓。
本發明的一實施例係關於一種一記憶體單元之佈局，其包括：一半導體基板；一主動區，其放置於該半導體基板上；一第一導電線，其放置於該主動區之一第一部分上方以形成一第一電晶體；一第二導電線，其放置於該主動區之一第二部分上方以形成一第二電晶體；及一第三導電線，其放置於該主動區之一第三部分上方以形成一第三電晶體；其中該第二電晶體之一臨限電壓不同於該第一電晶體之該臨限電壓。
本發明的一實施例係關於一種形成一記憶體單元之方法，其包括：提供一半導體基板；在該半導體基板之一主動區之一第一部分上形成具有一第一臨限電壓之一第一電晶體；在該主動區之一第二部分上形成具有一第二臨限電壓之一第二電晶體，其中該第二臨限電壓不同於該第一臨限電壓；在該主動區之一第三部分上形成一第三電晶體；將該第一電晶體之一第一擴散區及該第二電晶體之一第一擴散區耦合至該記憶體單元之一位元線；及將該第一電晶體之一第一閘極電極、該第二電晶體之一第二閘極電極及該第三電晶體之一第三閘極電極分別耦合至該記憶體單元之一第一字線、一第二字線及一第三字線；其中該第一電晶體之一第二擴散區耦合至該第三電晶體之一第一擴散區，且該第二電晶體之一第二擴散區耦合至該第三電晶體之一第二擴散區。
下列揭示內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭示。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭示可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
下文詳細論述本揭示之實施例。然而，應瞭解，本揭示提供可以廣泛多種特定背景內容體現之許多適用發明概念。所論述之特定實施例僅係闡釋性的且不限制本揭示之範疇。
此外，為便於描述，可在本文中使用諸如「在…
下面」、「在…
下方」、「在…
上方」、「上」、「下」、「左側」、「右側」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式經定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。應理解，當將一元件稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至其他元件，或可存在中介元件。
儘管闡述本揭示之廣泛範圍之數值範圍及參數係近似值，但在特定實例中闡釋之數值儘可能精確地報告。然而，任何數值固有地含有不必要地源自在各自測試量測中發現之標準偏差之某些誤差。又，如本文中使用，術語「約」大體上意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」意謂在藉由一般技術者考量時在平均值之一可接受標準誤差內。除在操作/工作實例中之外，或除非另外明確指定，否則數值範圍、量、值及百分比(諸如針對材料之數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其類似者之數值範圍、量、值及百分比)之全部應理解為在全部例項中由術語「約」修飾。因此，除非相反指示，否則在本揭示及所附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。各數值參數至少應根據經報告有效數字之數目及藉由應用普通捨入技術解釋。範圍可在本文中表達為自一個端點至另一端點或在兩個端點之間。本文中揭示之全部範圍包含端點，除非另外指定。
圖1係繪示根據一些實施例之用於形成一記憶體裝置之一方法100之一流程圖。記憶體裝置係經配置以透過一程式化程序儲存資料之一非揮發性記憶體裝置。方法100可由一處理器及/或一晶片製造者執行。可手動執行方法100中之一些操作。可在一電腦可讀程式中編譯方法100中之一些操作。電腦可讀程式可儲存於一儲存裝置中。處理器可自儲存裝置讀取或重新載入電腦可讀程式以對記憶體裝置之佈局結構執行方法100中之一些操作。記憶體裝置由複數個記憶體單元構成。記憶體單元之佈局可經預設計且儲存於單元程式庫中。一般言之，方法100經設計以在記憶體單元經程式化為反熔絲時形成具有記憶體單元上之相對穩定程式化電流及讀取電流之記憶體裝置。
根據一些實施例，方法100包括操作102至116。假若達成實質上相同結果，則圖1中展示之流程圖之操作可不遵循相同順序且可不係連續的。在一些實施例中，可包含其他中間操作。
在操作102中，提供一半導體基板以形成一主動裝置。主動裝置形成於半導體基板上之一主動區上。主動裝置可係一記憶體單元。針對記憶體單元，主動區可劃分為三個部分，其中一個部分可經配置以形成一電晶體。電晶體可係金屬氧化物半導體場效電晶體(MOSFET)。電晶體可包括四個終端：一第一擴散區(例如，汲極終端)、一第二擴散區(例如，源極終端)、一閘極電極(例如，閘極終端)及一本體(例如，半導體基板)。
在操作104中，在主動區之第一部分上形成具有一第一臨限電壓之一第一電晶體。
在操作106中，在主動區之第二部分上形成具有一第二臨限電壓之一第二電晶體。第二臨限電壓不同於第一臨限電壓。根據一些實施例，第二臨限電壓低於第一臨限電壓。
在操作108中，在主動區之第三部分上形成一第三電晶體。根據一些實施例，第三電晶體之臨限電壓可類似於第一臨限電壓。
在操作110中，將第一電晶體之一第一擴散區及第二電晶體之一第一擴散區耦合至記憶體單元之一位元線。
在操作112中，將第一電晶體之一第一閘極電極、第二電晶體之一第二閘極電極及第三電晶體之一第三閘極電極分別耦合至記憶體單元之一第一字線、一第二字線及一第三字線。
在操作102至112中，在半導體基板上形成具有一記憶體單元之記憶體裝置之一佈局。記憶體單元可係一可熔記憶體單元。根據一些實施例，記憶體單元包括三個電晶體(3T或1P2R)，其中一個電晶體可係一可程式化電晶體且另兩個電晶體可係讀出電晶體。
在操作114中，對佈局執行一製造程序以形成一實體記憶體裝置。製造程序可包括用於製造對應於佈局之遮罩之一遮罩製造程序。製造程序可由一半導體製造者基於記憶體裝置之一圖形資料庫系統(「GDS」) II檔案實行。
在操作116中，基於待儲存於記憶體裝置中之資料對記憶體裝置之複數個記憶體單元執行一程式化程序。程式化程序可藉由能夠產生一正常電壓位準(例如，1.8 V)及一相對高電壓位準(例如，5 V)之一可程式化機器實行。在程式化程序期間，當一記憶體單元經配置以儲存資料之一第一位元值(例如，位元「1」)時，記憶體單元經程式化為一反熔絲，且當一記憶體單元經配置以儲存資料之一第二位元值(例如，位元「0」)時，記憶體單元經程式化為一熔絲單元。應注意，此並非本實施例之限制。在另一實施例中，當一記憶體單元經配置以儲存資料之位元「1」時，記憶體單元可經程式化為一熔絲單元，且當一記憶體單元經配置以儲存資料之位元「0」時，記憶體單元可經程式化為一反熔絲。
請再次參考方法100之操作102至112。圖2係繪示根據一些實施例之記憶體裝置之一佈局200之一圖式。根據一些實施例，佈局200包括一半導體基板202、一主動區204、複數個導電線208a至208f及複數個導電線210a至210c。根據一些實施例，複數個導電線208a至208f分別係複數個多晶矽線，且複數個導電線210a至210c分別係複數個金屬線。為了描述目的，在以下段落中，複數個導電線208a至208f亦分別稱為複數個多晶矽線208a至208f，且複數個導電線210a至210c亦分別稱為複數個金屬線210a至210c。
在圖2中，主動區204 (例如)水平放置於半導體基板202上。多晶矽線208a至208f (例如)垂直放置於主動區204之複數個部分(例如，204a、204b、204c)上方。金屬線210a至210c垂直放置於主動區204之擴散區上方。更具體言之，金屬線210a放置於多晶矽線208a之左側上，金屬線210b放置於多晶矽線208c與多晶矽線208d之間，且金屬線210c放置於多晶矽線208f之右側上。
根據一些實施例，金屬線210a至210c耦合至記憶體裝置之位元線BL。多晶矽線208a至208f分別耦合至記憶體裝置之複數個字線WLR0、WLP0、WLR1、WLR3、WLP1及WLR2。
另外，佈局200進一步包括複數個通路結構220a至220g。通路結構220a經配置以耦合於主動區204之一部分(即，多晶矽線208a之左側上之擴散區)與金屬線210a之間，其中金屬線210a耦合至位元線BL。通路結構220b經配置以耦合於多晶矽線208a與連接至字線WLR0之金屬線之間。通路結構220c經配置以耦合於多晶矽線208b與連接至字線WLP0之金屬線之間。通路結構220d經配置以耦合於主動區204之一部分(即，多晶矽線208d之右側上之擴散區)與金屬線210b之間，其中金屬線210b耦合至位元線BL。通路結構220e經配置以耦合於多晶矽線208d與連接至字線WLR3之金屬線之間。通路結構220f經配置以耦合於多晶矽線208e與連接至字線WLP1之金屬線之間。通路結構220g經配置以耦合於主動區204之一部分(即，多晶矽線208f之右側上之擴散區)與金屬線210c之間，其中金屬線210c耦合至位元線BL。
請再次參考圖2，將金屬線210b視為主動區204之中心線，記憶體裝置之一第一記憶體單元212形成於主動區204之一左部分(即，金屬線210b之左側)上，且記憶體裝置之一第二記憶體單元214形成於主動區204之一右部分(即，金屬線210b之右側)上。根據一些實施例，記憶體單元212包括一第一讀取場效電晶體(FET) MNR0、一程式化FET MNP0及一第二讀取FET MNR1。記憶體單元214包括一第一讀取FET MNR2、一程式化FET MNP1及一第二讀取FET MNR3。雖然記憶體裝置之佈局結構200僅包括兩個記憶體單元(即，212及214)，但本揭示不限於此實施例。
為了闡釋性目的，在圖2中亦展示記憶體單元212及214之示意圖。根據一些實施例，FET MNR0之一第一連接終端(例如，源極)耦合至位元線BL，FET MNR0之一控制終端(例如，閘極)耦合至字線WLR0，且FET MNR0之一第二連接終端(例如，汲極)耦合至FET MNP0之一第一連接終端。FET MNP0之一控制終端耦合至字線WLP0，且FET MNP0之一第二連接終端耦合至FET MNR1之一第一終端。FET MNR1之一控制終端耦合至字線WLR1。MNR1之一第二連接終端耦合至FET MNR3之一第一連接終端及位元線BL。FET MNR3之一控制終端耦合至字線WLR3，且FET MNR3之一第二連接終端耦合至FET MNP1之一第一連接終端。FET MNP1之一控制終端耦合至字線WLP1，且FET MNP1之一第二連接終端耦合至FET MNR2之一第一連接終端。FET MNR2之一控制終端耦合至字線WLR2，且FET MNR2之一第二連接終端耦合至位元線BL。第一記憶體單元212及第二記憶體單元214係雙字線控制記憶體。例如，第一記憶體單元212由字線WLR0及WLR1控制。
另外，針對記憶體裝置之各記憶體單元(例如，212)，第一讀取FET (例如，MNR0)之電特性不同於第二讀取FET (例如，MNR1)之電特性。電特性可係一電晶體之臨限電壓。更具體言之，針對記憶體裝置之各記憶體單元(例如，212)，第一讀取FET (例如，MNR0)之臨限電壓不同於第二讀取FET (例如，MNR1)之臨限電壓。例如，第一讀取FET MNR0之臨限電壓係一正常或標準臨限電壓，且第二讀取FET MNR1之臨限電壓經設計以低於正常臨限電壓。然而，此並非實施例之一限制。在另一實施例中，第二讀取FET MNR1之臨限電壓可係正常臨限電壓，且第一讀取FET MNR0之臨限電壓經設計以高於正常臨限電壓。
為了使第二讀取FET MNR1之臨限電壓低於第一讀取FET MNR0之臨限電壓，在一項實施例中，第二讀取FET MNR1之通道區上之摻雜物濃度(例如，n型摻雜物濃度)大於第一讀取FET MNR0之通道區上之摻雜物濃度(例如，n型摻雜物之濃度)。在另一實施例中，第二讀取FET MNR1之閘極介電層之厚度小於第一讀取FET MNR0之閘極介電層之厚度。應注意，本揭示不限於上文提及之實施例。再者，閘極介電質可係二氧化矽層或一高電容率(高介電係數)介電層。根據一些實施例，例如，高介電係數材料可係鉭氧化物(例如，Ta2
O5
)、锆氧化物(ZrO2
)、鋁氧化物或矽氧化物(例如，SiO2
)或Al3
N4
。閘極介電質可藉由化學氣相沉積(CVD)之一程序形成或沉積。
根據一些實施例，在方法100中之操作102至112期間，可將一特定電腦輔助設計(CAD)層216 (及218)沉積於第二讀取FET MNR1之通道區上方，其中在製造程序期間，特定CAD層216可引起第二讀取FET MNR1之通道區上之摻雜物濃度大於第一讀取FET MNR0之通道區上之摻雜物濃度或引起第二讀取FET MNR1之閘極介電層之厚度小於第一讀取FET MNR0之閘極介電層之厚度。根據一些實施例中，特定CAD層216可包括一個以上CAD層，其中一個CAD層表示在製造步驟期間使用一個遮罩結構。因此，特定CAD層216可表示在記憶體單元之製造步驟中使用之遮罩結構之數目。例如，在製造步驟中使用之遮罩結構愈多，形成於第二讀取FET MNR1之通道區上之摻雜物濃度愈高。針對另一實例，在製造步驟中使用之遮罩結構愈多，形成於第二讀取FET MNR1之通道區上之閘極介電層之厚度愈小。
請再次參考方法100之操作114。圖3A係繪示根據一些實施例之在製造程序之後之一記憶體單元300之一剖面圖。圖3B係繪示根據一些實施例之記憶體單元300之一示意圖。記憶體單元300包括一半導體基板302、一第一FET 304、一第二FET 306及一第三FET 308。FET 304、306及308形成於半導體基板302上。根據一些實施例，FET 304、306及308係n型金屬氧化物半導體場效電晶體(n型MOSFET)。然而，此並非本實施例之一限制。FET 304、306及308可使用p型MOSFET實施。為了簡潔起見，記憶體單元300可係經製造記憶體單元212。因此，FET 304、306及308可分別對應於第一讀取FET MNR0、第二讀取FET MNR1及程式化FET MNP0。
在此實施例中，FET 304包括一閘極電極3042、一閘極介電層3044、一第一擴散層3046及一第二擴散層之一第一部分3048b。FET 306包括一閘極電極3062、一閘極介電層3064、一第一擴散層3066及一第二擴散層之一第一部分3068b。FET 308包括一閘極電極3082、一閘極介電層3084、第二擴散層之一第二部分3048a及第二擴散層之一第二部分3068a。換言之，FET 304及308共用第二擴散層(3048a及3048b)，且FET 306及308共用第二擴散層(3068a及3068b)。另外，閘極電極3042耦合至一第一字線WLR0，閘極電極3062耦合至一第二字線WLR1，且閘極電極3082耦合至一第三字線WLP。擴散層3046及3066耦合至一位元線BL。根據一些實施例，擴散層3046、3066、3048a、3048b、3068a及3068b經摻雜有n型摻雜物(即，n+)。
記憶體單元300可經配置以形成一非揮發性記憶體單元。非揮發性記憶體單元可係一可熔電路。藉由使用作為一非導電狀態中之一正常電晶體之一熔絲電晶體作為一未程式化條件之一高阻抗狀態且使用迫使其閘極介電質處於一導電條件中之一反熔絲電晶體作為如程式化狀態般低之一阻抗而達成一可熔電路。藉由將一相對高電壓(例如，5 V)施加至熔絲電晶體之閘極以引起熔絲電晶體經程式化且因此永久導電(即，反熔絲電晶體)而達成此程式化狀態。將反熔絲電晶體保持於一導電條件中以提供程式化狀態。將熔絲電晶體保持於一非導電條件中以提供未程式化狀態。耦合至可熔電路之一電路產生一訊號以指示可熔電路之狀態。此訊號可接著用於實施一記憶體中之一功能。
如操作102至112中提及，在佈局設計階段期間，FET 306之通道區與特定CAD層216一起放置，而FET 304之通道區未與特定CAD層216一起放置，因此，FET 306之臨限電壓低於FET 304之臨限電壓。
更具體言之，在一項實施例中，FET 306之閘極介電層3064之層厚度小於FET 304之閘極介電層3044之層厚度。FET 308之閘極介電層3084之層厚度可類似於FET 304之閘極介電層3044之層厚度。應注意，一閘極介電層之層厚度係自通道區之頂表面量測至一FET之閘極電極之底表面之一距離。
在另一實施例中，FET 306之通道區3070之摻雜物濃度大於FET 304之通道區3050之摻雜物濃度。FET 308之通道區之摻雜物濃度可類似於FET 304之通道區3050之摻雜物濃度。應注意，一FET之通道區可係定位於FET之一第一擴散區(例如，汲極)與一第二擴散區(例如，源極)之間之區。
當FET 306之臨限電壓低於FET 304之臨限電壓時，當第一字線WLR0 (即，閘極電極3042)之電壓位準類似於第二字線WLR1 (即，閘極電極3062)之電壓位準時，FET 306之通道電阻(即，一電晶體之源極與汲極之間之電阻)可小於FET 304之通道電阻。再者，FET 306之飽和電流可大於FET 304之飽和電流。因此，當FET 306之臨限電壓低於FET 304之臨限電壓時，當FET 308經程式化為一反熔絲電晶體時，自第三字線WLP通過FET 306流動至位元線BL之電流可大於自第三字線WLP通過FET 304流動至位元線BL之電流。
請再次參考方法100之操作116。圖4係繪示根據一些實施例之在程式化程序期間之一記憶體單元400之一剖面圖。在程式化程序期間，若FET 308經程式化為一反熔絲電晶體，則FET 304及306由分別施加於字線WLR0及WLR1上之正常電壓位準(例如，1.8 V)接通，且將高於正常電壓位準之一電壓位準(例如，5 V)施加至記憶體單元400之FET 308之閘極(即，字線WLP)。更具體言之，在程式化程序期間，n型摻雜物404可累積在FET 308之通道區406中，且FET 308之通道區406與閘極電極408之間之電力可使FET 308之閘極介電層402崩潰，使得具有一電阻之一導電路徑形成於FET 308之通道區406與閘極電極408之間。導電路徑可永久地形成於FET 308之通道區406與閘極電極408之間。換言之，當FET 308經程式化為一反熔絲電晶體時，一電阻器可永久地形成於FET 308之通道區406與閘極電極408之間。
圖5A係繪示根據一些實施例之在程式化程序之後之一記憶體單元500之一剖面圖。為了簡潔起見，記憶體單元500係在經程式化為一反熔絲單元之後之記憶體單元400。根據一些實施例，在記憶體單元500之讀取操作期間，記憶體單元500可簡化為具有三個電阻器502、504及506之一等效電路。為了闡釋性目的，在圖5A中亦展示FET 304、306及308。具有一電阻R1之電阻器502係形成於FET 308之通道區406至通過FET 304之位元線BL之間之一等效電阻器。具有一電阻R2之電阻器504係形成於FET 308之通道區406至通過FET 306之位元線BL之間之一等效電阻器。具有一電阻Rox之電阻器506係形成於通道區406與字線WLP之間之導電路徑之一等效電阻器。當FET 304接通時，可將電阻器502視為FET 304之通道電阻器(即，一電晶體之源極與汲極之間之電阻器)。當FET 306接通時，可將電阻器504視為FET 306之通道電阻器。如上文提及，電阻R2小於電阻R1，此係因為FET 306之臨限電壓低於FET 304之臨限電壓。
圖5B係繪示根據一些實施例之記憶體單元500之簡化電路之一示意圖。在圖5B中，可將FET 304及FET 306視為兩個理想開關，此係因為其等通道電阻器已分別表示為電阻器502及504。更具體言之，當FET 304及FET 306接通時，電阻器502之一第一終端耦合至位元線BL，電阻器504之一第一終端耦合至位元線BL，電阻器506之一第一終端耦合至字線WLP，且電阻器502、504及506之第二終端彼此耦合。當FET 304接通且FET 306關斷時，可量測位元線BL與字線WLP之間之一第一電阻Ra (即，Rox+R1)。當FET 304關斷且FET 306接通時，可量測位元線BL與字線WLP之間之一第二電阻Rb (即，Rox+R2)。根據一些實施例，第二電阻Rb小於第一電阻Ra。
當記憶體單元500在讀取階段下操作時，FET 304及FET 306由分別施加於字線WLR0及WLR1上之電壓接通，將一高電壓位準VWLP
(例如，1.8 V)施加至字線WLP，且將一低電壓位準(例如，0 V)施加至位元線BL。因此，在讀取階段期間，且一讀出電流Id可自字線WLP流動至位元線BL，且讀出電流Id可由以下方程式(1)表示：
Id=VWLP
/[(Rox+R1)//(Rox+R2)] (1)
方程式(1)中之運算子「//」係表示倒數值之一總和之倒數值之平行運算子。當FET 306之電阻R2小於FET 304之電阻R1時，相較於其中FET 304及306之通道電阻器係R1之對應物，讀出電流Id可增加。圖6係繪示記憶體單元500之一對應物600之一圖式。在對應物600中，FET 604與FET 606相同。因此，FET 604之臨限電壓類似於FET 606之臨限電壓。當FET 608經程式化為一反熔絲電晶體時，FET 604、606及608可簡化為具有一第一電阻器610、一第二電阻器612及一第三電阻器614之一等效電路。在圖6中展示電阻器610、612及614之連接能力且此處為了簡潔起見省略詳細描述。再者，電阻器610、612及614之電阻分別係R1、R1及Rox。因此，在讀取階段期間，且一讀出電流Is可自字線WLP流動至位元線BL，且讀出電流Is可由以下方程式(2)表示：
Is=VWLP
/[(Rox+R1)//(Rox+R1)] (2)
方程式(2)中之運算子「//」係表示倒數值之一總和之倒數值之平行運算子。相較於方程式(1)及(2)，獲得本記憶體單元500之讀出電流Id大於對應物600之讀出電流Is。因此，相較於對應物600，本記憶體單元500之讀出電流Id經改良。
本發明實施例之特徵之一者係降低讀取FET之一者之臨限電壓，使得讀取FET之接通電流在記憶體單元之讀取操作期間增加。因此，在記憶體單元之讀取操作期間，一讀取電路(未展示)可容易地偵測記憶體單元之輸出電流。再者，隨著由記憶體單元產生之電流增加，記憶體單元與讀取電路之間之電壓降可不影響讀取操作之有效性。
更具體言之，記憶體單元之字線及/或位元線之寄生電阻可引起自記憶體單元至記憶體單元之讀取電路及/或控制電路之電壓降。針對現有技術(例如，記憶體單元600)，此電壓降可影響讀取電路之讀取操作及控制電路之程式化。相反地，在本發明實施例中，記憶體單元之經增加輸出電流可補償由位元線之寄生電阻引起之效應。因此，相較於現有技術，本記憶體裝置具有相對穩定程式化及讀取操作。
簡言之，在本實施例中，針對包括一個可程式化電晶體及兩個讀出電晶體(1P2R)之一記憶體單元，讀出電晶體之一者之臨限電壓經配置以低於另一讀出電晶體之臨限電壓。藉由如此做，當記憶體單元經程式化為一反熔絲單元時，記憶體單元之讀出電流可增加。
圖7係根據一實施例之一積體電路設計及模型化系統700之一功能方塊圖。積體電路設計及模型化系統700包含一第一電腦系統710、一第二電腦系統720、一網路連結儲存裝置730及連接第一電腦系統710、第二電腦系統720及網路連結儲存裝置730之一網路740。在一些實施例中，省略第二電腦系統720、儲存裝置730及網路740之一或多者。在一些實施例中，將第一電腦系統710、第二電腦系統720及/或儲存裝置730之兩者或兩者以上組合至一單一電腦系統中。
第一電腦系統710包含與一非暫時性電腦可讀儲存媒體714通信地耦合之一硬體處理器712，該非暫時性電腦可讀儲存媒體714使用以下各者編碼(即，儲存以下各者)：一經產生整合佈局714a、一電路設計714b、一電腦程式碼714c (即，一組可執行指令)及具有如本文中描述之佈局圖案之一標準單元程式庫714d。處理器712與電腦可讀儲存媒體714電且通信地耦合。處理器712經組態以執行編碼於電腦可讀儲存媒體714中之該組指令714c以便引起電腦710可用作用於基於標準單元程式庫714d產生一佈局設計之一放置及路由工具。處理器712亦經組態以執行編碼於電腦可讀儲存媒體714中之該組指令714c以便引起電腦710執行方法100之操作102至112。
在一些實施例中，標準單元程式庫714d儲存於除儲存媒體714之外之一非暫時性儲存媒體中。在一些實施例中，標準單元程式庫714d儲存於網路連結儲存裝置730或第二電腦系統720中之一非暫時性儲存媒體中。在此情況中，標準單元程式庫714d可由處理器712透過網路存取。
在一些實施例中，處理器712係一中央處理單元(CPU)、一多處理器、一分佈式處理系統、一特定應用積體電路(ASIC)及/或一適合處理單元。
在一些實施例中，電腦可讀儲存媒體714係一電子、磁性、光學、電磁、紅外及/或一半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體714包含一半導體或固態記憶體、一磁帶、一可抽換式電腦磁片、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一硬磁碟及/或一光碟。在使用光碟之一些實施例中，電腦可讀儲存媒體714包含一光碟-唯讀記憶體(CD-ROM)、一光碟-讀取/寫入(CD-R/W)及/或一數位視訊光磁(DVD)。
在至少一些實施例中，電腦系統710包含一輸入/輸出介面716及一顯示單元717。輸入/輸出介面716耦合至控制器712且容許電路設計者操縱第一電腦系統710。在至少一些實施例中，顯示單元717以一即時方式顯示執行放置及路由工具714a之狀態且提供一圖形使用者介面(GUI)。在至少一些實施例中，輸入/輸出介面716及顯示器717容許一操作者以一互動式方式操作電腦系統710。
應注意，上文之實施例中提及之術語「金屬」僅係一例示性導電材料，且此並非本發明實施例之一限制。術語「金屬」可係任何導電材料。
根據一些實施例，提供一種記憶體單元。該記憶體單元包括一第一電晶體、一第二電晶體及一第三電晶體。該第一電晶體具有耦合至一位元線之一第一擴散區及耦合至一第一字線之一第一閘極電極。該第二電晶體具有耦合至該位元線之一第二擴散區及耦合至一第二字線之一第二閘極電極。該第三電晶體具有耦合至該第一電晶體之一第四擴散區之一第三擴散區、耦合至該第二電晶體之一第六擴散區之一第五擴散區及耦合至一第三字線之一第三閘極電極。該第一電晶體經配置以具有一第一臨限電壓，該第二電晶體經配置以具有一第二臨限電壓，且該第二臨限電壓不同於該第一臨限電壓。
根據一些實施例，提供一記憶體單元之佈局。一記憶體單元之該佈局包括一半導體基板、一主動區、一第一導電線、一第二導電線、一第三導電線及一特定電腦輔助設計(CAD)層。該主動區放置於該半導體基板上。該第一導電線放置於該主動區之一第一部分上方以形成一第一電晶體。該第二導電線放置於該主動區之一第二部分上方以形成一第二電晶體。該第三導電線放置於該主動區之一第三部分上方以形成一第三電晶體。該第二電晶體之該臨限電壓不同於該第一電晶體之該臨限電壓。
根據一些實施例，提供一種形成一記憶體單元之方法。該方法包括：提供一半導體基板；在該半導體基板之一主動區之一第一部分上形成具有一第一臨限電壓之一第一電晶體；在該主動區之一第二部分上形成具有一第二臨限電壓之一第二電晶體，其中該第二臨限電壓不同於該第一臨限電壓；在該主動區之一第三部分上形成一第三電晶體；將該第一電晶體之一第一擴散區及該第二電晶體之一第一擴散區耦合至該記憶體單元之一位元線；及將該第一電晶體之一第一閘極電極、該第二電晶體之一第二閘極電極及該第三電晶體之一第三閘極電極分別耦合至該記憶體單元之一第一字線、一第二字線及一第三字線；其中該第一電晶體之一第二擴散區耦合至該第三電晶體之一第一擴散區，且該第二電晶體之一第二擴散區耦合至該第三電晶體之一第二擴散區。
上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭示之態樣。熟習此項技術者應瞭解，其等可容易使用本揭示作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭示之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭示之精神及範疇。
100:方法
102:操作
104:操作
106:操作
108:操作
110:操作
112:操作
114:操作
116:操作
200:佈局
202:半導體基板
204:主動區
204a:部分
204b:部分
204c:部分
208a至208f:導電線/多晶矽線
210a至210c:導電線/金屬線
212:第一記憶體單元
214:第二記憶體單元
216:特定電腦輔助設計(CAD)層
218:特定電腦輔助設計(CAD)層
220a至220g:通路結構
300:記憶體單元
302:半導體基板
304:第一場效電晶體(FET)
306:第二場效電晶體(FET)
308:第三場效電晶體(FET)
400:記憶體單元
402:介電層
404:n型摻雜物
406:通道區
408:閘極電極
500:記憶體單元
502:電阻器
504:電阻器
506:電阻器
600:對應物
604:場效電晶體(FET)
606:場效電晶體(FET)
608:場效電晶體(FET)
3042:閘極電極
3044:閘極介電層
3046:第一擴散層
3048a:第二擴散層之第二部分
3048b:第二擴散層之第一部分
3050:通道區
3062:閘極電極
3064:閘極介電層
3066:第一擴散層
3068a:第二擴散層之第二部分
3068b:第二擴散層之第一部分
3070:通道區
3082:閘極電極
3084:閘極介電層
BL:位元線
MNP0:程式化場效電晶體(FET)
MNP1:程式化場效電晶體(FET)
MNR0:第一讀取場效電晶體(FET)
MNR1:第二讀取場效電晶體(FET)
MNR2:第一讀取場效電晶體(FET)
MNR3:第二讀取場效電晶體(FET)
WLP:字線
WLP0:字線
WLP1:字線
WLR0:字線
WLR1:字線
WLR2:字線
WLR3:字線
當結合附圖閱讀時自以下詳細描述最佳理解本揭示之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1係繪示根據一些實施例之用於形成一記憶體裝置之一方法之一流程圖。
圖2係繪示根據一些實施例之一記憶體裝置之一佈局之一圖式。
圖3A係繪示根據一些實施例之在一製造程序之後之一記憶體單元300之一剖面圖。
圖3B係繪示根據一些實施例之一記憶體單元之一示意圖。
圖4係繪示根據一些實施例之在一程式化程序期間之一記憶體單元之一剖面圖。
圖5A係繪示根據一些實施例之在一程式化程序之後之一記憶體單元之一剖面圖。
圖5B係繪示根據一些實施例之記憶體單元之一簡化電路之一示意圖。
圖6係繪示一記憶體單元之一對應物之一圖式。
圖7係根據一實施例之一積體電路設計及模型化系統之一功能方塊圖。
200:佈局
202:半導體基板
204:主動區
204a:部分
204b:部分
204c:部分
208a至208f:導電線/多晶矽線
210a至210c:導電線/金屬線
212:第一記憶體單元
214:第二記憶體單元
216:特定電腦輔助設計(CAD)層
218:特定電腦輔助設計(CAD)層
220a至220g:通路結構
BL:位元線
MNP0:程式化場效電晶體(FET)
MNP1:程式化場效電晶體(FET)
MNR0:第一讀取場效電晶體(FET)
MNR1:第二讀取場效電晶體(FET)
MNR2:第一讀取場效電晶體(FET)
MNR3:第二讀取場效電晶體(FET)
WLP0:字線
WLP1:字線
WLR0:字線
WLR1:字線
WLR2:字線
WLR3:字線
Claims (1)
- 一種記憶體單元，其包括： 一第一電晶體，其具有耦合至一位元線之一第一擴散區及耦合至一第一字線之一第一閘極電極； 一第二電晶體，其具有耦合至該位元線之一第二擴散區及耦合至一第二字線之一第二閘極電極；及 一第三電晶體，其具有耦合至該第一電晶體之一第四擴散區之一第三擴散區、耦合至該第二電晶體之一第六擴散區之一第五擴散區及耦合至一第三字線之一第三閘極電極； 其中該第一電晶體經配置以具有一第一臨限電壓，該第二電晶體經配置以具有一第二臨限電壓，且該第二臨限電壓不同於該第一臨限電壓。
Applications Claiming Priority (2)
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|---|---|---|---|
| US16/842,693 | 2020-04-07 | ||
| US16/842,693 US11844209B2 (en) | 2020-04-07 | 2020-04-07 | Memory cell and method of forming the memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202141760A true TW202141760A (zh) | 2021-11-01 |
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ID=77025858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110111100A TW202141760A (zh) | 2020-04-07 | 2021-03-26 | 記憶體單元以及形成記憶體單元的方法 |
Country Status (3)
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