TW202127853A - 菊鏈式同步乙太網路時脈回復 - Google Patents

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Abstract

一種用於同步乙太網路系統之PHY晶片包括：N 個網路輸入/輸出(I/O)埠、一第一外部回復時脈輸入、一第一回復時脈輸出、及一第一時脈多工器，該第一時脈多工器具有複數個資料輸入、一選擇輸入、及一輸出，該輸出耦合至該第一回復時脈輸出，該等資料輸入中之至少一者耦合至來自該等N 個網路I/O埠之一各別者的一第一回復時脈，一第一額外資料輸入耦合至該第一外部回復時脈輸入。

Description

菊鏈式同步乙太網路時脈回復
[相關申請案] 本申請案主張於2020年1月7日申請之美國臨時專利申請案第62/958,225號、及於2020年3月23日申請之美國專利申請案第16/827,624號之優先權，其等之各者的內容全文以引用方式併入本文中。
本發明係關於同步乙太網路系統。更具體而言，本發明係關於同步乙太網路時脈回復。
支援同步乙太網路的系統應能夠使用從任兩個乙太網路埠回復的兩個時脈作為其主要及次要的時序參考。這通常係藉由使各乙太網路實體層(physical layer, PHY)裝置（PHY裝置、或PHY晶片）提供二或更多個時脈輸出，其等全部連接至同步乙太網路時序元件（例如，數位鎖相迴路(digital phase locked loop, DPLL)裝置）。
若系統具有大量的乙太網路埠，則大量的時脈必須連接至此時序元件。所有回復時脈佔用印刷電路板(printed circuit board, PCB)佈線空間，並且不是需要具有許多時脈輸入的DPLL，就是必須有置於該DPLL前方之分離的輸入時脈多工器電路。這增加了PCB成本及組件成本。
圖1顯示使用十二個四埠PHY晶片（其中兩個係由元件符號12及14表示）而實施的一例示性48埠乙太網路系統10。PHY晶片#1 12的四個網路I/O埠係藉由於元件符號16所標示的印刷電路板跡線連接至到網路的介面，而PHY晶片#12 14的四個網路I/O埠係藉由於元件符號18所標示的印刷電路板跡線連接至到網路的介面。四個埠各別於元件符號20及22共同顯示之印刷電路板跡線上從PHY晶片#1 12及PHY晶片#12 14連接至系統介面，諸如乙太網路MAC介面，至該系統。
來自各PHY晶片的兩個回復時脈係提供至在同步乙太網路時序元件26內部的多輸入數位鎖相迴路(DPLL) 24。同步乙太網路時序元件26係與PHY晶片分開。如圖1所示，將來自PHY晶片#1 12的回復時脈A藉由在元件符號28顯示的印刷電路板跡線而連接至同步乙太網路時序元件26，而來自PHY晶片#1 12的回復時脈B藉由在元件符號30顯示的印刷電路板跡線而連接至同步乙太網路時序元件26。類似地，將來自PHY晶片#12 14的回復時脈A藉由在元件符號32顯示的印刷電路板跡線而連接至同步乙太網路時序元件26，而來自PHY晶片#12 14的回復時脈B藉由在元件符號34顯示的印刷電路板跡線而連接至同步乙太網路時序元件26。DPLL 24與一穩定的頻率源同步，諸如在元件符號36顯示的一溫控式晶體振盪器(oven-controlled crystal oscillator, OCXO)。圖1中所顯示的48埠乙太網路系統10實施方案需要24輸入DPLL，以容納來自十二個PHY晶片之各者的回復時脈A及B。同步乙太網路時序元件26提供到系統的同步乙太網路參考時脈輸出，如於元件符號38所示。
現有的多埠乙太網路PHY晶片解決方案一般提供一內部時脈多工器，該內部時脈多工器在內部PHY的回復時脈之間進行選擇，並提供二或更多個回復時脈輸出。現參照圖2，顯示一示意性PHY晶片時脈多工器配置50。
時脈多工器A 52具有供應埠1回復A時脈的資料輸入54、供應埠2回復A時脈的資料輸入56、供應埠3回復A時脈的資料輸入58、及供應埠4回復A時脈的資料輸入60。時脈多工器A 52的資料輸出62供應由時脈多工器A 52的選擇輸入64上所表示的值來選擇的回復時脈輸出A。
時脈多工器B 66具有供應埠1回復B時脈的資料輸入68、供應埠2回復B時脈的資料輸入70、供應埠3回復B時脈的資料輸入72、及供應埠4回復B時脈的資料輸入74。時脈多工器B 66的資料輸出76供應由時脈多工器B 66的選擇輸入78上所表示的值來選擇的回復時脈輸出B。
如先前所指出，已知的現有解決方案，諸如VSC8574及VSC8584，其等可購自位於Chandler, Arizona之Microchip Technology, Inc.，提供支援兩個回復時脈輸出（A及B）的時脈多工器。其他現有解決方案，諸如Microchip的VSC8488，提供每埠一單一回復時脈輸出。這些解決方案具有如上述所提及的缺點。一個這種缺點係繪示於圖1中的元件符號80處，其中提供回復時脈A線28的PCB跡線及從PHY晶片#1 12提供至在同步乙太網路時序元件26中之DPLL 24的回復時脈B線30，與將四個埠從PHY晶片#12 14連接至介面至系統的印刷電路板跡線22交叉。雖然在圖1中未顯示，但存在著用於回復時脈A線及回復時脈B線之類似的PCB跡線交叉，回復時脈A線及回復時脈B線係從PHY晶片#2透過#11（未圖示）提供至在同步乙太網路時序元件26中的DPLL 24。
根據本發明之一態樣，一種用於同步乙太網路系統之實體層(PHY)晶片包括：N 個網路輸入/輸出(I/O)埠（其中N 係一整數）、一第一外部回復時脈輸入、一第一回復時脈輸出、及一第一時脈多工器，該第一時脈多工器具有複數個資料輸入、一選擇輸入、及一輸出，該輸出耦合至該第一回復時脈輸出，該等資料輸入中之至少一者耦合至來自該等N 個網路I/O埠之一各別者的一第一回復時脈，一第一額外資料輸入耦合至該第一外部回復時脈輸入。
根據本發明之一態樣，來自該等N 個網路I/O埠之各者的一回復時脈耦合至該複數個資料輸入之各別者。
根據本發明之一態樣，該PHY晶片進一步包括一第一組態位元源，該第一組態位元源耦合至該第一時脈多工器的該選擇輸入。
根據本發明之一態樣，該第一組態位元源係一第一組態位元暫存器。
根據本發明之一態樣，N =4。
根據本發明之一態樣，該PHY晶片進一步包括：一第一輸出時脈除法器，該第一時脈輸出除法器具有經耦合至該第一時脈多工器之該輸出的一輸入、經耦合至該第一回復時脈輸出的一輸出，該第一時脈輸出除法器係由一組態位元暫存器所供應之組態位元控制。
根據本發明之一態樣，該PHY晶片進一步包括M 個系統介面，其中M 係一整數，其中N 個網路輸入/輸出(I/O)埠連接至在該PHY晶片上的一第一組I/O接腳，該等M 系統介面連接至在PHY晶片上的一第二組I/O接腳，該第一外部回復時脈輸入連接至在該PHY晶片上的一第三組I/O接腳，該第一回復時脈輸出連接至在該PHY晶片上的一第四組I/O接腳，且該等組I/O接腳係以該第一及第二組I/O接腳中之一者、該第三及第四組I/O接腳中之一者、該第一及第二組I/O接腳中之另一者、該第三及第四組I/O接腳中之另一者的順序繞著該PHY晶片的周邊而徑向配置。
根據本發明之一態樣，該第三組I/O接腳與該第四組I/O接腳以及該第一組I/O接腳與該第二組I/O接腳中之至少一者，係實體上位於含有該PHY晶片之一封裝的相同側上。
根據本發明之一態樣，該PHY晶片進一步包括一第二外部回復時脈輸入、一第二回復時脈輸出、及一第二時脈多工器，該第二時脈多工器具有複數個資料輸入、一各別選擇輸入、及一輸出，該輸出耦合至該第二回復時脈輸出，該等資料輸入中之至少一者耦合至來自該等N個網路I/O埠之一各別者的一第二回復時脈，一第一額外資料輸入耦合至該第一外部回復時脈輸入，且一第二額外資料輸入耦合至該第二外部回復時脈輸入。
根據本發明之一態樣，該第二外部回復時脈輸入耦合至該第一時脈多工器的一第二額外資料輸入。
根據本發明之一態樣，該PHY晶片進一步包括一第二組態位元源，該第二組態位元源耦合至該第二時脈多工器的該各別選擇輸入。
根據本發明之一態樣，該第二組態位元源係一第二組態位元暫存器。
根據本發明之一態樣，一種用於在用於具有複數個網路介面埠的同步乙太網路系統之一PHY晶片中提供回復時脈之方法包括：從該PHY晶片的複數個網路介面埠中之至少一者接收一外部回復時脈信號、從該PHY晶片外之一源接收一回復時脈信號、及從來自該PHY晶片外之該源的該回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該外部回復時脈信號之間選擇一輸出時脈信號。
根據本發明之一態樣，該方法進一步包含將該輸出時脈訊號除以一除數。
根據本發明之一態樣，從該PHY晶片外之一源接收一回復時脈信號包括從該PHY晶片外之源接收第一及第二回復時脈信號，及從來自該PHY晶片外之該源的該回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該外部回復時脈信號之間選擇一輸出時脈信號包含：從來自該PHY晶片外之該源的該第一及第二回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該等外部回復時脈信號之間選擇一第一輸出時脈信號；及從來自該PHY晶片外之該源的該第一及第二回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該等外部回復時脈信號之間選擇一第二輸出時脈信號。
根據本發明之一態樣，該方法進一步包括將該第一輸出時脈訊號除以一第一除數，及將該第二輸出時脈訊號除以一第二除數。
根據本發明之一態樣，該第一除數及該第二除數相等。
根據本發明之一態樣，該第一除數及該第二除數不相等。
所屬技術領域中具有通常知識者將瞭解下列實施方式僅為示意性，並不以任何方式限制本發明。對於此等具有通常知識者而言其他實施例將係顯而易見。
現參照圖3，圖式顯示根據本發明之一態樣、使用十二個PHY晶片（其中三個係由元件符號92、94、及96表示）而實施的示意性多埠乙太網路系統90。雖然例示性乙太網路系統90經顯示包括十二個PHY晶片，但在其他實施例中可使用更多或更少的PHY晶片。所屬技術領域中具有通常知識者將理解的是，根據本發明之PHY晶片可廣義地包括N 個網路I/O埠。連接至到網路的乙太網路媒體介面之PHY晶片#1 92的N 個網路I/O埠係以虛線的矩形象徵性標示在元件符號98處、連接至到網路的介面之PHY晶片#2 94的N 個網路I/O埠係以虛線的矩形象徵性標示在元件符號100處，而連接至到網路的介面之PHY晶片#12 96的N 個網路I/O埠係以虛線的矩形象徵性標示在元件符號102處。
在系統90中，對系統介面，諸如乙太網路MAC介面，的M 個埠係由PHY晶片#1 92、PHY晶片#2 94、及PHY晶片#12 96之各者所顯示。這些埠各別在元件符號104、106、及108以虛線的矩形象徵性顯示在各PHY晶片中。此外，僅為了說明之目的，在PHY晶片#1 92中N = 4且M = 3、在PHY晶片#2 94中N = 3且M = 4、在PHY晶片#12 96中N = 4且M = 4，此係為了顯示M 可小於、等於、或大於N 之單一目的。所屬技術領域中具有通常知識者將理解的是，N 及M 的值針對任何給定系統中的各PHY晶片一般而言係相同的。
根據本發明之一態樣，來自在圖3所顯示之系統中的PHY晶片的回復時脈輸出A信號係以菊鏈(daisy chain)方式連接，而非各提供至同步乙太網路時序元件112內部的多輸入DPLL 110。如圖3中所示，PHY晶片#1 92具有由印刷電路板跡線114所載送的一回復時脈輸入，因為PHY晶片#1 92為菊鏈系統中的第一個PHY晶片因此該印刷電路板跡線未被使用。來自PHY晶片#1 92的回復時脈輸出A係由在元件符號116顯示的印刷電路板跡線而載送至PHY晶片#2的外部回復時脈輸入A，而非如在圖1所繪示的先前技術系統之同步乙太網路時序元件112中的DPLL 110。
類似地，來自PHY晶片#2 94的回復時脈輸出A係由在元件符號118處顯示的印刷電路板跡線進行，並提供至下一個PHY晶片#3（未圖示）的外部回復時脈輸入A。如所示，藉由印刷電路板跡線120將來自PHY晶片#11（未圖示）的回復時脈輸出A提供至PHY晶片#12 96的外部回復時脈輸入A。藉由在元件符號122處顯示的印刷電路板跡線將來自PHY晶片#12 96的回復時脈輸出A提供至同步乙太網路時序元件112的DPLL 110。DPLL 110與一穩定的頻率源同步，諸如在元件符號124顯示的一溫控式晶體振盪器(OCXO)。DPLL 110有利地係一1輸入DPLL，因而相較於在圖1所顯示之習知技術配置提供降低的成本，習知技術配置在系統中每個PHY晶片需要一個輸入。
在圖3中顯示之示意性實施例關於單一時脈的回復來描述，即各PHY晶片輸出一第一回復時脈（時脈輸出A）。然而，此並非意圖以任何方式作限制，且如將在本文顯示之某些實施例中，可自該等PHY晶片中之至少一者提供多於一個回復時脈輸出。
本發明之多埠乙太網路PHY晶片解決方案提供在各PHY晶片（例如，PHY晶片92、94、96）內部的至少一時脈多工器，其在PHY的回復時脈之間進行選擇，該PHY含有該時脈多工器及至少一外部回復時脈輸入。內部時脈多工器亦提供一或多個回復時脈輸出。本發明的一項優點在於，在一些本發明之實施例中，自網路I/O埠1至48（來自在圖3中的98、100、102之間）之任一者回復的時脈可提供作為在元件符號122處顯示的印刷電路板跡線上之來自PHY晶片#12 96的回復時脈輸出A，並饋送至同步乙太網路時序元件112。
現參照圖4，根據本發明之一態樣而顯示一示意性PHY晶片時脈多工器配置130。時脈多工器(A) 132具有供應網路I/O埠1回復A時脈的資料輸入134、供應網路I/O埠2回復A時脈的資料輸入136、供應網路I/O埠3回復A時脈的資料輸入138、及供應網路I/O埠4回復A時脈的資料輸入140。所屬技術領域中具有通常知識者將理解的是，在本發明之實施例中，不需要將所有來自網路I/O埠的回復時脈連接至時脈多工器資料輸入。在具有N 個網路I/O埠的PHY晶片中，時脈多工器132可具有比網路I/O埠的所有N 個少之連接至回復時脈的資料輸入（例如，網路I/O埠的從1至N 經連接至時脈多工器資料輸入），如以虛線表示之時脈多工器132的資料輸入134、136、138、及140所顯示。在最小值的情況下，N 個網路I/O埠中之至少一者經連接至各別時脈多工器資料輸入。
除了由來自埠1至埠4的回復A時脈所供源的至多四個資料輸入之外，時脈多工器132具有一額外資料輸入。額外資料輸入142係第一個外部回復時脈輸入，並在菊鏈中提供來自前一個PHY晶片的外部回復時脈輸入A。額外資料輸入142係在菊鏈中由來自前一個PHY晶片的回復時脈輸出A所供源。在菊鏈中此輸入未被第一個PHY晶片使用，如由圖3中之PHY晶片#1 12的印刷電路板跡線114所顯示。時脈多工器(A) 132的資料輸出144供應由時脈多工器(A) 132的選擇輸入146上所表示的值來選擇的回復時脈輸出A，該選擇輸入經表示為輸出A時脈選擇組態。
根據本發明之另一態樣，時脈多工器132的資料輸出144可選地可驅動時脈輸出除法器148。時脈輸出除法器148的輸出係經表示在線150上作為回復時脈輸出A。時脈輸出除法器148的除數係可組態的，且在除法器組態輸入線152上由呈現至時脈輸出除法器148的輸出A除法器組態位元所控制。在線146上用於時脈多工器(A) 132的輸出A選擇組態位元及在除法器組態輸入線152上的輸出A除法器組態位元係由一組態位元源所供應，諸如如所屬技術領域中已知的組態位元暫存器154。雖然繪示單一個組態位元暫存器154，但可選的輸出A除法器組態位元及輸出A時脈選擇組態位元不必要為單一暫存器的一部分，且在不超過本發明之範疇的情況下，可使用多個組態位元暫存器。
現參照圖5，一表顯示在10Mbps、100Mbps、及1000Mbps的實例埠速度下使用時脈多工器(A) 132及時脈輸出除法器148，提供一2.5 MHz的輸出時脈頻率。時脈輸出除法器148提供可經設定以允許回復時脈處於相同頻率的除數選擇，無論乙太網路埠速度為何。
現請參照圖6，圖式顯示根據本發明之一態樣，使用十二個四埠PHY晶片（其中三個係由元件符號92、94、及96表示）而實施的另一示意性48埠乙太網路系統170。圖6的乙太網路系統170與圖3的乙太網路系統90共用其某些元件。在圖6的乙太網路系統170中之與在圖3的乙太網路系統90之共同的元件將在圖6中使用在圖3中所識別之彼等元件的相同元件符號來指稱。
將乙太網路媒體介面提供至網路的PHY晶片#1 92的四個網路I/O埠係以虛線的矩形象徵性標示在元件符號98處、將介面提供至網路的PHY晶片#2 94的四個網路I/O埠係以虛線的矩形象徵性標示在元件符號100處，且將介面提供至網路的PHY晶片#12 96的四個網路I/O埠係以虛線的矩形象徵性標示在元件符號102處。
從PHY晶片#1 92、PHY晶片#2 94、及PHY晶片#12 96至系統介面的四個埠係以虛線的矩形象徵性各別顯示在元件符號104、106、及108處。雖然在圖6的48埠乙太網路系統170中包括十二個PHY晶片，但所屬技術領域中具有通常知識者將認知到可利用任何數目的PHY晶片。此外，其各PHY晶片（92、94、96）經繪示為具有4個系統介面，可提供M 個系統介面用於各PHY晶片，其中M 係一整數且M 可小於、等於或大於N 。如先前所提及，在本發明之某些實施例中，埠104、106、及108所連接的系統介面可係乙太網路MAC介面。在圖6的示意性實例中，對網路I/O埠的連接係以連續的方式編號，從I/O埠1為PHY晶片#1 92的第一個網路I/O埠至I/O埠48為PHY晶片#12 96的第四個網路I/O埠。
在圖6的乙太網路系統170中之PHY晶片92、94、及96之各者具有兩個回復時脈輸入，該等回復時脈輸入包括回復時脈輸入A及額外回復時脈輸入B。在圖6的乙太網路系統170中之PHY晶片92、94、及96之各者提供兩個回復時脈輸出，該等回復時脈輸出包括回復時脈輸出A及額外回復時脈輸出B。
至/來自圖6所顯示之乙太網路系統170中的該等PHY晶片之回復時脈A及B輸入及輸出係以一菊鏈方式連接，如同在圖3的乙太網路系統90中之回復時脈A輸入及輸出。如圖6所示，藉由印刷電路板跡線116將PHY晶片#1 92的回復時脈輸出A連接至PHY晶片#2 94的回復時脈輸入A。藉由印刷電路板跡線174將PHY晶片#1 92的回復時脈輸出B連接至PHY晶片#2 94的回復時脈輸入B。類似地，來自PHY晶片#2 94的回復時脈輸出A及來自PHY晶片#2 94的回復時脈輸出B，各別係藉由印刷電路板跡線118及176而提供至下一個PHY晶片（未圖示）的回復時脈輸入A及回復時脈輸入B。各別藉由印刷電路板跡線120及178將來自PHY晶片#11（未圖示）的回復時脈輸出A及B提供至PHY晶片#12 96的外部回復時脈輸入A及外部回復時脈輸入B。來自PHY晶片#12 96的回復時脈輸出A及來自PHY晶片#12 96的回復時脈輸出B，兩者各別係藉由印刷電路板跡線122及180而提供至同步乙太網路時序元件112的DPLL 110。DPLL 110與一穩定的頻率源同步，諸如在元件符號124顯示的一溫控式晶體振盪器(OCXO)。在圖6的系統中之DPLL 110有利地係一2輸入DPLL，因而相較於先前技術提供降低的成本。
圖6中所顯示之示意性實施例關於2個時脈的回復來描述，即各PHY晶片輸出一第一時脈（時脈輸出A）及一第二時脈（時脈輸出B）。然而，此並非意圖以任何方式作限制，且在某些實施例中，諸如上文參考圖3所述者，僅提供來自PHY晶片中之至少一者的單一時脈輸出、或者可提供來自PHY晶片中之至少一者的多於一個時脈輸出。
本發明之多埠乙太網路PHY晶片解決方案提供在各PHY晶片（例如，PHY晶片92、94、96）內部的時脈多工器，其在內部PHY的回復時脈及外部回復時脈輸入之間進行選擇，並提供一或多個回復時脈輸出。本發明的一項優點在於，自網路I/O埠1至48（來自在圖6中的98、100、102之間）之任一者回復的時脈可提供作為來自PHY晶片#12 96的回復時脈輸出A、及作為來自PHY晶片#12 96的回復時脈輸出B，並饋送至同步乙太網路時序元件112中的DPLL 110。
現參照圖7，根據本發明之一態樣而顯示一示意性PHY晶片時脈多工器配置190。第一時脈多工器(A) 192具有供應網路I/O埠1回復A時脈的資料輸入194、供應網路I/O埠2回復A時脈的資料輸入196、供應網路I/O埠3回復A時脈的資料輸入198、及供應網路I/O埠4回復A時脈的資料輸入200。所屬技術領域中具有通常知識者將理解的是，在本發明之實施例中，不需要將所有來自網路I/O埠的回復時脈連接至時脈多工器資料輸入。在具有N 個網路I/O埠的PHY晶片中，第一時脈多工器(A) 192可具有比網路I/O埠的所有N 個少之連接至回復時脈的資料輸入（例如，網路I/O埠的從1至N 經連接至時脈多工器資料輸入）。在最小值的情況下，N個網路I/O埠中之至少一者經連接至第一時脈多工器(A) 192的各別時脈多工器資料輸入。
除了由來自埠1至埠4的回復A時脈所供源的四個資料輸入之外，第一時脈多工器(A) 192具有兩個額外資料輸入。第一額外資料輸入202係第一個外部回復時脈輸入，並在菊鏈中提供來自前一個PHY晶片的外部回復時脈輸入A。第二額外資料輸入204係第二個外部回復時脈輸入，並在菊鏈中提供來自前一個PHY晶片的外部回復時脈輸入B。資料輸入202及資料輸入204係在菊鏈中由來自前一個PHY晶片的回復時脈輸出A及B所供源。在菊鏈中這些資料輸入未被第一個PHY晶片使用，如由圖6中之PHY晶片#1 12的輸入114及172所顯示。第一時脈多工器(A) 192的資料輸出206係由第一時脈多工器(A) 192的選擇輸入210上所表示的值來選擇之回復時脈輸出A 208的來源，該選擇輸入經表示為輸出A時脈選擇組態。
根據本發明之另一態樣，第一時脈多工器(A) 192的資料輸出206可選地可驅動第一時脈輸出除法器212。第一時脈除法器212的輸出係經表示在線208上作為回復時脈輸出A。第一時脈輸出除法器212的除數係可組態的，且在除法器組態輸入線214上由呈現至第一時脈輸出除法器212的輸出A除法器組態位元所控制。在選擇輸入210上用於第一時脈多工器(A) 192的輸出A時脈選擇組態位元及在除法器組態輸入線214上用於第一時脈輸出除法器212的輸出A除法器組態位元係由一組態位元源所供應，諸如如所屬技術領域中已知的第一組態位元暫存器216。雖然繪示單一個第一組態位元暫存器216，但可選的輸出A除法器組態位元及輸出A時脈選擇組態位元不必要由單一個第一組態位元暫存器216提供，且可使用多個組態位元暫存器，而不超過本發明之範疇。
第二時脈多工器(B) 222與第一時脈多工器(A) 192類似組態且具有供應網路I/O埠1回復B時脈的資料輸入224、供應網路I/O埠2回復B時脈的資料輸入226、供應網路I/O埠3回復B時脈的資料輸入228、及供應網路I/O埠4回復B時脈的資料輸入230。所屬技術領域中具有通常知識者將理解的是，在本發明之實施例中，不需要將所有來自網路I/O埠的回復時脈連接至時脈多工器資料輸入。在具有N 個網路I/O埠的PHY晶片中，第二時脈多工器(B) 222可具有比網路I/O埠的所有N 個少之連接至回復時脈的資料輸入（例如，網路I/O埠的從1至N 經連接至時脈多工器資料輸入）。在最小值的情況下，N個網路I/O埠中之至少一者經連接至第二時脈多工器(B) 222的各別時脈多工器資料輸入。將外部回復時脈輸入A及外部回復時脈輸入A兩者提供至該第一時脈多工器(A) 192及該第二時脈多工器(B) 222允許了針對選擇一回復輸出時脈的最大彈性。
除了由來自埠1至埠4的回復之B時脈所供源的四個資料輸入之外，第二時脈多工器(B) 222具有兩個額外資料輸入。第一額外資料輸入232係第一個外部回復時脈輸入，並在菊鏈中提供來自前一個PHY晶片的外部回復時脈輸入A。第二額外資料輸入234係第二個外部回復時脈輸入，並在菊鏈中提供來自前一個PHY晶片的外部回復時脈輸入B。第一額外資料輸入232及第二額外資料輸入234係在菊鏈中由來自前一個PHY晶片的回復時脈輸出A及B所供源。在菊鏈中這些額外輸入未被第一個PHY晶片使用，如由圖6中之PHY晶片#1 92的輸入114及172所顯示。第一額外資料輸入202及232係聯結在一起，且第二額外資料輸入204及234係聯結在一起，因為其等由相同信號驅動。時脈多工器(B) 222的資料輸出236供應由時脈多工器(B) 222的選擇輸入240上所表示的值來選擇的回復時脈輸出B 238，該選擇輸入經表示為輸出B時脈選擇組態位元。
就第一時脈多工器(A) 192而言，第二時脈多工器(B) 222的資料輸出236可選地可驅動第二時脈輸出除法器242。第二時脈除法器242的輸出係經表示在線238上作為回復時脈輸出B。第二時脈輸出除法器242的除數係可組態的，且在除法器組態輸入線244上由呈現至第二時脈輸出除法器242的輸出B除法器組態位元所控制。在選擇輸入240上用於第二時脈多工器(B) 222的輸出B時脈選擇組態位元及用於時脈輸出除法器242的輸出B除法器組態位元係由一組態位元源所供應，諸如如所屬技術領域中已知的第二組態位元暫存器246。所屬技術領域中具有通常知識者將理解的是，輸出B時脈選擇組態位元及可選的輸出B除法器組態位元可由多個組態位元暫存器提供，可被利用不超過本發明之範疇的情況下。
再次參照圖5，一個表顯示在10 Mbps、100 Mbps、及1000Mbps的實例埠速度下使用時脈多工器(A) 192及時脈多工器(B) 222及時脈輸出除法器212及242，提供一2.5 MHz的輸出時脈頻率。可組態的時脈輸出除法器212、242各獨立地提供可經設定來除以相同除數或不同除數的除數選擇，以允許回復時脈處於相同頻率，無論乙太網路埠速度為何。
如可從檢視圖6及圖7看出，藉由擴展內部回復時脈多工器以在鏈中從前一個PHY晶片接納多兩個時脈輸入，來將回復時脈菊鏈鏈接(daisy-chain)是可能的。
再次參照圖3及圖6，繪示本發明之另一態樣。在圖3的示意性48埠乙太網路系統90及圖6的乙太網路系統170兩者中，4埠乙太網路PHY晶片92、94、及96之各者具有複數個I/O接腳。取決於晶片的實體構形，一些晶片具有I/O墊，但在本文中將使用字「接腳(pin)」來指定I/O結構的兩種類型。這些I/O接腳的某些者係由在圖3及在圖6中繞著PHY晶片的周邊設置之小方形表示。為了I/O接腳之目的，在圖3及圖6中界定PHY晶片的矩形係意圖表示顯示PHY晶片所有四個側周邊的實體邊界及I/O接腳的相對位置之俯視圖。
PHY晶片92、94、及96之各者的第一組I/O接腳250係與網路I/O埠（在圖3及圖6中的元件符號98、100、及102）相關聯，並藉由各別以元件符號252a、252b、及252n共同識別的印刷電路板跡線而連接至乙太網路媒體介面。第二組I/O接腳254係與系統介面（在圖3及圖6中的元件符號104、106、及108）相關聯，並藉由各別以元件符號256a、256b、及256n共同識別的印刷電路板跡線而連接至系統介面。第三組I/O接腳258係各別與圖3的第一外部回復時脈輸入（外部回復時脈輸入A）、及圖6的第一及第二外部回復時脈輸入（外部回復時脈輸入A及外部回復時脈輸入B）相關聯，而第四組I/O接腳260係各別與圖3的第一外部回復時脈輸出（外部回復時脈輸出A）、及圖6的第一及第二外部回復時脈輸出（外部回復時脈輸入A及外部回復時脈輸入B）相關聯。
在大部分設計中，來自第一組I/O接腳250及第二組I/O接腳254的印刷電路板跡線（252a、252b、252n、256a、256b、及256n）傾向於東西向行進，而來自第三組I/O接腳258及第四組I/O接腳260的印刷電路板跡線（114、116、118、120、122、172、174、176、178、及180）傾向於南北向行進。根據本發明之一態樣，選擇在PHY晶片上之該等組I/O接腳的位置以促進這種配置，不必提供連接至這些組的I/O接腳的印刷電路板跡線而彼此交叉。以另一方式檢視，如定位在PHY晶片的周邊處，該等組I/O接腳係以組250及252之其中一者、組254及256之其中一者、組250及252之另一者、組254及256之另一者的順序而徑向配置。在圖6所顯示之具體實施例中，第二組、第三組、及第四組I/O接腳252、254及256係位於各PHY晶片的相同（西）側，而第一組I/O接腳250係位於各PHY晶片的東側上，且可看到（逆時針徑向移動）該等組I/O接腳係以組250、接著組254、接著組252、接著組256的順序而配置。在其他實施例中，第一組、第三組、及第四組I/O接腳250、254、及256係位於PHY晶片的相同（西）側，而第二組I/O接腳252係位於各PHY晶片的東側上。在其他實施例中，第一組I/O接腳250及第二組I/O接腳252可位於如圖6中顯示之PHY晶片的相同側（東或西）上或相反側（東或西）上，而第三組I/O接腳254可位於PHY晶片的南側上且第四組I/O接腳256可位於PHY晶片的北側上。在所有這些構形中，可將第三組I/O接腳254連接至後續PHY晶片的第四組I/O接腳256（例如，PHY晶片#1 (92)連接至PHY晶片#2 (94)），而印刷電路板不需與用以存取在PHY晶片之任一者上的第一及第二組I/O接腳250、252的印刷版電路之任一者交叉。此簡化並降低印刷電路板設計的成本。
時脈輸出除法器（在圖4中的148、在圖7中的212及242）允許回復時脈處於相同頻率，無論乙太網路埠速度為何，從而進一步簡化對DPLL 110的需求。藉由將回復時脈輸入及輸出實體定位在PHY晶片的單一側上，相對容易的是對PCB上的訊號進行路由，不必為了完成交叉的佈線而添加層或板通孔。
如在圖6的示意性實施例中所顯示的本發明整合如在圖7中顯示之實體層裝置內部的兩個時脈多工器，該等時脈多工器之各者可在內部回復時脈以及外部回復時脈之間進行選擇，並將時脈多工器的輸出提供至下一個實體層裝置或DPLL。對於48埠乙太網路系統而言，本發明僅需要一二輸入DPLL，而非48輸入DPLL，從而進一步減少系統成本。此多工結構允許從乙太網路系統170中之任何兩個埠回復的時脈連接至DPLL 110。
所屬技術領域中具有通常知識者將理解的是，時脈清除（例如，抖動衰減）係在DPLL 110中執行，因此在菊鏈中的一些抖動累積係可接受的。所屬技術領域中具有通常知識者將理解的是，由於抖動累積，在菊鏈中之PHY晶片的數目仍有實際限制，此將隨著系統有所不同。
雖然已顯示及描述本發明之實施例及應用，但對於所屬技術領域中具有通常知識者顯而易見的是，在不悖離本文中發明概念的情況下，可具有更多與上述不同之修改例。因此，除了基於隨附申請專利範圍之精神之外，本發明不具限制性。
10:乙太網路系統 12:PHY晶片#1 14:PHY晶片#12 16:印刷電路板跡線 18:印刷電路板跡線 20:印刷電路板跡線 22:印刷電路板跡線 24:數位鎖相迴路(DPLL) 26:同步乙太網路時序元件 28:印刷電路板跡線、回復時脈A線 30:印刷電路板跡線、回復時脈B線 32:印刷電路板跡線 34:印刷電路板跡線 36:溫控式晶體振盪器(OCXO) 38:到系統的同步乙太網路參考時脈輸出 50:PHY晶片時脈多工器配置 52:時脈多工器A 54:資料輸入 56:資料輸入 58:資料輸入 60:資料輸入 62:資料輸出 64:選擇輸入 66:時脈多工器B 68:資料輸入 70:資料輸入 72:資料輸入 74:資料輸入 76:資料輸出 78:選擇輸入 80:缺點 90:乙太網路系統、系統 92:PHY晶片、PHY晶片#1 94:PHY晶片、PHY晶片#2 96:PHY晶片、PHY晶片#12 98:網路I/O埠 100:網路I/O埠 102:網路I/O埠 104:埠、系統介面 106:埠、系統介面 108:埠、系統介面 110:DPLL 112:乙太網路時序元件 114:印刷電路板跡線、輸入 116:印刷電路板跡線 118:印刷電路板跡線 120:印刷電路板跡線 122:印刷電路板跡線 124:溫控式晶體振盪器(OCXO) 130:PHY晶片時脈多工器配置 132:時脈多工器(A)、時脈多工器 134:資料輸入 136:資料輸入 138:資料輸入 140:資料輸入 142:資料輸入 144:資料輸出 146:選擇輸入、線 148:時脈輸出除法器 150:線 152:除法器組態輸入線 154:組態位元暫存器 170:乙太網路系統 172:輸入、印刷電路板跡線 174:印刷電路板跡線 176:印刷電路板跡線 178:印刷電路板跡線 180:印刷電路板跡線 190:PHY晶片時脈多工器配置 192:第一時脈多工器(A) 194:資料輸入 196:資料輸入 198:資料輸入 200:資料輸入 202:第一額外資料輸入、資料輸入 204:第二額外資料輸入、資料輸入 206:資料輸出 208:回復時脈輸出A、線 210:選擇輸入 212:第一時脈輸出除法器、第一時脈除法器、時脈輸出除法器 214:除法器組態輸入線 216:第一組態位元暫存器 222:第二時脈多工器(B) 224:資料輸入 226:資料輸入 228:資料輸入 230:資料輸入 232:第一額外資料輸入 234:第二額外資料輸入 236:資料輸出 238:回復時脈輸出B、線 240:選擇輸入 242:第二時脈輸出除法器、第二時脈除法器、時脈輸出除法器 244:除法器組態輸入線 246:第二組態位元暫存器 250:第一組I/O接腳、組 252:第二組I/O接腳、組 252a:印刷電路板跡線 252b:印刷電路板跡線 252n:印刷電路板跡線 254:第二組I/O接腳、組、第三組I/O接腳 256:第四組I/O接腳、組 256a:印刷電路板跡線 256b:印刷電路板跡線 256n:印刷電路板跡線 258:第三組I/O接腳 260:第四組I/O接腳
下文中將參照實施例與圖式更詳細解釋本發明，其中：
圖1係顯示使用十二個四埠PHY晶片而實施的48埠乙太網路系統的先前技術實例之實體佈局態樣之圖式；
圖2係用於圖1的PHY晶片中之一般時脈多工器配置之方塊圖；
圖3係顯示根據本發明之一態樣之使用十二個四埠PHY晶片而實施的示意性48埠乙太網路系統的實體佈局態樣之圖式；
圖4係根據本發明之一態樣之用於圖3的PHY晶片中之示意性時脈多工器配置之方塊圖；
圖5係顯示在實例埠速度下使用圖4的時脈多工器及時脈輸出除法器之表；
圖6係顯示根據本發明之一態樣之使用十二個四埠PHY晶片而實施的另一示意性48埠乙太網路系統的實體佈局態樣之圖式；及
圖7係根據本發明之一態樣之可用於圖6的PHY晶片中之時脈多工器配置之方塊圖。
38:到系統的同步乙太網路參考時脈輸出
90:乙太網路系統、系統
92:PHY晶片、PHY晶片#1
94:PHY晶片、PHY晶片#2
96:PHY晶片、PHY晶片#12
98:網路I/O埠
100:網路I/O埠
102:網路I/O埠
104:埠、系統介面
106:埠、系統介面
108:埠、系統介面
110:DPLL
112:乙太網路時序元件
114:印刷電路板跡線、輸入
116:印刷電路板跡線
118:印刷電路板跡線
120:印刷電路板跡線
122:印刷電路板跡線
124:溫控式晶體振盪器(OCXO)
250:第一組I/O接腳、組
252a:印刷電路板跡線
252b:印刷電路板跡線
252n:印刷電路板跡線
254:第二組I/O接腳、組、第三組I/O接腳
256a:印刷電路板跡線
256b:印刷電路板跡線
256n:印刷電路板跡線
258:第三組I/O接腳
260:第四組I/O接腳

Claims (18)

  1. 一種用於一同步乙太網路系統之實體層(physical layer, PHY)晶片，其包含：N 個網路輸入/輸出(I/O)埠，其中N 係一整數； 一第一外部回復時脈輸入； 一第一回復時脈輸出；及 一第一時脈多工器，其具有複數個資料輸入、一選擇輸入、及一輸出，該輸出耦合至該第一回復時脈輸出，該等資料輸入中之至少一者耦合至來自該等N 個網路I/O埠之一各別者的一第一回復時脈，一第一額外資料輸入耦合至該第一外部回復時脈輸入。
  2. 如請求項1之PHY晶片，其中，來自該等N 個網路I/O埠之各者的一回復時脈耦合至該複數個資料輸入之各別者。
  3. 如請求項1之PHY晶片，進一步包含： 一第一組態位元源，其耦合至該第一時脈多工器的該選擇輸入。
  4. 如請求項3之PHY晶片，其中， 該第一組態位元源係一第一組態位元暫存器。
  5. 如請求項1之PHY晶片，其中，N=4 。
  6. 如請求項1之PHY晶片，進一步包含： 一第一時脈輸出除法器，其具有經耦合至該第一時脈多工器之該輸出的一輸入、經耦合至該第一回復時脈輸出的一輸出，該第一時脈輸出除法器係由一組態位元暫存器所供應之組態位元控制。
  7. 如請求項1之PHY晶片，進一步包含：M 個系統介面，其中M 係一整數； 其中： 該N 個網路輸入/輸出(I/O)埠連接至在該PHY晶片上的一第一組I/O接腳； 該M 個系統介面連接至在該PHY晶片上的一第二組I/O接腳； 該第一外部回復時脈輸入連接至在該PHY晶片上的一第三組I/O接腳； 該第一回復時脈輸出連接至在該PHY晶片上的一第四組I/O接腳；及 該等組I/O接腳係以該第一組I/O接腳及該第二組I/O接腳中之一者、該第三組I/O接腳及該第四組I/O接腳中之一者、該第一組I/O接腳及該第二組I/O接腳中之另一者、該第三組I/O接腳及該第四組I/O接腳中之另一者的順序繞著該PHY晶片的周邊而徑向配置。
  8. 如請求項7之PHY晶片，其中，該第三組I/O接腳與該第四組I/O接腳以及該第一組I/O接腳與該第二組I/O接腳中之至少一者，係實體上位於含有該PHY晶片之一封裝的相同側上。
  9. 如請求項1之PHY晶片，進一步包含： 一第二外部回復時脈輸入； 一第二回復時脈輸出；及 一第二時脈多工器，其具有複數個資料輸入、一各別選擇輸入、及一輸出，該輸出耦合至該第二回復時脈輸出，該等資料輸入中之至少一者耦合至來自該等N 個網路I/O埠之一各別者的一第二回復時脈，一第一額外資料輸入耦合至該第一外部回復時脈輸入，且一第二額外資料輸入耦合至該第二外部回復時脈輸入。
  10. 如請求項9之PHY晶片，其中，該第二外部回復時脈輸入耦合至該第一時脈多工器的一第二額外資料輸入。
  11. 如請求項9之PHY晶片，進一步包含： 一第二組態位元源，其耦合至該第二時脈多工器的該各別選擇輸入。
  12. 如請求項11之PHY晶片，其中， 該第二組態位元源係一第二組態位元暫存器。
  13. 一種用於在用於具有複數個網路介面埠的一同步乙太網路系統之一PHY晶片中提供一回復時脈之方法，該方法包含： 從該PHY晶片的該複數個網路介面埠中之至少一者接收一外部回復時脈信號； 從該PHY晶片外之一源接收一回復時脈信號；及 從來自該PHY晶片外之該源的該回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該外部回復時脈信號之間，選擇一輸出時脈信號。
  14. 如請求項13之方法，進一步包含將該輸出時脈訊號除以一除數。
  15. 如請求項13之方法，其中， 從該PHY晶片外之一源接收一回復時脈信號包含從該PHY晶片外之源接收第一回復時脈信號及第二回復時脈信號；及 從來自該PHY晶片外之該源的該回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該外部回復時脈信號之間，選擇一輸出時脈信號包含：從來自該PHY晶片外之該源的該第一回復時脈信號及該第二回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該等外部回復時脈信號之間，選擇一第一輸出時脈信號；及從來自該PHY晶片外之該源的該第一回復時脈信號及該第二回復時脈信號與來自該PHY晶片的該複數個網路介面埠中之至少一者的該等外部回復時脈信號之間，選擇一第二輸出時脈信號。
  16. 如請求項15之方法，進一步包含： 將該第一輸出時脈訊號除以一第一除數；及 將該第二輸出時脈訊號除以一第二除數。
  17. 如請求項16之方法，其中，該第一除數及該第二除數相等。
  18. 如請求項16之方法，其中，該第一除數及該第二除數不相等。
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