TW202121100A - 時脈波動下之電壓變化偵測 - Google Patents

時脈波動下之電壓變化偵測 Download PDF

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Abstract

難以在存在時脈抖動時偵測對一積體電路(IC)之基於電壓之攻擊。傳播信號可展現歸因於由一基於電壓之攻擊導致之一延遲分量及由時脈波動導致之一延遲特性之一總延遲。電壓變化偵測電路系統包含第一電壓相依電路及第二電壓相依電路及一電壓分析電路。該等電壓相依電路回應於一時脈信號且基於不同第一電壓敏感度及第二電壓敏感度來產生指示一電壓位準之第一信號及第二信號。該電壓分析電路基於該第一信號及該第二信號來產生一電壓警示信號。一組合信號抵消該第一信號及該第二信號之該延遲特性，但至少部分維持歸因於電壓變化之該延遲分量。因此，可在存在時脈波動時藉由使用兩個電壓相依電路來偵測一基於電壓之攻擊。

Description

時脈波動下之電壓變化偵測
本說明書係關於偵測對一積體電路之基於電壓之攻擊，且更特定言之，本說明書係關於時脈波動下之電壓變化偵測。
電子裝置在製造、通信、運輸、健康照護、商業、社會互動及娛樂中發揮不可或缺作用。例如，電子裝置向提供商業及通信之雲端分佈式運算功能的伺服器場供電。電子裝置亦嵌入於諸多不同類型之現代設備(自醫療裝置至電器及自車輛至工業設備)中。另外，一電子裝置(智慧型電話)實際上已成為伸手可及之必需品。隨著電子裝置在現代生活之諸多方面變得普及且至關重要，裝置安全性已變得很必要。
很多人熟習惡意軟體，其有時一般指稱一「電腦病毒」。一彈性作業系統、安全運算措施及一反惡意軟體程式通常可藉由對抗諸多類型之惡意軟體來使使用者之資訊安全免受遠端威脅。然而，由電子裝置儲存之資訊之安全性亦會因對硬體之實體攻擊而受危害。換言之，一些硬體攻擊可避開或削弱上列策略以使一行為不軌者能夠存取意欲保持安全之資訊。
一電子裝置之硬體包含提供智慧來實現一些所要功能(其包含可利用被防衛之資訊的功能)之一積體電路(IC)。為支援此資訊之保護，一些IC包含用於促進被防衛之資訊(諸如金融資料、密碼及密鑰)之加密及解密的安全電路系統。不幸地，行為不軌者會實體攻擊一IC (包含其安全電路系統)以試圖存取儲存於「硬固」電路部分中或否則由IC防衛之資訊。因此，將可識別、阻止、抵制或否則挫敗此等實體攻擊之基於硬體之量測併入至IC中係有益的。
提供本[先前技術]章節來大體上呈現本發明之背景。除非本文中另有指示，否則不或明或暗承認本章節中所描述之材料係本發明或隨附申請專利範圍之先前技術。
提供本[發明內容]章節來引入時脈波動下之電壓變化偵測之簡化概念。下文[實施方式]中將進一步描述此等簡化概念。因此，本章節不意欲識別主張標的之基本特徵，且亦不意欲用於判定主張標的之範疇。
電子裝置包含易受電壓或頻率突波攻擊侵害之積體電路(IC)。此等實體攻擊會修改一電路之時序特性且引入人為亞穩性。一行為不軌者可利用人為亞穩性來使電路處於洩漏意欲被防衛之資料的一狀態中。為保護此資料，一IC晶片上之電路系統可偵測實體攻擊且發出一警示信號。回應於警示信號，IC晶片可採取一些動作來免受攻擊。
例如，一基於電壓之攻擊涉及使一電路部分之一電壓位準變化以誘發亞穩性。因此，電路部分可藉由判定電壓位準在變化來偵測攻擊。判定電壓位準在變化可基於使用對電壓敏感之電路系統來使一傳播信號延遲之一觀察。同時在一些環境中，有意產生一時脈信號之頻率波動或時脈波動來對抗對一IC晶片之實體攻擊。一時脈波動可引入一定程度之隨機化。隨機化使自施加於監測信號之亞穩性推斷資料值變得更困難。歸因於在安全電路系統中使用時脈波動，基於電壓之攻擊可發生於存在時脈信號之頻率波動時。在此等情境中，偵測基於電壓之攻擊係有挑戰的，因為一信號延遲可部分歸因於由基於電壓之攻擊導致之變化電壓且部分歸因於意欲對抗實體攻擊之時脈波動。
為解決此挑戰，一些實施方案使用具有不同第一電壓敏感度及第二電壓敏感度之第一電壓相依電路及第二電壓相依電路來產生第一信號及第二信號。因此，第一信號及第二信號對電壓變化作出不同反應，使得兩個信號之信號延遲分量彼此不同。然而，第一信號及第二信號作出類似於經受頻率波動之一時脈信號之反應。因此，第一信號及第二信號之各者包含歸因於時脈波動之實質上彼此相同之一延遲特性。藉由組合第一信號及第二信號以產生一組合信號來抵消歸因於時脈波動之延遲特性，但可至少部分維持歸因於電壓變化之一延遲分量。因此，此組合信號可用於偵測使一電壓位準變化之一基於電壓之攻擊，即使存在時脈波動。
第一電壓相依電路及第二電壓相依電路之各者包含一延遲電路，其包含多個延遲單元。各延遲單元具有針對各自第一電壓相依電路或第二電壓相依電路之一對應電壓敏感度。可使用(例如)具有兩個第一電壓相依電路與第二電壓相依電路之間的一各自不同臨限電壓的至少一電晶體來實現各延遲單元。在實例性操作中，一反轉觸發器產生各循環之一邊緣。邊緣依一傳播速度傳播通過一各自組延遲單元，傳播速度取決於組成電晶體之各自臨限電壓。第一電壓相依電路及第二電壓相依電路之各者亦包含一取樣電路，其包含一緩衝鏈及多個取樣暫存器。延遲邊緣自一各自延遲電路耦合至一各自取樣電路之一緩衝鏈以使邊緣行進通過各自緩衝鏈。多個取樣暫存器耦合至緩衝鏈以捕獲延遲邊緣在各循環期間沿緩衝鏈行進多遠。由第一電壓相依電路或第二電壓相依電路輸出之第一信號或第二信號分別包含表示一對應各自信號延遲之一位置處之一邊緣。
一電壓分析電路分別自第一電壓相依電路及第二電壓相依電路接受第一信號及第二信號以判定是否發生一基於電壓之攻擊。分析包含組合第一信號及第二信號及比較一組合信號與至少一臨限值。分析亦可包含使第一信號與第二信號彼此比較以判定一電壓突波係正或負。依此等方式，藉由採用具有對應第一電壓敏感度及第二電壓敏感度之第一電壓相依電路及第二電壓相依電路，可在一IC晶片或其一部分經歷時脈波動時偵測一基於電壓之攻擊。
下文將描述之態樣包含一種用於時脈波動下之電壓變化偵測之設備。該設備包含一第一電壓相依電路、一第二電壓相依電路、一電壓分析電路及經組態以傳播一時脈信號之一時脈線。該第一電壓相依電路耦合至該時脈線，且該第一電壓相依電路經組態以回應於該時脈信號且基於一第一電壓敏感度來產生指示一電壓位準之一第一信號。該第二電壓相依電路耦合至該時脈線，且該第二電壓相依電路經組態以回應於該時脈信號且基於一第二電壓敏感度來產生指示該電壓位準之一第二信號。該電壓分析電路耦合至該第一電壓相依電路及該第二電壓相依電路。該電壓分析電路經組態以基於該第一信號及該第二信號來產生一電壓警示信號。
下文將描述之態樣包含一種由用於時脈波動下之電壓變化偵測之一設備執行之方法。該方法包含提供一時脈信號。該方法亦包含基於一第一電壓敏感度回應於傳播該時脈信號而產生指示一電壓位準之一第一信號。該方法另外包含基於一第二電壓敏感度回應於傳播該時脈信號而產生指示該電壓位準之一第二信號。該方法進一步包含基於該第一信號及該第二信號來產生一電壓警示信號。
下文將描述之態樣包含一種用於時脈波動下之電壓變化偵測之積體電路(IC)。該設備包含一時脈線、一第一電壓相依電路、一第二電壓相依電路及一電壓分析電路。該時脈線經組態以傳播具有一或多個頻率波動之一時脈信號。該第一電壓相依電路耦合至該時脈線。該第一電壓相依電路經組態以使用具有一第一臨限電壓之至少一第一電晶體來傳播該時脈信號以產生指示一電壓位準之一第一信號。該第二電壓相依電路耦合至該時脈線。該第二電壓相依電路經組態以使用具有一第二臨限電壓之至少一第二電晶體來傳播該時脈信號以產生指示該電壓位準之一第二信號。該電壓分析電路耦合至該第一電壓相依電路及該第二電壓相依電路。該電壓分析電路經組態以藉由基於該第一信號及該第二信號之一組合抵消該時脈信號之該一或多個頻率波動來偵測一基於電壓之攻擊。
下文將描述之態樣包含一種用於時脈波動下之電壓變化偵測之系統，其可實現為一設備或其一IC之至少部分。該系統包含用於在存在一時脈信號之頻率波動或時脈波動時偵測電壓變化之構件。用於偵測電壓變化之該構件經組態以提供一時脈信號。用於偵測電壓變化之該構件亦經組態以基於一第一電壓敏感度回應於傳播該時脈信號而產生指示一電壓位準之一第一信號。用於偵測電壓變化之該構件另外經組態以基於一第二電壓敏感度回應於傳播該時脈信號而產生指示該電壓位準之一第二信號。用於偵測電壓變化之該構件進一步經組態以基於該第一信號及該第二信號來產生一電壓警示信號。
優先申請案 本申請案主張2019年11月19日申請之國際申請案第PCT/US2019/062282號之優先權且係該案之一接續申請案，該案之全部揭示內容以引用的方式併入本文中。概 述
電子裝置包含積體電路(IC)晶片。一些IC晶片包含負責使資訊保持安全之安全電路系統。不幸地，行為不軌者(其包含直接存取一IC晶片之行為不軌者)可對IC晶片執行一實體攻擊以試圖獲得意欲保持安全之資訊。例如，安全電路系統可儲存用於使意欲被防衛之資料加密的一密鑰。一實體攻擊會以密鑰為目標，且密鑰能夠解密資料且因此由行為不軌者存取。在一些情況中，作為一實體攻擊之部分，行為不軌者施加一般IC晶片或特殊安全電路系統之規定限制之界限外之電壓或其他傳信參數。
施加超過規定限制之信號或輸入會引起電路系統依非計劃或非意欲方式作出反應。作為一實體攻擊之部分，行為不軌者反復施加過度信號或輸入且亦可使其值變化。在此程序期間，行為不軌者監測IC晶片之內部或外部傳信。藉由隨時間監測此傳信，行為不軌者可套出密鑰之一指示。因此，IC晶片會洩漏或否則揭露所儲存之密鑰且意外暴露由密鑰加密之任何資訊。
因此，使行為不軌者更難以套出密鑰或儲存於一IC晶片上且意欲被防衛之其他資訊係有益的。對抗此等類型之實體攻擊之一方法係改變控制安全電路系統之操作之一時序的一時脈信號之一頻率。藉由改變時脈信號頻率，將一隨機化量測引入至行為不軌者在監測之傳信中。此隨機化量測增加推斷或否則提取目標資料之難度。因此，用於提高IC晶片安全性之一方法係調整一時脈信號頻率或引起時脈信號之頻率波動。
在用於實體攻擊安全電路系統之一實例性方法中，一行為不軌者依不符合IC晶片之規格的一方式改變一供應電壓或輸入信號之一電壓位準。為能夠實施對抗一實體攻擊之一對策，首先偵測實體攻擊。用於偵測一基於電壓之攻擊之一實例性方案係確定電壓在改變或被設定為一不當位準。為此，判定一電壓位準。可藉由採用電壓相依之一或多個電路裝置來判定電壓位準。具體言之，一信號傳播通過電壓相依電路裝置之一速度基於供應電壓之電壓位準來變化。若傳播通過一系列電壓相依電路裝置之一信號之一消逝時間或一延遲改變，則可推斷存在一電壓改變。因此，用於提高IC晶片安全性之另一方法係採用基於一傳播信號之一延遲週期來偵測電壓位準之電壓相依電路裝置。
如上文所描述，在一些情境中，藉由將一隨機性量測引入至可由一行為不軌者監測之信號來調整一時脈信號頻率以提高IC晶片安全性係有益的。在其他情境中，基於一傳播信號之一延遲來偵測由行為不軌者引起之一電壓位準改變係有益的。不幸地，已難以一起實施兩種策略。後一策略涉及使用傳播通過回應於一時脈信號而操作之電路系統之一信號之一延遲週期，其意謂延遲週期亦回應於時脈信號之一頻率。前一策略涉及改變時脈信號之頻率。因此，意欲反映一電壓位準之一改變的一延遲週期亦會非所要地反映時脈信號之頻率之一改變。簡言之，傳播通過電壓相依電路裝置之一信號基於一供應電壓之一同生電壓位準來延遲，但傳播信號亦包含由時脈信號之一頻率波動引起之一時間特性。因此，難以確定多少觀察延遲係由一行為不軌者誘發之一電壓改變引起及多少觀察延遲係時脈信號之頻率波動之結果。
能夠偵測對在具有一波動頻率之一時脈信號下操作之電路系統之一基於電壓之攻擊係有利的。為此，在實例性實施方案中，一IC晶片包含具有兩個電壓相依電路及一電壓分析電路之電壓變化偵測電路系統。一第一電壓相依電路具有一第一電壓敏感度，且一第二電壓相依電路具有一第二電壓敏感度。使用不同電壓敏感度，兩個電路使一信號依不同速度傳播通過一延遲電路。例如，第一電壓相依電路回應於一時脈信號且基於第一電壓敏感度來產生一第一信號。第二電壓相依電路回應於時脈信號且基於第二電壓敏感度來產生一第二信號。各信號在不同程度上受一供應電壓之一電壓位準之改變影響，例如，各具有歸因於供應電壓變化之一不同延遲。
然而，第一信號及第二信號之各者依一實質上類似方式受時脈信號之頻率波動影響。因此，各信號包含歸因於一時脈波動之一實質上類似延遲特性。在操作中，電壓分析電路組合第一信號及第二信號(例如判定第一信號與第二信號之間的一差異)。所得組合信號抵消(例如實質上消除)共同延遲特性。可比較組合信號與至少一臨限值以偵測是否已發生一電壓干擾。如本文中所描述，電壓分析電路亦可使第一信號與第二信號彼此比較以確定一偵測電壓干擾係一正電壓干擾或一負電壓干擾。
依此等方式，可在存在時脈波動時藉由使用兩個電壓相依電路來偵測一基於電壓之攻擊。因此，用於挫敗對一IC晶片之實體攻擊的一時脈信號之頻率波動可與用於判定電壓變化之基於延遲之方法組合使用以偵測基於電壓之實體攻擊。
儘管根據防衛一儲存密鑰之一實例來描繪或解釋一些實施方案，但所描述之實施方案大體上適用於保護資料之未授權存取及一IC晶片之傳信。此外，所描述之實施方案適用於一般電路系統且不受限於「硬固」或其他安全導向電路系統。此外，時脈波動(或一時脈信號之一波動頻率)可為了安全或其他目的由IC晶片之一設計導致或由一行為不軌者之一實體攻擊導致。
下文將參考相關聯圖來討論不同層次之細節之實例性實施方案。下文討論將首先闡述一實例性操作環境且接著描述實例性硬體、方案及技術。其後，將參考流程圖或圖式來描述實例性方法。實例性環境
圖1繪示具有一積體電路(IC) 104之一實例性設備102，IC 104包含用於實施時脈波動下之電壓變化偵測之電壓變化偵測電路系統106。在此實例中，設備102描繪為一智慧型電話。然而，設備102可實施為任何適合運算或電子裝置，諸如一行動通信裝置、數據機、蜂巢式或行動電話、行動台、遊戲裝置、導航裝置、媒體或娛樂裝置(例如一媒體串流器或遊戲控制器)、膝上型電腦、桌上型電腦、平板電腦、智慧型電器、基於車輛之電子系統、穿戴式運算裝置(例如服裝或手錶)、物聯網(IoT)裝置、一機器或一些設備之電子部分、伺服器電腦或其部分(例如一伺服器刀鋒)及其類似者。設備102之繪示實例包含一平板裝置102-1、一智慧型電視102-2、一桌上型電腦102-3、一伺服器電腦102-4、一智慧型手錶102-5、一智慧型電話或文件閱讀器102-6及智慧型眼鏡102-7。
在實例性實施方案中，設備102包含至少一IC 104。IC 104可實現為一通用處理器、一單晶片系統(SoC)、一安全IC、一記憶體晶片、一通信IC (例如對所傳輸或接收之資訊執行加密或解密之通信IC)等等。IC 104包含電壓變化偵測電路系統106。在操作中，電壓變化偵測電路系統106監測IC 104之至少一部分以偵測可指示一基於電壓之攻擊發生之一電壓變化。回應於偵測到超過某一臨限值或指定範圍之一電壓位準之一變化，電壓變化偵測電路系統106產生一電壓警示信號108。因此，電壓警示信號108可指示一監測電壓位準之一偵測變化。回應於發出電壓警示信號108，IC 104或設備102之另一部分可實施一電壓變化偵測回應110，如將參考圖2描述。用於時脈波動下之電壓變化偵測之實例性方案、技術及硬體
圖2繪示包含保護電路系統206及可實施時脈波動下之電壓變化偵測之電壓變化偵測電路系統106的一實例性IC 104。IC 104包含一電壓位準216。電壓位準216可對應於(例如) IC 104上之一或多個電力域或電路系統區域之一供應電壓228 (例如Vdd)。晶片上或晶片外電源管理電路系統(圖中未展示)可產生供應電壓228且使供應電壓228之電壓位準216維持於一目標電壓範圍222內。然而，電壓位準216可經歷目標電壓範圍222之界限外或超過目標電壓範圍222之一電壓變化224。此一電壓變化224可由對IC 104之一基於電壓之攻擊212引起。如本文中所描述，電壓變化偵測電路系統106偵測電壓變化224且回應於偵測而產生一電壓警示信號108。
在一些情境中，基於電壓之攻擊212可以儲存於一記憶體208中之一密鑰210為目標。密鑰210可用於加密或解密被保護之資訊，其包含用於顯示給或傳送至另一裝置之資訊。在一些情況中，一行為不軌者會藉由監測在使用密鑰210來加密或解密時發生之傳信來尋求推斷密鑰210。例如，可藉由提取密碼編譯操作期間之電流流動來獲得訊符。可操縱訊符以藉由重複特定操作且比較監測信號來揭露密鑰210。為將隨機性引入至監測傳信中且藉此挫敗反復執行相同操作之努力，可更改一時脈信號204。
在一些實施方案中，一時脈信號204展現至少一頻率波動214。例如，時脈信號204可具有隨時間波動之一頻率。此頻率波動214可由對IC 104之一攻擊導致。然而，一頻率波動214亦可或代以有意產生為一安全措施以將隨機性引入至可能被監測作為一實體攻擊之部分的傳信中。例如，一時脈產生器202或一時脈樹之一部分可經組態以產生具有一頻率波動214之時脈信號204。時脈信號204之頻率波動214可指稱「時脈抖動」。儘管時脈信號204之頻率波動214使一基於電壓之攻擊212變得更難，但頻率波動214亦會使偵測基於電壓之攻擊212變得更難。
用於偵測一基於電壓之攻擊212之一些方法涉及獲得具有展現一基於電壓之延遲之一分量的一信號。若延遲太大或否則偏離一預期延遲週期太遠，則電路系統可推斷一基於電壓之攻擊212在發生。然而，在一時脈信號204之一頻率波動214下傳播之一信號亦可具有由時脈波動導致之一延遲特性。換言之，一信號可展現由來自一基於電壓之攻擊212之一電壓變化224導致之一延遲、由已被有意產生以提高安全性之時脈信號204之一頻率波動214導致之一延遲或係此等原因之一組合的一延遲。判定可由多個不同源導致之一延遲之一原因且因此判定一基於電壓之攻擊212是否可能在發生係有挑戰的。
本文中所描述之實施方案能夠抵消至少一信號中由具有一頻率波動214之一時脈信號204導致之一延遲特性。因此，可判定保留於至少一信號或係其一導數之一信號中之由一基於電壓之攻擊212導致之一延遲分量以偵測攻擊。為此，電壓變化偵測電路系統106產生兩個信號：一第一信號218-1及一第二信號2180-2。電壓變化偵測電路系統106包含具有不同電壓敏感度之兩個電路，其等之各者產生一各自信號218。下文從圖3開始描述此等電路之實例。歸因於不同電壓敏感度，第一信號218-1及第二信號218-2之各者具有基於電壓變化之一不同延遲分量。然而，各信號218具有大致等效於另一信號之基於時脈波動之延遲特性的一基於時脈波動之延遲特性。
在實例性操作中，電壓變化偵測電路系統106組合第一信號218-1及第二信號218-2以產生一組合信號220。一組合操作226實質上消除存在於各信號218中之基於時脈波動之延遲特性以產生其中已實質上抵消時脈波動之一效應的組合信號220。例如，可充分減少時脈信號204之頻率波動214之一效應以能夠將可觀察延遲分析為基於電壓之延遲。藉由一實例類比，組合操作226消除第一信號218-1與第二信號218-2之間的共模態樣，但留下差動態樣。如下文將描述，各信號218可實施為一多位元數位信號。在此等實施方案中，可使用一差(例如減法)運算來執行組合操作226。
因此，組合信號220指示供應電壓228之電壓位準216之電壓變化224。基於第一信號218-1、第二信號218-2及組合信號220，電壓變化偵測電路系統106可使用一或多個比較操作及至少一臨限值來偵測是否發生一基於電壓之攻擊212。若偵測到一基於電壓之攻擊212，則電壓變化偵測電路系統106產生一電壓警示信號108且提供電壓警示信號108至保護電路系統206。在此情況中，電壓警示信號108指示電壓位準216超出目標電壓範圍222。保護電路系統206耦合至電壓變化偵測電路系統106且自其接受電壓警示信號108。保護電路系統206回應於電壓位準216超出目標電壓範圍222而採取至少一動作來保護(圖1之)設備102。因此，回應於電壓警示信號108，保護電路系統206執行至少一電壓變化偵測回應110。
電壓變化偵測回應110經設計以對抗基於電壓之攻擊212。電壓變化偵測回應110可包含登錄活動或偵測信號以保存攻擊之一紀錄。此外，保護電路系統206可用於保護目標資訊，諸如密鑰210。實例性保護動作包含停止密碼編譯操作、阻止對記憶體208之存取、使記憶體208斷電、使包含記憶體208之一電力域中之電力崩潰、實體上中斷對密鑰210之存取、刪除或否則銷毀密鑰210等等。儘管圖2中所描繪之特定組件(例如電壓變化偵測電路系統106、時脈產生器202、記憶體208及保護電路系統206)展示為一局部區塊之一單一例項，但各者可實現於多個例項中或實現為分佈於IC 104之一些部分上之電路系統。例如，電壓變化偵測電路系統106之不同例項可定位於IC 104周圍之各種位置處以偵測局部基於電壓之攻擊212。
圖3係繪示包含一第一電壓相依電路302-1、一第二電壓相依電路302-2及一電壓分析電路306之電壓變化偵測電路系統106之一實例的一示意圖。電壓變化偵測電路系統106亦可包含一校準電路308及一時脈線310。例如，時脈線310可形成耦合至(圖2之)時脈產生器202之一時脈樹(圖中未展示)之一部分。時脈線310傳播時脈信號204且提供時脈信號204至第一電壓相依電路302-1及第二電壓相依電路302-2。時脈信號204可在第一電壓相依電路302-1及第二電壓相依電路302-2之操作期間經受(圖2之)一頻率波動214。如圖中所展示，電壓位準216可對應於供應電壓228。
在實例性實施方案中，第一電壓相依電路302-1及第二電壓相依電路302-2耦合至時脈線310以接受時脈信號204。第一電壓相依電路302-1對應於一第一電壓敏感度304-1。第一電壓相依電路302-1回應於時脈信號204且基於第一電壓敏感度304-1來產生指示電壓位準216之第一信號218-1。第二電壓相依電路302-2對應於一第二電壓敏感度304-2。第二電壓相依電路302-2回應於時脈信號204且基於第二電壓敏感度304-2來產生指示電壓位準216之第二信號218-2。
第一電壓敏感度304-1對應於第一電壓相依電路302-1之至少一部分內之時脈信號204之一第一傳播速度，其中第一傳播速度亦回應於電壓位準216。第二電壓敏感度304-2對應於第二電壓相依電路302-2之至少一部分內之時脈信號204之一第二傳播速度，其中第二傳播速度亦回應於電壓位準216。在此，第一傳播速度基於不同電壓敏感度而不同於第二傳播速度。因此，第一信號218-1之產生可包含依基於第一電壓敏感度304-1之一第一傳播速度傳播時脈信號204。且第二信號218-2之產生可包含依基於第二電壓敏感度304-2之一第二傳播速度傳播時脈信號204。參考圖4至圖6-2來描述此信號傳播之實例。
電壓分析電路306耦合至第一電壓相依電路302-1及第二電壓相依電路302-2。電壓分析電路306基於第一信號218-1及第二信號218-2來產生電壓警示信號108。例如，電壓分析電路306可基於使用第一信號218-1及第二信號218-2之一組合所運算之(圖2之)一組合信號220來產生電壓警示信號108。參考圖4、圖7及圖8來描述產生電壓警示信號108之實例。
校準電路308可為電壓變化偵測電路系統106之部分或與電壓變化偵測電路系統106分離。如圖中所展示，校準電路308耦合至第一電壓相依電路302-1及第二電壓相依電路302-2。校準電路308產生提供至第一電壓相依電路302-1及第二電壓相依電路302-2之至少一校準信號312。參考圖4、圖5及圖7來描述用於校準之實例性方法。
圖4係繪示第一電壓相依電路302-1、第二電壓相依電路302-2及電壓分析電路306之實例性態樣的一示意圖400。如圖中所展示，各電壓相依電路302包含一延遲電路402及一取樣電路404。具體言之，第一電壓相依電路302-1包含一延遲電路402-1及一取樣電路404-1。第二電壓相依電路302-2包含一延遲電路402-2及一取樣電路404-2。各延遲電路402耦合至校準電路308以接收校準信號312且耦合至時脈線310以接收時脈信號204。電壓分析電路306包含一信號組合器電路406、一信號比較電路408及分析邏輯410。信號組合器電路406及信號比較電路408之各者可直接或間接耦合至取樣電路404-1及取樣電路404-2兩者以接收第一信號218-1及第二信號218-2。
在實例性實施方案中，各延遲電路402耦合至時脈線310且使時脈信號204延遲以產生一延遲時脈信號414。每一各自取樣電路404自一各自延遲電路402接受延遲時脈信號414。各取樣電路404耦合於一各自延遲電路402與電壓分析電路306之間。在操作中，各取樣電路404跨多個緩衝瞬時取樣一各自延遲時脈信號414以產生提供至電壓分析電路306之信號218。在一些實施方案中，各延遲電路402回應於時脈信號204且基於一對應電壓敏感度304來產生一延遲時脈信號414。
具體言之，延遲電路402-1產生延遲時脈信號414-1，且延遲電路402-2產生延遲時脈信號414-2。此外，取樣電路404-1耦合於延遲電路402-1與電壓分析電路306之間，且取樣電路404-1對延遲時脈信號414-1取樣以產生第一信號218-1。類似地，取樣電路404-2耦合於延遲電路402-2與電壓分析電路306之間，且取樣電路404-2對延遲時脈信號414-2取樣以產生第二信號218-2。
可使用(例如)具有一特定臨限電壓之一電晶體來實現電壓敏感度304。在此等情況中，第一電壓相依電路302-1之一或多個第一電晶體可具有一第一臨限電壓來實現第一電壓敏感度304-1。類似地，第二電壓相依電路302-2之一或多個第二電晶體可具有一第二臨限電壓來實現第二電壓敏感度304-2。此等電晶體可包含為第一電壓相依電路302-1及第二電壓相依電路302-2之各者之一延遲電路402之部分、一取樣電路404之部分或一延遲電路402及一取樣電路404兩者之部分。
電壓分析電路306自第一電壓相依電路302-1之取樣電路404-1接受第一信號218-1且自第二電壓相依電路302-2之取樣電路404-2接受第二信號218-2。信號組合器電路406組合第一信號218-1及第二信號218-2以產生一組合信號220。分析邏輯410可基於組合信號220來產生電壓警示信號108。信號比較電路408比較至少第一信號218-1與第二信號218-2以產生指示第一信號218-1與第二信號218-2之間的一相對延遲大小(例如延遲長度或延遲週期)的至少一比較信號412。另外或替代地，信號比較電路408可比較組合信號220與至少一臨限值以產生另一比較信號412。分析邏輯410可基於至少一比較信號412來產生電壓警示信號108。一般而言，分析邏輯410可基於至少一比較信號412、組合信號220及至少一電壓臨限值來產生電壓警示信號108。下文將參考圖7及圖8來描述包含分析邏輯410之電壓分析電路306之實例性操作。
在一些實施方案中，校準電路308操作以在基於每晶片製造一IC 104之後校準電壓變化偵測電路系統106。校準信號312設定延遲電路402之一可程式化延遲量。下文將參考圖7來描述實例性校準方法。校準可包含建立時脈信號204傳播通過其以產生延遲時脈信號414之延遲電路402之一數量之延遲單元。建立可包含控制圖5中所描繪之一多工器。
圖5係繪示(例如圖3及圖4之)一電壓相依電路302之一實例性延遲電路402的一電路圖。如圖中所展示，延遲電路402包含多個延遲單元514及至少一多工器502。多個延遲單元514可提供一特定電壓敏感度304，如下文將描述。延遲電路402亦包含一反相器508及具有一輸入端子、一輸出端子及一時脈端子之一正反器506 (FF 506)。反相器508跨正反器506之輸出端子及輸入端子耦合。正反器506之時脈端子耦合至(例如圖3及圖4之)時脈線310以接收時脈信號204。正反器506可回應於時脈信號204 (諸如在時脈信號204之各循環)而在正反器506之輸出端子處發射一脈衝或其一邊緣。
在實例性實施方案中，多工器502包含多個輸入端子、至少一輸出端子及至少一控制輸入512。多個延遲單元514耦合於正反器506之輸出端子與多工器502之多個輸入端子之間。多個延遲單元514之至少一部分串聯耦合在一起且包含一延遲單元510之多個例項。各延遲單元510可實現為(例如)一反相器、具有短路輸入之一NAND (「反及」)閘等等。各延遲單元510可制定相同於其他延遲單元之一長度之一延遲或具有不同於其他延遲單元之一長度之一延遲。如圖中所展示，各延遲單元510可包含具有或對應於一臨限電壓518 (Vth 518)之至少一電晶體516。臨限電壓518可至少部分判定一邊緣多快觸發延遲單元510且因此判定時脈信號邊緣行進通過多個延遲單元514之至少一部分之一傳播速度。
在實例性操作中，正反器506回應於時脈信號204而將一邊緣發射至多個延遲單元514中。可使用多工器502來程式化由邊緣行進之一路徑之一長度以建立一可程式化延遲量。不同路徑可包含不同數量之延遲單元510以藉此建立一延遲大小，諸如一延遲週期或長度。在圖5中，多工器502包含四個輸入端子。然而，一多工器502可具有不同數量之輸入端子。多工器502之一上輸入端子耦合至無延遲單元510之一路徑，且一下輸入端子耦合至具有五個延遲單元510之一路徑。兩個中間輸入端子耦合至具有一或三個延遲單元510之兩個路徑。在傳播通過多個延遲單元514之一或多個延遲單元510之後，將時脈信號204變換成延遲時脈信號414。為程式化延遲量，多工器502之一特定輸入端子可使用控制輸入512來選擇性耦合至多工器502之輸出端子。
在一些情況中，校準信號312耦合至控制輸入512以選擇多工器502之輸入端子來耦合至其輸出端子。因為此程式化延遲時脈信號414之一延遲週期，所以(例如圖3及圖4之)校準電路308可用於建立校準期間之延遲週期。控制輸入512之一值或設定可在一校準程式期間融合至一單一組位元或至少一選定開關且接著在IC 104之壽命期間使用。不管校準方法如何，基於控制輸入512來選擇已由多個延遲單元514之某一數量之延遲單元510延遲之時脈信號204之一傳播邊緣，且多工器502轉送選定信號之邊緣作為延遲時脈信號414。
儘管圖5中描繪延遲電路402之一特定實施方案，但可依替代方式實施延遲電路402。例如，多個延遲單元514可包含不同數量之延遲單元510。兩個「相鄰」路徑之間的粒度可為一單一延遲單元510或多個延遲單元510。各延遲單元510可具有相同於或不同於其他延遲單元510之一延遲長度。一或多個延遲單元510能夠或不能夠用於一個以上路徑中(例如可用於或能夠用於多個不同路徑中，如圖中所展示)。一延遲電路402可包含回應於校準信號312而共同建立一延遲週期之多個多工器。此外，可將延遲單元510分組成不同粒度之延遲週期，諸如粗糙、中等及精細。就(例如)串聯耦合在一起之可各選擇於三個不同延遲粒度之各者中之四個延遲長度之間的三個多工器而言，64個不同延遲週期(4×4×4=64)可用於校準期間之程式化。
圖6-1係繪示(例如圖3及圖4之)一電壓相依電路302之一實例性取樣電路404的一電路圖。如圖中所展示，取樣電路404包含一緩衝鏈608及多個暫存器單元602-1、602-2、602-3、…、602-N。緩衝鏈608可提供一電壓敏感度304，如下文將描述。緩衝鏈608包含串聯耦合在一起之多個緩衝單元604-1、604-2、…、604-(N-1)。變數「N」表示一正整數。各暫存器單元602包含一輸入端子、一輸出端子及一時脈端子。各暫存器單元602之時脈端子耦合至時脈信號204。各暫存器單元602儲存(例如)一數位位元且可實施為(例如)任何類型之一鎖存器、任何類型之一正反器(例如一「D」正反器)等等。
在實例性實施方案中，多個暫存器單元602-1…602-N之每一各自暫存器單元602對應於或耦合至緩衝鏈608之一各自緩衝單元604。各緩衝單元604可實現為(例如)一反相器。如圖中所展示，各緩衝單元604可包含具有或對應於一臨限電壓518 (Vth 518)之至少一電晶體516。臨限電壓518可至少部分判定一邊緣多快觸發一緩衝單元604且因此判定延遲時脈信號414之邊緣行進通過緩衝鏈608之一傳播速度。
在實例性操作中，緩衝鏈608之一起始緩衝單元604-1自延遲電路402 (諸如自其多工器502)接受延遲時脈信號414。延遲時脈信號414之延遲邊緣沿緩衝鏈608自一緩衝單元604傳播至下一緩衝單元604，使得多個緩衝單元604-1、604-2、…、604-(N-1)共同產生延遲時脈信號414之多個緩衝版本。將每一各自緩衝單元604之一輸出提供至每一各自暫存器單元602之一輸入端子。此使多個暫存器單元602-1…602-N能夠對沿緩衝鏈608存在之傳信取樣且因此判定在時脈信號204轉變時延遲邊緣存在於沿緩衝鏈608之何處。因此，多個暫存器單元602-1…602-N可共同鎖存延遲時脈信號414之多個緩衝版本以產生信號218。在多個暫存器單元602-1、602-2、602-3、…、602-N之各自輸出端子處提供多個取樣數位值606-1、606-2、606-3、…、606-N作為信號218。下文將參考圖7來描述信號218之實例性數位版本。
儘管依一特定方式描繪，但可依不同方式實施取樣電路404。例如，緩衝鏈608之緩衝單元604之一數量可為「N」，諸如若起始緩衝單元604-1之一輸出耦合至起始暫存器單元602-1之輸入端子。此外，可採用額外電路裝置來沿緩衝鏈608對多個緩衝單元604-1…604-(N-1)之輸出取樣。圖6-2中繪示具有兩個替代之一實例。
圖6-2係繪示(例如圖3及圖4之)一電壓相依電路302之另一實例性取樣電路404的一電路圖。在此實例中，(圖6-1之)各暫存器單元602實現為一D正反器且組織成兩列。一第一列D正反器652回應於時脈信號204而自緩衝鏈608接受數位值。一列互斥NOR (「反或」)閘654接收自第一列D正反器652輸出之值以識別其中相鄰數位值相等之沿緩衝鏈608之一或多個位置。一列OR (「或」)閘656提供互斥NOR閘654列與一第二列D正反器660之間的一橋接。
為抵消可能固著位元，一列AND (「及」)閘658之輸出耦合至OR閘656列之輸入。AND閘658列回應於一固著信號614而操作。OR閘656列之輸出耦合至第二列D正反器660之輸入端子。OR閘656列之OR閘轉送由互斥NOR閘654列修改之沿緩衝鏈608存在之數位值。此使第二列D正反器660能夠對沿緩衝鏈608之傳信取樣且因此判定在時脈信號204轉變時延遲邊緣存在於沿緩衝鏈608之何處。在第二列D正反器660之D正反器之各自輸出端子處提供(亦圖6-1之)多個取樣數位值606-1、606-2、…、606-N作為信號218。接著將參考圖7來描述信號218之實例性數位版本。
圖7描繪時脈波動下之電壓變化偵測之一實例性方案700。圖7之上部繪示(例如圖6-1及圖6-2之)信號218之取樣數位值之一集合702。集合702之一第一列對應於無時脈抖動下之具有一標稱頻率之一標稱電壓位準。歸因於一校準方法，「1」數位值沿信號218居中。集合702之第二列及第三列反映信號218中之一基於電壓之延遲分量。集合702之一第二列對應於無時脈抖動下之一低電壓位準。歸因於較低電壓位準，信號傳播較慢。因此，當沿(圖6-1及圖6-2之)緩衝鏈608之數位值由(亦圖6-1及圖6-2之)多個暫存器單元602-1…602-N取樣時，「1」數位值未到達沿信號218之中心位置。集合702之一第三列對應於無時脈抖動下之一高電壓位準。歸因於較高電壓位準，信號傳播較快。因此，當沿緩衝鏈608之數位值由多個暫存器單元602-1…602-N取樣時，「1」數位值已超過沿信號218之中心位置。
集合702之第四列反映信號218中之一基於頻率之延遲特性。集合702之第四列對應於具有一較低頻率之時脈抖動下之一標稱電壓位準。歸因於較低時脈頻率，在時脈信號引起數位值被取樣之前，邊緣具有較多時間來沿緩衝鏈608傳播。因此，當沿緩衝鏈608之數位值由多個暫存器單元602-1…602-N取樣時，「1」數位值已超過沿信號218之中心位置。因為第三列及第四列在不同操作參數下產生信號218之類似值，所以識別傳播邊緣之時間或位置偏差之來源。
集合702之第五列反映信號218中之一基於電壓之延遲分量及一基於頻率之延遲特性兩者。集合702之第五列對應於具有一較低頻率之時脈抖動下之一高電壓位準。歸因於較高電壓與較低時脈頻率之間的一相互作用，邊緣甚至可在適當校準之後位於諸多可能位置之任何者。如舉例所描繪，當沿緩衝鏈608之數位值由多個暫存器單元602-1…602-N取樣時，「1」數位值沿信號218大致居中。因為第一列及第五列在不同操作參數下產生信號218之類似值，所以難以識別傳播邊緣之時間偏差之原因，或即使如同此情況般存在或應存在一偏差。儘管邊緣在圖7中由一單一數位值(例如一「1」)表示，但邊緣可由一不同數位值(例如一「0」)表示或歸因於可能亞穩性而由矽中之多個值表示(例如，一「1101」或一「1001」可表示一長緩衝鏈608中之一邊緣)。
為解析由可能存在一基於電壓之延遲分量及一基於頻率之延遲特性兩者導致之至少一些模糊性，分別使用具有不同第一電壓敏感度及第二電壓敏感度之第一組數位裝置及第二組數位裝置來產生第一信號及第二信號。圖7之中間描繪第一電壓相依電路302-1及第二電壓相依電路302-2。第一電壓相依電路302-1包含具有第一電壓敏感度304-1之一些數位裝置。例如，一或多個第一電晶體516-1可具有一第一臨限電壓518-1。此等第一電晶體516-1可包含於(圖5之)延遲電路402之多個延遲單元514之延遲單元510、(圖6-1及圖6-2之)取樣電路404之緩衝鏈608之緩衝單元604或兩者中。第二電壓相依電路302-2包含具有第二電壓敏感度304-2之一些數位裝置。例如，一或多個第二電晶體516-2可具有一第二臨限電壓518-2。此等第二電晶體516-2可包含於延遲電路402之多個延遲單元514之延遲單元510、取樣電路404之緩衝鏈608之緩衝單元604或兩者中。然而，若具有不同電壓敏感度304之電晶體516存在於延遲電路402之多個延遲單元514之延遲單元510中，則校準更簡單。電晶體516之各者可實施為(例如)一場效電晶體(FET)，諸如一金屬氧化物半導體FET (MOSFET)。
圖7之下部描繪一圖形704。圖形704邏輯性表示兩個取樣電路404之兩個緩衝鏈608且描繪自左至右沿一水平軸增加延遲。來自一延遲電路402之一延遲線(例如包含圖5之多個延遲單元514)之一脈衝在左邊706處輸入且在圖形704之一向右方向上沿各自取樣電路404之緩衝鏈608橫穿。沿一垂直軸，下半部對應於具有一第一電壓敏感度304-1之數位裝置，且上半部對應於具有一第二電壓敏感度304-2之數位裝置。在此實例中，第一電壓敏感度304-1對應於一相對較低電壓位準，且第二電壓敏感度304-2對應於一相對較高電壓位準。例如，第一臨限電壓518-1可低於第二臨限電壓518-2。具有一標稱電壓(Vn)及一標稱頻率(Fn)之一基線或中點由一中線708指示。
四個延遲由以下四個信號218指示：一第一信號218-11、另一第一信號218-12、一第二信號218-21及另一第二信號218-22。存在關於提高一電壓位準對降低一電壓位準及關於第一電壓敏感度304-1對第二電壓敏感度304-2之趨勢。一般而言，電壓位準之變化導致具有相對較高電壓位準之第二電壓敏感度304-2比具有相對較低電壓位準之第一電壓敏感度304-1更明顯延遲。因此，第二信號218-21及218-22比第一信號218-11及218-12偏離中線708更遠。此外，降低一電壓位準之電壓變化比提高一電壓位準之電壓變化產生一更明顯延遲改變。因此，由至一最小電壓(Vmin)之一電壓變化導致之第一信號218-11及第二信號218-21比由至一最大電壓(Vmax)之一電壓變化導致之第一信號218-12及第二信號218-22更遠離中線708位移。
此等趨勢使(圖4之)分析邏輯410能夠判定一電壓是否變化。另外，此等趨勢使分析邏輯410能夠將一電壓變化識別為相對於一標稱電壓位準為正或負。為此，分析邏輯410亦使用兩個第一信號218-1與第二信號218-2之間的一差之兩個Δ臨限值：一負Δ臨限值(nΔ最大值)及一正Δ臨限值(pΔ最大值)。下文將參考圖8來描述使用此等信號及臨限值來判定一電壓變化之實例性分析程序。
(例如圖3之)電壓變化偵測電路系統106可經校準以補償製造期間之程序變化，該等變化可明顯影響電壓敏感度304之一程度。為執行一校準程序，校準電路308判定延遲電路402之一設定以建立一標稱電壓沿一緩衝鏈608之一適當中點。為此，校準電路308考量緩衝鏈608之多個緩衝單元604-1至604-(N-1)之一數量之緩衝單元604、一標稱電壓位準(Vnom)及可對應於最小電壓(Vmin)及最大電壓(Vmax)之(圖2之)一目標電壓範圍222。在操作中，校準電路308測試可藉由在目標電壓範圍222內改變延遲電路402之多工器502之設定來提供之不同可程式化延遲量。一邊緣在標稱條件下到達之中線708可不定位於沿緩衝鏈608之中心處以適應低於標稱電壓之電壓比高於標稱電壓之電壓更多影響延遲之趨勢。
在大體上描述用於時脈波動下之電壓變化偵測之方案、技術及硬體之後，本討論現轉至實例性方法。用於時脈波動下之電壓變化偵測之實例性方法
下文將參考圖8及圖9之流程圖來描述實例性方法。此等方法之態樣可實施於(例如)硬體(例如固定邏輯電路系統或一處理器結合一記憶體)、韌體或其等之一些組合中。可使用圖1至圖6-2中所展示之設備或組件之一或多者來實現程序，該等組件可經進一步劃分、組合等等。此等圖之裝置及組件一般表示韌體、硬體(諸如使用者或伺服器裝置、封裝模組、IC晶片或電路)或其等之一組合。因此，此等圖繪示能夠實施描述方法之諸多可能系統或設備之部分。
關於此等流程圖，展示及/或描述操作之順序不意欲被解釋為一限制。可依任何順序組合所描述之方法操作之任何數目或組合以實施一給定方法或一替代方法。操作亦可被省略或添加至所描述之方法。此外，可依完全或部分重疊方式實施所描述之操作。儘管單獨描述兩個流程圖，但其等之操作可相互關聯。例如，圖8中所描繪之一或多個操作可執行為圖9之區塊908之(若干)操作之部分。
圖8使用一流程圖800來繪示一設備實施時脈波動下之電壓變化偵測之實例性方法。流程圖800之操作可由(例如)(例如圖2至圖4之)電壓變化偵測電路系統106之電壓分析電路306之分析邏輯410執行。在804中，分析邏輯410判定第一信號218-1是否包含至少一邊緣指示(例如不同於其他數位之一或數個數位)。若第一信號218-1不包含至少一邊緣指示，則在802中，電壓變化偵測電路系統106之分析邏輯410發出一電壓警示信號108。若第一信號218-1包含至少一邊緣指示，則在806中，分析邏輯410判定第二信號218-2是否包含至少一邊緣指示。若第二信號218-2不包含至少一邊緣指示，則在802中，分析邏輯410發出一電壓警示信號108。另一方面，若第一信號218-1及第二信號218-2兩者具有至少一邊緣指示(如804及806中所判定)，則流程圖800在808中繼續。
在808中，分析邏輯410判定第二信號218-2是否具有大於第一信號218-1之一延遲。若第二信號218-2具有大於第一信號218-1之一延遲，則在810中，分析邏輯410判定第一信號218-1與第二信號218-2之間的一信號差是否大於一正Δ臨限值(「正Δ最大值」)。在此，(圖2及圖4之)組合信號220實現為一差信號或一數位值組，且(圖2之)一組合操作226實施為一差操作。若信號差大於正Δ臨限值，則在812中，分析邏輯410判定一正電壓干擾已發生。換言之，分析邏輯410判定電壓位準216已超過目標電壓範圍222之一上限。因此，在802中，電壓變化偵測電路系統106之分析邏輯410發出一電壓警示信號108。電壓警示信號108可提供一電壓干擾之一般指示或一正電壓干擾之一特定指示。
若808或810中之判定係否定的(例如，第二信號218-2不比第一信號218-1延遲更多或信號差未超過正Δ臨限值)，則流程圖800在814中繼續。在814中，分析邏輯410判定第一信號218-1是否具有大於第二信號218-2之一延遲。若第一信號218-1具有大於第二信號218-2之一延遲，則在816中，分析邏輯410判定第一信號218-1與第二信號218-2之間的一信號差是否大於一負Δ臨限值(「負Δ最大值」)。若信號差大於負Δ臨限值，則在818中，分析邏輯410判定一負電壓干擾已發生。換言之，電壓位準216已超過或降至低於目標電壓範圍222之一下限。因此，在802中，分析邏輯410發出一電壓警示信號108。電壓警示信號108可提供一電壓干擾之一般指示或一負電壓干擾之一特定指示。
另外或替代地，一電壓警示信號108可報告一運算電壓位準，諸如使用內插或一查找表所計算之電壓位準。在802之後，若藉由保護電路系統206之保護動作不包含停止電壓變化偵測電路系統106之操作，則流程圖800可在804中繼續。此外，若814或816中之判定係否定的(例如，第一信號218-1不具有大於第二信號218-2之一延遲或信號差未超過負Δ臨限值)，則流程圖800從804開始重複下一循環，如820中所指示。
圖9使用一流程圖900來繪示一設備實施時脈波動下之電壓變化偵測之其他實例性方法。在902中，提供一時脈信號。例如，電壓變化偵測電路系統106可提供一時脈信號204。在一些情況中，一IC晶片104之一時脈產生器202可產生時脈信號204，且一時脈樹可將時脈信號204路由至係電壓變化偵測電路系統106之部分的一時脈線310。為安全起見，可有意「抖動」沿時脈線310傳播之至少時脈信號204以產生一頻率波動214。
在904中，基於一第一電壓敏感度回應於傳播時脈信號而產生指示一電壓位準之一第一信號。例如，電壓變化偵測電路系統106可基於一第一電壓敏感度304-1回應於傳播時脈信號204而產生指示一電壓位準216之一第一信號218-1。例如，一第一電壓相依電路302-1之一延遲電路402-1可在多個延遲單元514之某一數量之延遲單元510上傳播時脈信號204。延遲單元510之至少一者可建構有具有一第一臨限電壓518-1以實現第一電壓敏感度304-1之一電晶體516-1。
在906中，基於一第二電壓敏感度回應於傳播時脈信號而產生指示電壓位準之一第二信號。例如，電壓變化偵測電路系統106可基於一第二電壓敏感度304-2回應於傳播時脈信號204而產生指示電壓位準216之一第二信號218-2。為此，一第二電壓相依電路302-2之一延遲電路402-2可在多個延遲單元514之某一數量之延遲單元510上傳播時脈信號204。延遲單元510之至少一者可建構有具有一第二臨限電壓518-2以實現第二電壓敏感度304-2之一電晶體516-2。
在908中，基於第一信號及第二信號來產生一電壓警示信號。例如，電壓變化偵測電路系統106可基於第一信號218-1及第二信號218-2來產生一電壓警示信號108。在此，一電壓分析電路306可基於使用第一信號218-1及第二信號218-2所運算之一組合信號220及包含此等信號及至少一臨限值之一或多個比較操作來產生電壓警示信號108。上文參考圖8之808、810、814及816來描述實例性比較操作。
在一些實施方案中，第一信號218-1之產生可包含使時脈信號204延遲一第一延遲量(例如，其由一第一電壓相依電路302-1之一第一延遲電路402-1之一可程式化延遲量建立)以產生一第一延遲時脈信號414-1及在多個不同例項(例如其不同緩衝版本)對第一延遲時脈信號414-1取樣以產生第一信號218-1。此外，第一信號218-2之產生可包含使時脈信號204延遲一第二延遲量以產生一第二延遲時脈信號414-2及在多個不同例項對第二延遲時脈信號414-2取樣以產生第二信號218-2。實例性電子裝置
圖10繪示根據一或多個描述態樣之可實施時脈波動下之電壓變化偵測之一實例性電子裝置1000之各種組件。電子裝置1000可實施為一固定、行動、獨立或嵌入式裝置之任何一者或組合；呈一消費型、電腦、可攜式、使用者、伺服器、通信、電話、導航、遊戲、音訊、攝影機、傳訊、媒體播放及/或其他類型之電子裝置1000之任何形式，諸如圖1中描繪為設備102之智慧型電話。
電子裝置1000可包含實現裝置資料1004 (諸如接收資料、傳輸資料或上述其他資訊)之有線及/或無線通信之一或多個通信收發器1002。實例性通信收發器1002包含NFC收發器、符合各種IEEE 802.15 (BluetoothTM )標準之無線個人區域網路(PAN)(WPAN)無線電、符合各種IEEE 802.11 (Wi-FiTM )標準之任何者之無線區域網路(LAN)(WLAN)無線電、用於蜂巢式電話通訊之無線廣域網路(WAN)(WWAN)無線電(例如符合3GPP之WWAN)、符合各種IEEE 802.16 (WiMAXTM )標準之無線都會區域網路(MAN)(WMAN)無線電、符合一紅外線資料協會(IrDA)協定之紅外線(IR)收發器及有線區域網路(LAN)以太網路收發器。
電子裝置1000亦可包含任何類型之資料、媒體內容及/或其他輸入(諸如使用者可選擇輸入、訊息、應用程式、音樂、電視內容、錄影內容及自任何內容及/或資料源接收之任何其他類型之音訊、視訊及/或影像資料)可經由其接收之一或多資料輸入埠1006。資料輸入埠1006可包含USB埠、同軸電纜埠、用於光纖互連或佈纜之光纖埠及用於快閃記憶體、DVD、CD及其類似者之其他串列或並行連接器(其包含內部連接器)。此等資料輸入埠1006可用於將電子裝置耦合至組件、周邊設備或配件，諸如鍵盤、麥克風、攝影機或其他感測器。
此實例之電子裝置1000包含至少一處理器1008 (例如應用處理器、微處理器、數位信號處理器(DSP)、控制器及其類似者之任何一或多者)，其可包含處理(例如執行)電腦可執行指令以控制裝置之操作的一組合處理器及記憶體系統(例如實施為一SoC之部分)。處理器1008可實施為一應用處理器、嵌入式控制器、微控制器、安全處理器及其類似者。一般而言，一處理器或處理系統可至少部分實施於硬體中，硬體可包含一積體電路或晶載系統、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)、一複雜可程式化邏輯裝置(CPLD)及矽及/或其他材料中之其他實施方案之組件。
替代地或另外，電子裝置1000可由電子電路系統(其可包含軟體、硬體、韌體)或固定邏輯電路系統(其結合處理及控制電路來實施)之任何一者或組合(其大體上以1010指示(作為電子電路系統1010))實施。此電子電路系統1010可(諸如)透過儲存於電腦可讀媒體上之處理/電腦可執行指令、透過邏輯電路系統及/或硬體(例如(諸如)一FPGA))等等來實施可執行或基於硬體之模組(圖10中未展示)。
儘管圖中未展示，但電子裝置1000可包含耦合裝置內之各種組件之一系統匯流排、互連件、交叉開關或資料傳送系統。一系統匯流排或互連件可包含不同匯流排結構之任何一者或一組合，諸如一記憶體匯流排或記憶體控制器、一周邊匯流排、一通用串列匯流排及/或利用各種匯流排架構之任何者之一處理器或局部匯流排。
電子裝置1000亦包含能夠資料儲存之一或多個記憶體裝置1012，其實例包含隨機存取記憶體(RAM)、非揮發性記憶體(例如唯讀記憶體(ROM)、快閃記憶體、EPROM及EEPROM)及一磁碟儲存裝置。因此，(若干)記憶體裝置1012可跨一系統之不同邏輯儲存位準及在不同實體組件處分佈。(若干)記憶體裝置1012提供資料儲存機制來儲存裝置資料1004、其他類型之程式碼及/或資料及各種裝置應用程式1020 (例如軟體應用程式或程式)。例如，一作業系統1014可維持為記憶體裝置1012內之軟體指令且由處理器1008執行。
在一些實施方案中，電子裝置1000亦包含一音訊及/或視訊處理系統1016，其處理音訊資料及/或將音訊及視訊資料傳至一音訊系統1018及/或一顯示系統1022 (例如一智慧型電話或攝影機之一視訊緩衝器或一螢幕)。音訊系統1018及/或顯示系統1022可包含處理、顯示及/或否則呈現音訊、視訊、顯示及/或影像資料之任何裝置。顯示資料及音訊信號可經由一RF (射頻)鏈路、S-video鏈路、HDMI (高清晰度多媒體介面)、複合視訊鏈路、分量視訊鏈路、DVI (數位視訊介面)、類比音訊連接或其他類似通信鏈路(諸如一媒體資料埠1024)來傳送至一音訊組件及/或一顯示組件。在一些實施方案中，音訊系統1018及/或顯示系統1022係電子裝置1000之外部或分離組件。替代地，顯示系統1022可為實例性電子裝置1000之一整合組件，諸如一整合觸控介面之部分。
圖10之電子裝置1000係圖1之設備102之一實例性實施方案。因此，處理器1008係(例如圖1及圖2) IC 104之一實例。處理器1008繪示為包含電壓變化偵測電路系統106之一例項及保護電路系統206之一例項。如上文所描述，此等電路系統組件之一或多者可為一相同IC晶片之部分(諸如處理器1008之部分)或可代以定位於分離晶粒上。例如，電壓變化偵測電路系統106可定位於一分離安全導向晶片上，而保護電路系統206可定位於一分離CPU晶片上。替代地，電壓變化偵測電路系統106可定位於一晶片之一部分上，而保護電路系統206定位於相同晶片之一不同部分或核心上。儘管未明確繪示，但記憶體裝置1012可包含電壓變化偵測電路系統106或保護電路系統206之一例項。因此，本文中所描述之時脈波動下之電壓變化偵測之原理可由或結合圖10之電子裝置1000實施。額外實例
下文描述一些實例。
實例1：一種設備，其包括：一時脈線，其經組態以傳播一時脈信號；一第一電壓相依電路，其耦合至該時脈線，該第一電壓相依電路經組態以回應於該時脈信號且基於一第一電壓敏感度來產生指示一電壓位準之一第一信號；一第二電壓相依電路，其耦合至該時脈線，該第二電壓相依電路經組態以回應於該時脈信號且基於一第二電壓敏感度來產生指示該電壓位準之一第二信號；及一電壓分析電路，其耦合至該第一電壓相依電路及該第二電壓相依電路，該電壓分析電路經組態以基於該第一信號及該第二信號來產生一電壓警示信號。
實例2：如實例1之設備，其中：該電壓分析電路包括經組態以組合該第一信號及該第二信號以產生一組合信號之一信號組合器電路；且該電壓分析電路經組態以基於該組合信號來產生該電壓警示信號。
實例3：如實例2之設備，其中：該電壓分析電路包括經組態以比較該第一信號與該第二信號以產生指示該第一信號與該第二信號之間的一相對延遲大小之一比較信號之一信號比較電路；且該電壓分析電路經組態以基於該比較信號、該組合信號及至少一電壓臨限值來產生該電壓警示信號。
實例4：如實例1至3中任一項之設備，其中：該時脈信號經組態以在該第一電壓相依電路及該第二電壓相依電路之操作期間經受一頻率波動；且該電壓警示信號指示該電壓位準超出一目標電壓範圍。
實例5：如實例4之設備，其進一步包括耦合至該電壓分析電路且經組態以接受該電壓警示信號之保護電路系統，該保護電路系統經組態以回應於該電壓位準超出該目標電壓範圍而採取至少一動作來保護該設備，其中：該設備包括包含至少一積體電路之一電子裝置；且該至少一積體電路包括該第一電壓相依電路、該第二電壓相依電路及該電壓分析電路。
實例6：如實例1至5中任一項之設備，其中：該第一電壓敏感度對應於該第一電壓相依電路內之該時脈信號之一第一傳播速度，該第一傳播速度回應於該電壓位準；該第二電壓敏感度對應於該第二電壓相依電路內之該時脈信號之一第二傳播速度，該第二傳播速度回應於該電壓位準；且該第一傳播速度不同於該第二傳播速度。
實例7：如實例1至6中任一項之設備，其中該第一電壓相依電路包括：一延遲電路，其耦合至該時脈線且經組態以使該時脈信號延遲以產生一延遲時脈信號；及一取樣電路，其耦合於該延遲電路與該電壓分析電路之間，該取樣電路經組態以對該延遲時脈信號取樣以產生該第一信號。
實例8：如實例7之設備，其中該取樣電路包括：多個緩衝單元，其等串聯耦合在一起，該多個緩衝單元包括耦合至該延遲電路且經組態以接受該延遲時脈信號之一起始緩衝單元，該多個緩衝單元經組態以共同產生該延遲時脈信號之多個緩衝版本；及多個暫存器單元，該多個暫存器單元之各暫存器單元耦合至該多個緩衝單元之一各自緩衝單元，該多個暫存器單元經組態以共同鎖存該延遲時脈信號之該多個緩衝版本以產生該第一信號。
實例9：如實例7或8之設備，其中該延遲電路經組態以提供一可程式化延遲量來使該時脈信號延遲且產生該延遲時脈信號，該延遲電路包括：多個延遲單元，其等串聯耦合在一起；及至少一多工器，其包含至少一控制輸入。
實例10：如實例9之設備，其進一步包括：一校準電路，其經組態以使用該至少一多工器之該至少一控制輸入來建立該可程式化延遲量。
實例11：如實例10之設備，其中：該校準電路經組態以基於該取樣電路之多個緩衝單元之一數量之緩衝單元、一標稱電壓位準、一最小電壓及一最大電壓來建立該可程式化延遲量。
實例12：如實例7至11中任一項之設備，其中：該第二電壓相依電路包括：一延遲電路，其耦合至該時脈線且經組態以使該時脈信號延遲以產生一延遲時脈信號；及一取樣電路，其耦合於該第二電壓相依電路之該延遲電路與該電壓分析電路之間，該第二電壓相依電路之該取樣電路經組態以自該第二電壓相依電路之該延遲電路取樣該延遲時脈信號以產生該第二信號；該第一電壓相依電路之該延遲電路包括具有一第一臨限電壓之一第一電晶體；該第二電壓相依電路之該延遲電路包括具有一第二臨限電壓之一第二電晶體；且該第一臨限電壓低於該第二臨限電壓。
實例13：如實例1至11中任一項之設備，其中：該時脈線經組態以傳播具有一或多個頻率波動之該時脈信號；該第一電壓相依電路經組態以使用具有一第一臨限電壓之至少一第一電晶體來傳播該時脈信號以產生指示該電壓位準之該第一信號；該第二電壓相依電路經組態以使用具有一第二臨限電壓之至少一第二電晶體來傳播該時脈信號以產生指示該電壓位準之該第二信號；且該電壓分析電路經組態以藉由基於該第一信號及該第二信號之一組合抵消該時脈信號之該一或多個頻率波動來偵測一基於電壓之攻擊以產生該電壓警示信號。
實例14：如實例13之設備，其中該設備包括一積體電路，該積體電路包括：一記憶體，其經組態以儲存一密鑰；及保護電路系統，其耦合至該電壓分析電路且經組態以回應於該基於電壓之攻擊之偵測而保護該密鑰。
實例15：如實例1至14中任一項之設備，其中：該時脈線經組態以傳播具有一或多個頻率波動之該時脈信號；該第一電壓相依電路經組態以產生具有由該時脈信號之該一或多個頻率波動導致之至少一特性之該第一信號；該第二電壓相依電路經組態以產生具有由該時脈信號之該一或多個頻率波動導致之該至少一特性之該第二信號；該電壓分析電路經組態以組合該第一信號及該第二信號以產生一組合信號以實質上消除由該時脈信號之該一或多個頻率波動導致且存在於該第一信號及該第二信號中之該至少一特性；且該電壓分析電路經組態以基於該組合信號來產生該電壓警示信號。
實例16：一種藉由用於時脈波動下之電壓變化偵測之一設備之方法，該方法包括：提供一時脈信號；基於一第一電壓敏感度回應於傳播該時脈信號而產生指示一電壓位準之一第一信號；基於一第二電壓敏感度回應於傳播該時脈信號而產生指示該電壓位準之一第二信號；及基於該第一信號及第二信號來產生一電壓警示信號。
實例17：如實例16之方法，其中：該提供包括提供具有一或多個頻率波動之該時脈信號；該產生該第一信號包括產生具有由該時脈信號之該一或多個頻率波動導致之至少一特性之該第一信號；該產生該第二信號包括產生具有由該時脈信號之該一或多個頻率波動導致之該至少一特性之該第二信號；且該產生包括組合該第一信號及該第二信號以實質上消除存在於該第一信號及該第二信號中由該一或多個頻率波動導致之該至少一特性。
實例18：如實例16或17之方法，其中：該產生該第一信號包括依基於該第一電壓敏感度之一第一傳播速度傳播該時脈信號；且該產生該第二信號包括依基於該第二電壓敏感度之一第二傳播速度傳播該時脈信號。
實例19：如實例16至18中任一項之方法，其中：該產生該第一信號包括：使該時脈信號延遲一第一延遲量以產生一第一延遲時脈信號；及在多個不同例項對該第一延遲時脈信號取樣以產生該第一信號；且該產生該第二信號包括：使該時脈信號延遲一第二延遲量以產生一第二延遲時脈信號；及在多個不同例項對該第二延遲時脈信號取樣以產生該第二信號。
實例20：如實例16至19中任一項之方法，其中該產生包括：回應於該電壓位準超出一目標電壓範圍而使用該第一信號及該第二信號來產生該電壓警示信號。
實例21：如實例16至20中任一項之方法，其中該產生包括：回應於該第二信號大於該第一信號且基於該第二信號與該第一信號之間的一差大於一正Δ臨限值來產生用於指示一正電壓干擾之該電壓警示信號。
實例22：如實例16至21中任一項之方法，其中該產生包括：回應於該第一信號大於該第二信號且基於該第一信號與該第二信號之間的一差大於一負Δ臨限值來產生指示一負電壓干擾之該電壓警示信號。
實例23：一種積體電路，其包括：一時脈線，其經組態以傳播具有一或多個頻率波動之一時脈信號；一第一電壓相依電路，其耦合至該時脈線，該第一電壓相依電路經組態以使用具有一第一臨限電壓之至少一第一電晶體來傳播該時脈信號以產生指示一電壓位準之一第一信號；一第二電壓相依電路，其耦合至該時脈線，該第二電壓相依電路經組態以使用具有一第二臨限電壓之至少一第二電晶體來傳播該時脈信號以產生指示該電壓位準之一第二信號；及一電壓分析電路，其耦合至該第一電壓相依電路及該第二電壓相依電路，該電壓分析電路經組態以藉由基於該第一信號及該第二信號之一組合抵消該時脈信號之該一或多個頻率波動來偵測一基於電壓之攻擊。
實例24：如實例23之積體電路，其進一步包括：一記憶體，其經組態以儲存一密鑰；及保護電路系統，其耦合至該電壓分析電路且經組態以回應於該基於電壓之攻擊之偵測而保護該密鑰。
實例25：如實例1至15中任一項之設備，其中：該第一電壓相依電路包含一第一延遲電路，該第一延遲電路包含包括具有一第一臨限電壓之至少一第一電晶體之至少一第一延遲單元，該第一延遲電路耦合至該時脈線且經組態以使用該至少一第一電晶體來使該時脈信號延遲；該第二電壓相依電路包含一第二延遲電路，該第二延遲電路包含包括具有一第二臨限電壓之至少一第二電晶體之至少一第二延遲單元，該第二延遲電路耦合至該時脈線且經組態以使用該至少一第二電晶體來使該時脈信號延遲；且該第一臨限電壓不同於該第二臨限電壓。
實例26：如實例25之設備，其中：該第一電壓相依電路經組態以基於該至少一第一電晶體之該第一臨限電壓來產生該第一信號；該第二電壓相依電路經組態以基於該至少一第二電晶體之該第二臨限電壓來產生該第二信號；且該電壓分析電路經組態以基於該第一信號及該第二信號之一組合來產生該電壓警示信號。
除非內文另有指示，否則本文中使用之用語「或」可被視為使用一「包含性或」或容許包含或應用由用語「或」連結之一或多個項目之一術語(例如，一片語「A或B」可被解譯為僅容許「A」、僅容許「B」或容許「A」及「B」兩者)。此外，如本文中所使用，涉及一列項目之「至少一者」之一片語係指該等項目之任何組合，其包含單一成員。例如，「a、b或c之至少一者」可涵蓋a、b、c、a-b、a-c、b-c及a-b-c及具有多個相同元素之任何組合(例如a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c及c-c-c或a、b及c之任何其他排序)。此外，附圖中所表示之項目及本文中所討論之術語可指示一或多個項目或術語，且因此可互換地參考本發明中之單數或複數形式之項目及術語。儘管已以專針對特定特徵及/或方法之語言描述時脈波動下之電壓變化偵測之實施方案，但隨附申請專利範圍之標的未必受限於所描述之特定特徵或方法。確切言之，特定特徵及方法揭示為時脈波動下之電壓變化偵測之實例性實施方案。
102:設備 102-1:平板裝置 102-2:智慧型電視 102-3:桌上型電腦 102-4:伺服器電腦 102-5:智慧型手錶 102-6:智慧型電話或文件閱讀器 102-7:智慧型眼鏡 104:積體電路(IC) 106:電壓變化偵測電路系統 108:電壓警示信號 110:電壓變化偵測回應 202:時脈產生器 204:時脈信號 206:保護電路系統 208:記憶體 210:密鑰 212:基於電壓之攻擊 214:頻率波動 216:電壓位準 218:信號 218-1:第一信號 218-2:第二信號 218-11:第一信號 218-12:第一信號 218-21:第二信號 218-22:第二信號 220:組合信號 222:目標電壓範圍 224:電壓變化 226:組合操作 228:供應電壓 302:電壓相依電路 302-1:第一電壓相依電路 302-2:第二電壓相依電路 304:電壓敏感度 304-1:第一電壓敏感度 304-2:第二電壓敏感度 306:電壓分析電路 308:校準電路 310:時脈線 312:校準信號 400:示意圖 402:延遲電路 402-1:延遲電路 402-2:延遲電路 404:取樣電路 404-1:取樣電路 404-2:取樣電路 406:信號組合器電路 408:信號比較電路 410:分析邏輯 412:比較信號 414:延遲時脈信號 414-1:延遲時脈信號 414-2:延遲時脈信號 502:多工器 506:正反器(FF) 508:反相器 510:延遲單元 512:控制輸入 514:多個延遲單元 516:電晶體 516-1:第一電晶體 516-2:第二電晶體 518:臨限電壓(Vth) 518-1:第一臨限電壓 518-2:第二臨限電壓 602:暫存器單元 602-1、602-2、602-3、…、602-N:暫存器單元 604:緩衝單元 604-1、604-2、…、604-(N-1):緩衝單元 606-1、606-2、606-3、…、606-N:取樣數位值 608:緩衝鏈 614:固著信號 652:D正反器 654:互斥NOR閘 656:OR閘 658:AND閘 660:D正反器 700:方案 702:集合 704:圖形 706:輸入來自延遲電路之延遲線之脈衝 708:中線 800:流程圖 802:發出電壓警示信號 804:第一信號是否包含邊緣指示 806:第二信號是否包含邊緣指示 808:第二信號218-2＞第一信號218-1 810:信號差＞正Δ最大值 812:正電壓干擾 814:第一信號218-1＞第二信號 816:信號差＞負Δ最大值 818:負電壓干擾 820:重複下一循環 900:流程圖 902:提供一時脈信號 904:基於一第一電壓敏感度回應於傳播時脈信號而產生指示一電壓位準之一第一信號 906:基於一第二電壓敏感度回應於傳播時脈信號而產生指示電壓位準之一第二信號 908:基於第一信號及第二信號來產生一電壓警示信號 1000:電子裝置 1002:通信收發器 1004:裝置資料 1006:資料輸入埠 1008:處理器 1010:電子電路系統 1012:記憶體裝置 1014:作業系統 1016:音訊及/或視訊處理系統 1018:音訊系統 1020:裝置應用程式 1022:顯示系統 1024:媒體資料埠
參考以下圖式來描述用於時脈波動下之電壓變化偵測之設備及技術。所有圖式中之相同元件符號用於係指相同特徵及組件： 圖1繪示具有包含用於實施時脈波動下之電壓變化偵測之電壓變化偵測電路系統之一積體電路(IC)之一實例性設備。 圖2繪示包含保護電路系統及可實施時脈波動下之電壓變化偵測之電壓變化偵測電路系統之一實例性IC。 圖3係繪示包含一第一電壓相依電路、一第二電壓相依電路及一電壓分析電路之電壓變化偵測電路系統之一實例的一示意圖。 圖4係繪示圖3之第一電壓相依電路、第二電壓相依電路及電壓分析電路之實例性態樣的一示意圖。 圖5係繪示一電壓相依電路之一實例性延遲電路的一電路圖。 圖6-1係繪示一電壓相依電路之一實例性取樣電路的一電路圖。 圖6-2係繪示一電壓相依電路之另一實例性取樣電路的一電路圖。 圖7描繪時脈波動下之電壓變化偵測之一實例性方案。 圖8繪示一設備實施時脈波動下之電壓變化偵測之實例性方法。 圖9繪示一設備實施時脈波動下之電壓變化偵測之其他實例性方法。 圖10繪示根據一或多個描述態樣之可實施時脈波動下之電壓變化偵測之一實例性電子裝置之各種組件。
102:設備
102-1:平板裝置
102-2:智慧型電視
102-3:桌上型電腦
102-4:伺服器電腦
102-5:智慧型手錶
102-6:智慧型電話或文件閱讀器
102-7:智慧型眼鏡
104:積體電路(IC)
106:電壓變化偵測電路系統
108:電壓警示信號
110:電壓變化偵測回應

Claims (20)

  1. 一種設備，其包括： 一時脈線，其經組態以傳播一時脈信號； 一第一電壓相依電路，其耦合至該時脈線，該第一電壓相依電路經組態以回應於該時脈信號且基於一第一電壓敏感度來產生指示一電壓位準之一第一信號； 一第二電壓相依電路，其耦合至該時脈線，該第二電壓相依電路經組態以回應於該時脈信號且基於一第二電壓敏感度來產生指示該電壓位準之一第二信號；及 一電壓分析電路，其耦合至該第一電壓相依電路及該第二電壓相依電路，該電壓分析電路經組態以基於該第一信號及該第二信號來產生一電壓警示信號。
  2. 如請求項1之設備，其中： 該電壓分析電路包括經組態以組合該第一信號及該第二信號以產生一組合信號之一信號組合器電路；且 該電壓分析電路經組態以基於該組合信號來產生該電壓警示信號。
  3. 如請求項2之設備，其中： 該電壓分析電路包括經組態以比較該第一信號與該第二信號以產生指示該第一信號與該第二信號之間的一相對延遲大小之一比較信號之一信號比較電路；且 該電壓分析電路經組態以基於該比較信號、該組合信號及至少一電壓臨限值來產生該電壓警示信號。
  4. 如請求項1之設備，其中： 該時脈信號經組態以在該第一電壓相依電路及該第二電壓相依電路之操作期間經受一頻率波動；且 該電壓警示信號指示該電壓位準超出一目標電壓範圍。
  5. 如請求項4之設備，其進一步包括： 保護電路系統，其耦合至該電壓分析電路且經組態以接受該電壓警示信號，該保護電路系統經組態以回應於該電壓位準超出該目標電壓範圍而採取至少一動作來保護該設備，其中： 該設備包括包含至少一積體電路之一電子裝置；且 該至少一積體電路包括該第一電壓相依電路、該第二電壓相依電路及該電壓分析電路。
  6. 如請求項1之設備，其中： 該第一電壓敏感度對應於該第一電壓相依電路內之該時脈信號之一第一傳播速度，該第一傳播速度回應於該電壓位準； 該第二電壓敏感度對應於該第二電壓相依電路內之該時脈信號之一第二傳播速度，該第二傳播速度回應於該電壓位準；且 該第一傳播速度不同於該第二傳播速度。
  7. 如請求項1之設備，其中該第一電壓相依電路包括： 一延遲電路，其耦合至該時脈線且經組態以使該時脈信號延遲以產生一延遲時脈信號；及 一取樣電路，其耦合於該延遲電路與該電壓分析電路之間，該取樣電路經組態以對該延遲時脈信號取樣以產生該第一信號。
  8. 如請求項7之設備，其中該取樣電路包括： 多個緩衝單元，其等串聯耦合在一起，該多個緩衝單元包括耦合至該延遲電路且經組態以接受該延遲時脈信號之一起始緩衝單元，該多個緩衝單元經組態以共同產生該延遲時脈信號之多個緩衝版本；及 多個暫存器單元，該多個暫存器單元之各暫存器單元耦合至該多個緩衝單元之一各自緩衝單元，該多個暫存器單元經組態以共同鎖存該延遲時脈信號之該多個緩衝版本以產生該第一信號。
  9. 如請求項7之設備，其中該延遲電路經組態以提供一可程式化延遲量來使該時脈信號延遲且產生該延遲時脈信號，該延遲電路包括： 多個延遲單元，其等串聯耦合在一起；及 至少一多工器，其包含至少一控制輸入。
  10. 如請求項9之設備，其進一步包括： 一校準電路，其經組態以使用該至少一多工器之該至少一控制輸入來建立該可程式化延遲量。
  11. 如請求項7之設備，其中： 該第二電壓相依電路包括： 一延遲電路，其耦合至該時脈線且經組態以使該時脈信號延遲以產生一延遲時脈信號；及 一取樣電路，其耦合於該第二電壓相依電路之該延遲電路與該電壓分析電路之間，該第二電壓相依電路之該取樣電路經組態以自該第二電壓相依電路之該延遲電路取樣該延遲時脈信號以產生該第二信號； 該第一電壓相依電路之該延遲電路包括具有一第一臨限電壓之一第一電晶體； 該第二電壓相依電路之該延遲電路包括具有一第二臨限電壓之一第二電晶體；且 該第一臨限電壓低於該第二臨限電壓。
  12. 如請求項1之設備，其中： 該時脈線經組態以傳播具有一或多個頻率波動之該時脈信號； 該第一電壓相依電路經組態以產生具有由該時脈信號之該一或多個頻率波動導致之至少一特性之該第一信號； 該第二電壓相依電路經組態以產生具有由該時脈信號之該一或多個頻率波動導致之該至少一特性之該第二信號； 該電壓分析電路經組態以組合該第一信號及該第二信號以產生一組合信號以實質上消除由該時脈信號之該一或多個頻率波動導致且存在於該第一信號及該第二信號中之該至少一特性；且 該電壓分析電路經組態以基於該組合信號來產生該電壓警示信號。
  13. 一種藉由用於時脈波動下之電壓變化偵測之一設備之方法，該方法包括： 提供一時脈信號； 基於一第一電壓敏感度回應於傳播該時脈信號而產生指示一電壓位準之一第一信號； 基於一第二電壓敏感度回應於傳播該時脈信號而產生指示該電壓位準之一第二信號；及 基於該第一信號及第二信號來產生一電壓警示信號。
  14. 如請求項13之方法，其中： 該提供包括提供具有一或多個頻率波動之該時脈信號； 該產生該第一信號包括產生具有由該時脈信號之該一或多個頻率波動導致之至少一特性之該第一信號； 該產生該第二信號包括產生具有由該時脈信號之該一或多個頻率波動導致之該至少一特性之該第二信號；且 該產生包括組合該第一信號及該第二信號以實質上消除存在於該第一信號及該第二信號中之由該一或多個頻率波動導致之該至少一特性。
  15. 如請求項13之方法，其中： 該產生該第一信號包括依基於該第一電壓敏感度之一第一傳播速度傳播該時脈信號；且 該產生該第二信號包括依基於該第二電壓敏感度之一第二傳播速度傳播該時脈信號。
  16. 如請求項13之方法，其中： 該產生該第一信號包括： 使該時脈信號延遲一第一延遲量以產生一第一延遲時脈信號；及 在多個不同例項對該第一延遲時脈信號取樣以產生該第一信號；且 該產生該第二信號包括： 使該時脈信號延遲一第二延遲量以產生一第二延遲時脈信號；及 在多個不同例項對該第二延遲時脈信號取樣以產生該第二信號；
  17. 如請求項13之方法，其中該產生包括： 回應於該電壓位準超出一目標電壓範圍而使用該第一信號及該第二信號來產生該電壓警示信號。
  18. 如請求項13之方法，其中該產生包括以下之至少一者： 回應於該第二信號大於該第一信號且基於該第二信號與該第一信號之間的一差大於一正Δ臨限值來產生指示一正電壓干擾之該電壓警示信號；或 回應於該第一信號大於該第二信號且基於該第一信號與該第二信號之間的一差大於一負Δ臨限值來產生指示一負電壓干擾之該電壓警示信號。
  19. 一種積體電路，其包括： 一時脈線，其經組態以傳播具有一或多個頻率波動之一時脈信號； 一第一電壓相依電路，其耦合至該時脈線，該第一電壓相依電路經組態以使用具有一第一臨限電壓之至少一第一電晶體來傳播該時脈信號以產生指示一電壓位準之一第一信號； 一第二電壓相依電路，其耦合至該時脈線，該第二電壓相依電路經組態以使用具有一第二臨限電壓之至少一第二電晶體來傳播該時脈信號以產生指示該電壓位準之一第二信號；及 一電壓分析電路，其耦合至該第一電壓相依電路及該第二電壓相依電路，該電壓分析電路經組態以藉由基於該第一信號及該第二信號之一組合抵消該時脈信號之該一或多個頻率波動來偵測一基於電壓之攻擊。
  20. 如請求項19之積體電路，其進一步包括： 一記憶體，其經組態以儲存一密鑰；及 保護電路系統，其耦合至該電壓分析電路且經組態以回應於該基於電壓之攻擊之偵測而保護該密鑰。
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