TW202118053A - 具有層疊的半導體結構 - Google Patents

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林天祿
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Abstract

本揭露提供一種半導體結構。上述結構包含：半導體基板；在半導體基板的頂表面的第一部分之上的閘極堆疊物；在閘極堆疊物的分頂表面的至少一部分之上的層疊介電層。層疊介電層至少包含第一子層及第二子層。第一子層由具有低於用於形成第二子層的材料的介電常數的材料形成，且用於形成第二子層的材料具有高於用於形成第一子層的材料的蝕刻選擇比。

Description

具有層疊的半導體結構
本發明實施例是關於半導體結構，特別是關於具有層疊的半導體結構及在具有溝槽表面的溝槽區域內形成層疊介電層的方法。
半導體產業經歷了快速的成長。在半導體材料及半導體裝置設計中的技術進步使得裝置小型化。這些進步增加半導體裝置的加工及製造的複雜性。
在諸如小尺寸電晶體的小尺寸半導體裝置的製造期間可能發生的一個問題是，接觸物對閘極(contact-to-gate)短路的形成。接觸物對閘極短路是當接觸元件未對準(misaligned)閘極電極且與閘極電極接觸時發生的短路。解決接觸物對閘極短路的一種常規方法是使用自對準接觸(self-aligned contact，SAC)。使用SAC通常涉及絕緣蓋(insulator cap)，以將SAC與閘極導體電性隔離。在此方法下，可形成寄生電容在介於閘極導體及SAC之間。另外，用於減少寄生電容的常規閘極絕緣蓋可對氧化物及氮化物層具有較差的蝕刻選擇比(etch selectivity)，上述氧化物及氮化物層是半導體製造中廣泛使用的介電材料。換句話說，使用這些常規的閘極蓋可能會帶來製造挑戰。因此，需要改善半導體裝置SAC的製造製程及結構。
一實施例是關於一種半導體結構，其包含：半導體基板、沉積於半導體基板的上表面的第一部分之上的閘極堆疊物、及層疊介電層。層疊介電層沉積於閘極堆疊物的上表面的至少一部分之上，且至少包含第一子層及第二子層。第一子層由具有低於用於形成第二子層的材料的蝕刻選擇比的材料形成。用於形成第二子層的材料具有高於用於形成第一子層的材料的介電常數。
另一實施例是關於一種半導體結構，其包含：半導體基板、沉積於半導體基板的上表面的第一部分之上的閘極堆疊物、層間介電層、以及層疊介電層。層間介電層沉積在半導體基板的頂表面的第二部分之上。層間介電層具有不平行於半導體基板的頂表面的至少一個表面。層疊介電層沉積在閘極堆疊物的頂表面的至少一部分上，且至少包含第一子層及第二子層。第一子層由具有低於用於形成第二子層的材料的蝕刻選擇比的材料形成。用於形成第二子層的材料具有高於用於形成第一子層的材料的介電常數。層疊介電層在閘極平行方向及閘極垂直方向上延伸。
又另一實施例是關於一種在具有溝槽表面的溝槽區域內形成層疊介電層的方法，包含一或多組步驟，其中步驟包含沉積由與溝槽表面共形的第一材料形成的第一子層；以及沉積由與溝槽表面共形的第二材料形成的第二子層。第一材料、或第二材料是低k材料，且其具有低於第一材料、或第二材料中的另一者的介電常數。再者，低k材料具有低於第一材料、或第二材料中的另一者的蝕刻選擇比。
以下的揭露內容提供許多不同的實施例或範例以實施所提標的之不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了將一第一部件形成於一第二部件之上(over)或上(on)，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了將附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞，諸如「之下(beneath)」、「下方(below)」、「較低的(lower)」、「之上(over)」、「上方(above)」、「較高的(upper)」及類似的用詞，係了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關敘述也可依此相同解釋。
如本文所用，除非另有指明，否則當比較橫向及垂直延伸通過特徵長度、特徵寬度及特徵高度的半導體結構之內的介於兩個區域之間的距離時，用詞「鄰近於(in proximity)」、「接近(close to)」、「鄰近(proximate)」及類似的用詞，暗示這些區域最多為特徵長度、特徵寬度或特徵高度間隔的百分之十。用詞「特徵長度(characteristic length)」是半導體結構的最大縱向尺寸，用詞「特徵寬度(characteristic width)」是半導體結構的最大寬度尺寸，且用詞「特徵高度(characteristic height)」是半導體結構的最大高度尺寸。當比較半導體結構之內的區域時，用詞「鄰近於(in proximity)」、「接近(close to)」、「鄰近(proximate)」及類似的用詞亦可代表相鄰區域(例如：彼此接觸的區域、或彼此間隔開的區域)。如本文所用，除非另有指明，否則用語「遠離(remote)」暗示區域彼此不相鄰。
如本文所用，除非另有指明，可包含可變(variable)厚度之對於層的用詞「厚度(thickness)」暗示在整個層中測量的層的最小厚度。
如本文所用，除非另有指明，否則當比較第一數值大於第二數值之兩個數值時，用詞「更大(greater)」、「更高(higher)」、「大的(larger)」、「以上(above)」及類似的用詞，暗示第一數值比第二數值大了至少百分之五。類似地，除非另有指明，否則當比較第一數值小於第二數值之兩個數值時，用詞「更少(less)」、「更低(lower)」、「更小(smaller)」及類似的用詞，暗示第一數值比第二數值小了至少百分之五。如本文所用，除非另有指明，否則當比較兩個數值時，用詞「可比較(comparable)」、「類似(similar)」及類似的用詞，暗示一個數值在另一數值的95%到105%的範圍內。
再者，如本文所用，除非另有指明，用詞「集合(set)」是指一個或多個(亦即，至少一個)，而片語「任何解決方案(any solution)」是指任何現在已知或在以後開發的解決方案。此外，如本文所用，除非另有指明，否則當比較數值的第一集合與數值的第二集合時，用詞「實質上地相同(substantially the same)」暗示在數值的第一集合中的數值與在數值的第二集合中的數值最多相差10%。另外，當比較形成區域的材料時，用詞「實質上地相同(substantially the same)」暗示除了用於形成區域的製造技術的變化所引起的無意變化之外，區域之內的材料是相同的。此外，如本文所用，除非另有指明，否則當比較第一數值與第二數值時，用詞「實質上地(substantially)」暗示第一數值與第二數值最多相差10%。
再者，如本文所用，除非另有指明，否則當比較兩個表面時，用詞「平行(parallel)」暗示平均而言，兩個表面彼此平行，其中「平均(on average)」暗示在表面上的任意點垂直於第一表面定向的第一法線、及在表面上的任意點垂直於第二表面定向的第二法線可為共線的(collinear)，上述共線與理想共線(perfect collinearity)的差值最多為10度。如本文所用，除非另有指明，否則當比較兩個表面時，用詞「不平行(nonparallel)」暗示表面非如上所定義地為平行。
各種實施例通常關於半導體裝置，且更具體地關於利用閘極的半導體裝置。舉例而言，半導體裝置可包含具有在平行平面中的平面電極的平面裝置，上述平面電極藉由將p型與n型摻質交替擴散至基板中而製成。在另一個範例中，半導體裝置可包含FinFET(Fin Field Effect Transistor)裝置，且可包含形成在晶圓中的複數個鰭片及覆蓋鰭片的一部分的閘極。藉由閘極覆蓋的鰭片的部分可用作裝置的通道區域。鰭片的一部分亦可從閘極下方延伸出來，並可用作裝置的源極區域及汲極區域。
在各種實施例中，半導體裝置可包含具有閘極、源極及汲極區域、層間介電(interlayer dielectric)層、自對準接觸物(self-aligned contacts，SAC)、及各種絕緣層的結構。舉例而言，第1A圖描繪與各種實施例一致的半導體基板100的剖面圖。基板100可包含鄰近閘極堆疊物117的源極/汲極區域104。閘極堆疊物117可包含上覆(overlying)半導體基板122的介電層106。介電層106可包含，舉例而言，氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、高k(high-k)介電材料、或此些材料的任何合適的組合。介電層106可包含材料的單層、或在一些實施例中，可包含材料的多層。舉例而言，閘極介電層106可包含界面層(interfacial layer)( 氧化矽、氮化矽、氮氧化矽等)及高k材料。
閘極堆疊物117可包含閘極導電區域108，上述閘極導電區域108可包含經摻雜的多晶矽(doped polysilicon)、金屬、導電金屬化合物(conducting metallic compound)、或材料的任何合適的組合。閘極導電區域108可上覆介電層106。在一些實施例中，閘極導電區域108可由化學氣相沉積(chemical vapor deposition，CVD)、電鍍(plating)、濺鍍(sputtering)、物理氣相沉積(physical vapor deposition)等形成。閘極導電區域108可以元素週期表中的III-A族或V族的元素摻雜，諸如：硼(boron)、磷(phosphorus)、及砷(arsenic)。可於閘極導電區域108的沉積期間引入摻質。在一些實施例中，閘極導電區域108可包含多層，以符合諸如：閾值電壓(threshold voltage)及閘極電導(conductance)的裝置特性的需求。在各種實施例中，閘極導電區域108可包含利用諸如CVD、電漿輔助(plasma-assisted)CVD、電鍍、及/或濺射之沉積製程，並隨後進行平坦化，而在介電層106之上(atop)形成的多晶矽層、及金屬電極層。當採用導電元件的組合時，可以在介於導電材料之間形成可選的(optional)擴散阻障材料，諸如：氮化鉭(tantalum nitride)、氮化鈦(titanium nitride)、氮化鎢(tungsten nitride)。閘極堆疊物117可包含在閘極導電區域108之上的頂導電閘極層116。舉例而言，頂導電閘極層116可從諸如鉭(tungsten)之金屬材料形成。
閘極堆疊物117可被間隙物120及118(例如：氧化矽、氮化矽、氮氧化矽、低k(low-k)或高k介電材料、或此些材料的任何合適的組合)圍繞。在各種實施例中，間隙物118可包含第一型介電質，且間隙物120可包含第二型介電質。舉例而言，間隙物118可包含氮化矽，且間隙物120可包含氮氧化矽。間隙物120及118可相鄰於形成於基板122上的層間介電(inter-layer dielectric，ILD)層114(例如：氧化矽、或氮化矽)。在各種實施例中，間隙物118可包含接觸蝕刻停止層(contact etch stopping layer)，且可從，舉例而言，氮化矽來形成。
在各種實施例中，ILD層114可包含沉積於半導體基板的表面的一部分之上的氧化物層。在特定實施例中，ILD層114可藉由，例如：CVD、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、或其他形成技術來沉積。雖然可使用更小的厚度或更大的厚度，但是ILD層114的厚度可從10奈米(nanometers，nm)至500nm之間。在某些實施例中，ILD層114以足以覆蓋閘極堆疊物117的厚度沉積。使用化學機械研磨(chemical-mechanical planarization，CMP)，ILD層114可實質上地為經平坦化的(planarized)。在一些實施例中，在ILD層114的沉積之前，諸如氮化物的襯層(未示出)可形成於基板122的表面的一部分之上。
半導體基板122可包含但不限於任何半導體材料，諸如：含矽(Si-containing)材料、含鍺(Germanium-containing)材料、GaAs、InAs及其他半導體。含矽材料包含，但不限於矽(Si)、塊材(bulk)Si、單晶(single crystal)Si、多晶(polycrystalline)Si、SiGe、非晶(amorphous)Si、絕緣體上覆矽(silicon-on-insulator，SOI)基板、絕緣體上覆SiGe (SiGe-on-insulator，SGOI)、經退火的多晶Si(annealed poly Si)、及多晶Si線(poly Si line)結構。
在各種實施例中，半導體基板122可指為，舉例而言，層狀(layered)結構的頂表面。半導體基板122可包含Si/SiGe、絕緣體上覆矽(SOI)、或絕緣體上覆SiGe(SGOI)。在一些實施例中，當半導體基板122為SOI或SGOI基板時，在經埋入的(buried)絕緣層124上的含矽層的厚度可具有大約為30nm或更大的厚度。在各種實施例中，可從半導體基板122蝕刻複數個鰭片(未示出)。
在各種實施例中，基板100可包含源極/汲極接觸物102。源極/汲極接觸物102可包含導電材料(例如：諸如鎢、鈦、鈷(cobalt)、釕(ruthenium)的金屬、或含金屬材料)。在各種實施例中，源極/汲極接觸物102在ILD層114的上表面處平坦化。在一些實施例中，源極/汲極接觸物102可被諸如氮化鈦的襯層材料115保護。在一些實施例中，矽化物(silicide)(未示出)可形成於源極/汲極區域104上。在各種實施例中，接觸物102可鄰近於沉積於閘極堆疊物117之上的SAC介電層112，且可遠離閘極堆疊物117。
在各種實施例中，閘極堆疊物117可沉積於半導體基板122的頂表面的第一部分之上。舉例而言，閘極堆疊物117沉積於如第1A圖所示的半導體基板122的頂表面的中間部分之上。在各種實施例中，ILD層114可沉積於半導體基板122的第二部分之上。在各種實施例中，SAC介電層112可形成沉積於閘極堆疊物117的頂表面的至少一部分之上的層疊(laminated)介電層。舉例而言，SAC介電層112可沉積於頂導電閘極層116的一部分之上。在一說明性實施例中，SAC介電層112可相鄰於閘極堆疊物117的頂表面。
在各種實施例中，可包含介電子層(sublayers)。用於介電子層的說明性材料可包含SiO、LaO、AlO、AlN、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、TiO、TaO、ZrAlO、YO、TaCN、ZrSi、HfSi、SiOCN、SiON、SiOC、及SiCN。介電子層可使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、CVD、ALD、PECVD、或其他合適的形成技術來形成。介電子層的厚度可為0.1nm至約10nm，且可選擇來控制在SAC介電層112中可能產生的壓縮應力(compressive stress)及拉伸應力(tensile stress)。SAC介電層112可包含彼此相鄰的交替子層。在各種實施例中，SAC介電層112可包含各種材料的子層。舉例而言，在一說明性實施例中，至少一子層可包含低k材料，且至少一子層可包含高蝕刻選擇比(etch selectivity)材料。
用語「低k(low-k)」材料指為展現相對小的介電常數(dielectric constant)的材料。舉例而言，低k材料可包含氧化矽、氧化鋁(aluminum oxide)、氮化矽、氮氧化矽、SiOCN、氟摻雜(fluorine-doped)氧化矽、碳摻雜(carbon-doped)氧化矽、多孔(porous)氧化矽、多孔碳摻雜氧化矽、諸如陽極氧化鋁(anodized aluminum oxide)的多孔氧化鋁、及/或其類似物。在各種實施例中，低k材料可包含介電常數低於10的材料。為了簡潔起見，在本揭露中，具有高於20的介電常數之介電材料可以被稱為「高k(high-k)」材料，且具有介於10及20之間的介電常數之材料可以被稱為「中k(medium-k)」材料。取決於討論的上下文，且當明確指定時，具有介於3.9及20之間的介電常數之材料可以稱為「中k」材料，且具有介於1及3.9之間的介電常數之材料可以稱為「低k」材料。
用語「蝕刻選擇比(etch selectivity)」是相對於特定蝕刻劑(etchant)的介於兩種或多種材料之間的蝕刻速率(etch rate)的比較。上述比較可按照一或多個比值(ratio)來表達。舉例而言，通常可相對於用於特定蝕刻配方(recipe)/技術的其他材料來定義用於材料的用語「蝕刻選擇比」。作為說明性範例，對於包含使用氫氟酸的濕式化學蝕刻的蝕刻配方而言，相對於氧化矽，氧化鋯(zirconium oxide)可表現出高的蝕刻選擇比。對於第一材料相對於第二材料的蝕刻選擇比的一種方便的度量是對於特定蝕刻配方之第一材料的蝕刻速率、與第二材料的蝕刻速率之比值。舉例而言，對於使用氫氟酸的濕式化學蝕刻，氧化鋯的蝕刻速率、與氧化矽的蝕刻速率的比值之可在介於0.01到0.001之間的範圍，這表明的是，對於使用氫氟酸的濕式蝕刻，相對於氧化矽，氧化鋯的蝕刻選擇比高。在各種實施例中，許多因素可影響蝕刻速率-蝕刻配方(例如：用於濕法化學蝕刻的氫氟酸濃度)、介電層的退火、及/或介電層的沉積方法。在一些實施例中，蝕刻速率可受到在介電層中存在的缺陷及介電層的摻雜的影響。
SAC介電層112的說明性實施例示於第1B圖中。SAC介電層112含有包含多個子層的區域112A。理解的是，區域112A僅為說明性的，且可選擇包含平行子層的SAC介電層112的任何其他部分來說明SAC介電層112的複合結構。當製造SAC介電層112，SAC介電層112的介電常數及蝕刻選擇比之兩者可為能影響基板100的設計及製造的參數。在各種實施例中，SAC介電層112的介電常數可影響使用SAC介電層112製造的裝置的閘極至源極/汲極的寄生電容(parasitic capacitance)。在各種實施例中，當相較於從高k材料形成層112時，從低k材料形成SAC介電層112可導致閘極至源極/汲極的寄生電容減少。為了提供具有所需有效的介電常數及蝕刻選擇比的SAC介電層112，SAC介電層112可製造為從子層形成的層疊介電層，上述層疊介電層具有至少一些從低k材料形成的子層以及至少一些從高蝕刻選擇比的材料形成的子層。
第2A圖顯示可包含子層201A~203A及201B~203B的群組201~203之區域112A。子層201A及201B的群組201可相鄰於子層202A及202B的群組202，反過來，可相鄰於子層203A及203B的群組203。在各個群組201~203之中，標記為「A」的子層可被稱為第一子層，且標記為「B」的子層可被稱為第二子層。舉例而言，子層201A、202A、或203A可被稱為第一子層，且子層201B、202B、或203B可被稱為第二子層。在各種實施例中，子層可以不同配置來分組，特別是對於未形成週期性(periodic)結構的子層而言。在某些實施例中，子層可定義為具有實質上相同的形態(morphology)的實質上相同的材料之區域。每個群組可包含兩個或更多個子層。舉例而言，群組201包含由不同材料形成的兩個子層201A及201B。
在一說明性實施例中，在群組中的第一子層(例如：繪示於第2A圖中的子層201A)可由低k材料(例如：氧化鋁、氧化矽、氮化矽SiCN、SiOC、SiOCN、及/或此些材料或類似材料的合金)形成。第一子層可具有約0.1nm至約10nm的厚度，且可使用各種合適的形成技術來沉積，諸如，舉例而言，ALD或CVD。
在一說明性實施例中，在群組中的第二子層(例如：子層201B)可由具有相對於相鄰的ILD層114的蝕刻速率更低的蝕刻速率的材料形成，致使第二子層的蝕刻選擇比高。舉例而言，用於蝕刻ILD層114的蝕刻配方可包含濕式蝕刻或乾式蝕刻。在某些情況下，可以使用BOE(Buffered Oxide Etch)技術蝕刻ILD層114。在各種實施例中，第二子層的厚度可具有約0.1nm至約10nm的厚度。
在各種實施例中，第二子層(例如：子層201B)可由可具有高於第一子層(例如：子層201A)的介電常數的材料形成。在一些實施例中，第二子層可由具有高於第一子層的材料的蝕刻選擇比的材料形成。在一些實施例中，第二子層可由中k材料、或高k材料形成。在一些實施例中，第二子層材料可包含氧化鋯、氧化鉿(hafnium oxide)、LA2 O3 、HfSiO4 、Y2 O3 、LaAlO3 、TaO2 、Ta2 O5 、及/或其類似物。 在一些實施例中，第一子層的厚度可類似於第二子層的厚度。
在各種實施例中，可能無法找到同時具有低介電常數及高蝕刻選擇比之兩者的介電材料。為了滿足對於第一子層的低介電常數的要求，第一子層可由具有相對較低的蝕刻選擇比的材料形成。舉例而言，第一子層可由具有相對於相鄰的ILD層114的材料的蝕刻速率相似的蝕刻速率或更高的蝕刻速率的材料形成。在一些實施例中，第一子層可具有低於鄰近的ILD層114的蝕刻速率，但具有高於第二子層的蝕刻速率。在各種實施例中，選擇用於第一子層的材料以減少區域112A的有效介電常數，同時維持對於區域112A的可接受的(acceptable)蝕刻選擇比。在一範例實施例中，介於第一子層的蝕刻速率與第二子層的蝕刻速率之間的蝕刻比值可在介於1到0.1之間的範圍，且在某些情況下可大於10。
在各種實施例中，在子層群組中的子層可具有不同的厚度。舉例而言，第2B圖顯示的是，群組221具有具第一厚度之子層221A、及具第二厚度之子層221B，且第二厚度可小於子層221A的第一厚度。繪示於第2B圖的子層僅為說明性的，且可以選擇其他的子層厚度。在一範例實施例中，子層221A可薄於子層221B。在一些實施例中，子層221A的厚度與子層221B的厚度之比值可在介於0.1及10之間的範圍。子層的厚度之比值可基於區域112A所需的有效介電常數與蝕刻選擇比來選擇，且可為可被用於選擇性地控制區域112A的性質的關鍵參數之一。
在一說明性實施例中，子層221A可由低k材料形成。子層221B可由具有高於子層221A的材料的蝕刻選擇比的材料形成。在一些實施例中，子層221B可由中k材料、或高k材料形成，上述材料具有相對於相鄰的ILD層114的蝕刻速率更低的蝕刻速率。在各種實施例中，低k子層221A可相鄰於頂導電閘極層116，接續是中k、或高k子層221B。可替代地，子層221B可相鄰於頂導電閘極層116，且接續是子層221A。
在各種實施例中，子層群組可具有多於兩個的子層。舉例而言，第2C圖顯示包含群組231及232的說明性實施例，其中每個群組具有不同厚度的四個子層。在一範例實施例中，子層231A1及231A2可由第一介電材料形成，同時子層231B1及231B2可由第二介電材料形成。舉例而言，子層231A1及231A2可由低k材料形成，同時子層231B1及231B2可由具有高於子層231A1或子層231A2的材料的蝕刻選擇比的材料形成。在一說明性實施例中，子層231B1及231B2可由中k材料、或高k材料形成。在群組231及232中的子層可具有不同的厚度。在一說明性實施例中，子層231A1及231A2可厚於子層231B1及231B2。
在各種實施例中，一些子層可包含各種介電材料的合金。舉例而言，子層可包含氧化鋯與氧化鋁的合金、或氧化鋯及氧化矽的合金。合金的範例僅為說明性的，且亦可使用各種其他介電合金。可選擇合金的組分以產生具有經改良的蝕刻選擇比的低k材料。在各種實施例中，包含各種材料的合金的子層可具有不均勻(non-uniform)或漸變的(graded)組成。在各種實施例中，由合金材料形成的子層可與各種其他子層結合，以形成SAC介電層112
在各種實施例中，遍及(throughout)於SAC介電層112的區域112A，可逐漸改變子層厚度。舉例而言，第3圖顯示具有對應厚度H1A、H1B、H2A、及H2B之幾個子層A及B的說明性實施例。在第3圖繪示的說明性實施例中，子層A及B的厚度朝向區域112A的中間(middle)增加。子層A及B的逐漸改變的厚度可利於在控制SAC介電層112的介電常數的同時，亦控制在SAC介電層112之中的應力。
示於第2A~2C及3圖中的子層的各種實施例僅為形成SAC介電層112的區域112A的子層的一些構形(configuration)的說明。在此程度上，可改變及/或修改在SAC介電層112中的子層數量、子層的厚度，子層的材料、以及子層的順序。
在各種實施例中，可使用多於兩種不同材料來形成子層。在一些實施例中，SAC介電層112可包含複數個交替的子層群組，其中說明性的子層群組包含第一子層、接續第一子層的第二子層、以及接續第二子層的第三子層。舉例而言，第4A圖顯示各別相應於子層401A〜401C及402A〜402C的群組401及402，在此子層401A可由第一材料形成，諸如，舉例而言，低k材料；子層401B可由第二材料形成，諸如，舉例而言，中k材料；且子層401C可由第三材料形成，諸如，舉例而言，高k材料。在一些實施例中，低k材料可包含氧化矽、氮化矽、SiCN、SiOC、SiOCN、及/或此些材料或類似材料的合金；中k材料可包含氧化鋁、Y2 O3 、HfSiO4 、或其類似物；且高k材料可包含HfO2 、La2 O3 、Ta2 O3 、ZrO2 、或其類似物。
額外地或可替代地，第三材料可具有高於第一材料、或第二材料的蝕刻選擇比(亦即，最高的蝕刻選擇比)。在一說明性實施例中，第二材料(子層401B的材料)可具有高於第一材料(子層401A的材料)的蝕刻選擇比。在一範例實施例中，第二材料可具有低於第三材料(子層401C的材料)的蝕刻選擇比。在各種實施例中，繪示於第4A圖的子層401A〜401C可由第一材料、第二材料、或第三材料中的任一種來形成，其中子層401A的材料不同於子層401B的材料，且子層401C的材料不同於子層401A及401B的材料。在各種實施例中，具有低蝕刻選擇比的材料(例如：子層401A的材料)可包含氧化矽、SiCN、SiOC、SiOCN、及/或此些材料或類似材料的合金。具有較高蝕刻選擇比的材料(例如：子層401C的材料)可包含HfO2 、ZrO2 、或其類似物，且具有中等的(intermediate)蝕刻選擇比的材料可包含氮化矽、HfSiO4 、或其類似物。上述用於子層401A〜401C的材料的選擇僅是說明性的。在一範例實施例中，子層401A可由具有最高的蝕刻選擇比的材料形成。材料的具體選擇及子層的佈置可取決於裝置製造及裝置設計要求。在各種情況下，可將由具低蝕刻選擇比的材料形成的層像是三明治般地夾設(sandwiched)在介於由具較高蝕刻選擇比的材料形成的層之間，以防止讓由具較低蝕刻選擇比的材料形成的層暴露於蝕刻劑。
第4B圖顯示包含各種厚度的子層421A至422C的說明性實施例。可使子層組織成群組。舉例而言，如第4B圖所示，子層421A〜421C可屬於群組421，子層422A〜422C可屬於群組422。舉例而言，子層421B及子層421C可具有小於子層421A的厚度。在一說明性實施例中，子層421C可由具有高於用於子層421A及子層421B的材料的蝕刻選擇比的材料形成。在一說明性實施例中，子層421A可由具有低於形成子層421B及421C的材料的介電常數的材料形成。在一些實施例中，子層421A至422C的厚度可在介於0.1nm至10nm之間的範圍內。繪示於第4B圖中的子層僅為說明性的，且可選擇其他的子層厚度。在一範例實施例中，子層421A可薄於子層421B。在一些實施例中，子層421A的厚度與子層421B或421C的厚度之比值可在介於0.1至10之間的範圍內。子層421A至422C的材料及厚度的選擇可取決於區域112A所需的有效介電常數及蝕刻選擇比。
第4C圖顯示形成區域112A的子層可包含各種厚度且可以各種方式佈置。參照第4C圖，相似的構件由相同的相應標籤A~D標識。在第4C圖中，未經標記的子層對應於具有相同填充圖案的類似的經標記的子層。在各種實施例中，遍及示於第4C圖的區域112A中，子層A可以具有各種厚度。且可沉積於子層B之上，以形成BA界面(interface)。可替代地，如第4C圖所示，子層A可沉積於子層C之上，從而形成CA界面。各種其他組合是可能的。舉例而言，子層B可沉積於子層C之上，以形成CB界面。在各種實施例中，子層A〜D可由第一材料、第二材料、第三材料、或第四材料中的任何一種來形成，其中第一材料不同於第二材料；第三材料不同於第一材料、或第二材料；且第四材料不同於任何其他材料。在一說明性實施例中，子層A由不同於子層B的材料形成；子層C由不同於子層A及B的材料形成；且子層D可由與任何其他子層的材料不同的材料形成。
在一說明性實施例中，示於第4C圖，子層A可由低k材料形成；子層B可由中k材料形成；子層C可由高k材料形成；且子層D可由與子層A的低k材料不同的低k材料形成。舉例而言，子層D可由氧化矽形成，且子層A可由氧化鋁形成。在一說明性實施例中，子層B可由氮化矽形成，且子層C可由氧化鋯、氧化鉿、或其類似物形成。在一說明性實施例中，子層A可由具有低於形成子層B或子層C的材料的蝕刻選擇比的材料形成。在一說明性實施例中，子層B可由具有低於形成子層C或子層D的材料的蝕刻選擇比的材料形成。在一說明性實施例中，子層A可由氧化矽形成；子層B可由氧化鋁形成；子層C可由氧化鋯形成；且子層D可由氮化矽形成。
示於第4C圖的子層的各種實施例僅為形成SAC介電層112的區域112A的各種子層的說明性實施例。在此程度上，可修改在SAC介電層112中的子層數量、子層厚度、子層的材料、以及子層順序。子層A〜D的材料及厚度的選擇允許製造具有所需的有效介電常數及蝕刻選擇比之性質的區域112A。 子層A〜D的材料及厚度的具體選擇可根據裝置製造及裝置設計要求來決定。
第5圖顯示SAC介電層112的區域112A的說明性實施例，其中子層501A及502A由第一材料形成，且子層501B及502B由第二材料形成。在一範例實施例中，子層502B可沉積於子層501A之上。在一說明性實施例中，子層502B可使用各種合適的形成技術(諸如ALD、CVD、或MOCVD(Metal-organic chemical vapor deposition))來沉積。在一範例實施例中，子層502B可以由氧化鋁形成並使用ALD來沉積。子層501B可使用與用於子層502B的沉積的技術不同的沉積技術來沉積。舉例而言，子層501B可在與用於沉積子層502B的溫度不同的溫度下使用ALD來沉積。可替代地，子層502B可使用CVD來沉積，同時子層501B可使用ALD來沉積。結果，子層501B可由與子層502B相同的材料(例如，氧化鋁)來形成，但是具有不同的形態。用語「形態(morphology)」是指材料結構(亦即，差排(dislocations)的存在、點缺陷(point defects)、雜質、裂縫、形狀、奈米結構的尺寸、材料組成變化、及類似度量(metrics))。在一範例實施例中，子層501B可包含低於子層502B的差排密度、及/或點缺陷密度。在一些實施例中，由於存在相鄰的層，子層501B可承受拉伸應力、或壓縮應力。在子層中出現的應力及差排可影響子層的蝕刻速率。在各種實施例中，可以選擇層沉積以降低SAC介電層112的蝕刻速率。
第6A及6B圖顯示蝕刻之後的SAC介電層112的說明性部分的TEM影像。示於第6A圖中，SAC介電層112的部分具有交替的子層601及602，其中子層601由具有高於子層602的材料的蝕刻選擇比的材料形成。子層601及602的厚度、形成此些子層的材料、以及此些子層的佈置可影響SAC介電層112的整體蝕刻選擇比。舉例而言，第6A及6B圖顯示，當橫向(laterally)蝕刻子層601及602時，子層的厚度可影響SAC介電層112的蝕刻選擇比。當子層的厚度足夠小(例如：0.1至3奈米)時，由具有較高蝕刻選擇比的材料形成的子層可保護由具有較低蝕刻選擇比的材料形成的子層。舉例而言，未顯著地蝕刻具有相對較低的蝕刻選擇比的子層602。可以從傾斜角θ=θ1 (亦藉由線603表示)指出蝕刻的程度，上述傾斜角是由蝕刻第6A圖中的SAC介電層112的部分所獲得。第6B圖顯示具有較大厚度的子層611及612(子層的厚度可大於3nm)。子層611由具有高於子層612的材料的蝕刻選擇比的材料形成。可從傾斜角θ=θ2 (亦藉由線603表示)係小於傾斜角θ=θ1 (亦藉由線603表示)指出，相較於示於第6A圖的SAC介電層112的類似部分，示於第6B圖的SAC介電層112的部分被蝕刻的更多。顯著蝕刻具有相對低的蝕刻選擇比的子層612。藉由選擇具有較小厚度(例如，小於3 nm)的子層611及612，蝕刻化學試劑可能不能夠橫向滲透子層，並導致顯著蝕刻。舉例而言，相對於在第6B圖中具有子層612的區域615，在第6A圖中，藉由區域614所示，未顯著蝕刻子層602。如圖所示，以能達到幾十度之介於角度θ1 及θ2 之間的差值，大幅度地(considerably)蝕刻具有大於第6A圖的對應子層602的厚度之第6B圖的子層612。
介電層(例如：SAC介電層112)的退火可影響層的介電常數及蝕刻選擇比之兩者。退火製程可包含，舉例而言，在300~800℃之間的溫度下加熱介電層一段選定的時間間隔。舉例而言，加熱可進行0.1至0.8秒、在介於0.8及2秒之間、或者在某些情況下進行超過2秒。在退火製程期間中，可增加高蝕刻選擇比材料的介電常數。與一些高蝕刻選擇比材料(例如：氧化鋯)相比，可增加高達20%。舉例而言，第7A圖表示歸因於由高蝕刻選擇比材料形成的介電層的退火的介電常數的性質變化(qualitative changes)、以及介電層疊結構的介電常數的性質變化。在示於第7A圖的說明性實施例中，高蝕刻選擇比材料包含氧化鋯。第7A圖顯示，舉例而言，由高蝕刻選擇比材料形成的介電層的退火可增加介電層的介電常數，同時層疊結構的退火可稍微減少層疊結構的有效介電常數。層疊結構可包含由於退火而可能無法完全結晶的薄層(例如：具有在0.1至3奈米之間的範圍內的層)，從而導致因為退火產生之介電常數的變化相對較小(例如：小於10%)。包含層疊結構的有效介電常數之各種層的介電常數可藉由諸如：用汞探針之合適的方法來測量。
第7B圖顯示退火對蝕刻選擇比的性質影響。一般而言，藉由減少在介電材料中存在的缺陷數量，退火可改善蝕刻選擇比。如第7B圖所示，退火可增加對塊狀材料及由介電子層形成的層疊結構的蝕刻選擇比。蝕刻選擇比的增加量取決於許多因素，諸如初始(initially)沉積層的差排密度、退火的持續時間、以及退火溫度。舉例而言，在退火之後，對於各種介電層的蝕刻選擇比可增加一個數量級，上述介電層包含由層疊結構的塊狀高蝕刻選擇比材料形成的層。
在各種實施例中，當沉積在藉由蝕刻基板100的各層所形成的溝槽中時，SAC介電層112可包含不規則形狀。SAC介電層112的形狀影響SAC介電層112的有效介電常數及蝕刻選擇比。舉例而言，取決於形成層112的子層的位置及佈置，SAC介電層112可具有非等向性(anisotropic)有效介電常數。子層的位置及佈置可取決於SAC介電層112的形狀。此外，子層的佈置可影響SAC介電層112的整體蝕刻選擇比。舉例而言，相較於與沒有位於外側處的這種子層之類似層，使具有高蝕刻選擇比的子層定位(positioning)在SAC介電層112的外側處可改善SAC介電層112的蝕刻選擇比。
第8A圖顯示在沉積SAC介電層112之前的說明性結構800。結構800的各個態樣描述可決定SAC介電層112的可能構形的SAC溝槽801的實施例。結構800可包含介電層106、閘極導電區域108、間隙物120、間隙物118、ILD層114、以及頂導電閘極層116。可蝕刻層114及間隙物118及120，以提供用於沉積SAC介電層112的SAC溝槽801。如第8A圖所示的SAC溝槽801可包含角隅(coner)815及810。在各種實施例中，相鄰於SAC溝槽801的表面可包含ILD層114、間隙物118、間隙物120、以及層116的表面。在各種實施例中，ILC層114的表面803可不平行於層116的表面805、或者不平形於半導體基板122的頂表面。在一些實施例中，間隙物120及間隙物118各自的表面802及804可平行於層116的表面805。間隙物120及間隙物118的一些表面可不平形於層116的表面805。在各種實施例中，如第8A圖所示，SAC溝槽801的形狀可稱為T字形狀(T shape)。
第8B圖顯示另一說明性結構，其中SAC溝槽801包含角隅830。在各種實施例中，如第8B圖所示的SAC溝槽801的形狀稱為正方形(square)形狀。第8C圖顯示另一說明性實施例，其包含具有由表面807A及807B形成的傾斜側面(slanted sides)的SAC溝槽801之可能結構。SAC溝槽801可包含角隅840。表面807A可包含ILD層114的表面803、以及表面802及804。示於第8C圖的SAC溝槽801的形狀稱為梯形(trapezoidal)形狀。
第9至12圖顯示SAC介電層112沉積至T字形狀的SAC溝槽801中，並在閘極平行方向及閘極垂直方向上延伸的各種實施例。第9至12圖所示的各種實施例描述可用於製造基板100的SAC介電層112的各種構形。下述實施例說明的是，其中可製造SAC介電層112以滿足裝置設計及裝置製造要求的各種方式，諸如，對於SAC介電層112的低有效介電常數及高蝕刻選擇比的要求。在一些實施例中，舉例而言，在第9圖中所示，SAC介電層112可相鄰於ILD層114的表面的至少一部分，上述表面可不平行於半導體基板的頂表面。舉例而言，SAC介電層112可相鄰於第9圖中所示的表面803，上述表面可不平行於半導體基板的頂表面。在各種實施例中，SAC介電層112的形狀及位置可決定介電子層A及B的方位(orientation)及位置，其可影響SAC介電層112的非等向性有效介電常數。
第9圖顯示利用多層低介電/高蝕刻選擇比結構的SAC介電層112的說明性實施例。SAC介電層112可包含多個介電子層，諸如子層A及B、以及整併(merge)子層M。子層A及B，舉例而言，是使用ALD進行沉積，且在沉積製程期間，在SAC介電層112的中間形成整併子層M作為最後的(last)子層。在各種實施例中，經沉積的介電子層與SAC溝槽801的形狀是共形的(conformal)。舉例而言，經沉積的子層可部分地平行於ILD層114的表面803(舉例而言，區域906)，且部分地平行於表面805(舉例而言，區域907A及907B)。在各種實施例中，經沉積的子層可包含可不平行於閘極堆疊物的頂表面的至少一部分的區域(舉例而言，區域906)。在各種實施例中，如第9圖所示，SAC介電層112可具有沿著閘極平行方向及/或閘極垂直方向可變的介電常數數值。
如第9圖所示的經沉積的子層可包含角隅(例如：角隅901)、以及稱為T區域的包含子層的方向的突然變化之區域T1。子層方向的變化會導致SAC介電層112的有效介電常數的非等向性性質，從而允許控制並減少受到SAC介電層112影響的電容(例如：寄生閘極至源極/汲極的寄生電容)。在一些實施例中，子層A可由低k材料形成，且子層B可由具有高於形成子層A的材料的蝕刻選擇比的材料形成。在一些實施例中，子層B可由低k材料形成，且子層A可由具有高於形成子層B的材料的蝕刻選擇比的材料形成。SAC介電層112可具有頂部平坦表面905，頂部平面表面905可，舉例而言，使用化學機械研磨(chemical-mechanical planarization，CMP)來平坦化。表面905可實質上平行於表面805。
第9圖顯示SAC介電層112的各種實施例，其可以導致減小的寄生柵極至源極/漏極電容，同時保持SAC介電層112的整體高蝕刻選擇比。舉例而言，第9圖顯示包含整併子層M、及四個子層群組的SAC介電層112，每個群組包含一個子層A及一個子層B。作為範例，第10圖顯示具有整併子層M的六組子層群組。在各種實施例中，根據SAC溝槽801的尺寸與形狀，SAC介電層112可包含一或多個子層群組，每個群組包含至少兩個由不同介電材料形成的子層。在一些實施例中，子層A、或子層B亦可對應於整併子層。舉例而言，第11圖顯示子層A及B，其中子層B對應於整併子層。藉由範例而非限制的手段，SAC介電層112可包含一個子層群組、兩個子層群組、三個子層群組、四個子層群組、五個子層群組、六個子層群組、或更多個子層群組。在一些實施例中，SAC介電層112可包含整併子層，上述整併子層可不為形成子層群組的子層的一部分，且在一些實施例中，整併子層可為形成子層群組的子層的一部分(例如：在第11圖中的子層B)。
在一些實施例中，示於第10圖的子層群組可包含由低k材料形成的子層A，接續是由具有高於形成子層A的材料的蝕刻選擇比的材料形成的子層B。子層A可為沉積於SAC溝槽801中的第一子層沉積，隨後(followed by)是子層B的沉積。在一替代性實施例中，子層B可先在SAC溝槽801中沉積，然後是子層A。在一些實施例中，子層B可相鄰於頂導電閘極層116，且在一些實施例中，子層A可相鄰於頂導電閘極層116。在一些實施例中，子層B可相鄰於ILD層114，且在一些實施例中，子層A可相鄰於ILD層114。在一些實施例中，整併子層(例如，第10圖中的整併子層M)可由與用於子層A的材料相同的材料形成，且在一些實施例中，整併子層可由與用於子層B的材料相同的材料形成。在各種實施例中，整併子層可由與用於形成子層A及B的材料不同的材料形成。
在各種實施例中，如第10圖所示，子層A及B的厚度可從一個子層群組至另一子層群組變化。舉例而言，沉積在SAC溝槽801中的子層A及B的第一群組可比第二子層群組更厚。在一些實施例中，子層A的厚度可大於同一組中的子層B的厚度。舉例而言，第10圖顯示具有子層A1、B1、A2、及B2的區域1010，其各自的厚度為H1〜H4。在一範例實施例中，厚度H1可大於厚度H2、厚度H3、或厚度H4。在一範例實施例中，厚度H1可大於厚度H2。在一範例實施例中，厚度H2可大於厚度H4。各種說明性實施例包含子層，在此，可改變並可選擇子層的厚度，以最小化SAC介電層112的整體介電常數，同時最大化SAC介電層112的蝕刻選擇比。
第10圖顯示各種子層可包含角隅。舉例而言，子層B可包含角隅1021、1022、及1023。角隅可為子層改變方向的區域。在子層的上下文中，用語「方向(direction)」是指相對於子層表面的法線向量的方位。如第10圖所示，子層B可從與ILD層114的表面803平行的方向(垂直於表面803的法線向量)改變為與表面803垂直的方向(平行於表面803的法線向量)。在各種實施例中，法線向量的方位可介於對應於垂直於表面803的方向的數值、以及對應於平行於表面803的方向的數值之間採用各種數值。除了具有角隅的子層之外，第10圖顯示的是，子層可具有T區域(例如：區域1024)，區域1024類似於第9圖所示的T區域T1。在一些實施例中，子層B可包含T區域，且在一些實施例中，子層A可包含T區域。
第12及13圖顯示具有厚整併層M的SAC介電層112的範例實施例。第12圖顯示SAC介電層112可具有三個子層A及B的群組、以及整併子層。第13圖顯示SAC介電層112可僅具有一個子層A及B的群組、以及整併子層。在一些實施例中，整併子層可由低k材料形成(例如：氧化矽、氧化鋁、碳摻雜的(carbon doped)氧化矽、氮化物摻雜的(nitride doped)氧化矽、多孔氧化矽、多孔氧化鋁、及/或其類似物)。在一些實施例中，整併子層可由高蝕刻選擇比材料(例如：HfO2 、ZrO2 、及/或其類似物)形成，以抵抗濕蝕刻。
如上所解釋，可製造SAC介電層112作為由子層形成的層疊介電層，其中至少一些子層由低k材料形成，且至少一些子層由高蝕刻選擇比材料形成，以便為SAC介電層112提供所需的有效介電常數及蝕刻選擇比。基於子層的並聯及串聯電容(parallel and series capacitance)，可估計作為層疊介電層的SAC介電層112的電容。舉例而言，包含平行於導電表面的子層之SAC介電層112可使用串聯電容公式計算，串聯電容公式為：
Figure 02_image001
， 在此，
Figure 02_image003
為當SAC介電層112包含平行於導電表面的子層時，SAC介電層112的總串聯電容；以及
Figure 02_image005
為可表示為
Figure 02_image007
之各別子層的電容，其中
Figure 02_image009
為第i個(ith )子層的介電常數；
Figure 02_image011
為空間介電常數(permittivity of space)；
Figure 02_image013
為子層的側面面積(lateral area)，
Figure 02_image015
為第i個子層的厚度。對於SAC介電層112的串聯介電常數
Figure 02_image017
可從
Figure 02_image019
Figure 02_image021
獲得，在此，
Figure 02_image023
為SAC介電層112的總厚度，且
Figure 02_image025
。 對於包含垂直於導電平面的層的SAC介電層112，可使用並聯電容公式計算，並聯電容公式為：
Figure 02_image027
， 在此，
Figure 02_image029
為SAC介電層112的總並聯電容；
Figure 02_image031
為
Figure 02_image033
Figure 02_image035
之各別子層的電容，其中
Figure 02_image037
為層的寬度，且
Figure 02_image039
為層的長度。對於SAC介電層112的並聯介電常數可從
Figure 02_image041
獲得。串聯電容由具有較小電容的子層控制，同時並聯電容則由具有較大電容的子層控制。
取決於導電表面的位置，SAC介電層112可具有串聯電容的區域、及並聯電容的區域。第14圖顯示，舉例而言，SAC介電層112、子層A及B、整併子層M、以及導電區域1410及1420。在各種實施例中，區域1420可為金屬閘極，區域1410可為源極/汲極接觸物102。在介於區域1410及1420之間施加電位差會導致電場線1412A〜1412C。電場線1412A〜1412C垂直於導電區域1410及1420的表面(例如：當導電表面具有低電阻時)，並在鄰近導電表面處，子層A及B與導電表面平行，從而導致在SAC介電層112的區域1430及1431具有串聯電容。在整併子層M中，電場線可遵循如第14圖所示的近似圓形的路徑。SAC介電層112的整體電容可近似於整併子層M的電容、及來自位於鄰近導電區域1410及1420的子層的串聯電容，且整併子層M的電容是SAC介電層的整體電容中的主導者(dominating term)。如果整併子層M由低k材料形成，則可最小化SAC介電層112的整體電容。
在一說明性實施例中，如第14圖所繪示，SAC介電層112可包含由各種介電材料形成的幾個子層群組。子層A可由低k材料形成，且子層B可由具有高於形成子層A的材料的蝕刻選擇比的材料形成。在各種實施例中，子層群組可與第8A圖所示的SAC溝槽801的表面為共形的。SAC介電層112可包含在幾個子層群組的沉積之後沉積的整併子層M，其中整併子層M由低k材料形成，且佔據SAC介電層112的大部分(significant portion)。舉例而言，整併子層M可佔據SAC介電層112的體積的百分之五到百分之九十九之間。相較於具有由高k材料形成的整併子層M的SAC介電層112的電容、或者相較於具有佔據SAC介電層112的較小部分(smaller portion)的整併子層M的SAC介電層112，佔據SAC介電層112的大部分的由低k材料形成的整併子層M的存在可減少SAC介電層112的整體電容。相較於沒有這種子層的說明性SAC介電層112的電容相比，被具有由高蝕刻選擇比的材料形成的至少一些子層(例如：子層B)的子層A及B圍繞的整併子層M的存在，可使得SAC介電層112的整體高蝕刻選擇比，而無需對於SAC介電層112的電容進行很大的權衡(significant trade-off)。
第15圖顯示包含由各種材料形成的子層的SAC介電層112的範例實施例。舉例而言，如第15圖所示，SAC介電層112可包含子層A〜D，且每個子層由不同的材料形成。作為範例實施例，子層A可由氧化鋯形成；子層B可由氧化鋁形成；子層C可由氧化鉿形成；以及子層D可由氧化矽形成。用於各種層的材料的範例實施例僅為說明性的，且可使用各種其他材料。此外，子層A〜D可具有與各種實施例一致的不同的形狀及厚度。
第16A圖顯示包含蓋層1601的說明性實施例。蓋層可包含蝕刻保護層，且可包含一或多個子層。舉例而言，蓋層1601可包含由諸如氧化鋯及氧化鉿的高蝕刻選擇比材料形成的子層A及子層C之兩者。形成蓋層1601的材料的範例實施例僅為說明性的，且可使用其他介電材料。在各種實施例中，當相較於形成SAC介電層112的一些子層的低k材料的蝕刻選擇比，形成蓋層1601的子層的材料可具有更高的蝕刻選擇比。在各種實施例中，蓋層1601可保護SAC介電層112在裝置製造期間不被蝕刻。
在各種實施例中，SAC溝槽801(例如：示於第8B圖或第8C圖所示的溝槽)可具有正方形形狀、或梯形形狀。舉例而言，第16B圖顯示沉積在形成梯形形狀的SAC溝槽801中的SAC介電層112的範例。SAC介電層112可包含子層A及B、及整併子層M。第16C圖顯示具有對應的子層A及B、及整併子層M的SAC介電層112對應的TEM影像。從SAC溝槽801的製造的角度來看，梯形形狀、或正方形形狀的SAC溝槽801可為有益的。舉例而言，正方形或梯形溝槽的製造可包含更少的製程步驟、更簡單的蝕刻配方、或其類似物。應注意的是，SAC溝槽801的正方形形狀、或梯形形狀僅為說明性的，且可使用SAC溝槽801的其他形狀。
在各種實施例中，在蝕刻ILD層114的期間，SAC介電層112可用於保護閘極堆疊物117的層，以形成溝槽。舉例而言，可使用示於第17圖的說明性製程1700來形成溝槽1720。在製程1700的步驟1 S1中，可在對ILD114具選擇性之下，藉由以乾式蝕刻、或濕式蝕刻來回蝕(etching back)間隙物118、間隙物120、及金屬柵極(metal gate，MG)來形成SAC溝槽801(亦如第8A~8C圖所示)。在一些實施例中，可透過回蝕間隙物118、間隙物120、及金屬閘極(MG)來形成SAC溝槽801，然後在金屬閘極上選擇性地沉積蝕刻停止層。在步驟2 S2中，可藉由ALD在SAC溝槽801中沉積包含多個子層的層疊SAC介電層112(亦如第9~13圖所示)。在步驟3 S3中，可使ILD層114沉積在SAC介電層112之上，然後沉積可以由各種材料形成的硬遮罩1702，上述材料諸如氮化矽、碳化矽(silicon carbide)、碳化矽硼(silicon boron carbide)、氮化矽硼(silicon boron nitride)及/或其類似物。在步驟4 S4中，可使用，舉例而言，電漿蝕刻(例如：使用CF4 氣體)來蝕刻硬遮罩1702的一部分，從而導致ILD層114的暴露部分1710產生。在步驟5 S5中，可使用氧化物蝕刻來蝕刻ILD層114的暴露部分1710，從而導致暴露部分1710的移除及SAC介電層112的部分移除，因此，導致具有溝槽1720的SAC結構1715。取決於SAC介電層112的蝕刻選擇比，可移除SAC介電層112的小部分、或大部分。在一些情況下，可移除SAC介電層112的百分之五、可移除SAC介電層112的百分之十、或者當SAC介電層112具有較低的蝕刻選擇比時，可移除SAC介電層112的百分之五十。在一些實施例中，在某些情況下，可使用對間隔物118及120的材料具有高選擇性的乾式蝕刻、或濕式蝕刻，來移除暴露部分1710，以便移除暴露部分1710並保留間隔物118及120。
第18圖顯示用於製造具有多個SAC介電層及接觸結構的半導體結構的說明性製程1800。半導體結構的SAC介電層中的一些或全部可包含層疊結構，且由多個介電子層形成。在製程1800的步驟1 S1中，半導體結構可包含基板1801、多個金屬導電閘極層1816、間隙物1813、接觸蝕刻停止層1814、蝕刻停止層1812、SAC介電層1810、ILD層1811、以及金屬層1815。第18圖的層及結構可對應於第1A圖的層及結構。舉例而言，基板1801可對應於基板122；金屬導電閘極層1816可對應於閘極導電區域108；間隙物1813可對應於間隙物120；以及接觸蝕刻停止層1814可對應於間隙物118。蝕刻停止層1812可為未示於第1A圖中的額外層；SAC介電層1810可對應於SAC介電層112；以及ILD層1811可對應於層114。在製程1800的步驟2 S2中，移除金屬層的一部分，以形成金屬層1815(例如：使用CMP)；且步驟3 S3中，移除ILD層1811的一部分(例如：使用蝕刻製程)，形成溝槽1831A及1831B。在步驟4 S4中，使用，舉例而言，ALD，在溝槽1831A及1831B中、以及在SAC介電層1810之上沉積SAC介電層1840。在步驟5 S5中，可移除SAC介電層1840的一部分(例如：使用CMP)，且在步驟6 S6中，可蝕刻金屬接觸物的一部分(例如：使用電漿蝕刻)，從而形成溝槽1861。在步驟7 S7中，可在溝槽1861中沉積蝕刻停止層1871(例如：使用光學微影(photolithography)及ALD)，而在步驟8 S8中，可在SAC介電層1840、SAC介電層1810、以及蝕刻停止層1871之上沉積SAC介電層1880。蝕刻停止層1871可由，舉例而言，氮化矽形成。在各種實施例中，SAC介電層1840可具有與SAC介電層112相同的層疊介電結構，且在其他情況下，SAC介電層1840可為單(single)介電層(例如：氧化矽、氧化鋁、氧化鋯、及其類似物)。
在步驟9 S9中，可移除SAC介電層1880的一部分(例如，使用CMP)，從而得到包含SAC介電層1810、SAC介電層1840、以及SAC介電層1880的結構。在製程1800的各種實施例中，SAC介電層1810、SAC介電層1840、以及SAC介電層1880的沉積中的至少一個包含多個介電子層的沉積。在各種實施例中，SAC介電層1880可具有與SAC介電層112相同的層疊介電結構，且在其他情況下，SAC介電層1880可為單介電層(例如：氧化矽、氧化鋁、氧化鋯、及其類似物)。
第19A及19B圖顯示用於形成層疊SAC介電層112的說明性製程1901及1902。在製程1901的步驟1911中，可經由(via)回蝕單個或多個材料，在ILD層114內形成SAC溝槽801。在製程1901的步驟1913中，可沉積由第一材料形成的第一子層。在製程1901的步驟1915中，可由第二材料沉積第二子層。在各種實施例中，第一材料可包含低k材料，諸如氧化矽、氧化鋁、碳摻雜氧化矽、及/或其類似物。第二材料可具有高蝕刻選擇比，且可包含氧化鋯、氧化鉿、氧化鈦、及/或其類似物。第一低k材料可具有低於第二材料的介電常數，且第二材料可具有高於第一材料的蝕刻選擇比。在製程1901的替代說明性實施例中，步驟1913可包含沉積由第二材料形成的第一子層，而步驟1915可包含沉積由第一材料形成的第二子層。
第19B圖顯示製程1902，其是第19A圖的製程1901的變形例。製程1902的步驟1911可與製程1901的步驟1911相同，且可包含經由蝕刻形成SAC溝槽801。製程1902的步驟1913可與製程1901的步驟1913相同，且製程1902的步驟1915可與製程1901的步驟1915相同。製程1902的步驟1927可測試是否已經沉積所需數量的子層。在一範例實施例中，處理器可執行測試，且上述處理器可執行用於對經沉積的子層進行計數，且驗證是否已經達到所需數量的經沉積的子層的程式指令(programing instructions)。如果需要沉積更多的子層(步驟1927，是)，則可重複製程1902的步驟1913。如果不需要沉積更多子層(步驟1927，否)，則可執行步驟1928。在製程1902的步驟1928中，可沉積整併子層。在一些實施例中，用於整併子層的材料可包含低k材料，諸如氧化矽、氧化鋁、碳摻雜氧化矽、及/或其類似物。在一些實施例中，整併子層的材料可具有低於在製程1902期間中沉積的第一子層、或第二子層的介電常數。在一些實施例中，整併子層可由高蝕刻選擇比材料形成，以抵抗濕式蝕刻。在一些實施例中，整併子層的厚度可大於第一子層、或第二子層的厚度。
所揭露的實施例提供一種設計及/或製造電路的方法，上述電路包含一或多個如本文上述之經設計且經製造的裝置(例如：包含製造成包含本文上述的半導體結構的一個或多個裝置）。舉例而言，第20圖顯示用於製造電路2026的說明性流程圖。最初，使用者可使用裝置設計系統2010，以對於包含如本文上述的半導體基板100的半導體裝置產生裝置設計2012。裝置設計2012可包含程式碼(program code)，根據由裝置設計2012所定義的部件，裝置製造系統2014可使用上述程式碼來產生包含半導體基板100的一組物理性的裝置2016。類似地，可提供裝置設計2012至電路設計系統2020(例如：用於用在電路中的可用的構件)，使用者可使用其來產生電路設計2022(例如：藉由連接一或多個輸入及輸出至包含在電路中的各種裝置)。電路設計2022可包含程式碼，上述程式碼包含如本文上述來設計的裝置。在任何情況下，可提供電路設計2022、及/或一或多個物理性的裝置2016至電路製造系統2024，根據電路設計2022，電路製造系統2024可產生物理性的電路2026。物理性的電路2026可包含一或多個裝置2016，上述裝置2016包含如本文上述設計的半導體基板100。
在一些情況下，所揭露的實施例可包含用於設計的裝置設計系統2010、及/或用於製造包含如本文上述的半導體基板100的半導體裝置2016的裝置製造系統2014。在這種情況下，裝置設計系統2010、裝置製造系統2014可包含計算裝置，編程(programmed)計算裝置，來實現設計、及/或製造包含如本文上述的半導體基板100的半導體裝置2016的方法。類似地，實施例提供一種用於設計的電路設計系統2020、及/或用於製造電路2026的電路製造系統2024，上述電路2026包含至少一裝置2016，上述裝置2016包含如本文上述來設計、及/或製造的半導體基板100。在這種情況下，電路設計系統2020、電路製造系統2024可包含計算裝置，特別編程上述計算裝置，來實現所描述的設計、及/或製造電路2026的方法，上述電路2026包含至少一半導體裝置1016，半導體裝置1016包含如本文上述的半導體基板100。
一些說明性實施例可包含固定在至少一計算機可讀取介質(computer-readable medium)中的計算機程式(computer program)，當執行上述計算機程序時，使計算機系統能夠實現設計、及/或製造包含本文上述的半導體基板100的半導體裝置的方法。舉例而言，計算機程式可使裝置設計系統2010能夠產生如本文上述的裝置設計2012。就此而言，計算機可讀取介質包含程式碼，當計算機系統執行上述程式碼時，程式碼實現本文描述的一些或全部製程。應當理解的是，用語「計算機可讀取介質(computer-readable medium)」包含現在已知或以後開發的任何類型的有形表達介質中的一或多種，計算裝置可從其中感知(perceived)、複製(reproduced)、或以其他方式傳達經儲存的程式碼副本(copy)。
在某些情況下，所揭露的實施例可包含一種提供程式碼的副本的方法，當由計算機系統執行時，上述方法實現本文上述的一些或全部製程。在這種情況下，計算機系統可處理程式碼的副本，以產生並發送數據訊號組(set of data signals)，以在第二個不同的位置進行接收，上述數據訊號組具有以此種手段來設定、及/或改變的一或多個其之特性(characteristics)，以在數據訊號組中對程式碼的副本進行編碼(encode)。類似地，實施例提供一種獲取實現本文描述的製程中的一些或全部製程的程式碼的副本的方法，上述方法包含計算機系統，且計算機系統接收本文描述的數據訊號組，且轉換數據訊號組固定在至少一個計算機可讀取介質中的計算機程序的副本。在任何一種情況下，可使用任何類型的通訊連接(communications link)來傳輸/接收數據訊號組。
在一些情況下，所揭露的實施例可包含一種產生用於設計的裝置設計系統2010、及/或用於製造包含如本文上述的半導體基板100的半導體裝置的裝置製造系統2014的方法。在這種情況下，可獲得計算機系統(例如：創建(created)、維護(maintained)、使其可用(made available)等；且可獲得用於執行本文上述製程的一或多個構件(例如：創建、購買、使用、修改等) ；並配置(deployed)至計算機系統。就此而言，配置可包含下述內容的一或多項：(1)安裝程式碼於計算裝置；(2)添加一或多個計算及/或輸入/輸出(I/O，Input/Output)裝置至計算機系統；(3)合併、及/或修改計算機系統，以使其能夠執行本文上述的製程；及/或其類似內容。
本文上述的例示性方法及技術可用於積體電路晶片的製造中。所製造的積體電路晶片可由製造者以原始晶圓(raw wafer)形式(亦即，作為具有多個未封裝的晶片的單個晶圓)作為裸片(bare die)、或以經封裝形式來經銷(distributed)。在後者的情況下，晶片安裝在單晶片封裝中(例如：具有固定在母板(motherboard)或其他更高級別的載體上的引線之塑膠載體)、或在多晶片封裝中(例如：具有表面互連或包埋互連、或者具有表面互連及包埋互連之兩者的陶瓷載體)。然後，使上述晶片與其他晶片、離散電路(discrete circuit)元件、及/或其他訊號處理裝置整體化(integrated)在一起，作為(a)諸如母板之中間產品的一部分、或者作為(b)最終產品的一部分。作為非限制性範例，最終產品可為包含積體電路晶片的任何產品，範圍從玩具與其他低階應用(low-end applications)到具有眾多構件，諸如顯示器、鍵盤、或其他輸入裝置、及/或中央處理器的先進計算機產品。
除非另有說明、或者除本文上述之外的額外敘述，「沉積(depositing)」可包含任何現在已知或以後開發的適用於待沉積材料的技術，其包含但不限於：CVD、LPCVD、PECVD、半大氣(semi-atmosphere)CVD (SACVD)、高密度電漿(high density plasma)CVD (HDPCVD)、快速加熱(rapid thermal)CVD (RTCVD)、超高真空(ultra-high vacuum)CVD (UHVCVD)、有限反應處理(limited reaction processing)CVD (LRPCVD)、金屬有機(metalorganic)CVD (MOCVD)、濺鍍沉積、離子束(ion beam)沉積、電子束(electron beam)沉積、雷射增強(laser assisted)沉積、熱氧化(thermal oxidation)、熱氮化(thermal nitridation)、旋轉塗佈法、物理氣相沉積(physical vapor deposition，PVD)、原子級沉積(atomic level deposition，ALD)、化學氧化(chemical oxidation)、分子束磊晶(molecular beam epitaxy，MBE)、電鍍或蒸鍍(evaporation)。
除非另有說明、或者除本文上述之外的額外敘述，「蝕刻(etching)」可包含任何現在已知或以後開發的適用於移除材料的技術，其包含但不限於，乾式蝕刻製程(例如：電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子銑磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)；或者濕式蝕刻製程(例如：施用酸、鹼、或溶劑來溶解結構的一部分、或使用研磨劑配方來研磨掉結構的一部分)。
在各種實施例中，半導體基板100可包含一或多個SAC介電層，諸如，舉例而言，示於第18圖的SAC介電層1810、1840、及1880；或者示於第12圖的SAC介電層112。在各種實施例中，其可需要的是，製造具有低有效介電常數且高蝕刻選擇比的SAC介電層。舉例而言，SAC介電層的低有效介電常數可減少使用這種SAC介電層製造的電晶體的閘極至源極/汲極的寄生電容，同時SAC介電層的高蝕刻選擇比可在裝置製造期間保留SAC介電層。為了實現這樣的SAC介電層，SAC介電層可包含由不同的介電材料形成的子層。形成SAC介電層的一些子層可由諸如氧化矽、氧化鋁、碳摻雜的氧化矽、及/或其類似物之低k材料形成，且形成SAC介電層的一些子層可由諸如氧化鋯、氧化鉿、氧化鈦、及/或其類似物之具有高蝕刻選擇比的材料形成。在各種實施例中，由使得低k材料子層與高蝕刻選擇比子層交替而形成的SAC介電層可導致SAC介電層的低有效介電常數及高蝕刻選擇比。子層可使用ALD來沉積，且可以為3或更多奈米的數量級的厚度。在一些實施例中，子層可小於3奈米之厚度。在各種實施例中，SAC介電層(例如：示於第13圖中的SAC介電層112)可包含稱為整併子層(在第13圖中的整併子層M)的中間區域。整併子層可由低k材料或高蝕刻選擇比材料形成，且可厚於其他子層。在一些實施例中，整併子層可包含形成SAC介電層實質部分的區域。
與揭露的實施例一致，提供一種結構，上述結構包含半導體基板、沉積於半導體基板的上表面的第一部分之上的閘極堆疊物、及層疊介電層。層疊介電層沉積於閘極堆疊物的上表面的至少一部分之上，且至少包含第一子層及第二子層。第一子層由具有低於用於形成第二子層的材料的蝕刻選擇比的材料形成。用於形成第二子層的材料具有高於用於形成第一子層的材料的介電常數。
在一實施例中，上述結構進一步包含於半導體基板的上表面的第二部分之上的層間介電層。在一實施例中，其中層疊介電層包含複數個交替的第一子層及第二子層，第一子層相鄰於第二子層。在一實施例中，其中層疊介電層相鄰於閘極堆疊物的頂表面的至少一部分。在一實施例中，其中第一子層及第二子層的厚度實質上介於0.1nm及10nm之間。在一實施例中，第一子層的厚度與第二子層的厚度的比值實質上介於0.1及10之間。在一實施例中，其中層疊介電層進一步包含第三子層，第三子層包含具有低於用於形成第二子層的材料的介電常數的第三介電材料。在一實施例中，其中層疊介電層包含複數個子層組(groups of sublayers)，其中至少一個子層組包含第一子層、接續(followed by)第一子層的第二子層、及接續第二子層的第三子層。在一實施例中，其中層疊介電層進一步包含第三子層，第三子層包含具有高於用於形成第一子層的材料的蝕刻選擇比的第三材料。
與揭露的實施例一致，提供一種結構，上述結構包含半導體基板、沉積於半導體基板的上表面的第一部分之上的閘極堆疊物、層間介電層、以及層疊介電層。層間介電層沉積在半導體基板的頂表面的第二部分之上。層間介電層具有不平行於半導體基板的頂表面的至少一個表面。層疊介電層沉積在閘極堆疊物的頂表面的至少一部分上，且至少包含第一子層及第二子層。第一子層由具有低於用於形成第二子層的材料的蝕刻選擇比的材料形成。用於形成第二子層的材料具有高於用於形成第一子層的材料的介電常數。層疊介電層在閘極平行方向及閘極垂直方向上延伸。
在一實施例中，上述結構包含第一層疊介電層及第二層疊介電層、以及第一閘極堆疊物及第二閘極堆疊物。其中第一層疊介電層位於第一閘極堆疊物之上，且第二層疊介電層位於第二閘極堆疊物之上。在一實施例中，上述結構進一步包含沉積在形成在介於第一閘極堆疊物與第二閘極堆疊物之間的溝槽中的自對準接觸層。在一實施例中，自對準接觸層是層疊介電層。在一實施例中，上述結構進一步包含位於介於第一閘極堆疊物與第二閘極堆疊物之間的金屬接觸層。在一實施例中，蝕刻停止層位於金屬接觸層之上。在一實施例中，自對準接觸層位於蝕刻停止層之上。在一實施例中，自對準接觸層是層疊介電層。在一實施例中，層疊介電層的一部分相鄰於層間介電層的表面的至少一部分，上述層間介電層的表面的至少一部分不平行於半導體基板的頂表面。在一實施例中，層疊介電層的第一子層包含第一區域及第二區域，層疊介電層的第二子層包含第一區域及第二區域。其中，第一子層的第一區域、及第二子層的第一區域平行於層間介電層的表面的至少一部分，上述層間介電層的表面的至少一部分不平行於半導體基板的頂表面。在一實施例中，層疊介電層包含複數個交替的第一子層及第二子層，第一子層相鄰於與第二子層。在一實施例中，層疊介電層的第一子層包含第一區域及第二區域，層疊介電層的第二子層包含第一區域及第二區域，其中第一子層的第一區域、及第二子層的第一區域不平行於閘極堆疊物的頂表面的至少一部分。在一實施例中，第一子層的第二區域及第二子層的第二區域平行於閘極堆疊物的頂表面的至少一部分。在一實施例中，層疊介電層具有包含沿著閘極平行方向的可變的介電常數之至少一個區域。在一實施例中，層疊介電層具有包含沿著閘極垂直方向的可變的介電常數之至少一個區域。在一實施例中，上述結構進一步包含鄰近於層疊介電層的金屬接觸區，上述金屬接觸區遠離上述閘極堆疊物。
與另一個揭露的實施例一致，揭露一種在具有溝槽表面的溝槽區域內形成層疊介電層的方法。上述方法包含一或多組步驟，其中步驟包含沉積由與溝槽表面共形的第一材料形成的第一子層；以及沉積由與溝槽表面共形的第二材料形成的第二子層。第一材料、或第二材料是低k材料，且其具有低於第一材料、或第二材料中的另一者的介電常數。再者，低k材料具有低於第一材料、或第二材料中的另一者的蝕刻選擇比。
在一實施例中，上述方法進一步包含形成整併子層的步驟，其中整併子層由具有低於上述低k材料的介電常數的材料形成，且其中整併子層的厚度大於層疊介電層的任何其他子層的厚度。在一實施例中，形成第二子層的材料具有形成第一子層的材料的蝕刻選擇比的至少兩倍的蝕刻選擇比。
附圖及說明描繪並描述了各種實施例及其部件與構件。所屬技術領域中具有通常知識者將理解，在本說明書中使用的任何特定術語僅僅是為了方便，且因此各種實施例不應受到此些術語來認定及/或暗示特定製程的限制。因此，期望的是，本文描述的實施例在所有態樣都被認為是說明性的而非限制性的，並且為了確定各種實施例的範圍而參考所附申請專利範圍。
前述內文概述了各種實施例的部件，使所屬技術領域中具有通常知識者可以從各個態樣更佳地了解本揭露。所屬技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在本文中介紹的各種實施例等相同之優點。所屬技術領域中具有通常知識者也應裡解這些等效的構型並未背離本揭露的發明精神與範圍，且在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100,122,1801:基板 102:接觸物 104:源極/汲極區域 106:介電層 108:閘極導電區域 112,1810,1840,1880:SAC介電層 M:整併子層 112A,614,615,906,907A,907B ,1010,1024,1410,1420,1430,1431,T1:區域 114,1811:層間介電層 115:襯層材料 116:頂導電層 117:閘極堆疊物 118,120,1813:間隙物 124:絕緣層 1412A~1412C:電場線 1601:蓋層 1700,1800,1901,1902:製程 1702:硬遮罩 1710:暴露部分 1720,1831A,1831B,1861,801:溝槽 1812,1871:蝕刻停止層 1814:接觸蝕刻停止層 1815:金屬層 1816:金屬導電閘極層 201~203,221,231,232,401,402,421,422:群組 201A~203A,201B~203B,221A,221B,231A1,231A2,231B1,231B2,401A~401C,402A~402C,421A~421C,422A~422C,501A,502A,501B,502B,601,602,611,612,A,A1,A2,B,B1,B2,C,D:子層 2010:裝置設計系統 2012:裝置設計 2014:裝置製造系統 2016:裝置 2020:電路設計系統 2022:電路設計 2024:電路製造系統 2026:電路 603,613:線 800,1715:結構 802,803,804,807A,807B,905:表面 810,815,830,901,1021,1022,1023:角隅 H1A,H1B,H2A,H2B:厚度 S1,S2,S3,S4,S5,S6,S7,S8,S9,1911,1913,1915,1927,1928:步驟
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，圖式並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A圖是與各種說明性實施例一致的半導體結構的剖面圖。 第1B圖是與各種說明性實施例一致的層疊介電層的剖面圖。 第2A~2C圖、第3圖、第4A~4C圖及第5圖是與各種說明性實施例一致的層疊介電層的區域的剖面圖。 第6A及6B圖是與各種說明性實施例一致的層疊介電層的區域的剖面圖。 第7A及7B圖是繪示與各種說明性實施例一致的介電層的退火對此些層的介電常數及蝕刻選擇比的影響。 第8A~8C圖及第9~13圖是與各種說明性實施例一致的層疊介電層的剖面圖。 第14圖是與各種說明性實施例一致的層疊介電層、導電區域、及電場線的剖面圖。 第15圖是與各種說明性實施例一致的層疊介電層的剖面圖。 第16A圖是與各種說明性實施例一致的具有覆蓋層的層疊介電層的剖面圖。 第16B圖是與各種說明性實施例一致的層疊介電層的剖面圖。 第16C圖是與各種說明性實施例一致的層疊介電層的剖面圖。 第17圖是與各種說明性實施例一致的鄰近於層疊介電層之蝕刻溝槽的說明性製程的圖。 第18圖是與各種說明性實施例一致的形成具有多個自對準接觸(self-aligned contact，SAC)層的半導體結構的說明性製程的圖。 第19A及19B圖是與各種說明性實施例一致的形成SAC介電層的各個說明性製程的流程圖。 第20圖是與各種說明性實施例一致的用於製造電路的說明性流程圖。
112A:區域
201A~203A,201B~203B:子層
201~203:群組

Claims (1)

  1. 一種半導體結構，其包括： 一半導體基板； 一閘極堆疊物，於該半導體基板的一上表面的一第一部分之上；及 一層疊介電層，於該閘極堆疊物的一上表面的至少一部分之上，該層疊介電層至少包含一第一子層及一第二子層，其中該第一子層由具有低於用於形成該第二子層的材料的介電常數的材料形成，且其中用於形成該第二子層的材料具有高於用於形成該第一子層的材料的蝕刻選擇比。
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