TW202117979A - 用於高效能互連的可變間距與堆疊高度 - Google Patents

用於高效能互連的可變間距與堆疊高度 Download PDF

Info

Publication number
TW202117979A
TW202117979A TW109117524A TW109117524A TW202117979A TW 202117979 A TW202117979 A TW 202117979A TW 109117524 A TW109117524 A TW 109117524A TW 109117524 A TW109117524 A TW 109117524A TW 202117979 A TW202117979 A TW 202117979A
Authority
TW
Taiwan
Prior art keywords
nanometers
height
interconnecting lines
variable
metal
Prior art date
Application number
TW109117524A
Other languages
English (en)
Inventor
劉恩劭
朴朱東
李呈光
瓦力德 賀菲斯
嘉弘 簡
建生 許
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202117979A publication Critical patent/TW202117979A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種積體電路結構包含基底及在該基底上的複數個金屬層面。第一金屬層面包括第一介電質材料。第一金屬層面更包括在該第一介電質材料中的第一複數個互連線，其中在該第一金屬層面中的該第一複數個互連線具有從相對窄至相對寬的可變寬度，並且其中該第一複數個互連線具有基於該可變寬度的可變高度，使得該第一複數個互連線之相對寬的一者相對於該第一複數個互連線之相對窄的一者具有從該基材之較高高度，以及至該第一材料層面之頂部的較短距離。

Description

用於高效能互連的可變間距與堆疊高度
本揭露之實施例係本領域之積體電路結構，並且更具體地係用於高效能互連的可變間距與堆疊高度。
在過去幾十年中，積體電路中的特徵的縮放一直是不斷增長半導體工業背後的驅動力。縮放到更小和更小的特徵使得能夠在半導體晶片的有限的面積上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體或邏輯裝置，藉此具有增加容量之產品的製造。然而，驅動越來越大的容量並不是沒有問題。優化每個裝置的效能的必要性變得越來越重要。
習知和最先進製造處理的可變性可能會限制將其進一步進展至10奈米以下範圍的可能性。因而，未來技術節點所需的功能性組件的製造可能需要在當前製造處理中或替代當前製造處理中引入新的方法或整合新技術。
及
敘述了用於高效能互連的可變節距與堆疊高度。在下面的敘述中，闡述了許多具體細節，諸如具體材料和工具方案，以便提供對本發明之實施例的透徹理解。對本發明所屬領域之具有通常知識者，本發明的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它實例中，眾所周知的特徵(諸如，單一或雙金屬鑲嵌處理)沒有詳細的敘述，是為了避免模糊本發明之實施例。再者，應理解其圖式中所示之各個實施例為說明性表示並且沒必要按比例繪圖。於某些情況下，各種操作將被描述為多個離散操作，其依次以對於理解本揭露最有幫助的方式描述，然而，描述的順序不應被解釋為暗示這些操作必然依賴於順序。特別地，這些操作不需要按照呈現的順序執行。
出於參考的目的某些用語亦可用於下面敘述，因此不旨在進行限制。例如，諸如「上」、「下」、「上方」、「下方」、「底部」及「頂部」的用語是指圖式中所參考的方向。諸如「前方」、「後方」、「後側」、「側方」等用語敘述在一致但任意的參考架構之組件之部分的取向及/或位置，這通過參考敘述所討論的組件的內文和相關附圖而顯而易見。這樣的用語可以包括以上具體提到的詞、其衍生詞以及類似含義的詞。
文中所述之實施例可以針對前段(front-end-of-line；FEOL)半導體處理和結構。FEOL係其中單一裝置(例如，電晶體、電容器、電阻器等等)係經圖案化在半導體基材或層中之積體電路(IC)製造的第一部分。FEOL通常覆蓋至多(但不包括)金屬互連層之沉積的所有物。在最後FEOL操作之後，其結果一般而言係具有隔離電晶體(例如，沒有任何線)的晶圓。
文中所述之實施例可以針對後段(back end of line;BEOL)半導體處理和結構。BEOL係其中單一裝置(例如，電晶體、電容器、電阻器等等)係以佈線在晶圓(例如，金屬化層、或多層)上互連之IC製造的第二部分。BEOL包括接觸、絕緣層(介電質)、金屬層級、用於晶片至封裝連接的接合部位。在製造階段接觸(墊)的BEOL部分中，形成互連線、通孔、及介電質結構。對於現代IC處理，可在BEOL中增加10個以上的金屬層。
下文敘述的實施例可施加至FEOL處理和結構、BEOL處理或結構、或FEOL和BEOL處理和結構兩者。具體而言，儘管例示性處理方案可使用FEOL處理情境繪示，此種方案亦可施加至BEOL處理。類似地，儘管例示性處理方案可使用BEOL處理情境繪示，此種方案亦可施加至FEOL處理。
文中所述之實施例的一或多個實施例係關於高效能互連的可變間距與堆疊高度。實施例可包括或涉及一或多個RF電晶體、低延遲邏輯晶片、及晶片上系統(SoC)技術。可實施一或多個實施例以實現高效能電晶體，以潛在地增加未來技術節點之SoC中的後端邏輯的單片整合。
為了提供背景，在積體電路(IC)中製造導電結構的習知方法是在基材或晶圓上方形成開口區域，並在開口區域中沉積導電材料以形成導電結構。例如，為了形成互連，沉積和蝕刻介電質層以形成開口或溝槽(及/或通孔)的圖案。接著，沉積導電材料至溝槽中以形成互連。另一實例係包括閘極電極及形成在一或多個鰭片上方的閘極介電質以界定通道區域之電晶體閘極堆疊的形成。可使用置換閘極處理來製造此一閘極堆疊，其中在置換閘極處理中，在鰭片上方沉積和圖案化虛設閘極，並且在虛設閘極兩側上相鄰地形成間隔物。在虛設閘極和間隔物上方沉積絕緣材料，並去除虛設閘極，在間隔物之間留下暴露電晶體之通道區域的開口或溝槽。從開口去除虛設閘極材料，接著以(例如)高K介電質和替換金屬閘極材料置換以形成閘極堆疊。
在將導電材料沉積在開口區域中之後，透過化學機械研磨(CMP)處理去除位於介電層表面上方之被稱為覆蓋層的導電材料。CMP係用來平坦化各種在半導體積體電路(IC)裝置中使用的材料。例如，CMP係用來研磨諸如二氧化矽的介電質層以及諸如鎢、鋁、和銅的金屬層。無論被研磨的材料如何，可使用類似研磨技術去除介電質層上方多於導電材料，同時獲得平坦的表面。
隨著技術節點的不斷發展，導電結構(諸如，互連)的特性(例如，電阻值和電容值)開始成為影響電路效能的主要因素。現有的互連架構具有有限自由度，從而導致用於縮放和效能目標的緊密設計窗口。互連縮放的主要目標集中在減少所需晶片尺寸上，同時保持/改善金屬線電阻值和電容值引起的信號延遲。這主要是透過仔細的金屬線間距/寬度/高度最佳化來完成的。現有技術解決方案可能在某些金屬層具有不同的互連線寬度，以最佳化電路效能。然而，一般而言會在具體金屬層處使用固定金屬高度，這限制了進一步設計最佳化的機會。
根據文中所述之一或多個實施例，引入金屬高度作為用於互連電阻值和電容值最佳化的另一自由度。更明確地，IC可具有複數個金屬層面或層，其中金屬層面中的至少一個具有可變寬度和可變高度互連。用於製造可變高度互連的處理不需額外的光罩，從而降低製造成本。使用此架構製造的IC可以展現出改善用以最佳化互連電阻值和電容值的能力。
圖1A繪示具有主動區102及過渡區104之晶粒100的透視圖。主動區102和過渡區104的至少一部分可包括導電結構，諸如互連線106。例如，主動區102可含有互連線106及一或多個主動半導體裝置(例如，電晶體、二極體)、被動裝置(例如，電阻器、電容器、電感器)，其被組裝以形成積體電路。過渡區104可含有互連線106並且僅包含非主動結構。主動區102和過渡區104可形成在基底118上方的幾個半導體材料層116中。一些導電結構(諸如，互連線106)可形成在複數個金屬化或金屬層面114的每一者中，諸如多/裝置、金屬0(M0)、金屬1(M1)、金屬2(M2)、金屬3(M3)等等。金屬層面114及金屬層面之間的通孔層122係形成在半導體材料層116之頂部上。額外的材料層可存在於圖1A中所示之層的上方或下方。晶粒100可選擇性地包括其它導電結構，諸如防護環120。基底118可包含(例如)主體半導體晶圓(例如，矽)或基材材料(例如，藍寶石)。
根據所揭露的實施例，晶粒100上的積體電路(IC)可具有複數個金屬層面114，其中金屬層面114中的至少一者包含可變高度互連線106A和106B(而不是具有金屬層的固定高度互連線)，以提供調節互連線106之金屬電阻值的能力。
圖1B係顯示用具有可變高度互連線106之金屬層製造的一部分IC 130之晶粒100的橫截面視圖。橫截面視圖係沿著正交於互連線的方向。IC 130包括由在基底118上方的通孔層122分離的複數個金屬層面114，並且每一金屬層面114具有金屬層面高度132A和132B(其可以是相同或不同)。例如，第一金屬層面Mn (或Mn 層面)具有第一金屬層面高度132A並且包括第一介電質材料108A及形成在介電質材料108中的第一複數個互連線106A。第一複數個互連線106A實質上平行(例如，+-5度內)並且沿著第一方向(在該視圖中在頁面內和在頁面外)延伸。
根據所揭露的實施例，在Mn 層面中的第一複數個互連線106A具有從相對窄(w)至相對寬(W)的可變寬度。此外，第一複數個互連線106A具有基於可變寬度的可變高度(例如，h、H)，使得第一複數個互連線106A之相對寬(W)的一者具有比從基底118測量第一複數個互連線106A之相對窄(w)的一者較高的高度以及從第一金屬層面之頂部較短的距離(例如，d、D)。
作為進一步實例，IC 130包括第二金屬層面Mm (或Mm 層面)，其可為在第一金屬層面上放的一或多個其他金屬層面114。第二金屬層面Mm 包括通孔層122及在通孔層122上方的第二介電質材料108B，其中第二複數個互連線106B係形成在第二介電質材料108B中。根據所揭露的實施例，在Mm 中的第二複數個互連線106B具有從相對窄(w)至相對寬(W)的可變寬度。此外，第二複數個互連線106B具有基於可變寬度的可變高度(例如，h、H、h’)，使得第二複數個互連線106B之相對寬(W)一者具有比從通孔層122測量之第二複數個互連線106B之相對窄(w)的一者更高的高度以及從第二金屬層面之頂部較短的距離(例如，d、D、d’)。
在實施例中，相對窄互連線106A和106B之寬度(w)的範圍約10奈米至100奈米，相對寬互連線106A和106B之寬度(W)的範圍約100奈米至200微米。
在實施例中，複數個互連106A和106B之間的高度差約至多200%。在一個具體實例中，複數個互連106A和106B之間的高度差的範圍從約50奈米至100奈米。每一金屬層面114中的互連線106A和106B之最大高度由金屬層面之金屬層面高度132A和132B限制。在實施例中，第一複數個互連線106A和106B之可變高度的範圍約50奈米至200奈米。
在一實施例中，互連線106A和106B可包含導電填充材料，諸如金屬或其它合適的材料。金屬的實例包括鈷、銅、鈦、鋁、或其它合適的金屬。除了在其中形成的通孔之外，通孔層122可包含與介電質材料108A和108B相同或不同的材料。介電質材料108A和108B的實例包括二氧化矽 (SiO2 )、氮化鈦(TiN)、氮化矽 (Si3 N4 )或其它合適的介電質材料。
根據所揭露實施例的進一步態樣，第一和第二金屬層面Mn 和Mm 中的至少一者可包括由兩或多個金屬材料(而不是一種金屬)組成的至少一互連線106A和106B。例如，第二金屬層面Mm 係顯示為具有由第一金屬材料134A及在第一金屬材料134A上的第二金屬材料134B組成的互連線106B-1。在一實施例中，第一金屬材料134A與第二金屬材料134B不同。然而，在另一實施例中，第一金屬材料134A與第二金屬材料134B相同。
IC之橫截式穿透電子顯微鏡影像(XTEM)樣品(或任何其它合適的檢測工具)可檢測是否使用了具有可變寬度和堆疊高度的互連線。例如，即使在其中第一金屬材料134A和第二金屬材料134B包含相同材料的實施例中，XTEM可識別兩種不同材料之間的晶界。
根據所揭露的實施例，可變寬度和可變高度互連線提供了調整互連線中的金屬電阻的能力，從而可以將信號最佳地路由到較寬的溝槽，該溝槽現在具有較高的金屬高度以降低電阻值並實現更快的信號。
圖2A至2D繪示根據第一實施例製造具有可變寬度和可變高度互連線之IC的方法。圖2A繪示在介電質材料208被圖案化並且在IC之金屬層面中基底218上方蝕刻之後以形成具有從相對窄(w)溝槽至相對寬(W)溝槽之可變寬度的溝槽230的製造處理。此後，沉積導電材料234以填充溝槽230，以填充相對窄(w)溝槽及相對寬(W)溝槽。執行第一蝕刻處理以使用濕式或乾式蝕刻凹陷在溝槽230中的導電材料234。
圖2B繪示在IC上方定向地沉積蝕刻停止材料236之後以覆蓋介電質材料208和導電材料234之表面的製造處理。蝕刻停止材料236的定向沉積可透過濺鍍或電漿增強型化學氣相沉積(PECVD)進行。由於不同的橫寬比，落在溝槽230之底部的蝕刻停止材料236的量不同，一般而言在相對寬(W)溝槽中的蝕刻停止材料236較厚。蝕刻停止材料236的材料選擇準則為其需要能抵抗回蝕處理(圖2C)之後的蝕刻處理(圖2D)。在一實施例中，蝕刻停止材料236對於導電材料234具有選擇性。
在一實施例中，蝕刻停止材料236可包含導電材料，諸如金屬或其它合適的材料。在此實施例中，包含蝕刻停止材料236的導電材料係與導電材料234相同。然而，在另一實施例中，包含蝕刻停止材料236的導電材料係與導電材料234不同。在另一實施例中，蝕刻停止材料236可包含非導電材料。
圖2C繪示在執行回蝕處理之後以從在相對窄(w)溝槽中的導電材料234之頂部去除部分的蝕刻停止材料236的製造處理。
圖2D繪示在執行第二蝕刻處理之後以去除蝕刻停止材料236的剩餘部分並進一步凹陷在相對窄(w)溝槽中的導電材料234導致形成複數個互連線206的製造處理。在實施例中，第二蝕刻處理可為濕式或乾式蝕刻。由於蝕刻停止材料236的存在仍然存在於相對寬(W)的溝槽中，因此可以在相對窄(w)的溝槽和相對寬(W)的溝槽之間區分最終的金屬高度。因此，無須額外光罩形成具有可變寬度和可變高度的互連線206，從而降低製造成本。
在一實施例中，圖案化溝槽230使得相對窄(w)溝槽之寬度的範圍約為10奈米至100奈米，以及相對寬(W)溝槽之寬度的範圍約為100奈米至200微米。在一實施例中，執行導電材料234的沉積和第二蝕刻處理，使得複數個互連線206之間的高度差約至多200%。在一實施例中，複數個互連線206之間的高度差範圍約50奈米至100奈米。此外，複數個互連線206之最大高度係由金屬層面的高度限制。在一實施例中，該複數個互連線206之可變高度的範圍約50奈米至200奈米。
圖3A至3C繪示根據第二實施例製造具有可變寬度和可變高度互連線之IC的方法。類似於圖2A，圖3A繪示在介電質材料308被圖案化並且在IC之金屬層面中蝕刻之後以在基底318上方形成具有從相對窄(w)溝槽至相對寬(W)溝槽之可變寬度的溝槽330的製造處理。此後，沉積導電材料334以填充溝槽330，以填充相對窄(w)溝槽及相對寬(W)溝槽。然而，與圖2A不同之處在於，執行第一蝕刻處理以凹陷在溝槽330中的導電材料334至相對薄互連線指定的目標高度(h)。可使用濕式或乾式蝕刻來執行第一蝕刻。
圖3B繪示在IC上方以定向沉積技術定向地沉積金屬回填材料336之後以覆蓋介電質材料308和導電材料334之表面的製造處理。金屬回填材料336的定向沉積可透過濺鍍或電漿增強型化學氣相沉積(PECVD)進行。再次由於不同的橫寬比，落在溝槽之底部的金屬回填材料336的量不同，一般而言在相對寬(W)溝槽中的金屬回填材料336較厚。
圖3C繪示在執行回蝕處理之後以從介電質材料308及從在相對窄(w)溝槽中的導電材料334去除部分的金屬回填材料336從而導致在指明金屬層面處具有可變寬度和可變高度(h、H)的複數個互連線306的製造處理。
在一實施例中，圖案化溝槽330使得相對窄(w)溝槽之寬度的範圍約為10奈米至100奈米，以及相對寬(W)溝槽之寬度的範圍約為100奈米至200微米。在一實施例中，製造處理導致複數個互連線306之間的差約至多200%。在一實施例中，複數個互連線306之間的高度差範圍約50奈米至100奈米。此外，複數個互連線306之最大高度係由金屬層面的高度限制。在一實施例中，該複數個互連線306之可變高度的範圍約50奈米至200奈米。
文中所述之積體電路結構可包括在電子裝置中。作為此類設備的一實例，根據文中所述之一或多個實施例，圖4A和圖4B係包括具有可變堆疊高度之一或多個互連的晶圓和晶粒的俯視圖。
根據如上文敘述的製造處理，所揭露實施例藉由消除對設計在不同金屬層面上具有不同固定高度互連線之IC的需要而減少佈線的複雜性。
參照圖4A和4B，晶圓400可由半導體材料組成，並且可包括具有形成在晶圓400之表面上的積體電路(IC)結構之一或多個晶粒402。每一晶粒402可為包括任何合適的IC的半導體產品的重複單元(例如，包括具有可變堆疊高度之一或多個互連的IC，諸如上文中所述)。在完成半導體產品的製造之後，晶圓400可經歷單片化製程，其中每個晶粒402係彼此分離以提供半導體產品的離散「晶片」。具體而言，包括具有本文所揭露之單獨縮放之選擇器的嵌入式非揮發性記憶體結構的結構可採用晶圓400的形式(例如，未單片化)或晶粒402的形式(例如，單片化)。晶粒402可包括基於單獨縮放之選擇器及/或支持電路路由電信號的一或多個嵌入式非揮發性記憶體結構以及任何其它IC組件。在一些實施例中，晶圓400或晶粒402可包括額外的記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置、邏輯裝置(例如，AND、OR、NAND或NOR閘)或任何其他合適的電路元件。這些裝置中的多個可以被組合在單個晶粒402上。例如，由多個記憶體裝置形成的記憶體陣列可被形成在相同晶粒402上，如經組態以將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中之指令的處理裝置或其它邏輯。
文中所揭露之實施例可用於製造各種不同類型積體電路及/或微電子裝置。此積體電路的實例包括但不限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等等。於其他實施例中，可製造半導體記憶體。而且，積體電路或其他微電子裝置可用在本領域中已知的各種電子裝置中。例如，在電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置等等中。積體電路可與系統中的匯流排和其它組件耦接。例如，處理器可藉由一或多個匯流排耦接至記憶體、晶片組等等。處理器、記憶體、和晶片組中的每一者可潛在地使用文中揭露的方案來製造。
圖5根據本發明一實施例繪示電子系統500的方塊圖。電子系統500可對應於(例如)可攜式系統、電腦系統、處理控制系統、或利用處理器及相關聯記憶體的任何其它系統。電子系統500可包括微處理器502(具有處理器504和控制單元506)、記憶體裝置508、及輸入/輸出裝置510(應理解到在各個實施例中，電子系統500可具有複數個處理器、控制單元、記憶體裝置單元及/或輸入/輸出裝置)。在一實施例中，電子系統500具有指令集，其界定將由處理器504對資料執行的操作，以及處理器504、記憶體裝置508、和輸入/輸出裝置510之間的其它異動。控制單元506藉由循環一組操作來協調處理器504、記憶體裝置508和輸入/輸出裝置510之操作，該組操作導致從記憶體裝置508檢索指令並執行指令。記憶體裝置508可包括如本說明書中所敘述之非揮發性記憶胞。在一實施例中，記憶體裝置508如圖5中所描繪嵌入在微處理器502中。在一實施例中，處理器504或電子系統500之另一組件包括具有可變堆疊高度的一或多個互連，諸如文中所述。
圖6係可包括根據文中所揭示之一或多個實施例之具有可變堆疊高度的一或多個互連的積體電路(IC)裝置組件的橫截面側視圖。
參照圖6，IC裝置組件600包括具有文中所述的一或多個積體電路結構的組件。IC裝置組件600包括數個設置在電路板602(其可為例如主機板)上的組件。IC裝置組件600包括設置在電路板602之第一面640和電路板602之相對第二面642上的組件。一般而言，組件可設置在面640和642的一或兩個上。具體而言，IC裝置組件600之組件的任何合適的一者可包括具有可變堆疊高度的數個互連，諸如本文中所述。
在一些實施例中，電路板602可為包括印刷電路板(PCB)，其包括藉由介電質材料層彼此分離且藉由導電通孔互連的多個金屬層。可以以期望的電路圖案形成任何一或多個金屬層，以在耦接到電路板602的組件之間路由電信號(可選地與其他金屬層結合)。在其他實施例中，電路板602可以是非PCB基材。
圖6中所示之IC裝置組件600包括藉由耦接組件616耦接至電路板602之第一面640的疊合式中介層結構636。耦接組件616可將疊合式中介層結構636電性和機械耦接至電路板602，並且可包括焊球(如圖6所示)、插座的公和母部分、黏著劑、底填充材料和/或任何其他合適的電性和/或機械耦接結構。
疊合式中介層結構636可包括藉由耦接組件618耦接至中介層604的IC封裝620。耦接組件618可採取任何合適的形式用於應用，諸如上面參考耦接組件616所討論的形式。雖然在圖6中顯示為單個IC封裝620，但是多個IC封裝可耦接至中介層604。應理解到額外的中介層可耦接至中介層604。中介層604可提供用於橋接電路板602和IC封裝620的中間基材。IC封裝620可以是或者包括例如晶粒(圖4B的晶粒402)、或任何其他合適的組件。通常，中介層604可延展連接至更寬間距，或改程連接至不同連接。例如，中介層604可將IC封裝620(例如，晶粒)耦接至用於耦接至電路板602的耦接組件616之球柵陣列(BGA)。在圖6中所示的實施例中，IC封裝620和電路板602係附接至中介層604相對側。在其他實施例中，IC封裝620和電路板602可附接至中介層604的相同側。在一些實施例中，三或更多個組件藉由中介層604互連。
中介層604可以以環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在一些實施方式中，中介層604可以由替代的剛性或可撓材料形成，其可包括上敘之用於半導體基材的相同材料，諸如矽、鍺及其他III-V族及IV族材料。中介層604可包括金屬互連610及通孔608，其包括但不限制於穿越矽通孔(TSV)606。中介層604可進一步包括嵌入裝置，其包括被動及主動裝置兩者。此種裝置可包括但不限制於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及微電子系統(MEMS)裝置之更複雜的裝置亦可形成於中介層604上。封裝上中介層結構636可以採用本領域已知的任何封裝上中介層結構的形式。
IC裝置組件600可包括藉由耦接組件622耦接至電路板602之第一面640的IC封裝624。耦接組件622可以採用上面參考耦接組件616所討論的任何實施例的形式，以及IC封裝624可以採用上面參照IC封裝620討論的任何實施例的形式。
圖6中所示之IC裝置組件600包括藉由耦接組件628耦接至電路板602之第二面642的疊合式封裝結構634。疊合式封裝結構634可包括藉由耦接組件630耦接在一起的IC封裝626和IC封裝632，使得IC封裝626設置在電路板602與IC封裝632之間。耦接組件628和630可以採用上面討論的耦接組件616之任何實施例的形式，並且IC封裝626和632可以採用上面討論的IC封裝620的任何實施例的形式。疊合式封裝結構634可根據本領域已知的任何疊合式封裝結構組態。
圖7根據本發明之一實施方式繪示計算裝置700。計算裝置700容置主機板702。主機板702可包括數個組件，包括但不限制於處理器704和至少一通訊晶片706。處理器704可物理性地及電性地耦接至主機板702。在一些實施方式中，至少一通訊晶片706亦物理性地和電性地耦接到主機板702。在進一步的實施方式中，通訊晶片706係處理器704的一部分。
根據其應用，計算裝置700可以包括可或不可物理性地和電性地耦接到主機板702的其他組件。這些其它組件可包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存裝置(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片706致能無線通訊，用於將資料轉移至計算裝置700及從計算裝置700轉移資料。用語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片706可實施任何數目之無線標準或協定實現無線通訊，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX (IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置700可包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片706可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置700之處理器704包括封裝在處理器704內的積體電路晶粒。在本揭露的一些實施方式中，處理器之積體電路晶粒包括一或多個具有可變堆疊高度互連，根據本揭露之實施例的實施方式。術語「處理器」可指處理來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中之任何裝置或部分裝置的其它電子資料。
通訊晶片706也包括封裝在通訊晶片706內的積體電路晶粒。根據本揭露之實施例的另一實施方式，通訊晶片之積體電路晶粒包括根據本揭露之實施例之實施方式的具有可變堆疊高度的一或多個互連。
在進一步實施方式，容置在計算裝置700內的其它組件可含有根據本揭露之實施例之實施方式的積體電路晶粒，其包括具有可變堆疊高度的一或多個互連。
在各個實施方式中，計算裝置700可為膝上型電腦、輕省筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施方式中，計算裝置700可為處理資料之任何其他電子裝置。
因此，文中所述之實施例包括具有可變堆疊高度的互連。
所示本揭露之實施例之實施方式的上述敘述，包括摘要中敘述的內容，不旨在是窮盡的或將本發明限制於所揭露的精確形式。雖然為了說明的目的在此敘述了本揭露的具體實施方式和範例，但是如本領域具通常知識者將認識到的，在本揭露的範圍內的各種等效修改是可能的。
這些對於本揭露之修改可以根據上述詳細敘述進行。在申請專利範圍中使用的術語不應被解釋為將本揭露限制於說明書和申請專利範圍中公開的具體實施方式。相反，本揭露的範圍完全由申請專利範圍判定，所述申請專利範圍將根據所確立的申請專利範圍解釋的原則來解釋。
實例實施例1：一種積體電路結構包含基底及在該基底上的複數個金屬層面。第一金屬層面包括第一介電質材料。第一金屬層面更包括在該第一介電質材料中的第一複數個互連線，其中在該第一金屬層面中的該第一複數個互連線具有從相對窄至相對寬的可變寬度，並且其中該第一複數個互連線具有基於該可變寬度的可變高度，使得該第一複數個互連線之相對寬的一者相對於該第一複數個互連線之相對窄的一者具有從該基材之較高高度，以及至該第一金屬層面之頂部的較短距離。
實例實施例2：如實施例1的積體電路結構，其進一步包含通孔層及在該通孔層上方的第二介電質材料。第二複數個互連線係在該第二介電質材料中，其中在該第二金屬層面中的該第二複數個互連線具有從相對窄至相對寬的可變寬度，並且其中該第二複數個互連線具有基於該可變寬度的可變高度，使得該第二複數個互連線之相對寬的一者相對於該第二複數個互連線之相對窄的一者具有從該通孔層之較高高度，以及至該第二金屬層面之頂部的較短距離。
實例實施例3：如實施例2之積體電路結構，其中自該第一複數個互連線及該第二複數個互連線中的至少一者的至少一互連線係由兩金屬材料組成。
實例實施例4：如實施例1、2或3之積體電路結構，其中該相對窄第一複數個互連線之該寬度的範圍約為10奈米至100奈米，並且該相對寬第一複數個互連線之該寬度的範圍約為100奈米至200微米。
實例實施例5：如實施例1、2、3或4之積體電路結構，其中該第一複數個互連線之間的高度差約為至多200%。
實例實施例6：如實施例1、2、3、4或5之積體電路結構，其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
實例實施例7：如實施例1、2、3、4、5或6之積體電路結構，其中該第一複數個互連線之最大高度係由該第一金屬層面的金屬層面高度限制。
實例實施例8：如實施例1、2、3、4、5、6或7之積體電路結構，其中該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
實例實施例9：一種製造積體電路的方法，該方法包含圖案化和蝕刻基底上的介電質材料以形成溝槽，該溝槽具有從相對窄溝槽至相對寬溝槽的可變寬度。沉積導電材料以填充該相對窄溝槽及該相對寬(W)溝槽。執行第一蝕刻處理，以凹陷在該等溝槽中的該導電材料。沉積蝕刻停止材料以覆蓋該介電質材料和該導電材料的表面。執行回蝕處理以從在該相對窄溝槽中的該導電材料之頂部去除部分的該蝕刻停止材料。執行第二蝕刻處理以去除剩餘的該蝕刻停止材料並進一步凹陷在該相對窄溝槽中的該導電材料以形成具有可變寬度及可變高度的複數個互連線。
實例實施例10：如實施例9之方法，進一步包含：沉積該蝕刻停止材料使得降落在該溝槽之底部的該蝕刻停止材料的量不同，其中該蝕刻停止材料在該相對寬溝槽中較厚。
實例實施例11：如實施例9或10之方法，其進一步包含：提供該蝕刻停止材料使得該蝕刻停止材料對於該導電材料具有選擇性。
實例實施例12：如實施例9、10或11之方法，其中在該溝槽中的該導電材料包含第一導電材料，且其中該蝕刻停止材料包含第二導電材料。
實例實施例13：如實施例9、10、11或12之方法，其進一步包含：圖案化該溝槽使得該相對窄溝槽之寬度的範圍約為10奈米至100奈米，以及該相對寬溝槽之寬度的範圍約為100奈米至200微米。
實例實施例14：如實施例9、10、11、12或13之方法，其進一步包含：其中該第一複數個互連線之間的高度差約為至多200%。
實例實施例15：如實施例9、10、11、12、13、14或15之方法，其進一步包含：其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
實例實施例16：如實施例9、10、11、12、13、14或15之方法，其進一步包含：形成該複數個互連線使得該複數個互連線的最大高度係由該金屬層面的高度限制。
實例實施例17：如實施例9、10、11、12、13、14、15或16之方法，其進一步包含：形成該複數個互連線使得該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
實例實施例18：一種製造積體電路的方法，該方法包含圖案化和蝕刻在金屬層面中的介電質材料以形成溝槽，該溝槽具有從相對窄溝槽至相對寬溝槽的可變寬度。沉積導電材料以填充該相對窄溝槽及該相對寬溝槽。執行第一蝕刻處理，以凹陷在該等溝槽中的該導電材料至該相對薄互連線指定的目標高度。沉積金屬回填材料以覆蓋該介電質材料和該導電材料的表面。執行回蝕處理以從該介電質材料及在該相對窄(w)溝槽中的該導電材料去除部分的該金屬回填材料，從而導致複數個互連線在該金屬層面中具有可變寬度和可變高度。
實例實施例19：如實施例18之方法，進一步包含：沉積該金屬回填材料使得降落在該溝槽之底部的該金屬回填材料的量不同，其中該金屬回填材料在該相對寬溝槽中較厚。
實例實施例20：如實施例18或19之方法，其進一步包含：圖案化該溝槽使得該相對窄溝槽之寬度的範圍約為10奈米至100奈米。
實例實施例21：如實施例18、19或20之方法，其進一步包含：圖案化該溝槽使得該相對寬溝槽之寬度的範圍約為100奈米至200微米。
實例實施例22：如實施例18、19、20或21之方法，其進一步包含：其中該第一複數個互連線之間的高度差約為至多200%。
實例實施例23：如實施例18、19、20、21、或22之方法，其進一步包含：其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
實例實施例24：如實施例18、19、20、21、22、或23之方法，其進一步包含：形成該複數個互連線使得該複數個互連線的最大高度係由該金屬層面的高度限制。
實例實施例25：如實施例18、19、20、21、22、23、或24之方法，其進一步包含：形成該複數個互連線使得該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
100,402:晶粒 102:主動區 104:過渡區 106,106A,106B,106B-1,206,306:互連線 108,108A,108B,208,308:介電質材料 114:金屬層面 116:半導體材料層 118,218,318:基底 120:防護環 122:通孔層 130:IC 132A,132B:金屬層面高度 134A:第一金屬材料 134B:第二金屬材料 230,330:溝槽 234,334:導電材料 236:蝕刻停止材料 336:金屬回填材料 400:晶圓 500:電子系統 502:微處理器 504:處理器 506:控制單元 508:記憶體裝置 510:輸入/輸出裝置 600:IC裝置組件 602:電路板 604:中介層 606:穿越矽通孔(TSV) 608:通孔 610:金屬互連 616,618,622,628,630:耦接組件 620,624,626,632:IC封裝 634:疊合式封裝結構 636:中介層結構 640:第一面 642:相對第二面 700:計算裝置 702:主機板 704:處理器 706:通訊晶片
[圖1A]繪示具有主動區及過渡區之晶粒的透視圖。
[圖1B]係顯示用具有可變高度互連線之金屬層製造的一部分IC之晶粒的橫截面視圖。
[圖2A至2D]繪示根據第一實施例製造具有可變寬度和可變高度互連線之IC的方法。
[圖3A至3C]繪示根據第二實施例製造具有可變寬度和可變高度互連線之IC的方法。
[圖4A]和[圖4B]係根據文中所述之一或多個實施例之包括具有可變堆疊高度之一或多個互連的晶圓和晶粒的俯視圖。
[圖5]根據本發明一實施例繪示電子系統的方塊圖。
[圖6]係可包括根據文中所揭示之一或多個實施例之具有可變堆疊高度的一或多個互連的積體電路(IC)裝置組件的橫截面側視圖。
[圖7]根據本發明之一實施方式繪示計算裝置。
206:互連線
208:介電質材料
218:基底
230:溝槽

Claims (25)

  1. 一種積體電路結構，其包含： 基底；以及 在該基底上方的複數個金屬層面，其中第一金屬層面包括： 第一介電質材料；以及 在該第一介電質材料中的第一複數個互連線，其中在該第一金屬層面中的該第一複數個互連線具有從相對窄至相對寬的可變寬度，並且其中該第一複數個互連線具有基於該可變寬度的可變高度，使得該第一複數個互連線之相對寬的一者相對於該第一複數個互連線之相對窄的一者具有從該基材之較高高度，以及至該第一金屬層面之頂部的較短距離。
  2. 如請求項1之積體電路結構，更包含： 通孔層以及在該通孔層上方的第二介電質材料； 在該第二介電質材料中的第二複數個互連線，其中在該第二金屬層面中的該第二複數個互連線具有從相對窄至相對寬的可變寬度，並且其中該第二複數個互連線具有基於該可變寬度的可變高度，使得該第二複數個互連線之相對寬的一者相對於該第二複數個互連線之相對窄的一者具有從該通孔層之較高高度，以及至該第二金屬層面之頂部的較短距離。
  3. 如請求項2之積體電路結構，其中自該第一複數個互連線及該第二複數個互連線中的至少一者的至少一互連線係由兩金屬材料組成。
  4. 如請求項1之積體電路結構，其中該相對窄第一複數個互連線之該寬度的範圍約為10奈米至100奈米，並且該相對寬第一複數個互連線之該寬度的範圍約為100奈米至200微米。
  5. 如請求項1之積體電路結構，其中該第一複數個互連線之間的高度差約為至多200%。
  6. 如請求項1之積體電路結構，其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
  7. 如請求項1之積體電路結構，其中該第一複數個互連線之最大高度係由該第一金屬層面的金屬層面高度限制。
  8. 如請求項4之積體電路結構，其中該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
  9. 一種製造積體電路的方法，該方法包含： 圖案化和蝕刻基底上的介電質材料以形成溝槽，該溝槽具有從相對窄溝槽至相對寬溝槽的可變寬度； 沉積導電材料以填充該相對窄溝槽及該相對寬(W)溝槽； 執行第一蝕刻處理，以凹陷在該等溝槽中的該導電材料； 沉積蝕刻停止材料以覆蓋該介電質材料和該導電材料的表面； 執行回蝕處理以從在該相對窄溝槽中的該導電材料之頂部去除部分的該蝕刻停止材料；以及 執行第二蝕刻處理以去除剩餘的該蝕刻停止材料並進一步凹陷在該相對窄溝槽中的該導電材料以形成具有可變寬度及可變高度的複數個互連線。
  10. 如請求項9之方法，進一步包含：沉積該蝕刻停止材料使得降落在該溝槽之底部的該蝕刻停止材料的量不同，其中該蝕刻停止材料在該相對寬溝槽中較厚。
  11. 如請求項9之方法，其進一步包含：提供該蝕刻停止材料使得該蝕刻停止材料對於該導電材料具有選擇性。
  12. 如請求項9之方法，其中在該溝槽中的該導電材料包含第一導電材料，且其中該蝕刻停止材料包含第二導電材料。
  13. 如請求項9之方法，其進一步包含：圖案化該溝槽使得該相對窄溝槽之寬度的範圍約為10奈米至100奈米，以及該相對寬溝槽之寬度的範圍約為100奈米至200微米。
  14. 如請求項9之方法，其進一步包含：其中該第一複數個互連線之間的高度差約為至多200%。
  15. 如請求項9之方法，其進一步包含：其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
  16. 如請求項9之方法，其進一步包含：形成該複數個互連線使得該複數個互連線的最大高度係由該金屬層面的高度限制。
  17. 如請求項9之方法，其進一步包含：形成該複數個互連線使得該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
  18. 一種製造積體電路的方法，該方法包含： 圖案化和蝕刻在金屬層面中的介電質材料以形成溝槽，該溝槽具有從相對窄溝槽至相對寬溝槽的可變寬度； 沉積導電材料以填充該相對窄溝槽及該相對寬溝槽； 執行第一蝕刻處理，以凹陷在該等溝槽中的該導電材料至該相對薄互連線指定的目標高度； 沉積金屬回填材料以覆蓋該介電質材料和該導電材料的表面； 執行回蝕處理以從該介電質材料及在該相對窄(w)溝槽中的該導電材料去除部分的該金屬回填材料，從而導致複數個互連線在該金屬層面中具有可變寬度和可變高度。
  19. 如請求項18之方法，進一步包含：沉積該金屬回填材料使得降落在該溝槽之底部的該金屬回填材料的量不同，其中該金屬回填材料在該相對寬溝槽中較厚。
  20. 如請求項18之方法，其進一步包含：圖案化該溝槽使得該相對窄溝槽之寬度的範圍約為10奈米至100奈米。
  21. 如請求項18之方法，其進一步包含：圖案化該溝槽使得該相對寬溝槽之寬度的範圍約為100奈米至200微米。
  22. 如請求項18之方法，其進一步包含：其中該第一複數個互連線之間的高度差約為至多200%。
  23. 如請求項18之方法，其進一步包含：其中該複數個互連線之間的該高度差的範圍約為50奈米至100奈米。
  24. 如請求項18之方法，其進一步包含：形成該複數個互連線使得該複數個互連線的最大高度係由該金屬層面的高度限制。
  25. 如請求項18之方法，其進一步包含：形成該複數個互連線使得該第一複數個互連線之該可變高度的範圍約為50奈米至200奈米。
TW109117524A 2019-06-28 2020-05-26 用於高效能互連的可變間距與堆疊高度 TW202117979A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/457,712 2019-06-28
US16/457,712 US11824002B2 (en) 2019-06-28 2019-06-28 Variable pitch and stack height for high performance interconnects

Publications (1)

Publication Number Publication Date
TW202117979A true TW202117979A (zh) 2021-05-01

Family

ID=73891845

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117524A TW202117979A (zh) 2019-06-28 2020-05-26 用於高效能互連的可變間距與堆疊高度

Country Status (3)

Country Link
US (1) US11824002B2 (zh)
CN (1) CN112151500A (zh)
TW (1) TW202117979A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127676B2 (en) * 2020-01-16 2021-09-21 International Business Machines Corporation Removal or reduction of chamfer for fully-aligned via

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2778612B2 (ja) * 1992-09-02 1998-07-23 日本電気株式会社 半導体装置
US5980657A (en) * 1998-03-10 1999-11-09 Micron Technology, Inc. Alloy for enhanced filling of high aspect ratio dual damascene structures
US6265780B1 (en) * 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6225207B1 (en) * 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
US6284642B1 (en) * 1999-08-11 2001-09-04 Taiwan Semiconductor Manufacturing Company Integrated method of damascene and borderless via process
JP3566203B2 (ja) * 2000-12-06 2004-09-15 株式会社東芝 半導体装置及びその製造方法
JP2002217195A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20080122089A1 (en) * 2006-11-08 2008-05-29 Toshiba America Electronic Components, Inc. Interconnect structure with line resistance dispersion
US8513815B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation Implementing integrated circuit mixed double density and high performance wire structure
JP6009152B2 (ja) * 2011-09-15 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20130161798A1 (en) * 2011-12-22 2013-06-27 Toshiba America Electronic Components, Inc. Graded density layer for formation of interconnect structures
US8772938B2 (en) * 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9312222B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning approach for improved via landing profile
EP3140862B1 (en) * 2014-05-08 2020-11-11 Intel Corporation Necked interconnect fuse structure for integrated circuits
US10553532B2 (en) * 2014-12-24 2020-02-04 Intel Corporation Structure and method to self align via to top and bottom of tight pitch metal interconnect layers
US9793156B1 (en) * 2016-09-12 2017-10-17 International Business Machines Corporation Self-aligned low resistance metallic interconnect structures
US9793206B1 (en) * 2016-09-29 2017-10-17 International Business Machines Corporation Heterogeneous metallization using solid diffusion removal of metal interconnects
US10026647B2 (en) * 2016-12-12 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-align patterning
US11699651B2 (en) * 2017-10-23 2023-07-11 Applied Materials, Inc. Fan-out interconnect integration processes and structures
JP2019134118A (ja) * 2018-02-01 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
CN112151500A (zh) 2020-12-29
US20200411435A1 (en) 2020-12-31
US11824002B2 (en) 2023-11-21

Similar Documents

Publication Publication Date Title
US11594524B2 (en) Fabrication and use of through silicon vias on double sided interconnect device
US10892215B2 (en) Metal on both sides with power distributed through the silicon
US11322504B2 (en) Ferroelectric-capacitor integration using novel multi-metal-level interconnect with replaced dielectric for ultra-dense embedded SRAM in state-of-the-art CMOS technology
US11699637B2 (en) Vertically stacked transistor devices with isolation wall structures containing an electrical conductor
US11469189B2 (en) Inductor and transmission line with air gap
US11705395B2 (en) Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
US11723188B2 (en) Replacement metal COB integration process for embedded DRAM
US11476241B2 (en) Interposer, microelectronic device assembly including same and methods of fabrication
TW202117979A (zh) 用於高效能互連的可變間距與堆疊高度
US11710636B2 (en) Metal and spacer patterning for pitch division with multiple line widths and spaces
US11430778B2 (en) Differential trench fill for ease of layout design
EP4020562A1 (en) 3d-ferroelectric random (3d-fram) with buried trench capacitors
US11682664B2 (en) Standard cell architecture with power tracks completely inside a cell
TW202123058A (zh) 使胞密度更高的金屬間隔中央化標準胞架構
US20200212055A1 (en) Integration scheme for ferroelectric memory with a deep trench structure
US20230102900A1 (en) Angled etch to enable tin removal from selected sidewalls
US11973105B2 (en) Embedded precision resistor for non-planar semiconductor device architectures
EP3712942A1 (en) Method of contact patterning of thin film transistors for embedded dram using a multi-layer hardmask