TW202113548A - 記憶系統及保護方法 - Google Patents

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Abstract

實施形態提供一種記憶系統及保護方法，該記憶系統及保護方法即便於PLP用電容器成為短路模式故障之情形時，亦能夠降低保護半導體記憶元件之PLP功能不動作之可能性。 實施形態之記憶系統具備電源電路、備用電路、及保護電路。電源電路對半導體記憶元件供給電力。備用電路具有可使用來自電源電路之電力進行充電之充放電元件，於電源電路之電壓下降至預先設定之閾值以下之情形時，自已充電之充放電元件對半導體記憶元件供給電力。保護電路根據充放電元件之洩漏電流，進行與充放電元件之劣化相關之動作。

Description

記憶系統及保護方法
本發明之實施形態係關於具備SSD(Solid State Drive，固態驅動器)、eMMC(embedded Multi Media Card，嵌入式多媒體卡)、UFS(Universal Flash Storage，通用快閃記憶體儲存)等半導體記憶元件之記憶系統及保護方法。
先前，例如於記憶系統中，為了應對電源瞬斷，而於對記憶體供給電力之電源電路並聯連接有多個PLP(Power Loss Protection，斷電保護)用之電容器。即，記憶系統採用能夠於電源瞬斷時將多個電容器中儲存之電力向記憶體供給之構成。由此，即便於發生意外斷電時，記憶系統亦可保護記憶體中保存之資料。又，記憶系統將對接收到之寫入指令響應為已完成寫入之資料儘可能正常地編程於記憶體。
此種記憶系統中，多個PLP用電容器並聯連接。因此，即便於多個電容器中之1個以短路模式故障之情形時，亦存在PLP功能不動作之可能性。
本發明之實施形態提供一種記憶系統及保護方法，該記憶系統及保護方法即便於PLP用電容器成為短路模式故障之情形時，亦能夠降低保護半導體記憶元件之PLP功能不動作之可能性。
實施形態之記憶系統具備電源電路、備用電路、及保護電路。電源電路對半導體記憶元件供給電力。備用電路具有可使用來自電源電路之電力進行充電之充放電元件，於電源電路之電壓下降至預先設定之閾值以下之情形時，自已充電之充放電元件對半導體記憶元件供給電力。保護電路根據充放電元件之洩漏電流，進行與充放電元件之劣化相關之動作。
以下，參照圖式對實施形態進行詳細說明。
圖1係表示本發明之實施形態之記憶系統之一例即SSD模組之構成之框圖。圖1中，將表示控制信號之流動之線(控制線)設為虛線，將輸送電源之線(電源線)設為實線。
圖1所示之一個實施形態之SSD模組2將未圖示之緩衝記憶體之資料記憶於NAND(Not and，與非)快閃記憶體20(以下稱為「NAND記憶體20」)，又，將NAND記憶體20中記憶之資料讀出至緩衝記憶體。
SSD模組2具備作為半導體記憶元件之NAND記憶體20、電源電路21、作為備用電路之PLP電路24、CPU(Central Processing Unit，中央處理單元)50等。
NAND記憶體20具有針對每一位址進行分化之記憶塊。CPU50於對NAND記憶體20寫入資料時(資料寫入時)，能夠使用位址指定記憶資料之記憶塊。又，CPU50於從NAND記憶體20讀出資料時(資料讀出時)，能夠使用位址指定讀出資料之記憶塊。
電源電路21從SSD模組2之外部接受電力供給，並根據控制信號向NAND記憶體20或CPU50、未圖示之緩衝記憶體供給電力。
PLP電路24係於一定程度上輔助電源電路21以不停止向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給電力(亦包含瞬斷在內)之電路。PLP電路24具備電容器(capacitor)，於將緩衝記憶體等中保存之資料傳輸至NAND記憶體20之過程中產生電源斷開之情形時，將預先充電於電容器中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給。由此，PLP電路24使NAND記憶體20、CPU50、未圖示之緩衝記憶體等繼續進行資料傳輸。
CPU50對PLP電路24之電容器之洩漏電流之值進行監控。於洩漏電流滿足預先記憶之劣化條件之情形時(超過洩漏電流之上限值之情形時)，CPU50進行與電容器之劣化相關之動作(電路之切離或警報信號之輸出動作)。
接下來，對電源電路21之構成進行詳細說明。電源電路21具有開關22、DC/DC(direct current，直流)轉換器23、及連接其等之間之電路配線。開關22對將輸入至SSD模組2之+5 V及+12 V等電力向內部電路供給或斷開供給進行切換。DC/DC轉換器23將+5 V及+12 V等電力之電壓轉換為既定電壓(3.3 V、2.5 V、1.8 V、0.9 V、1.35 V等)並供給至NAND記憶體20、CPU50、未圖示之緩衝記憶體等。
接下來，對PLP電路24之構成進行詳細說明。PLP電路24包含備用控制電路25、升壓轉換器26、具有電容器41之電容器電路27、降壓(Step-down)轉換器28、作為切換電路之開關29、30等。
備用控制電路25對輸入至電源電路21之電源電壓(規定值+5 V、+12 V等)進行檢測。於備用控制電路25檢測出低於預先設定之閾值電壓(+3.5 V、+10 V等)之電壓之下降之情形時，備用控制電路25控制開關29、30，將充電於電容器電路27之電容器41中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給。
升壓轉換器26係將從電源電路21經開關29供給之電力之電壓(+12 V等)向電容器電路27之電容器41能夠充電之電壓(例如25 V～30 V左右)升壓之裝置。
電容器電路27將電力儲存在電容器41中。而且，根據來自備用控制電路25之控制信號，電容器電路27將電容器41中儲存之電力向NAND記憶體20或CPU50、未圖示之緩衝記憶體等供給。
降壓轉換器28係將電容器41中儲存之電力之電壓(例如25 V～30 V左右)降壓至用來向DC/DC轉換器23供給電力之電壓(+5 V、+12 V等)之裝置。
開關29對將從電源電路21供給之電力充電於電容器電路27之電容器41中之電路進行切換。開關30對將充電於電容器41中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給之電路進行切換。開關29、30由來自備用控制電路25之控制信號(圖1之虛線)控制。
接下來，參照圖1及圖3對備用控制電路25之動作進行說明。備用控制電路25於將從電源電路21供給之電力充電於電容器41中之情形時，如圖1所示閉合開關22及開關29並且打開開關30。該情形時，連接從電源電路21向PLP電路24供給電力之電路。另一方面，切斷從PLP電路24向電源電路21之DC/DC轉換器23供給電力之電路。備用控制電路25於將充電於電容器41中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給之情形時，如圖3所示打開開關22及開關29並且閉合開關30。該情形時，切斷從電源電路21向PLP電路24供給電力之電路。另一方面，連接從PLP電路24之電容器41經由DC/DC轉換器23向NAND記憶體20等供給電力之電路。
此處，參照圖2對電容器電路27之構成進行詳細說明。圖2係表示本發明之實施形態之記憶系統之電容器電路27之構成之電路圖。電容器電路27具有作為充放電元件之多個電容器41、多個電流偵測器42、及作為開關之多個MOS FET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)43。電容器41、電流偵測器42及MOS FET43逐個串聯連接。多個電容器41並聯連接。
圖1中，電容器41藉由從電源電路21供給之電力而充電。圖3中，電容器41能夠將充電於電容器41中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給。
電流偵測器42設置於電容器41之陰極與MOS FET43之汲極D之間。電流偵測器42對流經電容器41之陰極與MOS FET43之汲極D之間之電流進行偵測。例如作為一例，電流偵測器42具有串聯連接於電容器41之陰極與MOS FET43之汲極D之間之電阻。流經電容器41之電流能夠藉由測定該電阻之端子間電壓等方法來偵測。從電流偵測器42引出信號線45。信號線45連接於CPU50。
MOS FET43具有汲極D、源極S、閘極G之各端子。汲極D經由電流偵測器42連接於電容器41之陰極側。源極S連接於接地電位GND。閘極G連接於與CPU50連接之控制線44。多個MOS FET43各自之閘極G與相互獨立之控制線44連接。
MOS FET43藉由從CPU50經控制線44輸入至閘極G之閘極控制信號，切換汲極D與源極S間之導通狀態。多個MOS FET43能夠藉由經相互獨立之控制線44分別被輸入來自CPU50之閘極控制信號，而個別地切換各自之汲極D與源極S間之導通狀態。即，多個MOS FET43藉由由CPU50控制，而獨立地開閉電容器41之陰極與PLP電路24之接地GND之間之連接。
接下來，參照圖1對CPU50之構成進行詳細說明。CPU50具有作為監控電路之電流監控器51、記憶部52、開關控制電路53等。
電流監控器51對從電容器電路27之電流偵測器42經信號線45獲得之輸出信號進行監控，檢測電容器41之洩漏電流之值。
記憶部52中記憶有包含表示電容器41之劣化之洩漏電流之閾值之劣化條件。閾值包含電容器41之劣化程度為輕度之洩漏電流之第1閾值(例如數mA)、及電容器41之劣化程度為重度之洩漏電流之第2閾值(例如數百mA)。
開關控制電路53例如於電容器41之洩漏電流之值達到第1閾值之情形時，向外部輸出警報信號。開關控制電路53於洩漏電流達到第2閾值之情形時，將從PLP電路24之接地電位GND切離電容器41之控制信號經控制線44發送至電容器電路27之MOS FET43。MOF FET43基於從開關控制電路53發送之控制信號，切換汲極D與源極S間之導通狀態。電容器41藉由由控制信號控制導通狀態之MOS FET43而從電容器電路27切離。
於電容器41之洩漏電流之值為閾值(容許值)以下之情形時，CPU50將MOS FET43之汲極D與源極S間控制為導通狀態，從而形成電容器41之陰極與PLP電路24之接地電位GND連接之狀態。於電容器41之洩漏電流之值增加到超過閾值(容許值)之情形時，CPU50打開MOS FET43之汲極D與源極S間之連接，從而形成將電容器41之陰極與PLP電路24之接地電位GND切離之狀態。藉此，將電容器41從PLP電路24切離。又，CPU50輸出警報信號。
再者，於滿足一個劣化條件之情形時，即於洩漏電流達到閾值之情形時，可輸出警報信號，亦可將電容器41從PLP電路24之接地電位GND切離，亦可同時進行該些動作。
以下，參照圖1至圖5對本發明之實施形態之SSD模組2之動作進行說明。
首先，對SSD模組2之備用控制電路25之動作例進行說明。圖4係表示實施形態之記憶系統之備用控制電路25之動作例之流程圖。
備用控制電路25對供給至電源電路21之電力之電壓進行監控。備用控制電路25當檢測出供給至電源電路21之電力之電壓時，判斷檢測出之電壓值是否超過指定閾值(S110)。
於檢測出之電壓值超過指定閾值之情形時(S110 係(YES))，備用控制電路25如圖1所示閉合開關22，閉合開關29，且打開開關30(S120)。然後，備用控制電路25結束備用動作(結束(END))。圖1中，藉由來自電源電路21之電力對電容器電路27之多個電容器41充電。以下，將如圖1般對多個電容器41充電之狀態之電路稱為第1電路。
於檢測出之電壓值為特定閾值以下之情形時(S110 否(NO))，備用控制電路25如圖3所示打開開關22，打開開關29，且閉合開關30(S130)。然後，備用控制電路25結束備用動作(結束)。圖3中，將充電於電容器電路27之電容器41中之電力向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給。以下，將如圖3之電路稱為第2電路。藉由S130之動作，能夠抑制於資料讀出寫入動作時停止向NAND記憶體20、CPU50、未圖示之緩衝記憶體等供給電力，從而儘可能地繼續進行資料之讀寫動作。
接下來，對SSD模組2之開關控制電路53之動作之一例進行說明。圖5係表示實施形態之記憶系統之開關控制電路53之動作例之流程圖。
實施形態之SSD模組2中，CPU50之電流監控器51對流經電容器電路27之多個電容器41之每一個之洩漏電流之值進行檢測。電流監控器51將檢測出之洩漏電流之值通知開關控制電路53。即，開關控制電路53經由電流監控器51對電容器41之洩漏電流進行監控。
開關控制電路53判斷電容器41之洩漏電流之值是否滿足預先記憶於記憶部52中之劣化條件(S210)。監控過程中，於某電容器41之洩漏電流之值滿足預先記憶於記憶部52中之劣化條件之情形時，開關控制電路53進行與該電容器41之劣化相關之動作(電路之切離或警報信號之輸出動作)。例如，記憶部52可預先記憶2個閾值即電容器41之劣化程度為輕度之第1閾值(數mA)、及電容器41之劣化程度為重度之第2閾值(數百mA)作為電容器41之劣化條件。
於電容器41之洩漏電流低於第1閾值之情形時(S210 低於第1閾值)，開關控制電路53結束處理(結束)。
於電容器41之洩漏電流為第1閾值以上且低於第2閾值之情形時，即，於超過表示電容器41達到輕度劣化狀態之容許值之情形時(S210 第1閾值以上且低於第2閾值)，開關控制電路53輸出警報信號(S220)。然後，開關控制電路53結束處理(結束)。
於電容器41之洩漏電流達到第2閾值(數百mA)之情形時，即，於超過表示電容器41達到重度劣化狀態之容許值之情形時(S210 第2閾值以上)，開關控制電路53向與電容器電路27中洩漏電流超過第2閾值之電容器41連接之MOS FET43經控制線44輸出閘極控制信號。其結果，該MOS FET43之汲極D與源極S間成為非導通，電容器41從PLP電路24之接地GND切離(S230)。藉此，將電容器41從PLP電路24切離。然後，開關控制電路53結束處理(結束)。
藉由此種步驟210至230之動作，實施形態之SSD模組2於電容器41之洩漏電流成為增加傾向之情形時，能夠於多個電容器41成為短路模式故障之前，將洩漏電流成為增加傾向之電容器41切離。根據實施形態之SSD模組2，能夠避免PLP用電容器41成為短路模式故障而對於NAND記憶體20之PLP功能不動作之不良情形。
再者，上述實施形態中，於電容器41之陰極側連接有MOS FET43，此係因為閘極控制信號(閘極電壓)較低即可。MOS FET43亦可連接於電容器41之陽極側。又，至於洩漏電流監控位置，亦可為其他部位。
又，上述實施形態中，於多個電容器41成為短路模式故障之前，CPU50將洩漏電流成為增加傾向之電容器41從PLP電路24之接地電位GND切離。當於已將電容器41切離之狀態下，電容器41之特性(例如靜電電容或洩漏電流值)恢復時，CPU50亦可使MOS FET43之汲極D與源極S間成為導通狀態而將電容器41連接於PLP電路24之接地電位GND。
藉由於多個電容器41成為短路模式故障之前，將洩漏電流成為增加傾向之電容器41切離，能夠利用剩餘之電容器41實現PLP電路24整體壽命之延長。
電容器41之故障模式(劣化程度或劣化狀態)除短路模式以外，例如還有電解液蒸發等各種模式。因此，亦可預先設定不同之故障模式之劣化條件(除洩漏電流之閾值以外，還有使用時間或溫度等之閾值或容許值)，於滿足該劣化條件時，發送警報，或將滿足劣化條件之電容器41切離。由於存在時間有餘裕之情形及時間緊急之情形，因此亦可根據電容器41之劣化狀況，階段性地輸出不同之警報。
對本發明之實施形態進行了說明，但該些實施形態係作為示例而提出，並非意圖限定發明之範圍。該些新穎之實施形態可藉由其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該些實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。  [相關申請]
本申請案享有以日本專利申請2019-172342號(申請日：2019年9月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
2:SSD模組 20:NAND快閃記憶體(NAND記憶體) 21:電源電路 22:開關 23:DC/DC轉換器 24:PLP電路 25:備用控制電路 26:升壓轉換器 27:電容器電路 28:降壓轉換器 29:開關 30:開關 41:電容器 42:電流偵測器 43:MOS FET 44:控制線 45:信號線 50:CPU 51:電流監控器 52:記憶部 53:開關控制電路 D:汲極 G:閘極 S:源極
圖1係表示實施形態之記憶系統之構成之框圖。  圖2係表示實施形態之記憶系統之電容器電路27之構成之電路圖。  圖3係表示實施形態之記憶系統進行備用動作時之開關狀態之框圖。  圖4係表示實施形態之記憶系統之備用控制電路25之動作例之流程圖。  圖5係表示實施形態之記憶系統之開關控制電路53之動作例之流程圖。
2:SSD模組
20:NAND快閃記憶體(NAND記憶體)
21:電源電路
22:開關
23:DC/DC轉換器
24:PLP電路
25:備用控制電路
26:升壓轉換器
27:電容器電路
28:降壓轉換器
29:開關
30:開關
41:電容器
44:控制線
45:信號線
50:CPU
51:電流監控器
52:記憶部
53:開關控制電路

Claims (9)

  1. 一種記憶系統，其具備：  電源電路，其對半導體記憶元件供給電力；  備用電路，其具有可使用來自上述電源電路之電力進行充電之充放電元件，於上述電源電路之電壓下降至預先設定之閾值以下之情形時，自已充電之上述充放電元件對上述半導體記憶元件供給電力；及  保護電路，其根據上述充放電元件之洩漏電流，進行與上述充放電元件之劣化相關之動作。
  2. 如請求項1之記憶系統，其中  上述充放電元件包含第1電容器，  上述備用電路進而具備開關，該開關可藉由控制信號將上述第1電容器從上述備用電路切離，且  上述保護電路係：於上述第1電容器之上述洩漏電流滿足條件之情形時，將上述控制信號發送至上述開關。
  3. 如請求項1之記憶系統，其中  上述充放電元件包含複數個第1電容器，  上述備用電路進而具備開關，該開關可藉由控制信號將上述複數個第1電容器中之一個電容器從上述備用電路切離，且  上述保護電路係：於上述一個電容器之上述洩漏電流滿足條件之情形時，將上述控制信號發送至可將上述一個電容器從上述備用電路切離之上述開關。
  4. 如請求項1之記憶系統，其中  上述保護電路係：於上述洩漏電流滿足條件之情形，輸出警報信號。
  5. 如請求項1之記憶系統，其中  上述備用電路進而具備開關，該開關可藉由控制信號將上述充放電元件從上述備用電路切離，  上述保護電路係：於上述充放電元件之洩漏電流大於第1閾值之情形時，輸出警報信號；於大於較上述第1閾值大之第2閾值之情形時，將上述控制信號發送至上述開關。
  6. 如請求項1之記憶系統，其中  上述充放電元件包含複數個第1電容器，  上述備用電路進而具備開關，該開關可藉由控制信號將上述複數個第1電容器中之一個電容器從上述備用電路切離，  上述保護電路係：於上述一個電容器之洩漏電流大於第1閾值之情形，輸出警報信號；於大於比上述第1閾值大之第2閾值之情形，將上述控制信號發送至可將上述一個電容器從上述備用電路切離之上述開關。
  7. 如請求項2之記憶系統，其中  上述保護電路具備：  監控電路，其檢測上述充放電元件之洩漏電流；  記憶部，其記憶有上述條件，上述條件包含表示上述充放電元件之劣化之洩漏電流之閾值；及  開關控制電路，其於藉由上述監控電路檢測出之洩漏電流超過上述閾值之情形時，輸出警報信號並且將上述控制信號發送至上述開關，或者，進行警報信號之輸出或上述控制信號向上述開關之發送。
  8. 如請求項1之記憶系統，其中  上述備用電路具備：  切換電路，其用以利用上述電源電路之電力進行上述充放電元件之充放電；及  備用控制電路，其檢測輸入至上述電源電路之電壓，於檢測出預先設定之閾值以下之電壓之情形時，控制上述切換電路而將已充電於上述充放電元件之電力向上述半導體記憶元件供給。
  9. 一種保護方法，其  從電源電路對半導體記憶元件供給電力，  使用來自上述電源電路之電力對充放電元件充電，  於上述電源電路之電壓下降至預先設定之閾值以下之情形，自已充電之上述充放電元件對上述半導體記憶元件供給電力，且  根據上述充放電元件之洩漏電流，進行與上述充放電元件之劣化相關之動作。
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