TW202105602A - 半導體裝置、半導體晶圓及其製造方法 - Google Patents

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Abstract

本發明提供了一種半導體裝置。該半導體裝置包括一半導體基板及一第一深溝槽隔離(DTI)結構，該第一DTI結構填充有形成於該半導體基板上之一介電材料。該第一DTI結構安置在第一密封環區域中並延伸至該半導體基板中。該半導體基板具有一像素陣列區域及一第一密封環區域。該第一密封環區域靠近該半導體基板之一邊緣並圍繞該像素陣列區域。該第一DTI結構形成於該第一密封環區域中並圍繞該像素陣列區域。

Description

半導體裝置、半導體晶圓及其製造方法
在(藉由例如鋸切或切割技術，該技術可以包括雷射、金剛石鋸或一或多種其他合適之技術)對晶圓執行分割或單切操作期間，可以在鄰近每個管芯或晶片之圍繞每個管芯或晶片之主動區域的周邊或邊緣的外部區域中引入密封環，以保護形成於主動區域中之電路系統免於由於單切或分割操作引起的損傷或裂紋。
然而，密封環可能無法有效地阻止損傷或裂紋傳播至每個管芯/晶片的主動區域中。
在一些實施例中，本發明提供了一種半導體裝置。該半導體裝置包括半導體基板及第一深溝槽隔離(DTI)結構，第一DTI結構填充有介電材料並延伸至半導體基板中。該半導體基板具有像素陣列區域及第一密封環區域。該第一密封環區域靠近該半導體基板之邊緣並圍繞該像素陣列區域。該第一DTI結構圍繞該像素陣列區域。
在一些實施例中，該半導體裝置可以進一步包括形成於該第一密封環區域中的第一密封環。該第一密封環安置在該半導體基板的邊緣附近，並且該第一密封環與第一DTI結構垂直分離一距離。
在一個實施例中，該第一密封環及第一DTI結構被至少一個介電層分離。
在一些實施例中，本發明提供了一種半導體裝置。該半導體裝置包括半導體基板及複數個第一深溝槽隔離(DTI)結構，該複數個第一DTI結構填充有介電材料。該複數個第一DTI結構中之每個第一DTI結構延伸至該半導體基板中。該半導體基板具有像素陣列區域及第一密封環區域。該第一密封環區域靠近該半導體基板的邊緣並圍繞該像素陣列區域。該複數個第一DTI結構圍繞該像素陣列區域。
在一些實施例中，本發明提供了一種半導體晶圓。該半導體晶圓包括至少一個如上所述之半導體裝置以及圍繞該至少一個半導體裝置的切割道區域。
在一些實施例中，本發明提供了一種用於製造半導體裝置之方法。該方法包括提供具有第一表面及第二表面的半導體基板。該方法進一步包括在該半導體基板之該第一表面上形成複數個密封環。該方法進一步包括自該半導體基板的該第二表面形成複數個第一DTI結構以對應於該密封環。
以下揭示內容提供了用於實施所提供主題之不同特徵的許多不同實施例或實例。下文描述了組件及配置之具體實例。當然，此些僅僅是實例並且不旨在是限制性的。在本發明中，對在第二特徵之上或上形成第一特徵之引用可以包括將第一特徵及第二特徵被形成為直接接觸之實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成另外之特徵使得第一特徵及第二特徵可以不直接接觸的實施例。此外，本發明可以在各個實例中重複附圖標記及/或字母。此種重複是為了簡單及清晰之目的並且本身並不指示所討論之各個實施例及/或組態之間的關係。
貫穿本說明書對「實例」或「實施例」之引用意味著結合該實例描述之特徵、結構或特性包括在本發明的至少一個實例中。因此，在整個本說明書中各個地方出現的短語「在實例中」或「在實施例中」不一定全都係指同一個實例或實施例。此外，在一或多個實例中，可以以任何適當之方式組合特徵、結構或特性。
本文中使用之術語「具有」、「可以具有」、「包括」、「可以包括」或「包含」表示存在對應特徵(例如，數位、功能、操作或元件)，並且不排除存在其他特徵。
如「第一」、「第二」及「第三」等術語在本說明書中用於避免組件之間的混淆，而不設定或限制順序及/或優先級。舉例而言，在不脫離本發明之範疇的情況下，第一元件可以被稱為第二元件，反之亦然。
本文中使用之術語不用於限定本發明，而是用於描述特定的示範性實施例。除非另有說明，否則單數形式之術語可以包括複數形式。本文中使用之術語(包括技術或科學術語)之含義與熟習此項技術者所理解之含義相同。詞典中定義之常用術語可以被解釋為具有與相關領域中定義之上下文含義相同或相似的含義，並且不應以理想化或過於正式之意義來解釋，除非另有明確定義。根據情況，甚至是本文中定義之術語亦不應該被解釋為排除本發明的示範性實施例。
下文詳細討論了本發明之實施例。然而，應當理解的是，本發明提供了許多可以在各種各樣之特定上下文中具體化的適用概念。所討論之具體實施例僅是說明性的，而不限制本發明之範圍。
圖1展示了根據本發明之一些實施例的半導體晶圓100之平面圖。
半導體晶圓100可以包括半導體基板(圖1中未表示)。半導體基板可以包括例如但不限於矽、鍺或一或多種其他半導體材料。半導體基板可以摻雜有雜質。在一個實施例中，半導體基板可以是摻雜有p型摻雜劑(例如但不限於硼)的矽基板。在另一個實例中，半導體基板可以是摻雜有n型摻雜劑(例如但不限於磷或砷)之矽基板。
半導體晶圓100可以包括形成於其上之一或多個管芯或半導體裝置102。半導體晶圓100可以具有圍繞半導體裝置102之切割道(scribe line)104。切割道104中之每個切割道的切割道寬度可以例如介於50微米(μm)與130 μm之間。切割道104中之每個切割道的切割道深度可以例如介於2 μm與3 μm之間。在不脫離本發明之範疇的情況下，半導體晶圓100可以不包括切割道104，或者可以具有深度為零之切割道104。在一些實施例中，切割道104可以被稱為切割區域104或切割道區域104。
半導體裝置102可以包括例如但不限於背照式(BSI)管芯或背照式(BSI)影像感測器。
切割道104可以包圍半導體裝置102。切割道104可以將一個半導體裝置102與另一個半導體裝置分離。切割道104可以安置或形成於半導體裝置102的邊緣或周邊附近。
可以沿著切割道104執行單切或分割操作。舉例而言，可以沿著切割道104應用金剛石鋸切或切割技術，以將半導體晶圓100分離或劃分成一或多單獨之管芯或半導體裝置102。
圖2展示了根據本發明之一些實施例的如圖1所示之虛線框A中之部分的放大俯視圖。
參考圖2，半導體裝置102(圖2中未表示)可以形成於由虛線106b包圍之區域內。半導體裝置102可以包括半導體基板112。
半導體基板112具有限定於其上的像素陣列區域、外部密封環區域(或第一密封環區域)及內部密封環區域(或第二密封環區域)。舉例而言，像素陣列區域可以定義為由虛線108a包圍之區域。內部密封環區域可以定義為虛線108a與虛線106a之間的區域。外部密封環區域可以定義為虛線106a與虛線106b之間之區域。
限定於半導體基板112上之像素陣列區域可以包括一或多個像素區域112a。該一或多個像素區域112a可以形成為陣列並且以某個間距間隔開。在一個實例中，間距可以是2.1 μm。該一或多個像素區域112a可以形成於由虛線108a包圍之區域內。由虛線108a包圍的區域可以位於或可以限定於由虛線106a包圍之區域內。與由虛線108a包圍之區域相比，由虛線106a包圍之區域之大小相對較大。換言之，半導體基板112上由虛線106a包圍之區域的面積大於由虛線108a包圍的區域之面積。為了不模糊本發明，為了清楚起見，圖中省略了如光電二極體區域、轉移電晶體、浮動擴散區域、源極跟隨器、重設電晶體、位元線、控制及讀出電路系統等一些公知像素元件的細節。
每個像素區域112a可以包括用於回應於入射光而生成影像信號的光感測器或偵測器結構。在一個實例中，像素陣列區域可以包括複數個如DTI結構128、130、132(隨後提供更多細節)等形成於半導體基板112上的用於在相鄰之一或多個像素區域112a之間提供隔離的深溝槽隔離(DTI)結構。該複數個如DTI結構128、130及132等DTI結構限定一或多個光感測器或偵測器結構的單位像素區或區域。在一個實例中，像素區域112a可以包括被形成為圍繞該一或多個光感測器或偵測器結構之一個DTI結構。
DTI結構128、130及132可以安置在由虛線108a包圍之區域中。DTI結構128、130及132可以填充有介電材料，如氧化物材料。
半導體基板112可以包括靠近或鄰近切割道104之區域中的一些DTI結構。半導體基板112可以包括靠近或鄰近半導體裝置102之周邊或邊緣的區域中之一些DTI結構。外部密封環區域被限定在半導體基板112之邊緣附近，例如，靠近虛線106b。外部密封環區域圍繞內部密封環區域及像素陣列區域。內部密封環區域限定於外部密封環區域與像素陣列區域之間，並且因此內部密封環區域圍繞該一或多個像素區域112a。內部密封環區域及外部密封環區域可以各自包括形成於其中之密封環結構作為應力消除結構、止裂器及/或潮濕/污染物屏障，以保護如像素陣列區域中之像素區域112a等主動裝置區域。
如圖2所示，外部密封環區域可以包括一或多個DTI結構，例如，DTI結構118、120、122、124及126。每個DTI結構圍繞像素陣列區域，並自半導體基板112之表面延伸一段距離進入半導體基板112。每個DTI結構填充有介電材料，以進一步緩衝或減輕在管芯單切或分割操作期間遇到之應力。介電材料可以包括但不限於介電常數大於3.9的氧化物或介電材料。
外部密封環區域中之DTI結構118、120、122、124及126可以與像素陣列區域中之DTI結構128、130及132同時形成。外部密封環區域中之DTI結構118、120、122、124及126中的每個DTI結構之間的間隔可以與像素陣列區域中之DTI結構128、130及132中之每個DTI結構之間的間隔相同。
在一個實例中，半導體基板112之外部密封環區域可以包括一個DTI結構，例如，DTI結構118。DTI結構118可以包圍或圍繞由虛線106a包圍的區域。DTI結構118可以包圍或圍繞由虛線108a包圍之區域。DTI結構118可以填充有介電材料，如氧化物材料。DTI結構118可以包圍或圍繞像素陣列區域。DTI結構118可以圍繞DTI結構128。DTI結構118可以包圍或圍繞DTI結構130。DTI結構118可以包圍或圍繞DTI結構132。
在一個實例中，半導體基板112之外部密封環區域可以進一步包括DTI結構120、122、124及126。DTI結構120、122、124及126中之每個DTI結構可以填充有介電材料。DTI結構120可以圍繞DTI結構118。DTI結構122可以圍繞DTI結構120。DTI結構124可以圍繞DTI結構122。DTI結構126可以圍繞DTI結構124。換言之，DTI結構118可以被DTI結構120包圍。DTI結構120可以被DTI結構122包圍。DTI結構122可以被DTI結構124包圍。DTI結構124可以被DTI結構126包圍。
切割道104或切割區域104可以不含任何DTI結構。
儘管在圖2中僅展示了DTI結構118、120、122、124、126、128、130及132，但是設想的是，根據本發明之一些其他實施例，半導體基板112之外部密封環區域可以包括更多或更少之DTI結構。熟習此項技術者應當理解，儘管在圖中在虛線106a與虛線106b之間展示了五個DTI結構，但是在外部密封環區域中形成之DTI結構的數量可以或多或少地取決於外部密封環區域的面積，例如，虛線106a與虛線106b之間包圍的區域以及DTI結構中之每個DTI結構之間的間隔或間距。舉例而言，可以在由虛線108a包圍之區域內形成更多(間距相對較小之)DTI結構以限定間距相對較小之像素區域。舉例而言，可以在虛線106a與虛線106b之間形成更多間距或間隔相對較小之DTI結構。
DTI結構118、120、122、124、128、130及132中之每個DTI結構可以被DTI結構126圍繞。DTI結構118、120、122、128、130及132中之每個DTI結構可以被DTI結構124圍繞。DTI結構118、120、128、130及132中之每個DTI結構可以被DTI結構122圍繞。DTI結構118、128、130及132中之每個DTI結構可以被DTI結構120圍繞。DTI結構128、130及132中之每個DTI結構可以被DTI結構118圍繞。
DTI結構126可以安置在DTI結構124旁邊。DTI結構124可以安置在DTI結構122旁邊。DTI結構122可以安置在DTI結構120旁邊。DTI結構120可以安置在DTI結構118旁邊。DTI結構128可以安置在DTI結構130旁邊。DTI結構130可以安置在DTI結構132旁邊。
DTI結構118、120、122、124及126可以側向等距間隔開。在一個實例中，DTI結構118、120、122、124及126之間隔距離可以與每個像素區域112a之間的間隔距離相同，例如，間隔開同一像素間距。DTI結構118、120、122、124及126之溝槽寬度可以與圖2所示的溝槽寬度相同，然而，熟習此項技術者應理解，基於期望之隔離及應力消除效能，DTI結構118、120、122、124及126可以具有不同之溝槽寬度。
在一個實施例中，DTI結構126可以被稱為外部密封環區域中的最外面之DTI結構，並且DTI結構118可以被稱為外部密封環區域中之最裡面的DTI結構。DTI結構126可以與切割區域104側向間隔開。
圖3展示了根據本發明之一些實施例的如圖1所示之虛線框A中之部分的放大底視圖。
參考圖3，半導體裝置102 (圖3中未表示)可以形成於由虛線106b包圍之區域內。
半導體裝置102可以包括區域110。區域110可以由虛線108a包圍。區域110可以對應於像素陣列區域，並且可以包括一或多個如圖2所示的像素區域112a。區域110可以進一步包圍垂直對應於如圖2所示之像素區域112a的區域。
半導體裝置102可以包括形成於區域110中之用於提供與該一或多個像素區域相關聯之必要的像素電路系統連接之導電互連111(例如，堆疊之導電結構111或金屬導線111)。為了避免模糊本發明，僅提供了導電互連111之相關細節。
在一個實施例中，半導體裝置102可以進一步包括金屬堆疊114或金屬環114。金屬環114可以安置在區域110旁邊或附近。金屬環114可以安置在內部密封環區域或由虛線106a包圍的區域中。金屬環114可以包圍或圍繞區域110。金屬環114可以包圍或圍繞導電互連111。金屬環114可以被稱為內部密封環。
在一個實施例中，半導體裝置102可以進一步包括金屬堆疊116或金屬環116。金屬環116可以安置在虛線106a與虛線106b之間的區域中，亦即，金屬環116可以安置在外部密封環區域中。金屬環116可以包圍或圍繞區域110。金屬環116可以包圍或圍繞導電互連111。金屬環116可以包圍或圍繞金屬環114。金屬環116可以被稱為外部密封環。
金屬環114及116可以由金屬材料形成，包括但不限於鋁、鎢、銅或合金金屬。金屬環114及116可以被包括以充當應力釋放件、止裂器及/或潮濕/污染物屏障。
半導體裝置102可以包括形成被稱為層間介電(ILD)層之用於分離金屬堆疊114、116的相鄰金屬互連層以及導電互連111之一或多個介電層156的介電材料。
圖4示出了根據本發明之一些實施例的沿如圖2所示之A-A'線截取之橫截面視圖。
參考圖4，可以被切割道104包圍或圍繞之半導體裝置102可以包括半導體基板112。半導體基板112之厚度範圍可以為4 μm至10 μm。在一個實施例中，半導體基板112之厚度範圍可以為6 μm至8 μm。
半導體基板112具有第一側112s1 (例如，背面)、與第一側112s1相反之第二側112s2 (例如，正面)以及自第一側112s1延伸至第二側112s2的第三側112s3。半導體基板112可以具有主動區域110(例如，像素陣列區域)、第一密封環區域106(例如，外部密封環區域)及第二密封環區域108(例如，內部密封環區域)。主動區域110可以包括一或多個像素區域112a。該一或多個像素區域112a中之每個像素區域可以包括可操作以回應於來自第一側112s1之入射光而生成電荷的一或多個光偵測器或光敏元件。入射光可以藉由第一側112s1進入，並且可以由主動區域110中之該一或多個光偵測器感測。換言之，形成於半導體基板112中之該一或多個光偵測器可以操作性地感測或偵測藉由第一側112s1的表面進入的入射光。第一側112s1可以被稱為半導體基板112之光接收側。
導電互連111可以形成於主動區域110內。半導體裝置102可以包括形成於第二側112s2上之介電層156。介電層156可以藉由例如藉由化學氣相沈積製程在第二側112s2之表面上沈積介電材料(例如，氧化物材料(如氧化矽))形成。在一些實施例中，導電互連111可以被稱為金屬互連。
半導體裝置102可以包括形成於半導體基板112之第二側112s2上並嵌入在介電層156中的導電互連111。在一個實施例中，半導體裝置102可以具有被介電材料圍繞之導電互連111。
半導體裝置102可以包括形成於半導體基板112之第二側112s2上並嵌入在介電層156中的金屬堆疊114。可替代地，金屬堆疊114可以被介電材料圍繞並嵌入在介電材料中。金屬堆疊114可以是例如內部密封環結構。在一個實施例中，金屬堆疊114可以充當密封及支撐結構。在另一個實施例中，金屬堆疊114可以被形成為在像素陣列電路與相關聯之周邊邏輯電路之間路由信號。
半導體裝置102可以包括形成於半導體基板112之第二側112s2上並嵌入在介電層156中的金屬堆疊116。金屬堆疊116被介電材料圍繞。金屬堆疊116可以是例如外部密封環結構。
金屬堆疊114可以形成於第二密封環區域108內。金屬堆疊116可以形成於第一密封環區域106內。在一個實施例中，虛線106a與虛線106b之間的距離之範圍為約4 μm至約12 μm。在一個實施例中，虛線106a與虛線106b之間的距離之範圍為約6 μm至約10 μm。
導電互連111可以安置在半導體基板112之第二側112s2上。形成於介電層156中之金屬堆疊114可以安置在半導體基板112之第二側112s2上。形成於介電層156中之金屬堆疊116可以安置在半導體基板112之第二側112s2附近。形成於半導體基板112之第二側112s2的表面上方之金屬堆疊114及金屬堆疊116可以藉由介電層156與半導體基板112之第二側112s2的表面垂直或在高程上分離。介電層156之一部分安置或插置在金屬堆疊114與DTI結構118、120、122、124及126中之每個DTI結構之間。介電層156之一部分安置或插置在金屬堆疊116與DTI結構118、120、122、124及126中之每個DTI結構之間。
導電互連111可以包括複數個導電互連層，其中介電層156分離相鄰之導電互連層。介電層156進一步分離金屬堆疊114及116的相鄰金屬互連層。
金屬堆疊116可以安置在半導體基板112之邊緣或周邊附近。半導體基板112之邊緣或周邊亦可以是半導體裝置102之邊緣或周邊。金屬堆疊116可以圍繞金屬堆疊114。金屬堆疊116可以包圍金屬堆疊114。金屬堆疊116可以與金屬堆疊114側向間隔開。金屬堆疊116可以與金屬堆疊114水平間隔開。
在圖4之實施例中，介電層156是單個介電層，但是在不脫離本發明之範疇的情況下，介電層156可以是多介電層結構，如三或四介電層堆疊結構。圖4中之金屬堆疊114及金屬堆疊116中之每個金屬堆疊皆包括三個金屬互連層，但是在其他實施例中，金屬堆疊114及金屬堆疊116中之每個金屬堆疊可以包括更多或更少的金屬互連層，此取決於半導體裝置102之內部密封環結構及外部密封環結構的要求。
半導體基板112可以具有形成於其上之DTI結構118、120、122、124、126、128、130及132。
自半導體基板112之第一側112s1查看，DTI結構118、120、122、124、126可以垂直形成於金屬堆疊116上方。具體地，DTI結構118可以形成於金屬堆疊116上方。DTI結構118可以與金屬堆疊116垂直對齊。DTI結構120可以形成於金屬堆疊116上方。DTI結構122可以形成於金屬堆疊116上方。DTI結構124可以形成於金屬堆疊116上方。DTI結構126可以形成於金屬堆疊116上方。DTI結構118可以形成於第一密封環區域106內。DTI結構120可以形成於第一密封環區域106內。DTI結構122可以形成於第一密封環區域106內。DTI結構124可以形成於第一密封環區域106內。DTI結構126可以形成於第一密封環區域106內。
DTI結構118可以垂直對應於金屬堆疊116。DTI結構120可以垂直對應於金屬堆疊116。DTI結構122可以垂直對應於金屬堆疊116。DTI結構124可以垂直對應於金屬堆疊116。DTI結構126可以垂直對應於金屬堆疊116。在平面圖中，DTI結構118、120、122、124、126可以與金屬堆疊116重疊。DTI結構118、120、122、124、126及金屬堆疊116形成於不同的層中，並且因此與金屬堆疊116不接觸，亦即，在DTI結構118、120、122、124、126與金屬堆疊116之間存在第一垂直空間。DTI結構118、120、122、124、126中之每個DTI結構與金屬堆疊116之間的第一垂直距離之範圍可以介於3000 Å與4000 Å之間。
在一個實施例中，金屬堆疊116及DTI結構118、120、122、124、126中之每個DTI結構被至少一個層間介電層(如介電層156)垂直分離。換言之，DTI結構118、120、122、124、126中之每個DTI結構可以定位於層間介電層上，並且與金屬堆疊116不接觸。
值得注意的是，藉由在形成於第一密封環區域(例如，外部密封環區域)中之DTI結構118、120、122、124、126與金屬堆疊116之間形成第一距離，DTI結構118、120、122、124、126可以不需要與金屬堆疊116垂直或側向對齊。換言之，可以更靈活地組態DTI結構118、120、122、124、126之間的間隔及相關聯溝槽寬度。舉例而言，與DTI結構118、120、122、124、126相關聯之間隔及溝槽寬度可以基於應力消除或處理需求來組態。
此外，安置在第一密封環區域中之DTI結構118、120、122、124、126中及安置在主動區域110中之DTI結構128、130、132可以以同一製程形成，亦即，用同一光罩同時形成，因為DTI結構118、120、122、124、126可以被組態成與DTI結構128、130、132具有相同之溝槽特性(例如，相同之溝槽深度、相同的溝槽寬度或相同之溝槽間距)。如此，可以不需要額外之製程來形成DTI結構118、120、122、124、126。
在圖4之透視圖中，該一或多個DTI結構可以形成於半導體基板112之第一側112s1(例如，背面)的表面上，並且自第一側112s1之表面延伸至半導體基板112中。根據本發明之一些其他實施例，內部密封環區域108中之一或多個DTI結構可以以第二垂直距離形成於金屬堆疊114上方或之上。類似地，內部密封環區域中的DTI結構與金屬堆疊114之間的第二垂直距離之範圍可以介於3000 Å與4000 Å之間。在一個實施例中，第二垂直距離可以與第一垂直距離相同。在其他實施例中，第二垂直距離可以不同於第一垂直距離。在一個實施例中，該一或多個DTI結構可以形成為與金屬堆疊114垂直對齊。儘管在圖4中未示出，但是根據本發明之一些其他實施例，半導體基板112可以包括第二密封環區域108中的一或多個DTI結構。
DTI結構118、120、122、124、126、128、130及132中之每個DTI結構可以彼此側向或水平間隔開。DTI結構(例如，DTI結構118、120、122、124及126)中之任何DTI結構可以與切割區域104側向或水平間隔開。換言之，切割區域104可以不含任何DTI結構。
在一個實施例中，DTI結構126可以被稱為第一密封環區域106中之最外面的DTI結構，並且DTI結構118可以被稱為第一密封環區域106中之最裡面的DTI結構。DTI結構126可以與切割區域104側向間隔開。
DTI結構118、120、122、124、126、128、130及132可以側向間隔開間距P，該間距P之範圍可以為約0.8 μm至約2.5 μm。設想的是，根據本發明之一些其他實施例，可以根據需要例如基於像素區域112a之間的像素間距變更或改變間距P。儘管圖4中所示之DTI結構118、120、122、124、126、128、130及132可以具有同一間距P，但是設想的是，每兩個相鄰之DTI結構之間的距離可以不必相同。舉例而言，DTI結構126與DTI結構124之間的距離可以不同於DTI結構122與DTI結構124之間的距離。舉例而言，DTI結構126與DTI結構124之間的距離可以不同於DTI結構130與DTI結構132之間的距離。
形成於第一密封環區域106中之DTI結構(例如，DTI結構118、120、122、124或126)之縱橫比可以與區域110中之DTI結構(例如，DTI結構128、130或132)的縱橫比基本相同。在一個實施例中，形成於第一密封環區域106中之DTI結構(例如，DTI結構118、120、122、124或126)可以與金屬堆疊(或第一密封環結構)116垂直對齊。
在一個實施例中，DTI結構(例如，DTI結構118、120、122、124、126、128、130或132)之縱橫比(亦即，溝槽深度與溝槽寬度之比)的範圍可以為10至30。
在一些實施例中，可以在半導體基板112之第一側112s1上形成介電層171及172。介電層171及172可以藉由化學氣相沈積(CVD)、原子氣相沈積(AVD)、物理氣相沈積(PVD)沈積在第一側112s1上。介電層171及172可以是氧化矽或介電常數大於3.9的介電材料或高k介電材料，包括但不限於二氧化鉿(HfO2 )、氧化鋁(Al2 O3 )、二氧化鋯(ZrO2 )及二氧化鈦(TiO2 )。
在一些實施例中，介電層171及172可以由同一介電材料形成。
在一些實施例中，介電層171及172可以由不同介電材料形成。舉例而言，介電層172可以由高k介電材料形成，並且介電層171可以由氧化矽形成。
在一些實施例中，可以在DTI結構118、120、122、124、126、128、130及132中並且沿著半導體基板112之第一側112s1配置或沈積同一介電材料。
在其他實施例中，沈積在第一密封環區域106之DTI結構118、120、122、124、126及第二密封環區域108之DTI結構中的介電材料可以不同於沈積在主動區域110之DTI結構128、130及132中的介電材料。舉例而言，沈積在第一密封環區域106之DTI結構118、120、122、124、126及第二密封環區域108之DTI結構中的介電材料可以是氧化矽，而沈積在DTI結構128、130及132中之介電材料可以包括高k介電材料層及氧化矽層。
在一些其他實施例中，儘管未在圖4中展示，但是本發明可以提供與結合圖4展示及描述的半導體裝置102類似之半導體裝置，除了圖4所示之第一密封環區域106之DTI結構118、120、122、124、126可以由密封環支撐結構代替之外。密封環支撐結構可以與金屬堆疊116接觸。
為了提供金屬堆疊116之牢固支撐件，密封環支撐結構可能必須與金屬堆疊116相對精確地對齊。因此，製造密封環支撐結構可能需要相對較高之成本來對準一或多個開口以形成具有金屬堆疊116的密封環支撐結構，從而確保密封環支撐結構與金屬堆疊116之間的相對有效之接觸。
此外，密封環支撐結構之一或多種材料可以不同於圖4所示的DTI結構之材料。因此，密封環支撐結構必須在與製造圖4所示之DTI結構之處理階段不同(例如，之前或之後)的處理階段中形成。因此，密封環支撐結構之特性可以不同於圖4所示的DTI結構之特性。
圖5展示了根據本發明之一些實施例的半導體裝置102'之橫截面視圖。
半導體裝置102'類似於結合圖4展示且描述之半導體裝置102，因此為了簡潔起見，省略了對相同部分之詳細描述。半導體裝置102'與半導體裝置102之不同之處在於，半導體裝置102'進一步包括半導體基板112之第一側112s1之表面上的層150及層150上之層152。半導體裝置102'可以進一步包括形成於層152中的某一或一些遮光結構154。
層150可以包括例如但不限於緩衝層及/或平坦化層。層152可以包括例如但不限於濾色器陣列。濾色器陣列包括複數個濾色器，並且濾色器可以根據拜耳圖案(Bayer pattern)配置。層152可以進一步包括在其中形成之複數個遮光結構154(如，金屬柵格結構)。遮光結構154可以形成於濾色器之間。
在一些實施例中，遮光結構154用於藉由吸收、反射及折射來防止相鄰像素之間的光學串擾。在一些實施例中，遮光結構154用於阻擋或反射由層150反射之光。在一些實施例中，遮光結構154可以包括鋁、鎢或其組合。在一些實施例中，遮光結構154可以包括折射率低的介電材料，如氧化物。在一些實施例中，遮光結構154可以包括介電材料及金屬材料之組合。
在一些實施例中，半導體裝置102'進一步包括微透鏡陣列，該微透鏡陣列具有形成於半導體基板112之第一側112s1頂部之複數個微透鏡。在一些實施例中，微透鏡陣列可以形成於區域110中的濾色器上方。在一些實施例中，該複數個微透鏡可以安置或定位成對應於像素區域112a。在一些實施例中，該複數個微透鏡將入射光聚焦至相應的像素區域112a。
圖6示出了根據本發明之一些實施例的如圖5所示之虛線框B中之結構之放大視圖。
一些如圖5所示之半導體裝置102'可以在沿著圖1所示之切割道104對半導體晶圓100執行分割或單切操作之後形成。
在單切操作期間，裂紋或損傷(其可能由例如但不限於應力(機械應力、熱應力等)引起)可能自如圖4所示之切割區域104傳播至半導體裝置102'。
外部密封環(如金屬堆疊116)可以保護被密封環圍繞之區域(例如，導電互連、介電材料或其他結構)在單切操作期間免於損傷或裂紋。
DTI結構(例如，DTI結構118、120、122、124或126)可以充當用於阻止、減輕、緩解或最小化單切操作期間的裂紋或損傷傳播之加強壁。
舉例而言，參考圖6，在單切或分割操作之後，可能在半導體基板112中觀察到裂紋或損傷170，該裂紋或損傷可能相對脆弱。裂紋170可以藉由介電層171及172傳播至DTI結構126。裂紋170之傳播可以在DTI結構126中或其處停止。換言之，DTI結構126可以停止、緩解、減輕或最小化裂紋傳播。儘管在圖6中未示出，但是設想的是，可能在DTI結構124處觀察到裂紋170。儘管在圖6中未示出，但是設想的是，可能在DTI結構122處觀察到裂紋170。儘管在圖6中未示出，但是設想的是，可能在DTI結構120處觀察到裂紋170。儘管在圖6中未示出，但是設想的是，可能在DTI結構118處觀察到裂紋170。
第三側112s3之表面粗糙度可以相對大於第一側112s1或第二側112s2之表面粗糙度，因為第三側112s3可以在半導體晶圓100之分割或單切操作之後形成。
圖7A至圖7E展示了根據本發明之一些實施例的處於各個階段之製造半導體裝置之操作。
參考圖7A，可以提供半導體晶圓100。半導體晶圓100可以包括半導體基板112。
可以在半導體基板112之第二側112s2的表面上形成介電層156。在一個實施例中，介電層156可以藉由在半導體基板112之第二側112s2的表面上沈積介電層來形成。在另一個實施例中，介電層156可以藉由在半導體基板112之第二側112s2上沈積複數個介電層來形成。
可以在半導體基板112之第二側112s2上形成導電互連111，並且可以將該導電互連嵌入在介電層156中。可以在半導體基板112之第二側112s2上形成金屬堆疊114。可以在半導體基板112之第二側112s2的表面上形成金屬堆疊116。導電互連111、金屬堆疊114及金屬堆疊116可以以同一製程形成。
參考圖7B，可以上下翻轉或移動如圖7A所示之結構，其中第一側112s1朝上，並且第二側112s2朝下。
參考圖7C，視情況，可以對半導體基板112之第二側11s2執行減薄操作，例如，化學拋光或平坦化製程。可以對介電層156執行減薄操作，以暴露導電互連111。可以對介電層156執行減薄操作，以暴露金屬堆疊114。可以對介電層156執行減薄操作，以暴露金屬堆疊116。
參考圖7D，可以形成自第一側112s1延伸至半導體基板112中之複數個DTI結構(例如，DTI結構118、120、122、124、126、128、130及132)。舉例而言，可以對半導體基板112之第一側112s1進行圖案化及蝕刻以形成該複數個DTI結構。DTI結構118、120、122、124及126可以自半導體基板112的第一側112s1形成，以對應於金屬堆疊116。DTI結構(例如，DTI結構118、120、122、124、126、128、130及132)可以以單個操作形成。
該一或多個DTI結構可以形成於區域106中。根據本發明之一些其他實施例，該一或多個DTI結構可以形成於區域108中。該一或多個DTI結構可以形成於區域110中。在切割區域104中未形成DTI結構。
DTI結構(例如DTI結構118、120、122、124、126、128、130及/或132)可以藉由以下形成：穿過光罩蝕刻半導體基板112之第一側112s1以形成複數個開口(或溝槽)；在開口中擴散摻雜劑；在開口(或溝槽)中形成介電層(例如，介電層171及172)；使用介電材料填充開口；移除一些介電材料。
安置在第一密封環區域中之DTI結構118、120、122、124、126中且安置在主動區域110中之DTI結構128、130、132可以以與上文討論之製程相同之製程形成(例如，可以使用光罩來圖案化及蝕刻複數個溝槽以形成如圖7D所示的DTI結構)，使得DTI結構118、120、122、124、126、128、130及132中之每個DTI結構可以具有彼此相同之溝槽特性(例如，相同之溝槽深度、相同的溝槽寬度或相同的溝槽間距)。
在一個實施例中，圖7A至圖7C所示之介電層156、導電互連111及金屬堆疊114、116之形成可以在複數個DTI結構之形成之前發生。舉例而言，可以首先執行用於形成介電層156之製程，其中導電互連111及金屬堆疊114、116在半導體基板112之第二側112s2(例如，正面或非光接收側)上配置在介電層156內。之後，可以翻轉半導體基板112以形成在第一側112s1(例如，背面或光接收側)上形成的該複數個DTI結構。
在一個實施例中，形成於半導體基板112中之該一或多個光偵測器112a可以在形成介電層156、導電互連111及金屬堆疊114、116之前形成。為了不模糊本發明，省略了關於形成該一或多個光偵測器112a之細節，因為形成光偵測器之製程是眾所周知的，並且亦不是本發明的關注點。
參考圖7E，在半導體基板112之第一側112s1上形成層150及152以及遮光結構154。然後，可以執行分割或單切操作以形成如圖5所示之某半導體裝置102'。
分割或單切操作可以沿著切割道區域104執行。
如本文所用，在本文中可以為了便於描述而使用如「之下」、「下面」、「下部」、「上方」、「上部」、「下部」、「左側」、「右側」等空間相對術語來描述如附圖所示之一個元件或特徵與另一或多個元件或特徵之關係。除了在附圖中描繪之朝向之外，空間相對術語亦旨在涵蓋設備在使用時或運行時的不同朝向。可以以其他方式朝向裝置(旋轉90度或處於其他朝向)，並且同樣可以以相應之方式解釋本文中使用的空間相對描述語。應理解，當元件被稱為「連接至」或「耦接至」另一元件時，其可以直接連接至或耦接至另一元件，或者可以存在中間元件。
如本文所使用的，術語「大約」、「基本上」、「基本」及「約」用於描述及解釋小的變化。當結合事件或情形使用時，該術語可以指事件或情形精確發生之實例以及事件或情形接近發生之實例。如本文關於給定值或範圍所使用的，術語「約」總體上意指處於給定值或範圍之±10%、±5%、±1%或±0.5%內。本文中可以將範圍表示為一個端點至另一個端點或介於兩個端點之間。本文公開之所有範圍皆包括端點，除非另外指明。術語「基本上共面」可以指兩個表面沿同一平面定位之位置差處於數微米(μm)內，如沿同一平面定位之位置差處於10 μm內、5 μm內、1 μm內或0.5 μm內。當將數值或特性稱為「基本上」相同時，該術語可以指處於該值之平均值的±10%、±5%、±1%或±0.5%內的值。
前述內容概述了幾個實施例之特徵及本發明之詳細態樣。本發明中描述之實施例可以容易地用作設計或修改其他製程及結構以便於實施相同或類似目的及/或實現本文介紹之實施例之相同或類似優點的基礎。此類等同構造不背離本發明之精神及範疇，並且在不背離本發明之精神及範疇之情況下，可以作出各種改變、替代及變更。
100:半導體晶圓 102:管芯/半導體裝置 102':半導體裝置 104:切割道/切割區域/切割道區域 106:第一密封環區域/外部密封環區域 106a:虛線 106b:虛線 108:第二密封環區域/內部密封環區域 108a:虛線 110:區域/主動區域/像素陣列區域 111:導電互連/金屬導線 112:半導體基板 112s1:第一側/背面 112s2:第二側/正面 112s3:第三側 112a:像素區域 114:金屬堆疊/金屬環 116:金屬堆疊/金屬環/第一密封環結構 118:第一深溝槽隔離(DTI)結構 120:第一深溝槽隔離(DTI)結構 122:第一深溝槽隔離(DTI)結構 124:第一深溝槽隔離(DTI)結構 126:第一深溝槽隔離(DTI)結構 128:第一深溝槽隔離(DTI)結構 130:第一深溝槽隔離(DTI)結構 132:第一深溝槽隔離(DTI)結構 150:層 152:層 154:遮光結構/金屬柵格結構 156:介電層 170:裂紋/損傷 171:介電層 172:介電層 A:虛線框 A-A':線 B:虛線框 P:間距
當與附圖一起閱讀以下詳細描述時，可以根據以下詳細描述容易地理解本發明的各態樣。應當注意的是，各種特徵可能不一定按比例繪製。實際上，為了討論之清楚起見，可以任意增大或減小各種特徵之尺寸。
圖1展示了根據本發明之一些實施例的半導體晶圓之平面圖；
圖2展示了根據本發明之一些實施例的如圖1所示之虛線框A中之部分的放大俯視圖；
圖3展示了根據本發明之一些實施例的如圖1所示之虛線框A中之部分的放大底視圖；
圖4展示了根據本發明之一些實施例的沿如圖2所示之線AA'截取的橫截面視圖；
圖5展示了根據本發明之一些實施例的半導體裝置之橫截面視圖；
圖6展示了根據本發明之一些實施例的如圖5所示之虛線框B中之結構的放大視圖；
圖7A至圖7E展示了根據本發明之一些實施例的處於各個階段之製造半導體裝置之操作。
104:切割道/切割區域/切割道區域
106a:虛線
106b:虛線
108a:虛線
112:半導體基板
112a:像素區域
118:第一深溝槽隔離(DTI)結構
120:第一深溝槽隔離(DTI)結構
122:第一深溝槽隔離(DTI)結構
124:第一深溝槽隔離(DTI)結構
126:第一深溝槽隔離(DTI)結構
128:第一深溝槽隔離(DTI)結構
130:第一深溝槽隔離(DTI)結構
132:第一深溝槽隔離(DTI)結構
A-A':線

Claims (22)

  1. 一種半導體裝置，其包含： 一半導體基板，該半導體基板具有一像素陣列區域及一第一密封環區域，其中該第一密封環區域靠近該半導體基板之一邊緣並圍繞該像素陣列區域；以及 一第一深溝槽隔離(DTI)結構，該第一DTI結構填充有形成於該半導體基板上之一介電材料，該第一DTI結構安置在該第一密封環區域中並延伸至該半導體基板中，其中該第一DTI結構圍繞該像素陣列區域。
  2. 如請求項1之半導體裝置，其進一步包含： 一第一密封環，該第一密封環形成於該第一密封環區域中，該第一密封環經安置成靠近該半導體基板之該邊緣並且與該第一DTI結構垂直分離開一垂直距離。
  3. 如請求項2之半導體裝置，其中該第一密封環及該第一DTI結構由一介電層分離。
  4. 如請求項2之半導體裝置，其進一步包含一第二DTI結構，該第二DTI結構填充有該介電材料，且該第二DTI結構安置在該第一密封環區域中並且被組態成圍繞該第一DTI結構。
  5. 如請求項4之半導體裝置，其中該第二DTI結構安置在該半導體基板之該第一密封環區域中並與該第一DTI結構側向間隔開。
  6. 如請求項5之半導體裝置，其中該半導體基板具有一第一側及與該第一側相反之一第二側，該DTI結構具有形成於該半導體基板之該第一側上的一開口，並且該第一密封環形成於該半導體基板之該第二側上。
  7. 如請求項4之半導體裝置，其中該像素陣列區域包括包含複數個像素的一像素陣列，該複數個像素間隔開一像素間距，該第一DTI結構與該第二DTI結構側向間隔開該像素間距。
  8. 如請求項1之半導體裝置，其中該介電材料包括氧化物材料。
  9. 如請求項1之半導體裝置，其中該介電材料包含一介電常數大於3.9之一材料。
  10. 如請求項1之半導體裝置，其進一步包含一第二DTI結構，該第二DTI結構填充有由該第一DTI結構包圍之該介電材料。
  11. 如請求項1之半導體裝置，其中該第一DTI結構具有一裂紋。
  12. 一種半導體晶圓，其包含： 至少一個半導體裝置，該至少一個半導體裝置形成於該半導體晶圓上，該半導體裝置包含： 一半導體基板，該半導體基板具有一像素陣列區域及一第一密封環區域，其中該第一密封環區域靠近該半導體基板之一邊緣並圍繞該像素陣列區域；以及 複數個第一深溝槽隔離(DTI)結構，該複數個第一DTI結構安置在該第一密封環區域中，該等第一DTI結構中之每個第一DTI結構填充有一介電材料並延伸至該半導體基板中，其中該複數個第一DTI結構圍繞該像素陣列區域；以及 一切割區域，該切割區域經安置成鄰近該半導體裝置之該邊緣並被組態成圍繞該半導體裝置。
  13. 如請求項12之半導體晶圓，其中該複數個第一DTI結構包含被組態成圍繞其他第一DTI結構之最外面的一第一DTI結構，並且該最外面之第一DTI結構與該切割區域側向間隔開。
  14. 如請求項12之半導體晶圓，其進一步包含： 一第一密封環，該第一密封環形成於該第一密封環區域中，該第一密封環經安置成靠近該半導體基板之該邊緣並且與該複數個第一DTI結構垂直分離一垂直距離。
  15. 如請求項14之半導體晶圓，其中該第一密封環及該複數個第一DTI結構由一介電層分離。
  16. 如請求項12之半導體晶圓，其中該介電材料包括氧化物材料。
  17. 一種用於製造一半導體裝置之方法，該方法包含： 提供一半導體基板，該半導體基板具有一第一表面及與該第一表面相反之一第二表面； 在該半導體基板之該第一表面上形成數個密封環；以及 在該半導體基板之該第二表面上形成數個第一DTI結構，以對應於該密封環，該等第一DTI結構自該第二表面向該第一表面延伸，其中該等第一DTI結構中之每個第一DTI結構與該等密封環分離開一垂直距離。
  18. 如請求項17之方法，其進一步包含： 將一介電材料沈積至該等第一DTI結構中之每個第一DTI結構中。
  19. 如請求項18之方法，其進一步包含： 自該半導體基板之該第二表面形成數個第二DTI結構，其中該數個第二DTI結構中之每個第二DTI結構被該數個第一DTI結構中之每個第一DTI結構圍繞；以及 將該介電材料沈積至該等第二DTI結構中之每個第二DTI結構中。
  20. 如請求項19之方法，其中該數個第一DTI結構及該等第二DTI結構以同一製程形成。
  21. 如請求項20之方法，其進一步包含沿著不含第一DTI結構及第二DTI結構之一切割區域分離該數個第一DTI結構。
  22. 如請求項17之方法，其進一步包含 在第一DTI結構與該等密封環之間形成一介電層。
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