TW202025436A - 靜電放電保護電路及靜電放電保護方法 - Google Patents
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Abstract
一種靜電放電(ESD)保護電路，用於半導體系統中的受保護裝置，該受保護裝置經耦接在第一節點與第一參考電壓之間，該靜電放電保護電路包括：靜電放電裝置，耦接在第一節點與第一參考電壓之間；邏輯塊，包括第一輸入及輸出，該第一輸入耦接至第二參考電壓，該輸出耦接至靜電放電裝置的輸入；及回饋控制電路，耦接在第一節點與邏輯塊的第二輸入之間。
Description
靜電放電(electrostatic discharge,ESD)事件(例如，靜電放電脈衝或靜電放電尖峰)為其中靜電電荷經由導電材料從非導電表面遷移的現象。例如，可在較高相對濕度下在地毯上行走的人的身體上產生成百上千伏的靜電電壓，而可在較低相對濕度下產生超過10,000伏的電壓。此外，來自成百上千伏的靜電電壓可在用於封裝或測試積體電路的機器中產生。因此，當攜帶靜電電荷的人體或機器接觸半導體系統時，半導體系統將經歷大的暫態靜電放電電流。
隨後半導體系統(例如，積體電路(integrated circuit,IC)裝置)的持續小型化，當前趨勢是生產具有不斷增加的較小元件(例如，較淺的結合深度、較薄的閘極氧化物、輕摻雜的汲極(lightly-doped drain,LDD)結構、淺溝槽隔離(shallow trench isolation,STI)結構、自對準
矽化物(salicide)製程等等)的積體電路，所有上述元件經用於先進的互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)技術中。所得的半導體系統越來越容易受到靜電放電事件的損壞。例如，閘極介電質尤其易受靜電放電損壞。因此，將靜電放電保護電路建立至晶片中以藉由將靜電放電電流傳導至地面來保護半導體系統中的裝置及電路不受靜電放電損壞。
100、200A(1)~200C(1)、200A(2)~200C(2)、300A~300C‧‧‧半導體系統
102‧‧‧電路巨集
104、204、304A~304C‧‧‧受保護裝置
106、202A(1)~202C(1)、202A(2)~202C(2)‧‧‧靜電放電保護電路
206、208A、208B、208C、232、233、234、240、254、256、258‧‧‧節點
210、310A~310C‧‧‧靜電放電裝置
212A(1)~212C(1)、212A(2)~212C(2)‧‧‧回饋控制電路
214A(1)、214A(2)、214B(1)、214B(2)、314A~314C‧‧‧邏輯單元
N220、N220’、N222、N224、N226、N242、N250、N252、P228、P246、P248‧‧‧電晶體
NG1、NG2、OE、FB_NODE、PAD‧‧‧訊號
VDD、VSS‧‧‧電壓
216B(1)、216B(2)、216C(1)、216C(2)、316A~316C‧‧‧分流裝置
230‧‧‧電阻
236、244‧‧‧反或閘
237‧‧‧真值表
238‧‧‧反向器
402~426‧‧‧波形
500、600‧‧‧方法
502~520、602~610‧‧‧操作
700‧‧‧電子設計自動化(EDA)系統
702‧‧‧處理器
704‧‧‧記憶體
706‧‧‧指令
707‧‧‧標準單元庫
708‧‧‧匯流排
710‧‧‧I/O介面
712‧‧‧網路介面
714‧‧‧網路
742‧‧‧使用者介面(UI)
800‧‧‧積體電路(IC)製造系統
820‧‧‧設計廠
822‧‧‧積體電路設計佈局圖
830‧‧‧遮罩廠
832‧‧‧資料準備
844‧‧‧遮罩製造
845‧‧‧遮罩
850‧‧‧晶圓廠
852‧‧‧晶圓製造
853‧‧‧半導體晶圓
860‧‧‧積體電路裝置
本案之各態樣當與附圖一起閱讀時將從以下實施方式中最佳地理解。應注意，根據本行業中的標準實踐，各個特徵並未按比例繪製。實際上，為了論述清晰起見，各個特徵之尺寸可以任意地增加或減小。
第1圖為根據一些實施例的半導體系統的方塊圖。
第2A(1)圖為根據一些實施例的半導體系統的方塊圖。
第2A(2)圖為根據一些實施例的半導體系統的電路圖。
第2A(3)圖為根據一些實施例的電晶體位準的電路圖。
第2B(1)圖為根據一些實施例的半導體系統的方塊圖。
第2B(2)圖為根據一些實施例的半導體系統的電路圖。
第2C(1)圖為根據一些實施例的半導體系統的方塊圖。
第2C(2)圖為根據一些實施例的半導體系統的電路圖。
第3A圖至第3C圖為根據一些實施例的對應半導體系統的對應平面布局圖。
第4A圖至第4C圖為根據一些實施例的其中一些表示靜電放電保護電路的操作的對應波形圖。
第5圖為根據一些實施例的操作靜電放電保護電路的流程圖。
第6圖為根據一些實施例的操作靜電放電保護電路的流程圖。
第7圖為根據一些實施例的電子設計自動化系統的方塊圖。
第8圖為根據一些實施例的積體電路製造系統，及與其相關聯的積體電路製造流程的方塊圖。
以下揭示內容提供了用於實施所提供的標的之不同特徵的許多不同實施例，或實例。下文描述了元件、值、操作、材料和佈置等等之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。可以預期其他元件、值、操作、材料、佈置等等。例如，在以下描述中之第一特徵在第二特徵之上或上方之形式可包括其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包括其中可在第一特徵與第二特徵之間形成額外特徵，以使得第一特徵與第二特徵可不直接接觸之實施例。另外，本案可在各種實例中重複元件符號及/或字母。此重複是用於簡化及清晰之目的，且其本身不指定所論述之各種實施例及/或配置之間的關係。
此外，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可
在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
在半導體系統的正常操作下，典型的靜電放電(electrostatic discharge,ESD)系統關閉以便不影響對應半導體系統的操作，例如更特定言之，對應受保護的半導體裝置的操作。當暫態的靜電放電事件發生時，典型的靜電放電裝置傾向於開啟以便將靜電放電電流傳導(分流)至地面，並且從而避免使靜電放電電流通過受保護的半導體裝置。為了較好地將靜電放電放電的高壓分流至地面，典型的靜電放電裝置經配置為具有單個大通道的，或者累積地表示大通道的較小‘指狀’通道的n型金屬氧化物半導體(n-type metal-oxide-semiconductor,NMOS)電晶體。若靜電放電事件的量值足夠，則NMOS電晶體的分流行為經模型化為一等效電路，該等效電路表示為正在經歷突崩崩潰的寄生NPN雙極接面電晶體(BJT)。在寄生NPN雙極接面電晶體(bipolar junction transistor,BJT)模型中，NMOS電晶體的汲極(n型)充當BJT的收集器(C)，NMOS電晶體的源極(n型)充當BJT的發射極(E)，並且NMOS電晶體的基板(p型)充當BJT的基極(B)。在突崩崩潰中，NMOS電晶體的電流傳導容量/能力比在NMOS電晶體的正常操作
期間的電流傳導容量/能力大約十倍。
根據另一方法，半導體系統包括耦接在半導體系統的輸入/輸出端(PAD)與地面之間的靜電放電裝置。另一方法中NMOS電晶體以接地閘極NMOS(GGNMOS)的配置方式，將閘極端直接耦接至地面，或者以在具有電阻的接地閘極NMOS(GRNMOS)配置方式，將閘極端經由電阻間接耦接至地面，上述方式的每一者表示被動耦接至地面。在GGNMOS及GRNMOS的閘極端與汲極端之間存在寄生電容，其表示寄生GD電容。在半導體系統的正常操作期間，PAD具有正常訊號，該正常訊號具有高頻及急劇上升時間(例如，大體上為方波)。根據其他方法的閘極電極的被動接地足以防止寄生GD電容器充電至大於GRNMOS的閾值電壓的值，此舉導致GRNMOS短暫地開啟，儘管該短暫開啟足夠長時間以大體上使PAD上的正常訊號失真。
在一些實施例中，半導體系統包括耦接在半導體系統的輸入/輸出端(PAD)與地面之間的靜電放電裝置(例如，NMOS電晶體)，及耦接至靜電放電裝置的控制輸入(例如，NMOS電晶體的閘極端)的邏輯單元(例如，反或(NOR)閘)。回想PAD上的正常訊號將NMOS電晶體的寄生GD電容器充電的趨勢，以降低(若不消除)正常訊號另外開啟NMOS電晶體的趨勢，至少一些實施例的邏輯單元將NMOS電晶體的閘極端主動地耦接至地面，而其他方法將閘極端直接(GGNMOS)或經由電阻(GRNMOS)被動地耦接至地面。此主動接地將寄生GD電容器的充電抵消，如
此可大體上降低由於寄生GD電容器已被充電到大於NMOS電晶體的閾值電壓值，而導致NMOS電晶體導通的時間長度。主動接地的益處在於大體降低了一時長，在該時長期間，已經開啟的NMOS電晶體使PAD上的正常訊號失真。
在一些實施例中，在包括靜電放電裝置(例如，第一NMOS電晶體，耦接在半導體系統的輸入/輸出端(PAD)與地面之間)及保護裝置(例如，第二NMOS電晶體，耦接在PAD與參考電壓(例如，VSS)之間)的半導體系統中，分流裝置(例如，第三NMOS電晶體)經提供在保護裝置(第二NMOS電晶體)的輸入與參考電壓(例如，VSS)之間，並且回饋控制電路經提供在PAD與分流裝置的輸入之間。鑒於PAD上的靜電放電訊號具有將NMOS電晶體的寄生GD電容器充電的趨勢，為了降低(若不消除)靜電放電事件開啟受保護裝置(第二NMOS電晶體)並且使該裝置將靜電放電訊號分流至地面的趨勢，回饋控制電路使用靜電放電訊號開啟分流裝置(第三NMOS電晶體)，如此隨後使分流裝置(第三NMOS電晶體)將保護裝置(第二NMOS電晶體的閘極端)主動地耦接至地面。此主動接地將受保護裝置(第二NMOS電晶體)中的寄生GD電容器的充電抵消，降低由於寄生GD電容器已被充電到大於第二NMOS電晶體的閾值電壓值，而導致二NMOS電晶體導通的時間長度。主動接地的益處在於大體降低了一時長，在該時長期間，靜電放電訊號由該受保護裝置(第二NMOS電晶
體)分流。
第1圖為根據本案的至少一個實施例的半導體系統100的方塊圖。
在第1圖中，半導體系統100尤其包括電路巨集(在下文中稱為巨集)102。電路巨集102尤其包括待保護的裝置(保護裝置)104及靜電放電保護電路106。本案中揭示的電路圖為受保護裝置104及靜電放電保護電路106的對應實例。
第2A(1)圖為根據一些實施例的半導體系統200A(1)的方塊圖。
半導體系統200A(1)包括靜電放電保護電路202A(1)及受保護裝置204，上述兩者為第1圖的靜電放電保護電路106及受保護裝置104的實例。
靜電放電保護電路202A(1)包括靜電放電裝置210、回饋控制電路212A(1)及邏輯單元214A(1)。靜電放電裝置210包括NMOS電晶體N220。受保護裝置204包括NMOS電晶體N222。在一些實施例中，受保護裝置204表示驅動器。
邏輯單元214A(1)用以將電晶體N220主動地耦接至地面(見第2A(2)圖)。回饋控制電路212A(1)用以將VSS提供至邏輯塊214A(2)的輸入，若在節點206上存在靜電放電訊號/電壓，則將節點206上的靜電放電訊號/電壓提供至邏輯塊214A(2)的輸入(見第2A(2)圖)。
半導體系統200A(1)使用至少第一及第二參考
電壓。在一些實施例中，第一及第二參考電壓相應地為VDD及VSS(地面)。在一些實施例中，第一及第二參考電壓相應地為不同於VDD及VSS的參考電壓。
回饋控制電路212A(1)經耦接在節點206與邏輯單元214A(1)的第一輸入之間。邏輯單元214A(1)經耦接在回饋控制電路212A(1)與電晶體N220的閘極端之間。特定言之，邏輯單元214A(1)的第一輸入耦接至回饋控制電路212A(1)的輸出。邏輯單元214A(1)的第二輸入耦接至表示邏輯值一的電壓源。邏輯單元214A(1)的輸出耦接至電晶體N220的閘極端。在第2A(1)圖中，VDD經用作表示邏輯值一的電壓源。在一些實施例中，除了VDD以外的電壓經用作表示邏輯值一的電壓源。
電晶體N220具有用以將靜電放電電流傳導(分流)至地面的大容量/能力。電晶體220具有比電晶體N222大體上更大的通道佈置。在一些實施例中，電晶體N220具有比在諸如半導體系統200A(1)的系統中的大多數其他NMOS電晶體的典型通道佈置大體上更大的通道佈置。在一些實施例中，電晶體N220具有單個大通道。在一些實施例中，電晶體N220具有累積地表示大通道的較小‘指狀’通道。在一些實施例中，電晶體N220的寬長比(W/L)至少為約1000。在一些實施例中，電晶體N220具有大的通道，儘管該通道具有不同於1000的W/L比。
在一些實施例中，若靜電放電事件的量值足夠，則電晶體N220的分流行為經模型化為一等效電路，該
等效電路表示正在經歷突崩崩潰的寄生NPN雙極接面電晶體(BJT)。在突崩崩潰中，電晶體N220的電流傳導容量/能力大體上大於在NMOS電晶體N220的正常操作期間的電流傳導容量/能力。在寄生NPN雙極接面電晶體(bipolar junction transistor,BJT)模型中，NMOS電晶體的汲極(n型)充當BJT的收集器(C)，NMOS電晶體的源極(n型)充當BJT的發射極(E)，並且NMOS電晶體的基板(p型)充當BJT的基極(B)。有關崩潰電壓、在突崩崩潰期間的如NPN BJT的模型電晶體N220等等的細節可發現於例如2010年3月2日授權的美國專利第7,672,101號；2014年10月7日授權的美國專利第8,854,778號；以及2009年4月14日授權的美國專利第7,518,192號中，上述專利的每一者的全部內容藉由引用之方式併入本文。
在一些實施例中，在突崩崩潰中，電晶體N220的電流傳導容量/能力比在NMOS電晶體N220的正常操作期間的電流傳導容量/能力大約10倍。在一些實施例中，在突崩崩潰中，電晶體N220的電流傳導容量/能力較大，儘管該電流傳導容量/能力不同於大於在NMOS電晶體N220的正常操作期間的電流傳導容量/能力約十倍。
在第2A(1)圖中，電晶體N220及N222的每一者耦接在節點206與地面之間。在一些實施例中，節點206表示半導體系統200A(1)的輸入/輸出(I/O)端。名為PAD的訊號在終端206上是可用的。節點208A耦接至電晶體N220的閘極端。訊號NG1在節點208A上是可用的。
第2A(2)圖為根據一些實施例的半導體系統200A(2)的電路圖。
第2A(2)圖的半導體系統200A(2)對應於第2A(1)圖的半導體系統200A(1)，然而，第2A(2)圖提供與第2A(1)圖相比更多的細節。第2A(2)圖遵循與第2A(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫助識別對應但仍有差異的元件，編號慣例使用附加說明。例如，第2A(2)圖的靜電放電保護電路202A(2)對應於第2A(1)圖的靜電放電保護電路202A(1)，其中類似處反映在共同的根號202A中，並且不同之處反映在對應的括號(1)及(2)中，即對於第2A(1)圖的202A(1)及對於第2A(2)圖的202A(2)。為了簡潔起見，相較於相似性，論述將更關注於第2A(2)圖與第2A(1)圖之間的差異。
在第2A(2)圖中，邏輯單元214A(2)包括反或閘236。反或閘236的真值表以表237來表示。邏輯單元214A(2)的第一及第二輸入對應於反或閘236的第一及第二輸入。邏輯單元214A(2)的輸出對應於反或閘236的輸出。在一些實施例中，邏輯單元214A(2)包括除了反或閘236以外的一邏輯閘或電路。在一些實施例中，邏輯單元214A(2)包括排除了反或閘236以外的其他一或多個邏輯閘或電路，或包括反或閘236以及其他一或多個邏輯閘或電路。在一些實施例中，除了反或閘236以外的該等邏輯閘或電路包括反及閘、或閘、及閘、緩衝器、去耦電容(decap)電路，等等。在一些實施例中，去耦電容電路為被動去耦電
容電路。在一些實施例中，去耦電容電路為非切換的去耦電容電路。在一些實施例中，去耦電容電路為主動電路。在一些實施例中，去耦電容電路為切換的去耦電容電路。
回饋控制電路212A(2)包括NMOS電晶體N224、NMOS電晶體N226、PMOS電晶體P228及電阻230。在一些實施例中，電阻230係用PMOS電晶體(未圖示)替代。一系列電阻230、電晶體P228、N224及N226經串列耦接在節點206與地面之間。電阻230耦接在電晶體P228與節點206之間。電晶體N224耦接在節點232與節點233之間。電晶體N226耦接在節點233與地面之間。電晶體P228、N224及N226的閘極端經耦接至節點234。訊號OE在節點234上是可用的。訊號FB_NODE在節點232上是可用的。
半導體系統200A(2)進一步包括耦接在節點240與節點208A之間的反向器238。訊號NG1_bar在節點240上是可用的，反向器238將該訊號反向以便提供在節點208A上的訊號NG1。
第2A(3)圖為根據本案的至少一個實施例的反或閘244的電晶體位準的電路圖。
反或閘244為第2A(2)圖的反或閘236的示例性實施。
在第2A(3)圖中，節點254及256表示反或閘244的第一及第二輸入端，及節點258表示反或閘244的輸出端。訊號FB_NODE及VDD係連續地在節點254及256上
提供。訊號NG2係在節點258上提供。反或閘244的真值表對應於第2A(2)圖的真值表237。
反或閘244包括PMOS電晶體P246及P248，以及NMOS電晶體N250及N252。一系列電晶體P246、P248及N250經串列耦接在第一參考電壓與第二參考電壓之間。在第2A(3)圖中，第一參考電壓為VDD及第二參考電壓為VSS(接地)。在一些實施例中，第一及第二參考電壓相應地為不同於VDD及VSS的電壓。電晶體N252耦接在節點258與VSS(接地)之間。電晶體P248、N250及N252的汲極端亦經耦接至節點258。電晶體P246及N252的閘極端經耦接至節點254。電晶體P248及N250的閘極端經耦接至節點256。
返回至第2A(2)圖，當半導體系統200A(2)通電時，將在表1(下表)的上下文中論述回饋控制電路212A(2)及反或閘236的操作。
訊號OE為邏輯控制訊號。在一些實施例中，OE為術語「輸出致能(output enable)」的縮寫。在一些實施例中，訊號OE係由半導體系統200A(2)的控制器(未圖示)
產生。假設半導體系統200A(2)處於正常啟動的通電狀態，訊號OE具有兩個狀態，即邏輯高及邏輯低。
表1(上表)的行1假設其中無靜電放電訊號存在於節點206上並且訊號OE為邏輯高狀態的情況，其結果包括電晶體P228關閉並且電晶體N224及N226開啟。因此，電晶體N224及N226將節點232拉至地面，如此將訊號FB_NODE(及反或閘236的第一輸入)設定為邏輯低狀態。回想反或閘236的第二輸入為VDD，反或閘236的所得輸出為邏輯低。
回想電晶體N220的閘極端經耦接至反或閘236的輸出，並且反或閘236的輸出對應於第2A(3)圖的節點258，當反或閘236的輸入為邏輯高時，電晶體N250及N252主動地將電晶體N220的閘極端拉至地面。在半導體系統200A(2)的正常操作期間，節點206具有正常PAD訊號，該訊號在一些情況下具有高頻及急劇上升時間(例如，大體上為方波)。對於其中節點206上的正常PAD訊號具有高頻及急劇上升時間的情況，存在節點206上的正常PAD訊號將電晶體N220的寄生GD電容器(未圖示)充電的趨勢。將寄生GD電容器充電至大於電晶體N220的閾值電壓的值將開啟電晶體N220。為了降低(若不消除)正常訊號以其他方式開啟電晶體N220的趨勢，執行藉由反或閘236將電晶體N220的閘極端主動地拉至地面的操作，以將寄生GD電容器的充電抵消。同樣地，將電晶體N220的閘極端主動地拉至地面大體上減小了其中電晶體N220開啟的時間長度，歸因
於寄生GD電容器已經充電至大於電晶體N220的閾值電壓的值(見第4A圖至第4B圖)。主動接地的益處在於大體降低了一時長，在該時長期間，已經開啟的電晶體N220使節點206上的正常訊號失真。
表1(上表)的行3假設其中無靜電放電訊號存在於節點206上並且訊號OE為邏輯低狀態的情況，其結果包括電晶體P228開啟並且電晶體N224及N226關閉。因此，電晶體P228將節點232拉向節點206上的電壓，儘管該電壓由電阻230兩端的電壓降降低，如此將訊號FB_NODE(以及反或閘236的第一輸入)設定至節點232上的電壓。回想反或閘236的第二輸入為VDD，反或閘236的所得輸出為邏輯低。因此，反或閘236將電晶體N220的閘極端主動地拉至地面。
表1(上表)的行2表示其中靜電放電訊號IS暫時存在於節點206上並且訊號OE為邏輯高狀態的情況，其結果包括電晶體P228關閉並且電晶體N224及N226開啟。因此，電晶體N224及N226嘗試將節點232拉至地面。取決於靜電放電訊號的量值，靜電放電訊號可能足以將電晶體P228正向偏壓為傳導，克服了電晶體N224及N226的下拉效應並且從而將節點232拉向節點206上的靜電放電電壓，儘管該電壓由電阻230兩端的電壓降降低，如此將訊號FB_NODE(以及反或閘236的第一輸入)設定至節點232上的靜電放電電壓。回想反或閘236的第二輸入為VDD，反或閘236的所得輸出為邏輯低。因此，反或閘236將電晶體
N220的閘極端主動地拉至地面。
表1(上表)的行4假設其中靜電放電訊號IS暫時存在於節點206上並且訊號OE為邏輯低狀態的情況，其結果包括電晶體P228開啟並且電晶體N224及N226關閉。因此，電晶體P228將節點232拉向節點206上的靜電放電電壓，儘管該電壓由電阻30兩端的電壓降降低，如此將訊號FB_NODE設定為節點232上的靜電放電電壓。回想反或閘236的第二輸入為VDD，反或閘236的所得輸出為邏輯低(見以下表1的行4)。因此，反或閘236將電晶體N220的閘極端主動地拉至地面。
當半導體系統200A(2)斷電時，將在表2(下表)的上下文中論述回饋控制電路212A(2)及反或閘236的操作。
回想反或閘236的第二輸入為VDD，當半導體系統200A(2)斷電時，VDD為邏輯零。然而，無論如何，反或閘236斷電，並且因此不在電晶體N220的閘極端處提供邏輯反或功能，此舉由表2的行1至2中的術語「不適用」示出。
第2B(1)圖為根據一些實施例的半導體系統
200B(1)的方塊圖。
半導體系統200B(1)包括靜電放電保護電路202B(1)及受保護裝置204，上述兩者為第1圖的靜電放電保護電路106及受保護裝置104的實例。
第2B(1)圖的半導體系統200B(1)對應於第2A(1)圖的半導體系統200A(1)，然而，第2B(1)圖的半導體系統200B(1)包括分流裝置216B(1)。第2B(1)圖遵循與第2A(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫助識別對應但仍有差異的元件，編號慣例使用後綴。例如，第2B(2)圖的靜電放電保護電路202B(2)對應於第2A(1)圖的靜電放電保護電路202A(1)，其中類似處反映在共同的根號202中，並且不同之處反映在對應的後綴A及B中，即對於第2A(1)圖的202A(1)及對於第2B(2)圖的202B(2)。為了簡潔起見，相較於相似性，論述將更關注於第2B(1)圖與第2A(1)圖之間的差異。
第2B(1)圖的分流裝置216B(1)經耦接在回饋控制電路212B(1)與電晶體N222的閘極端之間。分流裝置216B(1)的輸入耦接至回饋控制電路212B(1)的輸出。
第2B(2)圖為根據一些實施例的半導體系統200B(2)的電路圖。
第2B(2)圖的半導體系統200B(2)對應於第2B(1)圖的半導體系統200B(1)，然而，第2B(2)圖提供與第2B(1)圖相比更多的細節。第2B(2)圖遵循與第2B(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫
助識別對應但仍有差異的元件，編號慣例使用附加說明。例如，第2B(2)圖的靜電放電保護電路202B(2)對應於第2B圖的靜電放電保護電路202B(1)，其中類似處反映在共同的根號202B中，並且不同之處反映在對應的括號(1)及(2)中，即對於第2B(1)圖的202B(1)及對於第2B(2)圖的202B(2)。第2B(2)圖中的212B(2)、214B(2)及216B(2)亦與上述情形相同。為了簡潔起見，相較於相似性，論述將更關注於第2B(2)圖與第2B(1)圖之間的差異。
半導體系統200B(2)包括耦接在節點240與節點208B之間的反向器238。訊號NG1_bar在節點240上是可用的，反向器238將該訊號反向以便提供在節點208B上的訊號NG1。
分流裝置216B(2)包括NMOS電晶體N242，該NMOS電晶體耦接在電晶體NMOS的閘極端與地面之間。電晶體N242的閘極端經耦接至節點232。在訊號FB_NODE的控制下，電晶體N242將電晶體N222的閘極主動地拉至地面。
應將回想到，電晶體N222經耦接在節點206與地面之間。在靜電放電事件期間，節點206上的訊號PAD具有靜電放電訊號。典型地，靜電放電訊號具有高壓及急劇上升時間。對於其中節點206上的PAD訊號具有靜電放電訊號的情況，存在節點206上的靜電放電升壓的PAD訊號將電晶體N222的寄生GD電容器(未圖示)充電的趨勢。將寄生GD電容器充電至大於電晶體N222的閾值電壓的值將開啟電晶
體N222。為了降低(若不消除)靜電放電升壓的PAD訊號以其他方式開啟電晶體N222的趨勢，執行藉由電晶體N242將電晶體N220的閘極端主動地拉至地面的操作，以將寄生GD電容器的充電抵消。同樣地，將電晶體N222的閘極端主動地拉至地面大體上減小了其中電晶體N222開啟的時間長度，歸因於寄生GD電容器已經充電至大於電晶體N222的閾值電壓的值(見第4C圖)。
第2C(1)圖為根據一些實施例的半導體系統200C(1)的方塊圖。
半導體系統200C(1)包括靜電放電保護電路202C(1)及受保護裝置204，上述兩者為第1圖的靜電放電保護電路106及受保護裝置104的實例。
第2C(1)圖的半導體系統200C(1)對應於第2B(1)圖的半導體系統200B(1)，然而，第2C(1)圖的半導體系統200C(1)包括比半導體系統200B(1)更少的元件。第2C(1)圖遵循與第2B(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫助識別對應但仍有差異的元件，編號慣例使用後綴。例如，第2C(1)圖的靜電放電保護電路202C(1)、分流裝置216C(1)及節點208C分別對應於第2B(1)圖的靜電放電保護電路202B(1)、分流裝置216B(1)及節點208B，其中類似處反映在共同的編號中，不同之處則反映在對應的後綴C及B中，即如第2C(1)圖中的202C(1)及第2B(1)圖中的202B(1)。
為了簡潔起見，相較於相似性，論述將更關注
於第2C(1)圖與第2B(1)圖之間的差異。例如，第2C(1)圖的靜電放電保護電路202C(1)不包括第2B(1)圖的靜電放電保護電路202B(1)的邏輯單元214B(1)。電晶體N220(為接地閘極NMOS(GGNMOS)。
關於GGNMOS、GGNMOS、GRNMOS(GCRNMOS)的電阻電容變體等的細節可發現於例如2002年5月14日授權的美國專利第6,388,850號；2008年9月2日授權的美國專利第7,420,793號，上述專利的每一者的全部內容藉由引用之方式併入本文。
第2C(2)圖為根據一些實施例的半導體系統200C(2)的電路圖。
第2C(2)圖的半導體系統200C(2)對應於第2C(1)圖的半導體系統200C(1)，然而，第2C(2)圖提供與第2C(1)圖相比更多的細節。第2C(2)圖遵循與第2C(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫助識別對應但仍有差異的元件，編號慣例使用附加說明。例如，第2C(2)圖的靜電放電保護電路202C(2)及分流裝置216C(2)分別對應於第2C(1)圖的靜電放電保護電路202C(1)及分流裝置216C(1)，其中類似處反映在共同的根號202C中，並且不同之處反映在對應的括號(1)及(2)中，即對於第2C(1)圖的202C(1)及對於第2C(2)圖的202C(2)。第2C(2)圖中的212C(2)及216C(2)亦與上述情形相同。為了簡潔起見，相較於相似性，論述將更關注於第2C(2)圖與第2C(1)圖之間的差異。
第2C(2)圖的半導體系統200C(2)亦對應於第2B(2)圖的半導體系統200B(2)，然而第2C(2)圖的半導體系統200C(2)包括比半導體系統200B(2)更少的元件。第2C(2)圖遵循與第2C(1)圖類似的編號慣例。儘管相對應，有些元件亦不相同。為了幫助識別對應但仍有差異的元件，編號慣例使用後綴。例如，第2C(1)圖的靜電放電保護電路202C(1)對應於第2C(2)圖的靜電放電保護電路202C(2)，其中類似處反映在共同的根號202C中，並且不同之處反映在對應的括號(1)及(2)中，即對於第2C(1)圖的202C(1)及對於第2C(2)圖的202C(2)。
為了簡潔起見，相較於相似性，論述將更關注於第2C(2)圖與第2C(1)圖之間的差異。就第2A(2)圖對應於第2B(2)圖而言，第2C(2)圖與第2C(1)圖之間的差異對應於第2B(2)圖與第2B(1)圖之間的差異。
第3A圖至第3C圖為根據一些實施例的對應半導體系統300A、300B及300C的對應地面平面圖。
第3A圖及第3C圖中的每一者假設二維坐標X-Y軸(水平及垂直)。在一些實施例中，二維坐標為除X-Y軸之外的其他坐標。
在第3A圖至第3C圖中，對應的受保護裝置304A、304B及304C相對於垂直方向經堆疊在對應靜電放電裝置310A、310B及310C之上。
在第3A圖中，邏輯單元314A及分流裝置316A相對於垂直方向經堆疊在受保護裝置304A之上。此外，邏
輯單元314A及分流裝置316A相對於垂直方向具有大致相同的位置。
在第3B圖中，分流裝置316B相對於垂直位置經堆疊在邏輯單元314B之上。分流裝置316B經對應地安置至受保護裝置304B及靜電放電裝置310B的右側。分流裝置316B具有相對於垂直方向，大體上與受保護裝置304B相同的位置。相對於垂直方向，邏輯單元314B具有與靜電放電裝置310B的上部大體上相同的位置。
在第3C圖中，分流裝置316A相對於垂直方向經堆疊在受保護裝置304A之上。邏輯單元314C相對於垂直方向經堆疊在靜電放電裝置310C之下。
第4A圖至第4C圖為根據一些實施例的其中一些表示靜電放電保護電路的操作的對應波形。
第4A圖包括波形402、404、406、408及410。波形402表示在一環境中的正常PAD訊號，在該環境中，正常PAD為具有高頻及急劇上升時間的大體上的方波。波形404表示對於第2A(1)圖的半導體系統200A(1)的PAD訊號(i(PAD))的電流。波形404表示根據其他方法的對於半導體系統的i(PAD)。波形404展示與波形406相比包括更小量值及更短持續時間的益處。與波形406相比，歸因於正常PAD訊號的切換的暫態洩漏電流展現波形404中的約53%的減少(約50%的減少)。
波形408表示在第2A(1)圖的半導體系統200A(1)的電晶體N220的閘極端上的寄生電壓
(V(NG2))。波形410表示根據其他方法的在半導體系統中的同等NMOS電晶體上的V(NG2)。波形408展示與波形410相比包括更小量值及更短持續時間的益處。
第4B圖包括波形412、414、416及418。波形412表示PAD訊號，該訊號包括在第2A(1)圖的半導體系統200A(1)的上下文中的靜電放電訊號。波形414表示PAD訊號，該訊號包括在根據其他方法的半導體系統的上下文中的靜電放電訊號。波形412展示包括比波形414更快地減少量值的益處。
波形416表示在第2A(1)圖的半導體系統200A(1)的電晶體N220的閘極端上的訊號NG2的電壓。波形418表示根據其他方法的在半導體系統中配置為GGNMOS的同等NMOS電晶體上的訊號NG2的電壓。波形416展示包括更有效對地放電的益處。
第4C圖包括波形420、422、424及426。波形420表示PAD訊號，該訊號包括在第2C(1)圖的半導體系統200C(1)的上下文中的靜電放電訊號。波形422表示PAD訊號，該訊號包括在根據其他方法的半導體系統的上下文中的靜電放電訊號。
波形424表示在第2C(1)圖的半導體系統200C(1)的電晶體N222的閘極端上的訊號NG1的電壓。波形426表示根據其他方法的半導體系統的同等NMOS電晶體的訊號NG2的電壓。波形424展示包括比波形426更短持續時間的益處，如此意謂第2C(1)圖的電晶體N222比根據
其他方法的半導體系統的同等NMOS電晶體更快地關閉。
第5圖為根據一些實施例的操作靜電放電保護電路的流程圖。更特定言之，第5圖為根據一或多個實施例的保護裝置(受保護裝置)的方法500的流程圖。
在第5圖中，方法500包括方塊502至510以及520。受保護裝置的實例為第2A(2)圖的電晶體。在方塊502處，靜電放電裝置經耦接在第一節點與第一參考電壓之間。第一節點的實例為第2A(2)圖中的節點206。靜電放電裝置的實例為第2A(2)圖的電晶體N220。第一參考電壓的實例為第2A(2)圖中的VSS(接地)。流程從方塊502進行至方塊504。
在方塊504處，邏輯單元的第一輸入經耦接至第二參考電壓。邏輯單元的實例為第2A(2)圖的反或閘236。第二參考電壓的實例為第2A(2)圖中的VDD。流程從方塊504進行至方塊506。
在方塊506處，邏輯單元的輸出經耦接至靜電放電裝置的輸入。該耦接的實例為將反或閘236的輸出耦接至第2A(2)圖中的電晶體N220的閘極端。流程從方塊506進行至方塊508。
在方塊508處，回饋控制電路經耦接在第一節點與邏輯單元的第二輸入之間。回饋控制電路的實例為第2A(2)圖的回饋控制電路212A(2)，該電路耦接在節點206與第2A(2)圖中的反或閘236的輸入的一者之間。
在一些實施例中，方塊508包括方塊520。在方
塊520處，回饋控制電路用以提供第一參考電壓至邏輯單元的第二輸入，或若第一節點上存在靜電放電電壓，則提供第一節點上的靜電放電電壓至邏輯單元的第二輸入。此情況的一實例為第2A(2)圖中的電路徑，該電路徑包括節點206、電阻230、電晶體P228、節點232及反或閘236的輸入中之一者。流程從方塊520離開方塊508。流程從方塊508進行至方塊510。
在方塊510處，邏輯單元用以將靜電放電裝置的輸入主動地耦接至第二參考電壓。該主動耦接的實例為在第2A(2)圖中反或閘236將電晶體N220的閘極端主動地拉至地面。
第6圖為根據一些實施例的操作靜電放電保護電路的流程圖。更特定言之，第6圖為根據一或多個實施例的保護裝置(受保護裝置)的方法600的流程圖。
在第6圖中，方法600包括方塊602至604、608及520。受保護裝置的實例為第2C(2)圖的電晶體N222。在方塊602處，靜電放電裝置經耦接在第一節點與第一參考電壓之間。第一節點的實例為第2A(2)圖中的節點205。靜電放電裝置的實例為第2C(2)圖的電晶體N220。第一參考電壓的實例為第2C(2)圖中的VSS(接地)。流程從方塊602進行至方塊604。
在方塊604處，分流裝置經耦接在受保護裝置的輸入與第一參考電壓之間。分流裝置的實例為第2C(2)圖的電晶體N242，該電晶體經耦接在電晶體N222的閘極端與
地面之間。流程從方塊604進行至方塊608。
在方塊608處，回饋控制電路經耦接在第一節點與分流裝置的輸入之間。回饋控制電路的實例為第2C(2)圖的回饋控制電路212C(2)，該電路耦接在節點206與第2C(2)圖的電晶體N242的閘極端之間。
在一些實施例中，方塊608包括方塊620。在方塊620處，回饋控制電路用以提供第一參考電壓至分流裝置的輸入，或若存在靜電放電電壓，則提供靜電放電電壓至分流裝置的輸入。此情況的一實例為第2C(2)圖中的電路徑，該電路徑包括節點206、電阻230、電晶體P228、節點232及電晶體N242的閘極端。流程從方塊520離開方塊508。流程從方塊508進行至方塊510。
在方塊610處，分流單元用以將受保護裝置的輸入主動地耦接至第一參考電壓。該主動耦接的實例為在第2C(2)圖中電晶體N242將電晶體N222的閘極端主動地拉至地面。
第7圖為根據一些實施例的電子設計自動化(EDA)系統700的方塊圖。
在一些實施例中，電子設計自動化系統700包括APR系統。可例如使用根據一些實施例的電子設計自動化系統700實施根據一或多個實施例的本文所述的方法。
在一些實施例中，電子設計自動化系統700為通用計算裝置，該計算裝置包括硬體處理器702及非暫態電腦可讀取儲存媒體(記憶體704)。除其他之外，儲存媒體
(記憶體704)進行編碼，亦即儲存電腦程式碼(指令)706，電腦程式碼(指令)即為可執行指令集。由硬體處理器702對指令706的執行(至少部分地)表示電子設計自動化工具，該電子設計自動化工具實施根據一或多個實施例的本文所述的方法的一部分或全部(在下文中所述的製程及/或方法)。
處理器702經由匯流排708電性耦接至儲存媒體(記憶體704)。處理器702亦藉由匯流排708電性耦接至I/O介面710。網路介面712亦經由匯流排708電性耦接至處理器702。網路介面712經耦接至網路714，以便處理器702及儲存媒體(記憶體704)能夠經由網路714連接至外部元件。處理器702經配置以執行編碼於儲存媒體(記憶體)704中的指令706，以使系統700可用於執行所述製程及/或方法的一部分或全部。在一或多個實施例中，處理器702為中央處理單元(central processing unit,CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit,ASIC)，及/或適當的處理單元。
在一或多個實施例中，儲存媒體(記憶體704)為電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或裝置)。例如，儲存媒體(記憶體704)包括半導體或固態記憶體、磁帶、可移除電腦磁盤、隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read-only memory,ROM)、剛性磁碟，及/或光碟。在使用光碟的一
或多個實施例中，儲存媒體(記憶體704)包括壓縮光碟-唯讀記憶體(CD-ROM)、壓縮光碟-讀/寫(CD-R/W)，及/或數位視訊光碟(DVD)。
在一或多個實施例中，儲存媒體(記憶體704)儲存電腦程式碼(指令)706，該電腦程式碼用以使得系統700(其中該執行(至少部分地)表示電子設計自動化工具)可用於執行執行所述製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體(記憶體704)亦儲存促進執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體(記憶體704)儲存包括本文揭示的該等標準單元的標準單元庫707。在一或多個實施例中，儲存媒體(記憶體704)儲存一或多個佈局圖709。
電子設計自動化系統700包括I/O介面710。I/O介面710經耦接至外部電路。在一或多個實施例中，I/O介面710包括用於向處理器702傳達資訊及命令的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕及/或游標指向鍵。
電子設計自動化系統700亦包括耦接至處理器702的網路介面712。網路介面712允許系統700與網路714通訊，一或多個其他電腦系統連接至該網路。網路介面712包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所述製程及/或方法的一部分或全部係在兩個或兩個以上系統700中實施。
系統700用以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包括用於由處理器702處理的指令、資料、設計規則、標準單元庫，及/或其他參數的一或多個。資訊係經由匯流排708傳遞至處理器702。電子設計自動化系統700用以經由I/O介面710接收與使用者介面(UI)相關的資訊。資訊係作為使用者介面(UI)742儲存於儲存媒體(記憶體704)中。
在一些實施例中，所述製程及/或方法一部分或全部經實施為用於由處理器執行的獨立的軟體應用程式。在一些實施例中，所述製程及/或方法一部分或全部經實施為軟體應用程式，該軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，所述製程及/或方法的一部分或全部經實施為軟體應用程式的插件。在一些實施例中，所述製程及/或方法的至少一者經實施為軟體應用程式，該軟體應用程式為電子設計自動化工具的一部分。在一些實施例中，所述製程及/或方法一部分或全部經實施為由電子設計自動化系統700使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖係使用諸如可從CADENCE DESIGN SYSTEMS,Inc.獲得的VIRTUOSO®的工具，或另一適當的佈局產生工具產生。
在一些實施例中，該等製程經實現為儲存於非暫態電腦可讀取記錄媒體中的程式的函數。非暫態電腦可讀取記錄媒體的實例包括，但不限於，外部/可移除及/或內部/內建儲存器或記憶體單元，例如，光碟，諸如DVD；磁碟，
諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶卡等等中的一或多個。
第8圖為根據一些實施例的積體電路(IC)製造系統800，及與其相關聯的積體電路製造流程的方塊圖。在一些實施例中，基於本文所述之系統及方法，(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一個元件之中的至少一者係使用積體電路製造系統800製造。
在第8圖中，積體電路製造系統800包括在與製造積體電路裝置860有關的設計、開發及製造週期及/或服務中彼此相互作用的各種實體，諸如設計廠820、遮罩廠830，及積體電路製造商/製造者(「晶圓廠」)850。積體電路製造系統800中的實體係藉由通訊網路耦接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體相互作用，並且向一或多個其他實體提供服務及/或從其接收服務。在一些實施例中，設計廠820、遮罩廠830，及積體電路晶圓廠850中的兩個或兩個以上係由單個較大公司所擁有。在一些實施例中，設計廠820、遮罩廠830，及積體電路晶圓廠850中的兩個或兩個以上共存於共用設施中並且使用共用資源。
設計廠(或設計團隊)820產生積體電路設計佈局圖822。積體電路設計佈局圖822包括為積體電路裝置860設計的各種幾何圖案。幾何圖案對應於構成待製造的積
體電路裝置860的各種元件的金屬、氧化物，或半導體層的圖案。各個層組合以形成各種積體電路特徵。例如，積體電路設計佈局圖822的一部分包括待在半導體基板(諸如矽晶圓)及在半導體基板上安置的各種材料層中形成的各種積體電路特徵，諸如有效區域，閘極電極、源極及汲極、層間互連的金屬線或通孔，及用於結合墊的開口。設計廠820實施適當設計程序以形成積體電路設計佈局圖822。設計程序包括邏輯設計、物理設計或置放及路由的一或多者。在具有幾何圖案資訊的一或多個資料檔案中呈現積體電路設計佈局圖822。例如，積體電路設計佈局圖822係以GDSII檔案格式或DFII檔案格式表示。
遮罩廠830包括資料準備832及遮罩製造844。遮罩廠830使用積體電路設計佈局圖822以製造一或多個遮罩845，該一或多個遮罩1045用於根據積體電路設計佈局圖822製造積體電路裝置860的各個層。遮罩廠830執行遮罩資料準備832，其中積體電路設計佈局圖822經轉化為代表性資料檔案(「representative data file,RDF」)。遮罩資料準備832向遮罩製造844提供代表性資料檔案。遮罩製造844包括遮罩寫入器。遮罩寫入器將代表性資料檔案轉換至基板上的圖像，諸如遮罩(主光罩)845或半導體晶圓853。設計佈局圖822係由遮罩資料準備832操控以符合遮罩寫入器的特定特性及/或積體電路晶圓廠850的要求。在第8圖中，遮罩資料準備832及遮罩製造844經圖示為單獨的元件。在一些實施例中，遮罩資料準備832及遮罩製造844
可被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學鄰近修正(optical proximity correction,OPC)，光學鄰近修正使用微影增強技術以補償圖像誤差，諸如由繞射、干擾、其他製程效應等引起的彼等圖像誤差。光學鄰近修正調整積體電路設計佈局圖822。在一些實施例中，遮罩資料準備832包括進一步的解析度增強技術(resolution enhancement technique,RET)，諸如離軸照明、子解析度輔助特徵、相移遮罩、其他適當的技術等，或上述各項的組合。在一些實施例中，亦使用逆向微影技術(inverse lithography technology,ILT)，該技術將光學鄰近修正作為逆向成像問題處理。
在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(mask rule checker,MRC)，該遮罩規則檢查器使用一組遮罩建立規則檢查已經歷光學鄰近修正中的製程的積體電路設計佈局圖822，考慮到半導體製造製程等中的可變性，該等遮罩建立規則包含某些幾何及/或連接性限制以確保足夠的寬裕度。在一些實施例中，遮罩規則檢查器修改積體電路設計佈局圖822以補償在遮罩製造844期間的限制，該遮罩製造可取消由光學鄰近修正執行的修改的一部分以滿足遮罩建立規則。
在一些實施例中，遮罩資料準備832包括微影製程檢查(lithography process checking,LPC)，該微影製程檢查模擬將由積體電路晶圓廠850實施以製造積體電
路裝置860的處理。微影製程檢查基於積體電路設計佈局圖822模擬此處理以建立經模擬的製造裝置，諸如積體電路裝置860。在微影製程檢查模擬中的處理參數可包括與積體電路製造週期的各個製程相關聯的參數、與用於製造積體電路的工具相關聯的參數，及/或製造製程的其他態樣。微影製程檢查考慮到各種因素，諸如空間圖像對比度、焦點深度(「depth of focus,DOF」)、遮罩誤差增強因數(「mask error enhancement factor,MEEF」)、其他適當的因素，等等或上述各者的組合。在一些實施例中，在已由微影製程檢查建立經模擬的製造裝置之後，若經模擬的裝置在形狀上不足夠接近以滿足設計規則，則重複光學鄰近修正及/或遮罩規則檢查器以進一步細化積體電路設計佈局圖822。
將理解，為了清楚起見，已簡化了遮罩資料準備832的上述描述。在一些實施例中，資料準備832包括諸如邏輯操作(logic operation,LOP)的額外特徵，以根據製造規則修改積體電路設計佈局圖822。另外，在資料準備832期間應用於積體電路設計佈局圖822的製程係以各種不同的次序執行。
在遮罩資料準備832之後及在遮罩製造844期間，遮罩845或遮罩845群組係基於經修改的積體電路設計佈局圖822製造。在一些實施例中，遮罩製造844包括基於積體電路設計佈局圖822執行一或多個微影曝露。在一些實施例中，電子束(electron-beam,e-beam)或多個電子束的機構係用以基於經修改的積體電路設計佈局圖822在遮罩
(光罩或倍縮光罩)845上形成圖案。遮罩845可以各種技術形成。在一些實施例中，遮罩845係使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於曝露已經塗佈在晶圓上的圖像敏感材料層(例如：光阻劑)的輻射束(諸如，紫外(ultraviolet,UV)光束)係藉由不透明區域阻擋並且傳輸通過透明區域。在一實施例中，遮罩845的二元遮罩版本包括透明基板(例如，熔融石英)及塗佈於二元遮罩的不透明區域中的不透明材料(例如，鉻)。在一些實施例中，遮罩845係使用相移技術形成。在遮罩845的相移遮罩(phase shift mask,PSM)版本中，在相移遮罩上形成的圖案中的各種特徵經設置以具有適當的相差，以提高解析度及成像品質。在各種實例中，相移遮罩可為衰減的相移遮罩或交替的相移遮罩。由遮罩製造844產生的遮罩用於各種製程。例如，該遮罩用於離子植入製程以在半導體晶圓853中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域，及/或用於其他適當製程中。
積體電路晶圓廠850包括晶圓製造852。積體電路晶圓廠850為一種積體電路製造企業，該企業包括用於製造各種不同積體電路產品的一或多個製造設施。在一些實施例中，積體電路晶圓廠850為半導體晶圓代工廠。例如，可以存在一種用於複數個積體電路產品的前端製造(前端製程(front-end-of-line,FEOL)製造)的製造設施，而第二製造設施可提供用於積體電路產品互連及封裝的後端製造(後端製程(back-end-of-line,BEOL)製造)，並且第三製造
設施可提供用於晶圓代工廠業務的其他服務。
積體電路晶圓廠850使用由遮罩廠830製造的遮罩845以製造積體電路裝置860。因此，積體電路晶圓廠850至少間接地使用積體電路設計佈局圖822以製造積體電路裝置860。在一些實施例中，半導體晶圓853係使用遮罩845藉由積體電路晶圓廠850製造以形成積體電路裝置860。在一些實施例中，積體電路製造包括至少間接地基於積體電路設計佈局圖822執行一或多個微影曝露。半導體晶圓853包括矽基板或具有形成於其上的材料層的其他適當基板。半導體晶圓853進一步包括各種摻雜區域、介電質特徵、多級互連等等(在隨後的製造步驟形成)的一或多者。
關於積體電路(IC)製造系統(例如，第8圖的系統1000)與該系統相關聯的積體電路製造流程的詳情可見於例如2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；以及2007年8月21日授權的美國專利第7,260,442號中，上述各者的全部內容以引用之方式併入本文。
在一實施例中，一種用於半導體系統中受保護裝置的靜電放電(ESD)保護電路，該受保護裝置經耦接在第一節點與第一參考電壓之間，該靜電放電保護電路包括：靜電放電裝置，耦接在第一節點與第一參考電壓之間；邏輯塊，包括第一輸入及輸出，該第一輸入耦接至第二參考電
壓，該輸出耦接至靜電放電裝置的輸入；及回饋控制電路，耦接在第一節點與邏輯塊的第二輸入之間。在一實施例中，邏輯塊用以將靜電放電裝置的輸入主動地耦接至第二參考電壓。在一實施例中，邏輯塊為反或閘。在一實施例中，第一節點為半導體系統的輸入/輸出(I/O)訊號PAD；第一參考電壓為VSS；第二參考電壓為VDD；靜電放電裝置為NMOS電晶體；並且NMOS電晶體具有較半導體系統中其餘大多數NMOS電晶體的典型通道佈置大體上更大的一通道佈置。在一實施例中，回饋控制電路包括：電阻及在第一節點與第二節點之間串列耦接的第一PMOS電晶體；在第二節點與第三節點之間串列耦接的第二NMOS電晶體；及在第三節點與第一參考電壓之間串列耦接的第三NMOS電晶體；及第一PMOS電晶體的每一者的閘極端；該第二NMOS電晶體及該第三NMOS電晶體經耦接至控制訊號。在一實施例中，在靜電放電事件中，靜電放電電壓經佈置以提供在第一節點上；並且回饋控制電路用以提供第一參考電壓至該邏輯塊的該第二輸入，或若存在該靜電放電電壓，則提供該靜電放電電壓至該邏輯塊的第二輸入。在一實施例中，靜電放電保護電路進一步包括：分流裝置，耦接在受保護裝置的輸入與第二參考電壓之間；並且回饋控制電路亦耦接在第一節點與分流裝置的輸入之間。在一實施例中，分流裝置為NMOS電晶體。在一實施例中，在靜電放電事件中，靜電放電電壓經佈置以提供在第一節點上；並且回饋控制電路用以提供第一參考電壓至分流裝置的輸入，或若存在靜電放電電壓，則提供
靜電放電電壓至分流裝置的輸入。
在一實施例中，一種以靜電放電(ESD)保護一半導體系統中一裝置(受保護裝置)的方法，該受保護裝置耦接在一第一節點與一第一參考電壓之間，該方法包括：將靜電放電裝置耦接在第一節點與第一參考電壓之間；將邏輯塊的第一輸入耦接至第二參考電壓；將邏輯塊的輸出耦接至靜電放電裝置的輸入；將回饋控制電路耦接在第一節點與邏輯塊的第二輸入之間；並且使用邏輯塊將靜電放電裝置的輸入主動地耦接至第二參考電壓。在一實施例中，第一節點為半導體系統的輸入/輸出(I/O)訊號PAD；第一參考電壓為VSS；第二參考電壓為VDD；並且靜電放電裝置為NMOS電晶體；並且NMOS電晶體具有較半導體系統中其餘大多數NMOS電晶體的典型通道佈置大體上更大的通道佈置。在一實施例中，將回饋控制電路耦接包括：將電阻與在第一節點與第二節點之間串列的第一PMOS電晶體耦接；將第二NMOS電晶體在第二節點與第三節點之間串列耦接；及將第三NMOS電晶體在第三節點與第一參考電壓之間串列耦接；及將第一PMOS電晶體、該第二NMOS電晶體及該第三NMOS電晶體的每一者的閘極端的每一者耦接至控制訊號。在一實施例中，在靜電放電事件中，靜電放電電壓經佈置以提供在第一節點上；並且將回饋控制電路耦接進一步包括：使用回饋控制電路以提供第一參考電壓至邏輯塊的第二輸入，或若存在靜電放電電壓，則提供靜電放電電壓至邏輯塊的第二輸入。在一實施例中，方法進一步包括：配置該邏
輯塊以用作反或閘。在一實施例中，方法進一步包括：將分流裝置耦接在受保護裝置的輸入與第一參考電壓之間；並且將回饋控制電路亦耦接在第一節點與分流裝置的輸入之間。在一實施例中，分流裝置為NMOS電晶體；在靜電放電事件中，靜電放電電壓經佈置以提供在第一節點上；並且將回饋控制電路耦接進一步包括：使用回饋控制電路以提供第一參考電壓至分流裝置，或若存在靜電放電電壓，則提供靜電放電電壓至分流裝置。
在一實施例中，一種用於半導體系統中受保護裝置的靜電放電(ESD)保護電路，該受保護裝置經耦接在第一節點與第一參考電壓之間，該靜電放電保護電路包括：靜電放電裝置，耦接在第一節點與第一參考電壓之間；分流裝置，耦接在受保護裝置的輸入與第一參考電壓之間；及回饋控制電路，耦接在第一節點與分流裝置的輸入之間。在一實施例中，分流裝置為NMOS電晶體。在一實施例中，靜電放電裝置的輸入經耦接至第一參考電壓。在一實施例中，回饋控制電路經用以使用第一節點上的靜電放電訊號以開啟分流裝置；並且該分流裝置用以將受保護裝置與第一參考電壓主動地耦接。
在一實施例中，以靜電放電(ESD)保護一半導體系統中一裝置(受保護裝置)的方法，該受保護裝置耦接在一第一節點與一第一參考電壓之間，該方法包括：將靜電放電裝置耦接在第一節點與第一參考電壓之間；將分流裝置耦接在受保護裝置的輸入與第一參考電壓之間；將回饋控制
電路耦接在第一節點與分流裝置的輸入之間；並且使用分流裝置以將受保護裝置的輸入有效地耦接至第一參考電壓。
應將由本領域中的一般技術者容易所見，所揭示的實施例的一或多者滿足上文闡述的優點中的一或多個。在閱讀前述說明書之後，一般技術者將能夠實現在本文中廣泛揭示的各種改變、等效物的替代及各種其他實施例。因此，在本文中所授權的保護僅意欲限於所附申請專利範圍中包含的定義及其等同物。
200A(1)‧‧‧半導體系統
204‧‧‧受保護裝置
202A(1)‧‧‧靜電放電保護電路
206、208A‧‧‧節點
212A(1)‧‧‧回饋控制電路
210‧‧‧靜電放電裝置
NG1、NG2、PAD‧‧‧訊號
214A(1)‧‧‧邏輯單元
N222、N220‧‧‧電晶體
VDD‧‧‧電壓
Claims (20)
- 一種靜電放電(ESD)保護電路，用於一半導體系統中的一受保護裝置，該受保護裝置經耦接在一第一節點與一第一參考電壓之間，該靜電放電保護電路包含：一靜電放電裝置，耦接在該第一節點與該第一參考電壓之間；一邏輯塊，包括一第一輸入及一輸出，該第一輸入耦接至一第二參考電壓，且該輸出耦接至該靜電放電裝置的一輸入；以及一回饋控制電路，耦接在該第一節點與該邏輯塊的一第二輸入之間。
- 如請求項1所述之靜電放電保護電路，其中：該邏輯塊用以將該靜電放電裝置的該輸入主動地耦接至該第二參考電壓。
- 如請求項2所述之靜電放電保護電路，其中：該邏輯塊為一反或閘。
- 如請求項1所述之靜電放電保護電路，其中：該第一節點為該半導體系統的一輸入/輸出(I/O)訊號PAD；該第一參考電壓為VSS；該第二參考電壓為VDD；該靜電放電裝置包括一NMOS電晶體；以及該NMOS電晶體具有較半導體系統中其餘大多數NMOS電晶體的典型通道佈置大體上更大的一通道佈置。
- 如請求項1所述之靜電放電保護電路，其中：該回饋控制電路包括：一電阻及在該第一節點與一第二節點之間串聯耦接的一第一PMOS電晶體；在該第二節點與一第三節點之間串聯耦接的一第二NMOS電晶體；在該第三節點與該第一參考電壓之間串聯耦接的一第三NMOS電晶體；以及該第一PMOS電晶體、該第二NMOS電晶體及該第三NMOS電晶體中每一者的一閘極端耦接至一控制訊號。
- 如請求項1所述之靜電放電保護電路，其中：在一靜電放電事件中，一靜電放電電壓經佈置以提供在該第一節點上；以及該回饋控制電路用以提供該第一參考電壓至該邏輯塊的該第二輸入，或若存在該靜電放電電壓，則提供該靜電放電電壓至該邏輯塊的該第二輸入。
- 如請求項1所述之靜電放電保護電路，其中：該靜電放電保護電路進一步包含：一分流裝置，耦接在該受保護裝置的一輸入與該第二參考電壓之間；以及一回饋控制電路，亦耦接在該第一節點與該分流裝置的一輸入之間。
- 如請求項7所述之靜電放電保護電路，其中：該分流裝置為一NMOS電晶體。
- 如請求項7所述之靜電放電保護電路，其中：在一靜電放電事件中，一靜電放電電壓經佈置以提供在該第一節點上；以及該回饋控制電路用以提供該第一參考電壓至該分流裝置的該輸入，或若存在該靜電放電電壓，則提供該靜電放電電壓至該分流裝置的該輸入。
- 一種靜電放電(ESD)保護方法，用於保護一半導體系統中一裝置(受保護裝置)，該受保護裝置耦接在一第一節點與一第一參考電壓之間，該方法包含：將一靜電放電裝置耦接在該第一節點與該第一參考電壓之間；將一邏輯塊的一第一輸入耦接至一第二參考電壓；將該邏輯塊的一輸出耦接至該靜電放電裝置的一輸入；將一回饋控制電路耦接在該第一節點與該邏輯塊的一第二輸入之間；以及使用該邏輯塊以將該靜電放電裝置的該輸入主動地耦接至該第二參考電壓。
- 如請求項10所述之靜電放電保護方法，其中：該第一節點為該半導體系統的一輸入/輸出(I/O)訊號PAD；該第一參考電壓為VSS；該第二參考電壓為VDD；該靜電放電裝置為一NMOS電晶體；以及該NMOS電晶體具有較半導體系統中其餘大多數NMOS電晶體的典型通道佈置大體上更大的一通道佈置。
- 如請求項10所述之靜電放電保護方法，其中：該將該回饋控制電路耦接包括：將一電阻與一第一PMOS電晶體在該第一節點與一第二節點之間串聯耦接；將一第二NMOS電晶體在該第二節點與一第三節點之間串聯耦接；以及一第三NMOS電晶體，在該第三節點與該第一參考電壓之間串聯耦接；以及將該第一PMOS電晶體、該第二NMOS電晶體及該第三NMOS電晶體各別的一閘極端耦接至一控制訊號。
- 如請求項12所述之靜電放電保護方法，其中：在一靜電放電事件中，一靜電放電電壓經佈置以提供在該第一節點上；以及該將該回饋控制電路耦接進一步包括：使用該回饋控制電路以提供該第一參考電壓至該邏輯塊的該第二輸入，或若存在該靜電放電電壓，則提供該靜電放電電壓至該邏輯塊的該第二輸入。
- 如請求項10所述之靜電放電保護方法，進一步包含：配置該邏輯塊以作為一反或閘。
- 如請求項10所述之靜電放電保護方法，其中該方法進一步包含：將一分流裝置耦接在該受保護裝置的一輸入與該第一參考電壓之間；以及將該回饋控制電路亦耦接在該第一節點與該分流裝置的 一輸入之間。
- 如請求項15所述之靜電放電保護方法，其中：該分流裝置為一NMOS電晶體；在一靜電放電事件中，一靜電放電電壓經佈置以提供在該第一節點上；以及該將該回饋控制電路耦接進一步包括：使用該回饋控制電路以提供該第一參考電壓至該分流裝置，或若存在該靜電放電電壓，則提供該靜電放電電壓至該分流裝置。
- 一種靜電放電(ESD)保護電路，用於一半導體系統中的一受保護裝置，該受保護裝置經耦接在一第一節點與一第一參考電壓之間，該靜電放電保護電路包含：一靜電放電置，耦接在該第一節點與該第一參考電壓之間；一分流裝置，經耦接在該受保護裝置的一輸入與該第一參考電壓之間；以及一回饋控制電路，亦經耦接在該第一節點與該分流裝置的一輸入之間。
- 如請求項17所述之靜電放電保護電路，其中：該分流裝置為一NMOS電晶體。
- 如請求項17所述之靜電放電保護電路，其中：該靜電放電裝置的一輸入經耦接至該第一參考電壓。
- 如請求項17所述之靜電放電保護電路，其中：該回饋控制電路用以使用該第一節點上的一ESD訊號以開啟該分流裝置；以及該分流裝置用以將該受保護裝置主動地耦接至該第一參考電壓。
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