TW202025233A - 針對芯部移除製程使用熱分解材料縮減開槽的方法 - Google Patents

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Abstract

本說明書揭示了於多重圖案化製程期間使用熱分解材料縮減開槽之實施例。於一實施例中,透過於多重圖案化製程期間使用熱分解材料作為芯部,以縮減或抑制開槽。於一實施例中,透過於多重圖案化製程期間使用熱分解材料作為間隙填充材料,以縮減或抑制開槽。藉由使用熱分解材料,對於使用自對準多重圖案化製程形成之圖案化結構,可縮減或抑制例如硬遮罩層之底層的開槽,因為無需進行更具破壞性的蝕刻製程(例如電漿蝕刻製程)以移除熱分解材料。

Description

針對芯部移除製程使用熱分解材料縮減開槽的方法
本揭示內容係關於微電子工件之製造方法,其包括形成圖案化結構於微電子工件上。 [相關申請案之交互參照]
本申請案主張以下待審臨時申請案之優先權:2018年7月11日申請、名稱為「METHODS TO REDUCE GOUGING FOR MANDREL PULL PROCESSES」之美國臨時專利申請案第62/696,692號以及2018年9月10日申請、名稱為「METHODS TO REDUCE GOUGING FOR CORE REMOVAL PROCESSES USING THERMAL DECOMPOSITION MATERIALS」之美國臨時專利申請案第62/729,145號,其全部揭露內容皆併於此作為參考。
微電子工件內之元件形成通常涉及一系列與基板上若干材料層之形成、圖案化及移除有關的製造技術。為了滿足當前及下一代半導體元件之物理及電性規格,處理流程正被要求需縮減特徵部尺寸,並保持諸多圖案化製程之結構完整性。
已發展出自對準多重圖案化(SAMP)製程,例如自對準雙重圖案化(SADP)製程及自對準四重圖案化(SAQP),以將特徵部尺寸縮減至超過微影製程直接可達成的程度。
對於一些SAMP製程,尤其是對於SADP製程而言,間隔物通常是形成為側壁結構,其與正被處理之基板上的芯部相鄰,且該芯部材料隨後被移除。例如,諸如有機平坦化層(OPL)或有機介電層(ODL)之有機膜經常用作芯部的材料,且氧化物(SiO2 )經常用作形成與ODL /OPL芯部相鄰之間隔物的材料。接著,利用間隔物材料之回蝕以形成作為與芯部相鄰之側壁結構的間隔物之後,移除ODL /OPL芯部材料。此芯部移除製程通常稱為心軸拔除,且經常是藉由如反應性離子蝕刻(RIE)製程之電漿蝕刻製程來執行。然而,當蝕刻製程(例如,RIE製程)期間底層(如硬遮罩層)之顯露部位未被均勻蝕刻時,此等蝕刻製程會引起不希望的開槽(gouging)。作為一示例,芯部下方之硬遮罩層的開槽量可不同於芯部及間隔物之間間隙內所顯露之硬遮罩層的開槽。此等開槽差異會在後續製程步驟中引起問題。例如,此等開槽差異會在後續佈線形成製程期間引起間距異動 (pitch-walking)及/或對正在製造的微電子工件造成其他後續處理缺陷。
對於其他SAMP製程,尤其是SAQP製程,非晶矽(a-Si)被用作芯部材料,其隨後在心軸拔除製程中被移除。間隔物材料沉積在該芯部材料上,接著執行間隔物材料之回蝕,以形成與芯部相鄰的間隔物。之後,在心軸拔除製程中將芯部移除。然而,當在心軸拔除期間顯露底層(例如硬遮罩層)時,會產生開槽的差異。例如,用於心軸拔除之蝕刻製程期間中硬遮罩層之顯露部分的開槽會不同於芯部材料(例如,a-Si)下方與硬遮罩層之部分有關的開槽。如上所指,開槽之此等差異會在後續製程步驟中引起問題。例如,此等開槽差異會在隨後佈線形成製程中引起間距異動 (pitch-walking)及/或對正在製造的微電子工件造成其他後續處理缺陷。
圖1A-1E(先前技術)及圖2A-D(先前技術)提供先前解決方案之背景資訊,其於如心軸拔除期間及/或後續蝕刻製程期間之SAMP製程期間發生不希望的開槽。
首先見圖1A-E(先前技術),示出先前解決方案使用有機介電層(ODL )作為SAMP芯部材料而在應用於心軸拔除之蝕刻製程(例如乾式蝕刻)期間發生開槽之示例的剖面圖。
圖1A(先前技術)提供示例性實施例100的剖面圖,其中堆疊層已形成於基板(圖未示)上,包括抗反射層110、ODL平坦化層120及硬遮罩層130( 例如SiN)。此外,已沉積光阻層140,並例如使用微影及蝕刻進行圖案化。
圖1B(先前技術)提供光阻(PR)圖案轉移至硬遮罩層130上方之底層後之示例性實施例101剖面圖。例如,可利用一或更多蝕刻製程,將形成於PR層140中之圖案轉移至底層110/120並形成芯部150。
圖1C(先前技術)提供已沉積間隔物材料層155後之示例性實施例102剖面圖。如圖所示,間隔物材料層155(如氧化物層)係沉積於芯部150上方。芯部150仍包含抗反射層110及ODL層120。
圖1D(先前技術)提供已進行回蝕製程後之示例性實施例103剖面圖。例如,進行回蝕製程,以回蝕間隔物層155,並沿著芯部150的側壁形成間隔物160。該回蝕製程亦可移除圖1C中所示之抗反射層110,因而僅留下用於芯部150之ODL層120。
圖1E(先前技術)提供已進行心軸拔除製程後之示例性實施例104剖面圖。如圖所示,心軸拔除製程(例如灰化製程)係用於移除圖1D所示之芯部150。然而,此心軸拔除製程卻在顯露於芯部150及間隔物160(示於圖1D)間之間隙中的硬遮罩層130中引入開槽170。該開槽170在透過SAMP製程形成後續圖案的蝕刻製程中會導致蝕刻均勻性變差。
圖2A-2C(先前技術)提供先前解決方案使用如非晶矽(a-Si)之另一材料作為芯部材料而在應用於心軸拔除之蝕刻製程(例如乾式蝕刻)期間發生開槽之示例的剖面圖。
首先見圖2A(先前技術),示出間隔物材料層255(例如氧化物間隔物層)沉積於由非晶矽製成之芯部250上方的示例性實施例200。該等芯部250已例如使用一或更多重圖案化、蝕刻及沈積製程預先形成於基板(未示出)上方。 該間隔物材料層255及芯部250已形成於硬遮罩層230上。
圖2B(先前技術)提供已進行回蝕製程之後的示例性實施例201剖面圖。例如,執行回蝕製程以回蝕間隔物材料層255,並沿著芯部250的側壁形成間隔物260。例如,可在使用氧化物間隔物材料的情況下使用氧化物回蝕。
圖2C(先前技術)提供已執行心軸拔除製程之後的示例性實施例202剖面圖。 如圖所示,使用例如矽蝕刻製程之心軸拔除製程,以移除圖2B所示之a-Si芯部250。 然而,此心軸拔除製程卻在顯露於芯部250及間隔物260(示於圖2B)間之間隙中的硬遮罩層230中引入開槽270。該開槽270在透過SAMP製程形成之後續圖案的蝕刻製程中會導致蝕刻均勻性變差。
本文描述了在多重圖案化製程期間使用熱分解材料以縮減開槽之實施例。於一實施例,透過於多重圖案化製程期間使用熱分解材料作為間隙填充材料,以縮減或抑制開槽。藉由使用熱分解材料,對於使用自對準多重圖案化製程形成之圖案化結構,可縮減或抑制例如硬遮罩層之底層的開槽,因為無需進行更具破壞性的蝕刻製程(例如電漿蝕刻製程)以移除熱分解材料。亦可實現不同或附加的特徵、變化及實施例,並且亦可利用相關的系統及方法。
於一實施例,揭示了用於處理微電子工件之蝕刻均勻性之改善方法,其包括:提供具一材料層的基板;形成芯部及間隔物於該材料層上,且每一芯部係與兩個間隔物相鄰,此為自對準多重圖案化(SAMP)製程之一部分,該形成步驟包括形成一層之熱分解材料;以及移除該等芯部,以留下該等間隔物,該移除步驟包括以熱處理移除該熱分解材料。
於額外實施例中,該熱處理之溫度範圍為攝氏100至450度。於進一步實施例中,該熱處理包括退火製程。
於額外實施例中,該熱分解材料具有可去聚合特性,使得其可透過攝氏100至450度之熱處理移除。於額外實施例中,該熱分解材料具有可去聚合特性,使得其可透過攝氏250至450度之熱處理移除,並且使得其在攝氏150至215度呈穩定。
於額外實施例中,該移除的速率係透過調整處理腔室之溫度或壓力中之至少一者來控制,該處理腔室內有正被處理之基板。於額外實施例中,該熱分解材料包括脲烷、聚甲基丙烯酸甲酯(PMMA)或單體之至少一者。
於額外實施例中,該熱分解材料包括無灰化塗佈(ALC)材料。於進一步實施例中,該ALC材料包括尿素黏結樹脂。於進一步實施例中,該尿素黏結樹脂包括具有可去聚合特性之聚脲,使得其可透過低於攝氏450度之熱處理移除。
於額外實施例中,該層之熱分解材料係用以形成該等芯部。於進一步實施例中,該形成步驟包括:形成該層之熱分解材料於該材料層上方;對該層之熱分解材料進行圖案化,以形成該等芯部;沉積一間隔物層於該等芯部上方;以及執行該間隔物層之回蝕,以留下間隔物作為與該等芯部相鄰之側壁結構。於又進一步實施例中,該移除步驟包括施予熱處理,以移除熱分解材料之該等芯部。再進一步地,該材料層可為硬遮罩層。此外,可達成該硬遮罩層之開槽目標。
於額外實施例中,使用該層之熱分解材料作為用於該移除之間隙填充材料。於進一步實施例中,該形成步驟包括:形成一芯部材料層於該材料層上方;對該芯部材料層進行圖案化,以形成芯部於該材料層上;沉積一間隔物層於該等芯部上方;以及執行該間隔物層之回蝕,以留下間隔物作為與該等芯部相鄰之側壁結構。於又進一步實施例中,該移除步驟包括:形成一層之熱分解材料於該等芯部及間隔物上方;使用熱處理執行該層之熱分解材料之回蝕,以顯露該等芯部並留下該熱分解材料作為該等芯部與間隔物之間的間隙填充材料;執行心軸拔除製程,以移除該等芯部;以及施予熱處理,以移除熱分解材料之該等芯部。再進一步地,該材料層可為硬遮罩層。此外,可達成該硬遮罩層之開槽目標。
實施例揭示在微電子工件製造之多重圖案化製程期間縮減開槽。 利用可透過熱處理製程移除而無需蝕刻製程之熱分解材料,以達成縮減開槽。亦可實現其他優點及實施方式,並且仍具有本文所述之製程技術優點。
如本文所述,熱分解材料係用於多重圖案化製程,從而在製造微電子工件期間縮減底層之開槽。熱分解材料較佳是可用溫度範圍為攝氏100至450度(℃)之熱處理移除的材料。對於一實施例,可使用無灰化塗佈(ALC)材料作為熱分解材料,此ALC材料可利用300℃至400℃去聚合溫度透過熱處理來移除。亦可使用其他熱分解材料,例如尿素黏結樹脂,其具有可去聚合特性,使其可透過200℃至240℃之熱處理進行移除。亦可使用其他熱分解材料,其可利用100℃至450℃之熱處理進行移除。更一般地說,對本文所述之實施例而言,較佳的是具有可去聚合特性使其可透過100℃至450℃之熱處理進行移除之熱分解材料。這些低溫製程可縮減SAMP製程(如SADP和SAQP製程)中底層材料層之開槽。
於一示例中,透過使用熱分解材料作為用於SAMP製程之芯部材料,對於心軸拔除製程可在不利用例如電漿蝕刻製程(例如RIE工藝)之蝕刻製程下藉由熱處理以在心軸拔除製程期間移除芯部。如此一來,芯部間之間隙內所顯露之底層(例如,硬遮罩層)不會因電漿蝕刻製程導致開槽或受到其他影響。因此,在此等顯露之底層中抑制了開槽,並降低開槽引起的缺陷影響(例如間距異動)或使其最小化。
作為另一示例,透過使用熱分解材料以填充芯部/間隔物之間的間隙並因此在心軸拔除期間保護顯露的底層,則間隙內的底層在用於心軸拔除之蝕刻期間受到保護。如此一來,在移除由其他材料(例如,a-Si)製成之芯部期間,不會在此等間隙區域中引入開槽。此外,由於可透過熱處理移除該熱分解材料,因此不需蝕刻製程以移除該熱分解材料,並且進一步抑制開槽。
所揭示之實施例提供一或更多之下述特徵或優點:(1)藉由不使用灰化製程來移除有機層,以抑制開槽;(2)用熱分解材料代替ODL / OPL;(3)在心軸拔除期間將熱分解材料用於間隙填充方法,(4)整形間隔物,而無間隔物輪廓變化,以抑制開槽,及/或(5)基於在SAMP製程期間使用熱分解材料,以提供其他特徵或優點。
現見圖3A-E及圖4A-E,其示出使用熱分解材料以縮減先前解決方案所面臨之開槽的示例性實施例。
圖3A-E提供示例性實施例之剖面圖,其在SAMP製程期間使用熱分解材料作為芯部材料,以縮減或消除如圖1A-E (先前技術)所示之先前解決方案中所面臨之不希望的開槽。例如,取代先前解決方案中的ODL或OPL層,在硬遮罩層上方形成熱分解材料作為材料層,並進行圖案化以形成芯部。
圖3A提供實施例300之剖面圖,其中已形成熱分解材料層代替ODL或OPL層,以提供用於如SAMP製程之多重圖案化製程的芯部。如圖所示,已在基板(未示出)上形成堆疊層,包括抗反射層310、熱分解層320及硬遮罩層330(例如,SiN)。此外,沉積光阻層340,並使用微影進行圖案化。
圖3B提供光阻(PR)圖案內之圖案轉移至包括熱分解層320之底層後之示例性實施例301的剖面圖。例如,可使用一或更多蝕刻製程,以將PR層340中的圖案轉移至底層,並在包括抗反射層310及熱分解材料320之底層內形成芯部350。
圖3C提供已沉積間隔物材料層355後之示例性實施例302的剖面圖。如圖所示,例如氧化物層之間隔物材料層355係沉積在仍包括抗反射層310及熱分解材料320之芯部350上方。
圖3D提供已執行回蝕製程後之示例性實施例303的剖面圖。例如,執行回蝕製程,以回蝕圖3C所示之間隔物材料層355,並沿著芯部350的側壁形成間隔物360。因此,在形成並蝕刻間隔物材料層355之後,間隔物360保留在芯部350的側壁上。此回蝕製程亦可移除圖3C所示之抗反射層310,因而僅留下用於芯部350之熱分解材料320。
圖3E提供已執行心軸拔除製程以移除芯部350後之示例性實施例304的剖面圖。由於芯部350由如圖3D所示之熱分解材料320形成,故芯部350可透過例如低溫退火(例如,從攝氏100到450度)之熱處理拔除。作為一示例,可使用加熱板執行低溫退火。透過在回蝕之後進行熱處理以僅留下氧化物間隔物360,可去聚合之熱分解材料便可移除,而無需可能導致開槽之蝕刻製程。因為無需執行用於心軸拔除之後續蝕刻製程,例如電漿蝕刻製程(例如,RIE製程),故縮減或抑制了間隙部分內之底層中的開槽。透過將熱分解材料320用於芯部350,即可達成硬遮罩層330之開槽目標。
圖4A- E提供示例性剖面圖,其中在例如SAMP製程之多重圖案化製程期間使用熱分解材料作為間隙填充材料,以縮減或消除如圖2A-C(先前技術)所示之先前解決方案中所面臨之不希望的開槽。
圖4A提供示例性實施例400之剖面圖,其中間隔物材料層455(例如由氧化物(SiO2 )製成之間隔物材料層)沉積在由例如非晶矽之另一材料製成的芯部450上方。芯部450已例如利用一或更多圖案化、蝕刻及沉積製程預先形成於基板(未示出)上方。如此一來,間隔物材料層455係形成在由例如a-Si之另一材料製成的芯部上方,而芯部又已形成於硬遮罩層430上方。
圖4B提供已對沉積在芯部450上之間隔物材料層455上執行回蝕製程後之示例性實施例401的剖面圖。例如,執行回蝕製程以回蝕間隔物材料層455, 並沿著芯部450的側壁留下間隔物460。例如,氧化物回蝕可用於使用氧化物間隔物材料的情況下。
圖4C提供已在芯部450及間隔物460上方沉積熱分解材料420後之示例性實施例402的剖面圖。例如,在間隔物形成之後,沉積熱分解材料420以保護芯部450及間隔物460之間的間隙部分。
圖4D提供已執行心軸拔除製程以移除圖4C所示芯部450後之示例性實施例403的剖面圖。由於芯部/間隔物450/460之間的間隙部分在心軸拔除製程期間係由熱分解材料420保護,故在此製程中不會引入開槽。在一實施例中,應進一步注意,可在心軸拔除製程之前執行回蝕製程,以移除一部分的熱分解材料420,因而顯露出芯部450的頂面。可使用本文所述之熱處理來達成熱分解材料420之回蝕。亦可使用平坦化製程來代替回蝕及/或除了回蝕外還利用平坦化製程,以顯露芯部450之頂面。
圖4E提供已使用如本文所述之熱處理移除熱分解材料420後之示例性實施例404的剖面圖。由於可透過例如低溫退火(例如,從攝氏100到450度)之熱處理來移除熱分解材料420,故無需使用例如電漿蝕刻製程(例如RIE製程)之蝕刻製程。如此一來,進一步縮減或抑制了因此等電漿蝕刻製程所引起的開槽。此外,透過使用熱分解材料420作為間隙填充材料,即達成硬遮罩層430之開槽目標。
圖5提供示例性實施例500之製程流程圖,其中熱分解材料被使用於多重圖案化製程中以縮減或抑制底層中的開槽並改善用於微電子工件加工之蝕刻均勻性。於方塊502中,提供具一材料層的基板。於方塊504中,在材料層上形成芯部及間隔物,且每一芯部係與兩個間隔物相鄰,此為自對準多重圖案化(SAMP)製程之一部分。此外,芯部/間隔物的形成包括形成一層之熱分解材料,以例如作為芯部材料及/或間隙填充材料。於方塊506中,移除芯部,以留下間隔物。此外,芯部移除步驟包括利用熱處理移除熱分解材料。例如,於使用熱分解材料作為芯部材料之情況下,可使用熱處理以移除芯部,於使用熱分解材料以填充芯部/間隔物之間間隙的情況下,可使用熱處理以移除間隙填充材料。亦可使用額外及/或不同製程步驟,並且仍具有本文所述之技術優點。
圖6A及6B提供代表性熱分解材料(例如,ALC材料)之示例性熱行為圖。於圖6A及6B中,使用形成於矽上之400奈米(nm)熱分解材料層(例如400nm ALC層),以測試熱行為。接著,在氮氣下,使用熱鍍膜機,對矽上之該熱分解層進行退火。此熱退火係在不同溫度水平下進行。於退火之後,利用FT-IR(傅立葉轉換紅外線光譜法)以測定基於波數(K)下之不同電磁放射幅值(N),來測試熱分解材料層之移除,如圖6A所示。亦於不同壓力下測試移除速率,如圖6B所示。
更詳細地見圖6A,提供圖600以顯示熱處理在移除熱分解材料中的有效性。尤其,形成於基板(如矽基板)上之熱分解材料(如ALC)係於氮(N2 )氣下例如利用加熱板退火,於不同溫度水平606、608、610、612、614及616(初始溫度、200℃、250℃、275℃、300℃、 325℃)下進行退火。光譜峰602及604表示熱分解材料的存在,且溫度逐漸升高而幅值水平下降則表示隨著退火溫度升高有更多的熱分解材料被移除。FT-IR分析中溫度水平616缺少峰602/604顯示該實例中325℃熱退火有效地移除ALC熱分解材料。
圖6B提供圖650,其顯示熱分解材料於不同壓力下進行熱處理之移除速率。對於一熱處理測試,使用700 托耳(Torr)壓力。線652代表對於700Torr壓力下以不同溫度進行熱退火所測得之移除速率的線性擬合。該移除速率以每分鐘厚度變化的百分比(厚度Δ%/分鐘)表示。對於另一熱處理測試,使用10 Torr的或接近真空的壓力。線654代表對於10 Torr壓力下以不同溫度進行熱退火所測得之移除速率的線性擬合。如移除速率圖650所示,可透過降低壓力來降低用於熱處理以移除熱分解材料之溫度,如箭頭656所指。亦如移除速率圖650所示,調節退火製程之溫度亦調整了熱處理之相對移除速率(為每分鐘厚度變化之百分比)。更廣義來說,值得注意的是,此等示例顯示,可透過調節處理腔室(其中有正被處理之微電子工件的基板)的溫度或壓力中之至少一者,來控制熱分解的移除速率。
圖7提供示例性熱分解材料之熱移除溫度及耐熱性之圖700。 熱移除溫度表示熱處理移除熱分解材料(例如透過脫氣製程)之溫度。耐熱性代表一溫度水平,低於此溫度水平,該熱分解材料保持穩定,高於此溫度水平,該熱分解材料變得不穩定。
關於熱移除,針對ALC材料(例如ALC、ALC-2)702/704、脲烷706、聚甲基丙烯酸甲酯(PMMA)708及單體710,示出不同熱分解材料被移除(例如脫氣)的溫度。如圖所示,這些材料用於熱處理之熱移除溫度為100℃至450℃。 亦可使用具有相似熱移除特性且仍具有本文所述技術優點之其他材料。 例如,可使用具有可去聚合特性且可透過100℃至450℃熱處理移除之材料作為本文所述技術之熱分解材料。
關於熱穩定性,針對ALC材料(例如,ALC、ALC-2)702/704、脲烷706、聚甲基丙烯酸甲酯(PMMA)708及單體710,亦示出不同熱分解材料變得不穩定的溫度。注意某些製程,例如使用微影退火製程的情況,希望熱分解材料具有從100℃至215℃的熱穩定性。例如,此熱穩定性將使熱分解材料得以抵抗矽抗反射塗層(SiARC)回蝕製程中之去聚合或移除。對於需較低溫度熱穩定性之此等實施例,較佳是使用具有去聚合特性的材料,使得其可透過250℃至450℃之熱處理來移除,並具有低於此溫度範圍(例如150℃至215℃)的熱穩定性。如關於元件714所示,例如,ALC材料702滿足這些參數,因為其具有350℃之熱移除溫度,而升到250℃仍保持穩定。其他變化亦可用於特定的SAMP製程。
值得注意的是,ALC及ALC-2材料可以是具有可去聚合特性的材料,例如尿素黏結樹脂(例如,聚脲),使得其可透過低於450℃之熱處理移除,且於另一實施例中以低於300℃之熱處理移除。透過在熱處理期間施予熱能,熱分解材料去聚合並從基板上移除。如本文所述,藉由使用此等熱分解材料,與標準有機平坦化或介電層相比,其縮減或消除了SAMP製程期間底層材料層之開槽。
本文所述之技術不限於特定的熱分解材料,因為可使用多種材料,而仍可獲得本文所述之益處。然而,在一實施例中,使用例如聚脲的尿素黏結樹脂,其可透過薄膜沉積來形成。Yatsuda 等人於2017年7月19日申請、名稱為「Method of Fabricating Semiconductor Device, Vacuum Processing Apparatus and Substrate Processing Apparatus」之美國專利申請案第15/654,307號更加詳細描述用於形成聚脲並透過去聚合製程熱分解聚脲以移除該聚脲之示例性技術,其揭示內容整體明確地併入本文中作為參考。美國專利申請案第15/654,307號中描述之技術包括但不限於,例如使用氣相沉積聚合方法,使作為原料單體之異氰酸酯與胺共聚形成脲鍵。如美國專利申請案第15/654,307號所述,亦可使用液體製程來形成聚脲。此外,如所述,隨後可透過施予熱處理,將聚脲去聚合成胺並汽化。然而,將知悉,可利用其他形成製程及其他移除製程,仍可獲得本文所述使用熱分解層及此等層之熱移除的益處。此外,將知悉,本文所述之技術不限於聚脲,可採用其他材料及/或聚脲與其他材料之組合或變體作為熱分解材料。
值得注意的是,可使用一或更多沉積製程來形成本文所述之材料層。例如,可使用化學氣相沉積(CVD)、電漿增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其他沉積製程來實施一或更多沉積。對於電漿沉積製程,可使用前驅物氣體混合物,包括但不限於碳氫化合物、碳氟化合物、碳化氟或含碳氫化合物的氮,其在多種壓力、功率、流量及溫度條件下與一或更多稀釋氣體(例如氬、氮等)結合使用。可使用光學微影、極紫外光(EUV)微影及/或其他微影製程來實現關於PR層之微影製程。可使用電漿蝕刻製程、放電蝕刻製程及/或其他所欲蝕刻製程來實施蝕刻製程。例如,可使用含有碳氟化合物、氧、氮、氫、氬及/其他氣體之電漿來實現電漿蝕刻製程。此外,可控制製程步驟之操作變量,以確保在貫孔形成期間達到貫孔之CD(臨界尺寸)目標參數。操作變量可包含例如電漿產生時之腔室溫度、腔室壓力、氣體的流率、及/或施加至電極組件之功率、及/或用於處理步驟之其他操作變量。在仍具有本文所述製程技術優點下亦可實施變化。
值得注意的是,在整篇本說明書中所提及的「一實施例」係意指與實施例結合說明的特定特徵、結構、材料、或特性被包含在本發明之至少一實施例中,但不表示其存在於每一實施例中。因此,在整篇本說明書中之諸多地方所出現的「在一實施例中」詞語不一定係關於本發明的同一個實施例。再者,該等特定特徵、結構、材料、或特性可在一或更多實施例中以任何適當方式結合。在其他實施例中,可包含諸多額外的層及/或結構,及/或可省略所述的特徵。
如本文所使用的「微電子工件」一般係關於依照本發明所處理的物體。該微電子工件可包含裝置(尤其係半導體或其他電子裝置)的任何材料部分或結構,以及可例如為基底基板結構(例如半導體基板)、或基底基板結構上或上覆於基底基板結構的層(例如薄膜)。因此,並非意指將工件限制於已圖案化或未圖案化之任何特定基底結構、底層或上覆層,而係意圖使其包含任何此等層或基底結構、以及層及/或基底結構的任何組合。以下說明內容可參照特定類型的基板,但此僅係為了示例目的而非限制。
如本文中所使用之術語「基板」意指並包含基底材料或其上方形成有材料的結構。將察知,基板可包含單一材料、複數層的不同材料、其中具有不同材料區或不同結構區的(複數)層等。該等材料可包含半導體、絕緣體、導體、或其組合。例如,基板可為半導體基板、支撐結構上的基底半導體層、金屬電極,或其上形成有一或更多層、結構、或區域的半導體基板。基板可為習知的矽基板、或包含半傳導材料層的其他塊材基板。如本文中所使用,術語「塊材基板」不僅意指並包含矽晶圓,也意指並包含矽絕緣體(「SOI」,silicon-on-insulator)基板(例如,矽藍寶石(「SOS」,silicon-on-sapphire)基板、及矽玻璃(「SOG」,silicon-on-glass)基板)、基底半導體基底上的矽磊晶層、以及其他半導體或光電材料,例如矽-鍺、鍺、砷化鎵、氮化鎵、及磷化銦。基板可為摻雜的或非摻雜的。
用以處理微電子工件的系統與方法係描述於諸多實施例中。熟習相關技藝者將可察知,在不具有其中一或更多具體細節的情況下或者在具有其他替代及/或額外方法、材料、或元件的情況下,可實施諸多實施例。在其他情況下,不詳細顯示或說明眾所周知之結構、材料、或操作,以避免混淆本發明之諸多實施例的態樣。同樣地,為了解釋目的,提出具體的數量、材料、以及構造,以提供對本發明的徹底瞭解。然而,本發明可在不具有具體細節的情況下被實施。再者,瞭解到,圖式中所顯示的各種實施例為例示性的圖像並且不一定要按照尺寸繪製。
本技術領域技術人員將可鑒於本說明內容而明白所述之系統與方法的進一步修改與替代實施例。因此,將可理解,所述之系統與方法不受這些示例配置所限制。應瞭解到,將在此所示與所述之系統與方法的形態作為示例性實施例。在實現過程中可做出諸多變更。因此,雖然本發明在此係參考具體實施例來進行說明,但在不背離本發明之範圍的情況下可做出諸多修改與變更。據此,認為說明書與圖式係具有例示性意義而非限制性意義,並且意指此等修改係被包含在本發明的範圍內。又,並非意指將在此所述之關於具體實施例的任何益處、優點、或問題解決方案理解為任何或所有請求項之關鍵的、所需要的、或必要的特徵或要素。
100:實施例 101:實施例 102:實施例 103:實施例 104:實施例 110:抗反射層 120:有機介電層 130:硬遮罩層 140:光阻層 150:芯部 155:間隔物材料層 160:間隔物 170:開槽 200:實施例 201:實施例 202:實施例 230:硬遮罩層 250:芯部 255:間隔物材料層 260:間隔物 270:開槽 300:實施例 301:實施例 302:實施例 303:實施例 304:實施例 310:抗反射層 320:熱分解層 330:硬遮罩層 340:光阻層 350:芯部 355:間隔物材料層 360:間隔物 400:實施例 401:實施例 402:實施例 403:實施例 404:實施例 420:熱分解材料 430:硬遮罩層 450:芯部 455:間隔物材料層 460:間隔物 500:實施例 502:方塊 504:方塊 506:方塊 600:圖 602:光譜峰 604:光譜峰 606:溫度水平 608:溫度水平 610:溫度水平 612:溫度水平 614:溫度水平 616:溫度水平 650:圖 652:線 654:線 656:箭頭 700:圖 702:無灰化塗佈材料 704:無灰化塗佈材料 706:脲烷 708:聚甲基丙烯酸甲酯 710:單體 714:元件
通過參考以下結合附圖之描述,可對本發明及其優點獲得更完整的理解,其中相似元件符號表示相似特徵。 然而,應當注意,附圖僅示出揭示概念之示例性實施例,因此不應被視為對範圍的限制,因為所揭示之概念可允許其他等效的實施例。
圖1A-1E(先前技術)提供先前解決方案使用有機介電層作為SAMP芯部材料而在應用於心軸拔除之蝕刻製程期間發生開槽之示例的剖面圖。
圖2A-2C(先前技術)提供先前解決方案使用如非晶矽之另一材料作為芯部材料而在應用於心軸拔除之蝕刻製程期間發生開槽之示例的剖面圖。
圖3A-3E提供在多重圖案化製程期間使用熱分解材料作為芯部材料之示例性剖面圖,因而縮減或消除先前解決方案所面臨之不希望的開槽。
圖4A-4E提供在多重圖案化製程期間使用熱分解材料作為間隙填充材料之示例性剖面圖,因而縮減或消除先前解決方案所面臨之不希望的開槽。
圖5提供示例性實施例之製程流程圖,其在多重圖案化製程中使用熱分解材料,以縮減或抑制底層中的開槽。
圖6A-B提供可用於所揭示實施例之代表性熱分解材料的示例性熱行為圖。
圖7提供可用於所揭示實施例的之示例性熱分解材料的熱移除溫度及耐熱性圖。
500:實施例
502:方塊
504:方塊
506:方塊

Claims (20)

  1. 一種用於處理微電子工件之蝕刻均勻性的改善方法,包括: 提供具一材料層的一基板; 形成複數芯部及複數間隔物於該材料層上,且每一芯部有兩個間隔物與之相鄰,此為自對準多重圖案化(SAMP)製程之一部分,該形成步驟包括形成一層之熱分解材料;以及 移除該等芯部,以留下該等間隔物,該移除步驟包括以熱處理移除該熱分解材料。
  2. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱處理之溫度範圍為攝氏100至450度。
  3. 如申請專利範圍第2項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱處理包括退火製程。
  4. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱分解材料具有可去聚合特性,使得其可透過攝氏100至450度之熱處理移除。
  5. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱分解材料具有可去聚合特性,使得其可透過攝氏250至450度之熱處理移除,並且使得其在攝氏150至215度呈穩定。
  6. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該移除步驟的速率係透過調整一處理腔室之溫度或壓力中之至少一者來控制,該處理腔室內有正被處理之該基板。
  7. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱分解材料包括脲烷、聚甲基丙烯酸甲酯(PMMA)或單體之至少一者。
  8. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該熱分解材料包括無灰化塗佈(ALC)材料。
  9. 如申請專利範圍第8項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該ALC材料包括尿素黏結樹脂。
  10. 如申請專利範圍第9項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該尿素黏結樹脂包括具有可去聚合特性之聚脲,使得其可透過低於攝氏450度之熱處理移除。
  11. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該層之熱分解材料係用以形成該等芯部。
  12. 如申請專利範圍第11項所述之用於處理微電子工件之蝕刻均勻性的改善方法,該形成步驟包括: 形成該層之熱分解材料於該材料層上方; 對該層之熱分解材料進行圖案化,以形成該等芯部; 沉積一間隔物層於該等芯部上;以及 執行該間隔物層之回蝕,以留下間隔物作為與該等芯部相鄰之側壁結構。
  13. 如申請專利範圍第12項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該移除步驟包括施予該熱處理,以移除熱分解材料之該等芯部。
  14. 如申請專利範圍第13項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該材料層為硬遮罩層。
  15. 如申請專利範圍第14項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該硬遮罩層之開槽目標被達成。
  16. 如申請專利範圍第1項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中使用該層之熱分解材料作為用於該移除步驟之間隙填充材料。
  17. 如申請專利範圍第16項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該形成步驟包括: 形成一芯部材料層於該材料層上方; 對該芯部材料層進行圖案化,以形成芯部於該材料層上; 沉積一間隔物層於該等芯部上方;以及 執行該間隔物層之回蝕,以留下間隔物作為與該等芯部相鄰之側壁結構。
  18. 如申請專利範圍第17項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該移除步驟包括: 形成一層之熱分解材料於該等芯部及間隔物上方; 使用熱處理執行該層之熱分解材料之回蝕,以顯露該等芯部並留下該熱分解材料作為該等芯部與間隔物之間的間隙填充材料; 執行心軸拔除製程,以移除該等芯部;以及 施予該熱處理,以移除熱分解材料之該等芯部。
  19. 如申請專利範圍第18項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該材料層為硬遮罩層。
  20. 如申請專利範圍第19項所述之用於處理微電子工件之蝕刻均勻性的改善方法,其中該硬遮罩層之開槽目標被達成。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200143605A (ko) * 2019-06-14 2020-12-24 삼성전자주식회사 열분해막을 이용한 반도체 소자의 제조 방법, 반도체 제조 장비 및 이를 이용하여 제조된 반도체 소자
US11164956B2 (en) * 2019-08-23 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Capping layer for gate electrodes
JP7341100B2 (ja) * 2020-04-28 2023-09-08 東京エレクトロン株式会社 半導体装置の製造方法
JP2022072395A (ja) * 2020-10-29 2022-05-17 東京エレクトロン株式会社 基板処理方法および基板処理システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911400B2 (en) * 2002-11-05 2005-06-28 International Business Machines Corporation Nonlithographic method to produce self-aligned mask, articles produced by same and compositions for same
US20060130863A1 (en) * 2004-12-20 2006-06-22 Mun Chung Stretchable wig
US7670890B2 (en) * 2006-07-26 2010-03-02 Texas Instruments Deutschland Gmbh Silicide block isolated junction field effect transistor source, drain and gate
US20080038467A1 (en) * 2006-08-11 2008-02-14 Eastman Kodak Company Nanostructured pattern method of manufacture
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7666754B2 (en) * 2007-10-18 2010-02-23 Tokyo Electron Limited Method and system for forming an air gap structure
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US8871651B1 (en) * 2013-07-12 2014-10-28 Globalfoundries Inc. Mask formation processing
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
TW201830517A (zh) 2016-11-16 2018-08-16 日商東京威力科創股份有限公司 用於多重圖案化程序之硬遮罩過蝕刻的調節方法
JP6568127B2 (ja) * 2017-03-02 2019-08-28 株式会社Kokusai Electric 半導体装置の製造方法、プログラム及び記録媒体
CN107527799A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种图案化方法

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