TW202023029A - 用於三維記憶體的階梯結構和接觸結構 - Google Patents

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Abstract

公開了三維（3D）記憶體的階梯結構和接觸結構及其製作方法的實施例。3D記憶體包括半導體基底以及穿透半導體基底的多個貫穿基底溝槽。3D記憶體還包括設置在半導體基底的第一表面上、延伸通過貫穿基底溝槽到達半導體基底的第二表面的膜堆疊層，其中，膜堆疊層包括交替導電層和介電層，3D記憶體還包括形成於膜堆疊層的邊緣處的階梯結構。

Description

用於三維記憶體的階梯結構和接觸結構
本發明係關於半導體技術領域，並且更具體而言涉及用於形成三維（3D）記憶體的方法。
通過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮放到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因而，平面儲存單元的儲存密度接近上限。三維存儲架構能夠解決平面儲存單元中的密度限制。
在本發明中描述了三維記憶體的階梯結構和接觸結構及其形成方法的實施例。
在一些實施例中，一種三維記憶體包括半導體基底以及穿透半導體基底的多個貫穿基底溝槽。3D記憶體還包括設置在半導體基底的第一表面上的延伸通過貫穿基底溝槽到達半導體基底的第二表面的膜堆疊層，其中，膜堆疊層包括交替的導電層和介電層。3D記憶體還包括形成於膜堆疊層的邊緣處的階梯結構。
在一些實施例中，記憶體還包括延伸通過半導體基底的第一表面上的膜堆疊層的多個記憶體串以及形成於半導體基底的第二表面上的階梯結構，其中，第一和第二表面在半導體基底的相對側上。
在一些實施例中，記憶體還包括處於半導體基底的第一表面上的週邊元件。
在一些實施例中，記憶體還包括處於半導體基底的第二表面上的週邊元件。
在一些實施例中，記憶體還包括處於不同半導體基底上並且通過晶片接合或者覆晶晶片接合與記憶體串和階梯結構電連接的週邊元件。
在一些實施例中，第一和第二表面上的膜堆疊層是分別沿垂直於半導體基底的第一和第二表面的第一方向堆疊的，並且貫穿基底溝槽內部的膜堆疊層是沿垂直於貫穿基底溝槽的側壁的第二方向堆疊的。
在一些實施例中，階梯結構包括導電層，每個導電層沿水平方向終止於不同的長度，從而允許通往導電層中的每者的電連接。在一些實施例中，記憶體還包括形成在階梯結構之上的絶緣層中的多個接觸結構，其中，接觸結構形成在階梯結構的導電層上。
在一些實施例中，記憶體還包括分別形成於半導體基底的第一和第二表面上的膜堆疊層中的多個第一和第二縫隙結構，其中，第一和第二縫隙結構垂直延伸通過膜堆疊層，並且被配置為將儲存塊劃分成多個可程式設計並且可讀取的指儲存區。
在一些實施例中，貫穿基底溝槽包括溝槽填充結構，其中，溝槽填充結構包括絶緣體。
在一些實施例中，階梯結構形成在膜堆疊層的一個邊緣處。在一些實施例中，階梯結構的每個導電層連接至金屬互連線。
在一些實施例中，階梯結構形成在膜堆疊層的兩個邊緣中的每個邊緣上。在一些實施例中，每個階梯結構的每個導電層連接至金屬互連線，並且兩個階梯結構的兩個對應導電層連接至同一金屬互連線。在一些實施例中，一個階梯結構的奇導電層和另一階梯結構的偶導電層連接至金屬互連線。
在一些實施例中，膜堆疊層的導電層包括多晶矽。
在一些實施例中，膜堆疊層的介電層包括氧化矽、氮氧化矽或氮化矽。
本發明的另一方面提供了一種用於形成三維記憶體的方法。一種用於形成三維（3D）記憶體的方法包括在基底的第一表面上設置絶緣膜以及形成延伸通過絶緣膜和基底的多個貫穿基底溝槽。本發明之方法還包括在基底的第一表面和第二表面上設置具有交替的導電層和介電層的膜堆疊層，其中，第一和第二表面在基底的相對側上。本發明之方法還包括在貫穿基底溝槽內部形成溝槽填充結構，以及在基底的第二表面上的膜堆疊層的邊緣上形成階梯結構。方法還包括在所述階梯結構上設置絶緣層以及在基底的第一表面上的膜堆疊層中形成多個記憶體串。本發明之方法包括分別在第一和第二表面上的膜堆疊層中形成多個第一和第二縫隙結構，以將儲存塊劃分成多個可程式設計並且可讀取的指儲存區。本發明之方法還包括在階梯結構的導電層上形成接觸結構。
在一些實施例中，膜堆疊層的設置還包括在貫穿基底溝槽內部設置交替的導電層和介電層。
在一些實施例中，階梯結構的形成包括在基底第二表面之上沿水平方向以不同長度去除每個導電層和介電層對的部分，從而允許通往導電層中的每者的電連接。
在一些實施例中，第一和第二縫隙結構的形成包括蝕刻基底的第一和第二表面上的具有交替的導電層和介電層的膜堆疊層，以形成多個第一和第二縫隙開口，第一和第二縫隙結構的形成還包括在基底的第一和第二表面中的相應表面上的多個第一和第二縫隙開口中設置縫隙填充材料，以及在縫隙填充材料與第一和第二表面上的膜堆疊層之間形成共平面表面。
在一些實施例中，縫隙填充材料包括諸如氧化矽、氮氧化矽或氮化矽的絶緣體。
在一些實施例中，第一縫隙結構還包括由絶緣體包圍的導電晶片，其被配置為充當記憶體串的公共源極觸點。
在一些實施例中，溝槽填充結構的形成包括至少在基底的第二表面上的膜堆疊層上設置拋光停止層，以及在貫穿基底溝槽內部設置溝槽填充材料。溝槽填充結構的形成還包括在溝槽填充材料與基底的第一和第二表面上的膜堆疊層之間形成共平面表面。
在一些實施例中，溝槽填充材料包括諸如氧化矽、氮氧化矽或氮化矽的絶緣體。
本領域技術人員根據描述、申請專利範圍和本發明的附圖能夠理解本發明的其他方面。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義。此外，“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底包括頂表面和底表面。頂表面通常是形成半導體元件的地方，並且因此半導體元件形成於基底的頂部側，除非另行指明。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中，底側是相對接近基底的層，並且頂側是相對遠離基底的層。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或過孔觸點）和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
在本發明中，術語“水平的/水平地/橫向的/橫向地”是指在標稱上平行於基底的橫向表面。在本發明中，術語“每個”可能未必僅僅是指“全部中的每個”，而是還可以指“子集中的每個”。
如文中使用的，術語“3D記憶體”是指是指一種三維（3D）半導體元件，其在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串），以使得所述記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語“垂直/垂直地”是指標稱地垂直於基底的橫向表面。
在本發明中，為了便於描述，使用“臺階”指代沿垂直方向基本上具有相同高度的元件。例如，字元線和下層閘極介電層可以被稱為“臺階”，字元線和下層絶緣層一起可以被稱為“臺階”，基本上具有相同高度的字元線可以被稱為“字元線臺階”或類似物，依此類推。
在一些實施例中，3D記憶體的記憶體串包括垂直延伸通過多個導電層和介電層對的半導體柱（例如，矽溝道）。多個導電層和介電層對在文中又被稱為“交替的導電和介電質堆疊層”。導電層與半導體柱的交點能夠形成儲存單元。交替的導電和介電質堆疊層的導電層可以在後道製程連接至字元線，其中，字元線可以電連接至一個或多個控制閘極。出於例示的目的，以可互換的方式使用字元線和控制閘極來描述本發明。半導體柱的頂部（例如，電晶體漏極區）可以連接至位元線（電連接一個或多個半導體柱）。字元線和位元線典型地被相互垂直佈設（例如，分別按行和按列），從而形成記憶體的“陣列”，其又被稱為存儲“塊”或者“陣列塊”。
記憶體“晶片”可以具有一個或多個存儲“片”，並且每個儲存片可以具有多個儲存塊。陣列塊還可以被劃分成多個存儲“頁”，其中，每個存儲頁可以具有多個記憶體串。在快閃NAND記憶體中，可以對每個儲存塊執行抺除操作，並且可以對每個存儲頁執行讀/寫入操作。陣列塊是記憶體中的執行儲存功能的晶片區。為了實現更高的儲存密度，垂直3D記憶體堆疊層的數量被極大提高，從而增加了製造的複雜性和成本。
記憶體晶片具有被稱為週邊的另一區域，其為晶片提供支援功能。週邊區域包括很多數位信號電路、類比信號電路和/或混合信號電路，例如，行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制以及類比電路。週邊電路可以使用主動和/或被動半導體元件，例如，電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員而言將是顯而易見的。
為了便於描述，未討論記憶體的其他部分。在本發明中，“記憶體”是泛稱，其可以是記憶體晶片（封裝）、記憶體晶片或者記憶體晶片的任何部分。
儘管使用三維NAND元件作為示例，但是在各種應用和設計中，也可以將所公開的結構應用到類似或不同的半導體元件中，從而（例如）改善金屬連接或佈線。所公開的結構的具體應用不應受到本發明的實施例的限制。
圖1示出了根據本發明的一些實施例的示例性三維（3D）記憶體100的俯視圖。3D記憶體可以是記憶體晶片，並且可以包括一個或多個儲存片101，儲存片101中的每者可以包括多個儲存塊103。在每個儲存片101處可以發生等同的併發操作。可以具有百萬位元組（MB）尺寸的儲存塊103是執行抺除操作的最小尺寸。如圖1所示，示例性3D記憶體100包括四個儲存片101，並且每個儲存片101包括六個儲存塊103。每個儲存塊103可以包括多個儲存單元，其中，可以通過諸如位元線和字元線的互連對每個儲存單元定址。位元線和字元線可以被垂直佈設，從而形成金屬線的陣列。在圖1中，字元線和位元線的方向被標示為“BL”和“WL”。在本發明中，儲存塊103又被稱為“記憶體陣列”。
3D記憶體100還包括週邊區域105，即圍繞儲存片101的區域。週邊區域105包含週邊電路以支援記憶體陣列的功能，例如，頁緩衝器、行解碼器和列解碼器以及感測放大器。
要指出的是，圖1所示的3D記憶體100中的儲存片101的佈置和每個儲存片101中的儲存塊103的佈置僅被用作示例，其不限制本發明的範圍。
3D記憶體100還可以包括位於記憶體陣列的貫穿陣列接觸區域107中的貫穿陣列接觸結構。在一些實施例中，3D記憶體100的記憶體陣列和週邊電路可以形成在不同的基底上，並且可以通過晶片接合被接合到一起，以形成3D記憶體100。在這一示例中，貫穿陣列接觸結構可以在記憶體陣列和週邊電路之間提供垂直互連，由此降低金屬水準並且縮小晶片尺寸。在發明名稱為“Hybrid Bonding Contact Structure of Three-Dimensional Memory Device”（申請號為No.16/046,852並且提交於2018年7月26日）的共同待審美國專利申請中描述了採用混合接合的3D記憶體的詳細結構和方法，通過引用將該美國專利申請的全文併入本文。
參考圖2A，其示出了根據本發明的一些實施例的圖1中的區域108的放大俯視圖。3D記憶體100的區域108可以包括階梯區域210以及溝道結構區域211。溝道結構區域211可以包括記憶體串212的陣列，每個記憶體串包括多個堆疊的儲存單元。階梯區域210可以包括階梯結構和形成於所述階梯結構上的接觸結構214的陣列。在一些實施例中，跨越溝道結構區域211和階梯區域210沿WL方向延伸的多個縫隙結構216能夠將儲存塊劃分成多個指儲存區218。至少一些縫隙結構216可以充當用於溝道結構區域211中的記憶體串212的陣列的公共源極觸點。頂部選擇閘極切口220可以被設置在每個指儲存區218的中間，從而將指儲存區218的頂部選擇閘極（TSG）劃分成兩個部分，並且由此能夠將指儲存區劃分成兩個可程式設計（讀/寫）頁。儘管可以在儲存塊層級執行對3D NAND記憶體的抺除操作，但是也可以在存儲頁層級執行讀取操作和寫入操作。頁可以具有數千位元組（KB）的尺寸。在一些實施例中，區域108還包括虛設記憶體串222，以便在製作期間實施製程變化控制和/或用於額外的機械支持。
參考圖2B，其示出了根據本發明的一些實施例的圖1中的區域109的放大俯視圖。3D記憶體100的區域109可以包括溝道結構區域211、貫穿陣列接觸區域107以及頂部選擇閘極（TSG）階梯區域224。
區域109中的溝道結構區域211可以與區域108中的溝道結構區域211類似。TSG階梯區域224可以包括形成於所述階梯結構上的TSG觸點226的陣列。TSG階梯區域224可以設置於溝道結構區域211的側面上並在俯視圖中與貫穿陣列接觸區域107相鄰。可以在貫穿陣列接觸區域107中形成多個貫穿陣列觸點228。
圖3示出了根據本發明的一些實施例的示例性三維（3D）記憶體陣列結構300的部分的透視圖。記憶體陣列結構300包括基底330、處於基底330之上的絶緣膜331、處於絶緣膜331之上的下選擇閘極（LSG）332的臺階、以及控制閘極333（又被稱為“字元線（WL）”）的多個臺階，控制閘極333的多個臺階堆疊在LSG 332頂上，以形成交替的導電層和介電層的膜堆疊層335。在圖3中為了清楚起見沒有示出與控制閘極的臺階相鄰的介電層。
每個臺階的控制閘極通過貫穿膜堆疊層335的縫隙結構216-1和216-2分開。記憶體陣列結構300還包括處於控制閘極333的堆疊層之上的頂部選擇閘極（TSG）334的臺階。TSG 334、控制閘極333和LSG 332的堆疊層又被稱為“閘電極”。記憶體陣列結構300還包括記憶體串212以及處於基底330的位於相鄰LSG 332之間的部分中的摻雜源極線區域344。每個記憶體串212包括延伸通過絶緣膜331以及交替的導電層和介電層的膜堆疊層335的溝道孔336。記憶體串212還包括溝道孔336的側壁上的記憶體膜337、記憶體膜337之上的溝道層338以及被溝道層338包圍的晶片填充膜339。儲存單元340可以形成於控制閘極333和記憶體串212的交點處。記憶體陣列結構300還包括處於TSG 334之上的連接至記憶體串212的多條位元線（BL）341。記憶體陣列結構300還包括通過多個接觸結構214連接至閘電極的多條金屬互連線343。膜堆疊層335的邊緣被配置為具有階梯形狀，從而允許實現對閘電極的每個臺階的電連接。溝道結構區域211和階梯區域210對應於圖2A的俯視圖中的溝道結構區域211和階梯區域210，其中，圖3中的階梯區域210之一可以用作用於TSG連接的TSG階梯區域230。
在圖3中，出於例示的目的，將控制閘極333-1、333-2和333-3的三個臺階與TSG 334的一個臺階和LSG 332的一個臺階一起示出。在這一示例中，每個記憶體串212可以包括分別對應於控制閘極333-1、333-2和333-3的三個儲存單元340-1、340-2和340-3。在一些實施例中，控制閘極的數量和儲存單元的數量可以超過三個，以提高存儲容量。記憶體陣列結構300還可以包括其他結構，例如，貫穿陣列觸點、TSG切口、公共源極觸點和虛設溝道結構。為了簡單起見，在圖3中未示出這些結構。
隨著對NAND快閃記憶體中的更高存儲容量的需求，3D儲存單元340或者字元線333的垂直臺階的數量也相應提高，從而產生更高的製程複雜性和更高的製造成本。在增大記憶體陣列結構300的儲存單元340或字元線333的臺階時，為記憶體串212蝕刻更深的溝道孔336將變得更加困難，並且在階梯結構上形成接觸結構214也變得更加困難。例如，為了在大量的垂直堆疊字元線（閘電極）上形成接觸結構214，需要大深寬比蝕刻來形成接觸孔，隨後在接觸孔內對導電材料進行大深寬比沉積。為了降低3D記憶體的每位元成本，減小儲存結構的尺寸，以允許在晶片上製作更多的儲存塊。然而，增多的字元線堆疊層還將沿平行於基底表面的水平方向導致更寬的階梯結構，從而產生更寬的階梯區域210和更低的儲存密度。
為了緩解有關越來越多的垂直堆疊字元線的蝕刻和沉積困難，可以在兩個或更多晶片上形成3D記憶體的部分，之後通過晶片接合或者覆晶晶片接合將其結合到一起。替代地，可以通過依次堆疊多個區段而形成3D記憶體，其中，每個區段包含具有較小臺階數的字元線堆疊層。然而，由於垂直堆疊的字元線引起的階梯結構的更大橫向尺寸仍然限制儲存密度。
本發明中的各種實施例提供了具有形成於基底的相對側上的記憶體串和階梯結構的3D記憶體的結構和方法。將記憶體串和階梯結構分開節約了用於晶片記憶體陣列的晶片面積，從而得到了更高的儲存密度。在基底的相對側上形成記憶體串和階梯結構還可以允許階梯結構的接觸孔具有更加寬鬆的接地規則（臨界尺寸），並因此降低蝕刻和沉積深寬比。此外，在三維配置中使字元線彎曲和折疊能夠潛在地縮短總互連長度，並由此降低寄生電阻和金屬線負載。所公開的3D記憶體能夠提高記憶體頻寬和性能，並降低操作時的能量和延遲。
圖4A示出了根據本發明的一些實施例的示例性3D記憶體400的俯視圖。在這一示例中，3D記憶體400包括週邊區域105和四個儲存片101。每個儲存片101包括六個儲存塊103。圖4A中的週邊、儲存片和儲存塊的配置、尺寸或數量只是為了舉例說明的目的，而不應對本發明的範圍構成限制。3D記憶體400的佈局與圖1中的3D記憶體100類似，除了存在下文描述的改變。
圖4B示出了根據本發明的一些實施例的儲存片101的第一邊緣區域445的放大俯視圖。第一邊緣區域445對應於圖1中的區域108，其包括溝道結構區域211和貫穿基底溝槽（TST）區域447。溝道結構區域211包括記憶體串212和縫隙結構416，其與圖2A中的溝道結構區域211類似。
在一些實施例中，3D記憶體400包括多個貫穿基底溝槽（TST）450。TST 450可以被置於儲存片101的第一邊緣區域445和/或第二邊緣區域452中。如圖4B所示，TST區域447代替圖2A中的階梯區域210。替代具有階梯結構和形成於階梯結構上的接觸結構214的陣列，TST區域447包括具有沿字元線（WL）方向的寬度W和沿位元線（BL）方向的長度L的一個或多個TST 450。TST 450的寬度W和長度L的尺寸是由堆疊的字元線的垂直高度確定的，並且將在後續附圖中被詳細討論。
在一些實施例中，跨越溝道結構區域211和TST區域447沿WL方向延伸的多個縫隙結構416能夠將儲存塊劃分成多個指儲存區218。至少一些縫隙結構416可以充當用於溝道結構區域211中的記憶體串212的陣列的公共源極觸點。頂部選擇閘極切口220可以被設置到每個指儲存區218的中間，從而將指儲存區218的頂部選擇閘極（TSG）劃分成兩個部分，並且由此劃分出兩個可程式設計（讀/寫）頁。
圖5A示出了根據一些實施例的三維記憶體的示例性結構500A的截面圖，其中，結構500A包括基底330、絶緣膜331、硬遮罩560和TST 450。圖5A、圖5B、圖6-圖10以及圖12-圖13的截面圖是沿圖4B中的線AA’的。
基底330能夠提供用於形成後續結構的平台。後續結構可以形成到基底330的第一（例如，頂或正）表面330f或者“正面”上。還可以將後續結構形成到基底330的第二（例如，底或者背）表面330b或者“背面”上，其中，第一和第二表面是基底的相對側。並且後續結構將沿垂直方向（例如，正交於基底330的正表面或第二表面）形成。基底330的第一和第二表面330f/330b可以被拋光並處理，以為高品質半導體元件提供平滑表面。在一些實施例中，可以將基底330從標準晶片厚度（對於矽基底而言大約為700µm）減薄到在機械上強固到足以支撐後續結構的厚度，例如，對於200mm的矽晶片而言為大約200µm厚。
在一些實施例中，基底330包括用於形成三維記憶體的任何適當材料。例如，基底330可以包括矽、矽鍺、碳化矽、絶緣體上矽（SOI）、絶緣體上鍺（GOI）、玻璃、氮化鎵、砷化鎵和/或其他適當III-V化合物、任何其他適當材料、和/或它們的組合。在一些實施例中，基底330還可以被稱為半導體基底。
在一些實施例中，基底330還可以包括具有形成於週邊區域105中的週邊元件和/或形成於儲存塊103區域中的主動元件區域的第一表面330f。這些結構是本領域普通技術人員已知的，並且為了簡單起見在圖5A中未示出。
週邊元件可以包括任何適當的半導體元件，例如，金屬氧化物半導體場效應電晶體（MOSFET）、二極體、電阻器、電容器等。週邊元件可以用於支援記憶體晶片的儲存功能的數位信號電路、類比信號電路和/或混合信號電路的設計中，例如，週邊元件可以是行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制。
儲存塊中的主動元件區域可以被諸如淺溝槽隔離的隔離結構包圍。可以根據儲存塊中的陣列元件的功能在主動元件區域中形成摻雜區，例如，p型摻雜井和/或n型摻雜井。
如圖5A所示，在一些實施例中，可以在基底330的第一表面330f的頂上設置絶緣膜331。絶緣膜331包括任何適當絶緣材料，例如，氧化矽、氮氧化矽、氮化矽、TEOS或者具有F、C、N和/或H摻入的氧化矽。絶緣膜331還可以包括高k介電質材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭或者氧化鑭膜。
基底330上的絶緣膜331的形成可以包括任何適當的沉積方法，諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、快速熱化學氣相沉積（RTCVD）、低壓化學氣相沉積（LPCVD）、濺射、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、高密度電漿CVD（HDP-CVD）、熱氧化、氮化、任何其他適當沉積方法、和/或它們的組合。
參考圖5A，在處於基底330的第一表面上的絶緣膜331的頂上設置硬遮罩560。硬遮罩560用於在後續蝕刻製程期間為下層元件和材料提供保護。在一些實施例中，硬遮罩560包括能夠承受蝕刻製程的任何適當材料，例如，非晶碳。在一些實施例中，非晶碳可以摻雜有其他耐蝕刻元素，例如硼，以提高非晶碳的耐蝕刻性。在一些實施例中，可以在非晶碳層的頂上設置薄的金屬或金屬氧化物層，例如，氧化鋯（ZrO2 ）、氧化釔（Y2 O3 ）和氧化鋁（Al2 O3 ）。非晶碳可以是通過PECVD、濺射或者任何其他適當沉積方法設置的。金屬氧化物層可以是通過ALD、濺射或者任何其他適當沉積方法設置的。硬遮罩560不限於文中描述的示例性材料。其他選項可以包括氧化矽、氮化矽、高k介電質材料和/或其任何組合。
TST 450延伸通過硬遮罩560、絶緣膜331和基底330。TST 450可以是通過曝光微影和蝕刻形成的。除了光阻之外，可以使用抗反射塗層（ARC）（諸如介電質ARC（DARC）或者底部ARC（BARC））來提高曝光微影品質並且在蝕刻期間提供額外的保護。在曝光微影之後，可以首先蝕刻掉硬遮罩560。可以通過使用（例如）高深寬比電漿蝕刻來蝕刻穿過整個基底。在一些實施例中，可以通過交替進行使用SF6 化學製劑的蝕刻以及使用C4 F8 化學製劑的保護膜沉積來蝕刻穿過矽基底。
要指出的是，圖5A中的結構500A僅示出了一個TST 450。然而，根據一些實施例，結構500A可以包括一個或多個TST 450。還可以將TST 450置於儲存片101的第一或第二邊緣區域445/452的任一者中，或者置於兩個邊緣區域445/452中。為了簡單起見，在本發明的截面圖中將僅使用一個TST作為示例。
在侵蝕性電漿蝕刻期間，硬遮罩560可能是粗糙的並且受到損傷，並且可以在形成TST 450之後、後續製程之前去除硬遮罩560。可以使用諸如反應離子蝕刻（RIE）或者濕式化學蝕刻的蝕刻製程相對於下層絶緣膜331選擇性地去除硬遮罩560。可以在後續製程之前使用例如犧牲氧化和氧化物剝離來清潔TST 450的側壁450s並使其平滑化。在一些實施例中，在基底330的第一表面330f包括週邊元件時，絶緣膜331可以保護週邊元件不受RIE或者濕式化學蝕刻影響。
圖5B示出了根據一些實施例的三維記憶體的示例性結構500B的截面圖，其中，結構500B包括處於基底330的第二表面330b上的背面絶緣膜331b。取決於所使用的沉積製程，在一些實施例中，可以在向第一表面330f上設置絶緣膜331時同時向第二表面330b上設置背面絶緣膜331b。
在一些實施例中，可以將硬遮罩560設置在背面絶緣膜331b上。在這一示例中，可以從基底330的背面蝕刻TST 450，從而使其延伸通過硬遮罩560、背面絶緣膜331b、基底330和第一表面330f上的絶緣膜331。在這一示例中，絶緣膜331可以在用以形成TST 450的圖案化製程期間保護第一表面330f上的週邊元件不受劃擦或污染。在TST 450形成之後，也可以使用與上文聯繫圖5A描述的製程類似的製程去除掉硬遮罩560。
在一些實施例中，可以在基底的第二表面（背面）上在週邊區域105中形成週邊元件，和/或在儲存塊103區域中形成主動元件區域。在這一示例中，背面絶緣膜331b可以在針對記憶體陣列的後續製程期間保護週邊元件。這些結構是本領域普通技術人員已知的，並且為了簡單起見在圖5B中未示出。
在下文的描述中，將使用形成於結構500A之上的3D儲存結構作為用於後續製程的示例。可以在結構500B之上形成類似的結構，這對於本領域普通技術人員而言是顯而易見的。
圖6示出了根據一些實施例的三維記憶體的示例性結構600的截面圖，其中，結構600包括設置在處於基底330的第一表面330f之上的絶緣膜331上的膜堆疊層335f，其延伸通過TST 450到達基底330的第二表面330b。第一和第二表面330f/330b之上的膜堆疊層又被分別稱為第一膜堆疊層335f和第二膜堆疊層335b。要指出的是，本發明附圖中的結構的外形尺寸只是出於舉例說明目的，並且不應根據圖中的比例進行衡量。
在一些實施例中，可以在去除硬遮罩560之後在結構500A（圖5A中）之上設置第一和第二膜堆疊層335f/335b。在一些實施例中，第一和第二膜堆疊層335f/335b均包括與導電層666交替堆疊的介電層664，其中，介電層664被配置成第一和第二膜堆疊層335f/335b的最底層和最頂層。在這種配置中，每個導電層666夾在兩個介電層664之間，並且每個介電層664夾在兩個導電層666之間（除了最底層和最頂層之外）。介電層664和導電層666可以與圖3中所示的交替導電層和介電層類似。
在一些實施例中，絶緣膜331上的第一膜堆疊層335f包括沿垂直於基底330的第一表面330f的方向堆疊的交替導電層和介電層666/664。在一些實施例中，基底330的第二表面330b上的第二膜堆疊層335b包括沿垂直於基底330的第二表面330b的方向堆疊的交替的導電層和介電層666/664。在一些實施例中，第一和第二膜堆疊層335f/335b還包括處於貫穿基底溝槽450內的沿垂直於貫穿基底溝槽450的側壁450s的方向堆疊的交替的導電層和介電層666/664。
在交替的導電層和介電層666/664中，介電層664和導電層666的兩個相鄰層又被稱為導電層和介電層對667。第一和第二膜堆疊層335f/335b的形成可以涉及將介電層664設置為均具有相同的厚度或者具有不同的厚度。例如，介電層664的示例性厚度可以處於10nm到500nm的範圍內。類似地，導電層666可以均具有相同厚度或者可以具有不同厚度。例如，導電層666的示例性厚度可以處於10nm到500nm的範圍內。
儘管在圖6中的第一和第二膜堆疊層335f/335b中僅例示了總共九個層，但是應當理解，這只是為了舉例說明的目的，可以在第一和第二膜堆疊層335f/335b中包括任何數量的層。
在一些實施例中，第一和第二膜堆疊層335f/335b可以包括除了介電層664和導電層666之外的層，並且可以由不同材料構成並且具有不同厚度。第一和第二膜堆疊層335f/335b沿平行於基底330的表面的橫向方向延伸。
在一些實施例中，形成於第二表面330b之上並且處於TST 450內的介電層664可以均具有與第一表面330f之上的介電層664相同的厚度。在一些實施例中，形成於第二表面330b之上並且處於TST 450內的介電層664可以均具有與第一表面330f之上的介電層664不同的厚度。類似地，形成於第二表面330b之上並且處於TST 450內的導電層666可以均具有與形成於第一表面330f之上的導電層666相同或不同的厚度。然而，每個介電層664是從基底的正面通過TST 450到達基底的背面的連續膜，以使兩個相鄰導電層666不彼此形成電短路。類似地，每個導電層666是從基底的正面通過TST 450到達基底的背面的連續膜，從而使每個導電層666不形成電斷路。
在一些實施例中，TST 450的寬度W和長度L（如圖4B中所示）可以被設計為使得所述寬度W和長度L不小於第一或第二膜堆疊層335f/335b的厚度的兩倍。
在一些實施例中，介電層664可以包括任何適當絶緣材料，例如，氧化矽、氮氧化矽、氮化矽、具有F、C、N和/或H併入的氧化矽或其任何組合。
在一些實施例中，導電層666包括任何適當材料，例如，多晶矽、多晶鍺、多晶鍺矽或其任何組合。在一些實施例中，導電層666還包括非晶半導體材料，例如，非晶矽、非晶鍺或其任何組合。在一些實施例中，導電層666的多晶或非晶材料可以被併入有任何適當類型的摻雜劑，例如，硼、磷或砷，以提高材料的導電性。在一些實施例中，介電層664可以是氧化矽，並且導電層666可以是多晶矽。
介電層664和導電層666的形成可以包括任何適當的沉積方法，例如，CVD、RTCVD、PECVD、LPCVD、MOCVD、HDP-CVD、PVD、ALD或其任何組合。在一些實施例中，可以將多晶半導體材料沉積為處於非晶狀態，並通過後續熱處理將其轉化為多晶。在一些實施例中，可以在沉積多晶或非晶半導體材料時，通過同時流動化學氣體（例如，二硼烷（B2 H6 ）或磷化氫（PH3 ））而通過原位摻雜併入導電層666中的摻雜劑。還可以使用針對3D結構的其他摻雜技術（例如，電漿摻雜）來提高導電層666的導電性。在一些實施例中，在摻雜劑併入之後，可以執行高溫退火製程，以啟動導電層666中的摻雜劑。
圖7示出了根據一些實施例的三維記憶體的示例性結構700的截面圖，其中，結構700包括第一和第二拋光停止層768f/768b以及溝槽填充結構770。
在一些實施例中，第二拋光停止層768b可以被設置在圖6中的結構600之上，以覆蓋基底的背面上的第二膜堆疊層335b的曝露的表面。在一些實施例中，第一拋光停止層768f也可以被設置為覆蓋基底330的正面上的第一膜堆疊層335f的曝露表面。根據所使用的技術，TST 450內的第一和第二膜堆疊層335f/335b的曝露表面也可以被第一/第二拋光停止層768f/768b覆蓋。圖7-圖13示出了具有分別設置在第一和第二膜堆疊層335f/335b上並且設置在TST 450內的第一和第二拋光停止層768f/768b的示例性結構。
第一/第二拋光停止層768f/768b可以包括耐受拋光製程的任何材料，例如，氮化矽、氧化矽、氮氧化矽、多晶矽、多晶鍺、多晶鍺矽或其任何組合。第一/第二拋光停止層768f/768b還可以包括非晶矽、非晶鍺或其任何組合。第一和第二拋光停止層768f/768b的形成可以包括任何適當的沉積方法，例如，CVD、PECVD、LPCVD、MOCVD、RTCVD、HDP-CVD、PVD、ALD或其任何組合。
在一些實施例中，結構700還包括溝槽填充結構770，其中，溝槽填充結構770連同第一和第二拋光停止層768f/768b以及第一和第二膜堆疊層335f/335b一起能夠填充TST 450的開口，使得在後續製程期間不會有碎屑陷入TST 450內。溝槽填充結構770可以包括任何適當絶緣體，例如，氧化矽、氮化矽、氮氧化矽、TEOS等，並且可以是使用CVD、LPCVD、RTCVD、PECVD、MOCVD、HDP-CD、PVD、ALD或其任何組合設置的。
在一些實施例中，使用諸如化學機械拋光（CMP）或RIE和/或其任何組合的技術，溝槽填充結構770的第一和第二表面770t/770b可以分別與第一和第二膜堆疊層335f/335b的頂表面共平面。
圖8示出了根據一些實施例的三維記憶體的示例性結構800的截面圖，其中，結構800包括在處於基底330的第二表面330b上的第二膜堆疊層335b的邊緣上形成的階梯結構872。階梯結構872實現與每個導電層和介電層對667的導電層666的電接觸。在階梯結構872中，階梯的臺階包括導電層和介電層對667，因而又被稱為階梯（SC）層或SC臺階667。
階梯結構872包括導電層666，每個導電層在基底330的第二表面330b之上沿水平方向終止於不同長度，從而允許對導電層666中的每者的電連接。
在一些實施例中，可以通過反轉基底使背面朝向加工工具來執行針對基底背面的製程。可以採用對基底透明的光源完成相對於基底的正面上的特徵的曝光微影對準。例如，在矽基底上，可以使用紅外鐳射實現從背面到正面的對準。
在一些實施例中，可以通過使用遮罩堆疊層（未示出）在第二膜堆疊層335b上施加重複的蝕刻-修整製程而形成階梯結構872的多個臺階。在一些實施例中，遮罩堆疊層可以包括光阻或者碳基的聚合物材料。在一些實施例中，遮罩堆疊層是在形成階梯結構872之後形成的。
蝕刻-修整製程包括蝕刻製程和修整製程。在蝕刻製程期間，去除SC層667的具有曝露表面的部分。蝕刻深度是SC層667的厚度。針對介電層664的蝕刻製程可以相對於導電層666具有高選擇性，和/或反之亦然。相應地，下層SC層667可以充當蝕刻停止層。結果，在每個蝕刻-修整週期內形成一個階梯臺階。
在一些實施例中，可以使用諸如反應離子蝕刻（RIE）或其他乾式蝕刻製程的非等向性對SC層667進行蝕刻。在一些實施例中，介電層664是氧化矽。在這一示例中，對氧化矽的蝕刻可以包括使用氟基的氣體的RIE，例如，所述氟基的氣體可以是氟化碳（CF4 ）基的氣體、六氟乙烷（C2 F6 ）基的氣體和/或任何其他適當氣體。在一些實施例中，可以通過諸如氫氟酸或者氫氟酸和乙二醇的混合物的濕化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方案。在一些實施例中，導體層666是多晶矽。在這一示例中，對多晶矽的蝕刻包括使用SF6 或Cl2 /BCl3 基的氣體的RIE。用以去除單層堆疊層的方法和蝕刻劑不應受到本發明的實施例的限制。
修整製程包括對遮罩堆疊層施加適當蝕刻製程（例如，等向性或者濕式蝕刻），從而將遮罩堆疊層沿橫向向後拉。橫向後拉尺寸確定了階梯結構872的每個臺階的橫向尺寸。在遮罩堆疊層修整之後，最頂上的SC層667的一個部分被曝露，而最頂上的SC層667的其他部分仍被遮罩堆疊層覆蓋。下一個週期的蝕刻-修整製程繼續進行蝕刻製程。
在一些實施例中，遮罩堆疊層修整製程包括乾式蝕刻，例如，使用O2 、Ar、N2 等的RIE。
在一些實施例中，最頂上的SC層667可以被介電層664覆蓋。在一些實施例中，最頂上的SC層667可以進一步被第二拋光停止層768b覆蓋。可以向形成階梯結構872的每個蝕刻-修整週期的蝕刻製程添加去除介電層664和/或第二拋光停止層768b的製程步驟。
圖9示出了根據一些實施例的三維記憶體的示例性結構900的截面圖，其中，結構900包括具有與基底330的背面上的第二膜堆疊層335b的頂表面共平面的表面的絶緣層974。
在一些實施例中，可以在形成階梯結構872之後將絶緣層974設置在基底330的背面上。絶緣層974可以由任何適當絶緣體構成，例如，氧化矽、氮氧化矽、氮化矽或其任何組合。在一些實施例中，絶緣層974可以包括旋塗玻璃或者任何低k介電質材料，例如，摻碳氧化物（CDO或SiOCN或SiOC:H）或者摻氟氧化物（SiOF）等。在一些實施例中，絶緣層974可以是使用（例如）CVD、PVD、旋塗、濺射等設置的。
在一些實施例中，絶緣層974的形成還包括使用第二拋光停止層768b作為拋光停止部的平坦化製程，例如，RIE、深蝕刻或CMP。在一些實施例中，基底330的正面上的第一拋光停止層768f可以充當保護層，以防止正面上的結構在RIE或CMP期間受到損傷。在形成共平面絶緣層974之後，可以從基底330的正面和背面去除第一/第二拋光停止層768f/768b。
圖10示出了根據一些實施例的三維記憶體的示例性結構1000的截面圖，其中，結構1000包括穿過基底330的正面上的第一膜堆疊層335f和絶緣膜331的多個記憶體串212。
出於例示的目的，圖10示出了三個記憶體串。在這一示例中，每個記憶體串212包括兩個儲存單元340-1和340-2，它們與對應於第一和第二膜堆疊層335f/335b的兩個導電層666的兩個控制閘極333-1和333-2相交。每個記憶體串212包括延伸通過基底330的第一表面330f上的第一絶緣膜331以及交替導電層和介電層構成的第一膜堆疊層335f的溝道孔336。記憶體串212還包括位於溝道孔336的側壁上的記憶體膜337、覆蓋記憶體膜337的側壁的溝道層338、以及覆蓋溝道層338的側壁並填充溝道孔336的晶片填充膜339。要指出的是，圖10中示出的記憶體串和儲存單元的數量只是為了舉例說明的目的，並且可以增大所述數量以提高存儲容量。結構1000可以包括其他結構，例如，貫穿陣列觸點、TSG切口和虛設溝道結構，為了簡潔起見在圖10中未示出所述結構。
圖11A示出了根據一些實施例的三維記憶體的示例性結構1101的截面圖，其中，結構1101沿著圖4B中的第一邊緣區域445中的線BB’。結構1101包括分別形成於第一和第二膜堆疊層335f/335b中的多個第一和第二縫隙開口1175f和1175b。第一和第二縫隙開口1175f和1175b至少延伸通過第一和第二膜堆疊層335f/335b的所有導電層666。
第一和第二縫隙開口1175f/1175b可以是通過蝕刻穿過交替導電層和介電層而形成的。在一些實施例中，交替導電層和介電層由多晶矽和氧化矽構成。在這一示例中，可以使用利用諸如SF6 或Cl2 /BCl3 的化學氣體和/或針對多晶矽的其他適當蝕刻劑的RIE來蝕刻多晶矽。可以使用利用諸如CF4 、CHF3 、C2 F6 或C3 F6 的化學氣體和/或針對氧化矽的其他適當蝕刻劑的RIE來蝕刻氧化矽。可以使用對基底330透明的光源（例如，針對矽基底的紅外鐳射）來實施從基底背面到基底正面的曝光微影對準。
圖11B示出了根據一些實施例的三維記憶體的示例性結構1102的截面圖，其中，結構1102包括分別形成在第一和第二膜堆疊層335f/335b中的多個第一和第二縫隙結構416f和416b。
在形成第一和第二縫隙開口1175f/1175b之後，可以將縫隙填充材料1176設置在基底的相應的第一和第二表面330f/330b上的多個第一和第二縫隙開口1175f/1175b中。之後，可以去除縫隙切口1175f/1175b外的多餘的縫隙填充材料，並且可以使用諸如RIE深蝕刻或者CMP的技術分別在第一/第二縫隙結構416f/416b與第一/第二膜堆疊層335f/335b之間形成共平面表面。
在一些實施例中，可以順次完成第一和第二縫隙結構416f/416b。例如，可以首先在第一膜堆疊層335f中形成第一縫隙結構416f，包括形成第一縫隙開口，在第一縫隙開口中設置縫隙填充材料1176，以及形成共平面的第一縫隙結構416f。之後，可以使用類似的製程步驟在第二膜堆疊層335b中形成第二縫隙結構416b。在一些實施例中，可以首先形成第二縫隙結構416b，並且之後形成第一縫隙結構416f。
第一和第二縫隙結構416f/416b可以包括任何適當絶緣體，例如，氧化矽、氮化矽、氮氧化矽、TEOS等，並且可以是使用CVD、LPCVD、RTCVD、PECVD、MOCVD、HDP-CD、PVD、ALD或其任何組合設置的。
在垂直方向上，第一和第二縫隙結構416f/416b至少延伸通過第一膜堆疊層335f中的所有導電層666。在一些實施例中，第一縫隙結構416f中的一些可以延伸通過第一膜堆疊層335f和絶緣膜331。在這一示例中，第一縫隙結構416f中的一些可以包括導電晶片1178，其中，導電晶片1178可以被縫隙填充材料1176包圍，其被配置為充當針對記憶體串的摻雜源極線區域344（如圖3所示）的公共源極觸點。
在圖4B中以俯視圖示出並且被標示為縫隙結構416的第一和第二縫隙結構416f/416b跨越溝道結構區域211以及TST區域447橫向延伸。在一些實施例中，第一/第二縫隙結構416f/416b分別垂直延伸通過第一和第二膜堆疊層335f/335b，並且由此能夠將儲存塊103劃分成可單獨程式設計和讀取的指儲存區218（參考圖4B）。
圖12示出了根據一些實施例的三維記憶體的示例性結構1200的截面圖，其中，結構1200包括處於基底330的背面上的絶緣層974中的多個接觸孔1280。
在一些實施例中，可以使用光阻或聚合物材料作為遮罩層來蝕刻接觸孔1280。可以使用一種或多種遮罩和圖案化製程來形成接觸孔1280。在一些實施例中，絶緣層974可以包括蝕刻停止層（未示出）。可以使用選擇性蝕刻製程，以使得絶緣層974的蝕刻速率高於蝕刻停止層或者階梯結構872的導電層666的蝕刻速率。在一些實施例中，在形成接觸孔1280的一種或多種蝕刻製程期間，蝕刻停止層可以保護下層結構，直到形成了針對階梯結構872中的每個層級的所有接觸孔1280為止。例如，與離基底330的第二表面330b遠的SC層667的接觸孔1280相比，離基底330的第二表面330b更近的階梯（SC）層667的接觸孔1280需要更長的蝕刻時間。接觸孔1280延伸通過絶緣層974，從而曝露SC層667的導電層。在一些實施例中，接觸孔1280還延伸通過蝕刻停止層，以曝露SC層667的導電層。在一些實施例中，選擇性蝕刻包括使用諸如CF4 、CHF3 、C2 F6 或C3 F6 的化學蝕刻劑和/或使用其他適於蝕刻氧化矽或氮化矽的蝕刻劑的非等向性乾式蝕刻。
圖13示出了根據一些實施例的三維記憶體的示例性結構1300的截面圖，其中，結構1300包括多個接觸結構214。接觸結構214連接至基底330的背面上的階梯結構872的導電層666。
可以通過在接觸孔1280（圖12）中以及直接在階梯結構872的導電層666的曝露部分上設置導電材料而形成接觸結構214。相應地，可以從基底背面對第二膜堆疊層335b的導電層666中的每者進行電連接。
在一些實施例中，接觸結構214可以包括金屬或金屬化合物，例如，鎢、鈷、鎳、銅、鋁、鈦、鉭、氮化鉭（TaN）和/或其任何組合。所述金屬或者金屬化合物可以通過任何適當設置沉積方法形成，例如，濺射、熱蒸發、電子束蒸發、ALD、PVD和/或其任何組合。
在一些實施例中，接觸結構214還可以包括金屬矽化物，包括WSix 、CoSix 、NiSix 或AlSix 等。在這一示例中，第二膜堆疊層335b的導電層666可以是多晶矽。金屬矽化物材料的形成可以包括將金屬層直接設置到在接觸孔1280內被曝露的多晶矽上，並且之後施加熱退火製程，隨後去除未發生反應的金屬。
在一些實施例中，可以使用平坦化製程（例如，CMP製程）使接觸結構214與絶緣層974共平面。
通過接觸結構214，可以將針對每個儲存單元的閘電極的導電通路一直佈線到基底背面的表面處，從而在後續製程步驟中實現針對3D記憶體的字元線以及頂部/下部選擇閘極的各種配置。
將階梯結構872從基底330的正面移動到背面為正面的更多記憶體陣列（或串）節約了空間，並因此提高了儲存密度。此外，在基底330的背面上，每個階梯層級可以具有更寬的臺階，並且允許有更寬的用於接觸結構214的接觸孔1280。隨著字元線堆疊層（例如，第一和第二膜堆疊層335f/335b）急劇增大，可以極大地減小用於蝕刻接觸孔以及設置接觸結構214的金屬材料的深寬比。
在形成結構1300之後，3D記憶體的製作可以利用後段製程（BEOL）金屬互連線而繼續，並且對於本領域普通技術人員而言是已知的。在一些實施例中，可以向結構1300添加字元線堆疊層的第二區段，以進一步提高儲存單元的垂直數量。
圖14A-14C示出了根據一些實施例的BEOL金屬互連線343和閘電極（階梯結構872的導電層666或者第一/第二膜堆疊層335f/335b）之間的連接的示意圖。
在圖14A中，在儲存片的一個邊緣處，例如，在圖4A中的第一邊緣區域445中在記憶體串的一側上形成TST 450。相應地，還在基底330的背面上的第二膜堆疊層335b的邊緣處在記憶體串的一側上形成階梯結構872。在這一示例中，階梯結構872的每個導電層666通過接觸結構214連接至金屬互連線343。
在圖14B中，在儲存片的兩個邊緣中的每者處，例如，在圖4A中的第一/第二邊緣區域445/452中，在記憶體串的兩側中的每一側上形成TST 450。相應地，在兩個第二膜堆疊層335b中的每者的邊緣處，在記憶體串的兩側中的每一側上形成階梯結構872。在這一示例中，一個階梯結構872的奇導電層和另一階梯結構的偶導電層通過接觸結構214連接至金屬互連線343。在這一示例中，金屬互連線343只需要連接到每隔一個的接觸結構214。在一些實施例中，接觸結構214可以形成到第二膜堆疊層335b的每隔一個的導電層上。因此，製程視窗可以更大，而且產量也得到了提高。此外，由於更大間距的原因，金屬互連線343和/或接觸結構214可以被設計得更寬，並且具有更少的金屬線負載。
在圖14C中，在儲存片的兩個邊緣中的每者處，例如，在圖4A中的第一/第二邊緣區域445/452中，在記憶體串的兩側中的每一側上形成TST 450。相應地，在兩個第二膜堆疊層335b中的每者的邊緣處，在記憶體串的兩側中的每一側上形成階梯結構872。在這一示例中，階梯結構中的每者上的每個接觸結構連接至金屬互連線343。在這一示例中，儲存單元的每個控制閘極由兩條字元線和兩條金屬互連線343驅動，其中，兩條字元線和兩條金屬互連線343被電連接。使金屬連接加倍能夠降低寄生電阻和金屬線負載，並由此增大通往儲存單元的控制閘極的驅動電流。因此，能夠改善對儲存單元的程式設計或讀取速度。
圖15示出了根據一些實施例的用於形成三維記憶體陣列的階梯結構和接觸結構的示例性方法1500。方法1500的製程步驟可以用於形成圖5A-14C中所示的記憶體結構。應當理解，方法1500中所示的製程步驟並非排他的，也可以在所例示的製程步驟中的任何製程步驟之前、之後或之間執行其他製程步驟。在一些實施例中，示例性方法1500的一些製程步驟可以被省略或者可以包括此處為了簡單起見而未描述的其他製程步驟。在一些實施例中，方法1500的製程步驟可以是按照不同循序執行的，和/或可以發生變化。
在製程步驟1510，可以在基底的第一表面（例如，正表面或者正面）上設置絶緣膜。在一些實施例中，可以在形成絶緣膜之前在基底的第一表面上形成週邊元件和記憶體陣列中的主動區。絶緣膜可以是圖5A中的絶緣膜331。
在製程步驟1515，在儲存片的邊緣處形成多個貫穿基底溝槽（TST）。TST從第一表面（例如，正表面）到第二表面（例如，背表面或背面）穿透絶緣膜和矽基底，其中，第一和第二表面在基底的相對側上。可以使用硬遮罩來蝕刻深TST。所述結構可以分別是圖5A和圖5B中所示的結構500A或500B。TST的形成可以與用於TST 450的製程類似。
在製程步驟1520，分別在基底的第一和第二表面上設置膜堆疊層。第一和第二表面上的膜堆疊層（又被稱為第一和第二膜堆疊層）可以是圖6中的具有交替導電層和介電層的第一和第二膜堆疊層335f/335b。第一和第二膜堆疊層也設置在TST內，並且每個導電層和介電層是從正面穿過TST到背面連續的。
在製程步驟1525，在具有交替導電層和介電層的第一膜堆疊層和第二膜堆疊層上設置第一和第二拋光停止層。第一和第二拋光停止層與圖7中的第一和第二拋光停止層768f/768b類似。之後，可以在貫穿基底溝槽內設置溝槽填充材料，其中，溝槽填充材料可以包括諸如氧化矽、氮氧化矽或氮化矽的絶緣體。最後，可以使用諸如化學機械拋光（CMP）或反應離子蝕刻（RIE）深蝕刻的平坦化製程在溝槽填充材料與基底的第一和第二表面上的第一和第二膜堆疊層之間形成共平面表面。之後，在TST內形成溝槽填充結構，其中，溝槽填充結構與圖7中的溝槽填充結構770類似。
在製程步驟1530，在基底的第二表面上的第二膜堆疊層的邊緣處形成階梯結構。階梯結構的形成包括在基底的第二表面之上沿水平方向按照不同長度去除每個導電層和介電層對的部分，從而允許對導電層中的每者進行電連接。階梯結構與圖8中的階梯結構872類似，並且可以通過使用重複的蝕刻-修整製程按照類似的方式形成。
在製程步驟1535，在基底背面上的階梯結構之上設置絶緣層，隨後進行平坦化製程，以在絶緣層和階梯結構的最頂部介電層之間形成共平面表面。圖9示出了所述結構的示例。
在製程步驟1540，在基底的第一表面（正面）上的第一膜堆疊層中形成多個記憶體串。記憶體串與圖10中的記憶體串212類似，其延伸通過絶緣膜以及具有交替導電層和介電層的第一膜堆疊層。記憶體串包括記憶體膜、溝道層和晶片填充膜。
在製程步驟1545，分別在基底的正面和背面上的第一和第二膜堆疊層中形成第一和第二縫隙結構，以將儲存塊劃分成多個可程式設計並且可讀取的指儲存區。圖11A-11B示出了第一和第二縫隙結構的示例。第一和第二縫隙結構的形成包括蝕刻基底的第一和第二表面上的具有交替導電層和介電層的第一和第二膜堆疊層，以形成多個第一和第二縫隙開口（見圖11A），在多個第一和第二縫隙開口中設置縫隙填充材料，以及分別在第一和第二縫隙填充材料與第一和第二膜堆疊層之間形成共平面表面（見圖11B）。在一些實施例中，縫隙填充材料包括諸如氧化矽、氮氧化矽或氮化矽的絶緣體。在一些實施例中，縫隙結構還可以包括由絶緣體包圍的導電晶片，其被配置為充當記憶體串的公共源極觸點。
在製程步驟1550，在階梯結構的導電層上形成多個接觸結構。接觸結構的形成包括下述製程步驟。首先，可以在基底背面上的階梯結構之上的絶緣層中形成多個接觸孔，從而曝露階梯結構的導電層（如圖12中所示）。之後，可以在接觸孔內設置金屬材料，以直接接觸導電層。最後，可以使用平坦化製程在基底背面上形成共平面表面。接觸結構可以提供與基底背面上的階梯結構的導電層中的每者的電連接。圖13示出了導電層的示例。
在製程步驟1555，可以形成用於記憶體陣列和週邊元件的各種金屬觸點。可以利用金屬互連線繼續進行後段製程，以形成功能性3D NAND記憶體。在圖14A、14B和14C中示出了金屬互連線與階梯結構的閘電極之間的佈線的示例。
在一些實施例中，可以在基底的第一表面上形成週邊元件。在一些實施例中，可以在基底的第二表面上形成週邊元件。在一些實施例中，週邊元件可以形成在不同的基底上，並且可以通過晶片接合或者覆晶晶片接合與記憶體串和階梯結構電連接。在這一示例中，可以使用諸如穿矽通孔（TSV）或者貫穿陣列觸點等的互連結構形成位元線、字元線和週邊電路之間的互連。
根據本發明的各種實施例提供了與其他3D記憶體相比具有更小的晶片尺寸、更高的儲存密度和提高的性能的3D記憶體。通過將階梯結構和接觸結構移到基底背面，能夠提高3D記憶體的儲存密度。借助於基底背面上的更寬鬆的接地準則，能夠將字元線中的每者的接觸結構設計為具有更大的橫向尺寸，並因此能夠減小接觸孔蝕刻和導電材料填充時的高深寬比。因此，能夠提高高密度記憶體的製造產量。
相應地，在本發明中描述了三維記憶體及其製作方法的各種實施例。在一些實施例中，一種三維記憶體包括半導體基底以及穿透半導體基底的多個貫穿基底溝槽。3D記憶體還包括設置在半導體基底的第一表面上、延伸通過貫穿基底溝槽到達半導體基底的第二表面的膜堆疊層，其中，膜堆疊層包括交替導電層和介電層。3D記憶體還包括形成於膜堆疊層的邊緣處的階梯結構。
在一些實施例中，一種用於形成三維記憶體的方法包括在基底的第一表面上設置絶緣膜以及形成延伸通過所述絶緣膜和基底的多個貫穿基底溝槽。本發明之方法還包括在基底的第一表面和第二表面上設置具有交替導電層和介電層的膜堆疊層，其中，第一和第二表面是基底的相對側；本發明之方法還包括在貫穿基底溝槽內形成溝槽填充結構，以及在基底的第二表面上的膜堆疊層的邊緣處形成階梯結構。本發明之方法還包括在階梯結構上設置絶緣層以及在基底的第一表面上的膜堆疊層中形成多個記憶體串。方法包括分別在第一和第二表面上的膜堆疊層內形成多個第一和第二縫隙結構，以將儲存塊劃分成多個可程式設計並且可讀取的指儲存區。本發明之方法還包括在階梯結構的導電層上形成接觸結構。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體 101:儲存片 103:儲存塊 105:週邊區域 107:貫穿陣列接觸區域 108:區域 109:區域 210:階梯區域 211:溝道結構區域 212:記憶體串 214:接觸結構 216:縫隙結構 216-1:縫隙結構 216-2:縫隙結構 218:指儲存區 220:頂部選擇閘極切口 222:虛設記憶體串 224:頂部選擇閘極階梯區域 228:貫穿陣列觸點 230:TSG階梯區域 300:記憶體陣列結構 330:基底 330b:第二表面 330f:第一表面 331:絶緣膜 331b:背面絶緣膜 332:下選擇閘極 333:控制閘極 333-1:控制閘極 333-2:控制閘極 333-3:控制閘極 334:頂部選擇閘極 335:膜堆疊層 335b:第二膜堆疊層 335f:第一膜堆疊層 336:溝道孔 337:記憶體膜 338:溝道層 339:晶片填充膜 340:儲存單元 340-1:儲存單元 340-2:儲存單元 340-3:儲存單元 341:位元線 343:金屬互連線 344:摻雜源極線區域 400:3D記憶體 416:縫隙結構 416b:第二縫隙結構 416f:第二縫隙結構 445:第一邊緣區域 447:貫穿基底溝槽區域 450:貫穿基底溝槽 450s:側壁 452:第二邊緣區域 500A:結構 500B:結構 560:硬遮罩 600:結構 664:介電層 666:導電層 667:導電層和介電層對 700:結構 768b:第二拋光停止層 768f:第一拋光停止層 770:溝槽填充結構 800:結構 872:階梯結構 900:結構 974:絶緣層 1000:結構 1101:結構 1102:結構 1175b:第二縫隙開口 1175f:第一縫隙開口 1176:縫隙填充材料 1178:導電晶片 1200:結構 1280:接觸孔 1300:結構 1500:方法 1515:製程步驟 1520:製程步驟 1525:製程步驟 1530:製程步驟 1535:製程步驟 1540:製程步驟 1545:製程步驟 1550:製程步驟 1555:製程步驟
被併入本文並形成說明書的一部分的附圖例示了本發明的實施例，並與所述描述一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1示出了根據本發明的一些實施例的示例性三維（3D）記憶體的示意性俯視圖。 圖2A-2B示出了根據本發明的一些實施例的示例性3D記憶體的一些區域的示意性俯視圖。 圖3是根據本發明的一些實施例的示例性3D記憶體陣列結構的示意性截面圖。 圖4A-4B示出了根據本發明的一些實施例的具有貫穿基底溝槽的示例性3D記憶體的示意性俯視圖。 圖5A-5B示出了根據本發明的一些實施例的在某些製作階段的示例性3D記憶體的示意性截面圖。 圖6-10示出了根據本發明的一些實施例的在某些製作階段的示例性3D記憶體的示意性截面圖。 圖11A-11B示出了根據本發明的一些實施例的在某些製作階段的示例性3D記憶體的示意性截面圖。 圖12-13示出了根據本發明的一些實施例的在某些製作階段的示例性3D記憶體的示意性截面圖。 圖14A-14C示出了根據本發明的一些實施例的在某些製作階段的示例性3D記憶體的示意性截面圖。 圖15示出了根據本發明的一些實施例的用於形成3D記憶體的示例性方法的流程圖。 在結合附圖考慮時，通過下文闡述的具體實施方式，本發明的特徵和優點將變得更加顯而易見，在附圖中，始終以類似的附圖標記表示對應的要素。在附圖中，類似的附圖標記一般指示等同的、功能上類似的和/或結構上類似的要素。在對應附圖標記中通過最左側位元指示首次出現該要素的附圖。 將參考附圖描述本發明的實施例。
212:記憶體串
214:接觸結構
216-1:縫隙結構
330:基底
330b:第二表面
330f:第一表面
331:絶緣膜
332:下選擇閘極
333-1:控制閘極
333-2:控制閘極
334:頂部選擇閘極
335b:第二膜堆疊層
335f:第一膜堆疊層
337:記憶體膜
338:溝道層
339:晶片填充膜
340-1:儲存單元
340-2:儲存單元
450s:側壁
664:介電層
666:導電層
667:導電層和介電層對
768b:第二拋光停止層
768f:第一拋光停止層
770:溝槽填充結構
872:階梯結構
974:絶緣層
1300:結構

Claims (20)

  1. 一種三維記憶體，包括： 半導體基底； 穿透所述半導體基底的多個貫穿基底溝槽； 膜堆疊層，其設置在所述半導體基底的第一表面上、延伸通過所述貫穿基底溝槽到達所述半導體基底的第二表面，其中，所述膜堆疊層包括交替導電層和介電層；以及 形成於所述膜堆疊層的邊緣處的階梯結構。
  2. 如申請專利範圍第1項所述的記憶體，還包括： 多個記憶體串，其延伸通過所述半導體基底的所述第一表面上的所述膜堆疊層；以及 所述階梯結構，其形成於所述半導體基底的所述第二表面上， 其中，所述第一表面和所述第二表面在所述半導體基底的相對側上。
  3. 如申請專利範圍第2項所述的記憶體，還包括所述半導體基底的所述第一表面上的週邊元件。
  4. 如申請專利範圍第2項所述的記憶體，還包括所述半導體基底的所述第二表面上的週邊元件。
  5. 如申請專利範圍第2項所述的記憶體，還包括處於不同半導體基底上並且通過晶片接合或者覆晶晶片接合與所述記憶體串和所述階梯結構電連接的週邊元件。
  6. 如申請專利範圍第1項所述的記憶體，其中， 所述第一表面和所述第二表面上的所述膜堆疊層是分別沿垂直於所述半導體基底的所述第一表面和所述第二表面的第一方向堆疊的；並且 所述貫穿基底溝槽內的所述膜堆疊層是沿垂直於所述貫穿基底溝槽的側壁的第二方向堆疊的。
  7. 如申請專利範圍第1項所述的記憶體，其中，所述階梯結構包括導電層，每個所述導電層沿水平方向終止於不同的長度，以允許對所述導電層中的每者的電連接。
  8. 如申請專利範圍第7項所述的記憶體，還包括在所述階梯結構之上的絶緣層中形成的多個接觸結構，其中，所述接觸結構形成在所述階梯結構的所述導電層上。
  9. 如申請專利範圍第1項所述的記憶體，還包括： 多個第一縫隙結構和第二縫隙結構，其分別形成於所述半導體基底的所述第一表面和所述第二表面上的所述膜堆疊層中，其中，所述第一縫隙結構和所述第二縫隙結構垂直延伸通過所述膜堆疊層，並且被配置為將儲存塊劃分成多個可程式設計並且可讀取的指儲存區。
  10. 如申請專利範圍第1項所述的記憶體，其中，所述貫穿基底溝槽包括溝槽填充結構，其中，所述溝槽填充結構包括絶緣體。
  11. 如申請專利範圍第1項所述的記憶體，其中，所述階梯結構形成於所述膜堆疊層的一個邊緣處。
  12. 如申請專利範圍第11項所述的記憶體，其中，所述階梯結構的每個導電層連接至金屬互連線。
  13. 如申請專利範圍第1項所述的記憶體，其中，所述階梯結構形成於所述膜堆疊層的兩個邊緣中的每個邊緣上。
  14. 如申請專利範圍第13項所述的記憶體，其中，每個階梯結構的每個導電層連接至金屬互連線，並且兩個所述階梯結構的兩個對應導電層連接至同一金屬互連線。
  15. 如申請專利範圍第13項所述的記憶體，其中，一個階梯結構的奇導電層和另一階梯結構的偶導電層連接至金屬互連線。
  16. 一種用於形成三維記憶體的方法，包括： 在基底的第一表面上設置絶緣膜； 形成延伸通過所述絶緣膜和所述基底的多個貫穿基底溝槽； 在所述基底的第一表面和第二表面上設置具有交替導電層和介電層的膜堆疊層，其中，所述第一表面和所述第二表面在所述基底的相對側上； 在所述貫穿基底溝槽內形溝槽填充結構； 在所述基底的所述第二表面上的所述膜堆疊層的邊緣上形成階梯結構； 在所述階梯結構上設置絶緣層； 在所述基底的所述第一表面上的所述膜堆疊層中形成多個記憶體串； 分別在所述第一表面和所述第二表面上的所述膜堆疊層中形成多個第一縫隙結構和第二縫隙結構，以將儲存塊劃分成多個可程式設計並且可讀取的指儲存區； 在所述階梯結構的所述導電層上形成接觸結構。
  17. 如申請專利範圍第16項所述的方法，其中，設置所述膜堆疊層還包括在所述貫穿基底溝槽內設置所述交替導電層和介電層。
  18. 如申請專利範圍第16項所述的方法，其中，形成所述階梯結構包括在所述基底的所述第二表面之上沿水平方向按照不同長度去除每個導電層和介電層對的一部分，以允許對所述導電層中的每者進行電連接。
  19. 如申請專利範圍第16項所述的方法，其中，形成所述第一縫隙結構和所述第二縫隙結構包括： 蝕刻所述基底的所述第一表面和所述第二表面上的具有交替導電層和介電層的膜堆疊層，以形成多個第一縫隙開口和第二縫隙開口； 在所述基底的所述第一表面和所述第二表面中的相應表面上的所述多個第一縫隙開口和第二縫隙開口中設置縫隙填充材料； 在所述縫隙填充材料與所述第一表面和所述第二表面上的所述膜堆疊層之間形成共平面表面。
  20. 如申請專利範圍第19項所述的方法，其中，所述縫隙填充材料包括絶緣體，例如氧化矽、氮氧化矽或氮化矽。
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