TW202010073A - 半導體封裝結構及其形成方法 - Google Patents

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Abstract

一種半導體封裝結構。上述半導體封裝結構包括半導體晶粒以及圍繞上述半導體晶粒的封裝材料。上述半導體晶粒包括半導體基板、設置於上述半導體基板上的互連結構、設置於上述互連結構上的氫化的非晶矽層以及設置於上述氫化的非晶矽層上的鈍化層。

Description

半導體封裝結構及其形成方法
本發明實施例係有關於一種半導體封裝結構，且特別有關於一種高壓半導體裝置之半導體封裝結構。
半導體封裝結構可包括半導體晶粒與封裝材料。在形成半導體封裝結構後，有時須對半導體封裝結構進行各種測試。高溫反向偏壓(high temperature reverse bias，HTRB)測試係為這些測試的其中一種。
在高溫反向偏壓測試時，半導體封裝結構之封裝材料上及/或中之離子可能會因為高溫及/或高壓而移動(例如：經由擴散)進入半導體晶粒的互連結構中(例如：進入互連結構之層間介電層中)。這些進入互連結構的離子可能會改變電場分布而影響裝置效能(例如：降低裝置的崩潰電壓)。
由以上可知，現有半導體封裝結構雖然大抵上可滿足一般的需求，但卻並非在各方面都令人滿意。
本發明實施例提供一種半導體封裝結構。上述半導體封裝結構包括半導體晶粒。上述半導體晶粒包括半導體基板、設置於上述半導體基板上的互連結構、設置於上述互連結 構上的氫化的非晶矽層以及設置於上述氫化的非晶矽層上的鈍化層。上述半導體封裝結構亦包括圍繞上述半導體晶粒的封裝材料。
本發明實施例亦提供一種半導體封裝結構。上述半導體封裝結構包括半導體晶粒。上述半導體晶粒包括半導體基板、設置於上述半導體基板上的互連結構以及設置於上述互連結構上的三明治結構。上述三明治結構包括設置於上述互連結構上的第一氫化的非晶矽層、設置於上述第一氫化的非晶矽層上的第二氫化的非晶矽層以及夾置於上述第一氫化的非晶矽層與上述第二氫化的非晶矽層之間的介電層。上述半導體晶粒亦包括設置於上述三明治結構上的鈍化層。上述半導體封裝結構亦包括圍繞上述半導體晶粒的封裝材料。
本發明實施例亦提供一種半導體封裝結構的形成方法。上述方法包括提供半導體基板、形成互連結構於上述半導體基板上、形成氫化的非晶矽層於上述互連結構上、形成鈍化層於上述氫化的非晶矽層上。上述方法亦包括形成圍繞上述半導體基板、上述互連結構、上述氫化的非晶矽層以及上述鈍化層的封裝材料。
50、60‧‧‧半導體封裝結構
100‧‧‧半導體基板
102‧‧‧互連結構
102a‧‧‧互連結構之頂部介電層
202‧‧‧氫化的非晶矽層
204‧‧‧應力緩和層
206‧‧‧鈍化層
300‧‧‧基板
400‧‧‧晶粒
402‧‧‧切割線
500‧‧‧基板
502‧‧‧封裝材料
602‧‧‧介電層
604‧‧‧氫化的非晶矽層
608‧‧‧三明治結構
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，各種特徵部件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1至5圖為一系列之剖面圖，用以說明本發明一些實施例 之半導體封裝結構的形成方法。
第6圖為一剖面圖，用以說明本發明一些實施例之半導體封裝結構60。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。
應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明實施例之半導體封裝結構之半導體晶粒包 括設置於半導體基板上的氫化的非晶矽層，上述氫化的非晶矽層具有較低的載子遷移率(carrier mobility)，因此離子(例如：半導體封裝結構之封裝材料上及/或中的離子)不易經由上述氫化的非晶矽層進入其下方的膜層(例如：半導體晶粒之互連結構之層間介電層)，而可避免或減少裝置效能受到離子影響的情形，進而可提高裝置的可靠度。
第1至5圖為一系列之剖面圖，用以說明本發明一些實施例之半導體封裝結構的形成方法。
首先，請參照第1圖，提供半導體基板100。在一些實施例中，半導體基板100為矽基板，但本發明實施例並非以此為限。舉例而言，在一些其他的實施例中，半導體基板100可包括一些其他的元素半導體(例如：鍺)基板。半導體基板100亦可包括化合物半導體(例如：碳化矽、砷化鎵、砷化銦或磷化銦)基板。半導體基板100亦可包括合金半導體(例如：矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))基板。在一些實施例中，半導體基板100可包括絕緣層上半導體(semiconductor on insulator，SOI)基板(例如：絕緣層上矽基板或絕緣層上鍺基板)，上述絕緣層上半導體基板可包括底板、設置於上述底板上之埋藏氧化層以及設置於上述埋藏氧化層上之半導體層。在一些實施例中，半導體基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。在一些實施例中，半導體基板100可為或可包括一半導體晶圓(例如：矽晶圓)。
在一些實施例中，半導體基板100可包括半導體磊晶層。舉例而言，上述半導體磊晶層可包括矽磊晶層、鍺磊晶層、碳化矽磊晶層、氮化鎵磊晶層、其他適當之半導體磊晶層或上述之組合。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形成上述半導體磊晶層。
在一些實施例中，半導體基板100可包括各種P型摻雜區及/或N型摻雜區。舉例而言，上述P型摻雜區及N型摻雜區可經由離子佈植製程以及離子佈植製程後之熱製程(例如：退火製程)形成。舉例而言，上述摻雜區可包括N型井區、P型井區、輕摻雜區(light doped region，LDD)、重摻雜源極汲極區(heavily doped source and drain(S/D))、其他適當的摻雜區或上述之組合。舉例而言，上述摻雜區可被用來形成半導體裝置(例如：互補式金氧半場效(complimentary metal-oxide-semiconductor，CMOS)電晶體、橫向擴散金氧半(laterally diffused metal-oxide-semiconductor，LDMOS)場效電晶體、二極體、其他適當之半導體裝置或上述之組合)或半導體裝置之至少一部分。在一些實施例中，此些半導體裝置可形成於半導體基板100之上及/或之中。
在一些實施例中，半導體基板100可包括隔離特徵。舉例而言，上述隔離特徵可被用來定義主動區並提供形成於上 述主動區中之半導體基板100中及/或上的各種半導體裝置所需的電性隔離。在一些實施例中，上述隔離特徵可包括淺溝槽隔離(shallow trench isolation，STI)特徵、局部氧化矽(local oxidation of silicon，LOCOS)特徵，其他適當的隔離特徵或上述之組合。
請繼續參照第1圖，在一些實施例中，可於半導體基板100上形成互連結構102。在一些實施例中，互連結構102可包括複數個介電層(例如：層間介電層(ILD)、金屬間介電層(IMD)、其他適當的介電層或上述之組合)以及複數個導電特徵(例如：金屬層、接觸(contact)、導孔(via)、其他適當的導電特徵或上述之組合)。
在一些實施例中，互連結構102之兩相異金屬層之間可設置有介電層(例如：金屬間介電層)，且上述介電層中可設置有用以電性連接兩相異金屬層的導孔。
舉例而言，互連結構102之介電層可由氧化矽、氮化矽、氮氧化矽、四乙基矽氧烷(tetraethoxysilane；TEOS)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、其他適當的介電材料或上述之組合所形成。舉例而言，可以熱氧化製程、化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、旋轉塗佈(spin-on coating)製程、其他適當的製程或上述之組合形成互連結構102之介電層。
舉例而言，互連結構102之導電特徵可由銅、鎢、銀、錫、鎳、鈷、鉻、鈦、鉛、金、鉍、銻、鋅、鋯、鎂、銦、 碲、鎵、其他適當之金屬材料、其合金或上述之組合所形成。舉例而言，可以物理氣相沉積(physical vapor deposition，例如：蒸鍍或濺鍍)製程、原子層沉積製程、電鍍、其他適當之製程或上述之組合形成互連結構102之導電特徵。
在一些實施例中，半導體基板100與互連結構102之間可設置有至少一高壓半導體裝置(例如：操作電壓為100至1200伏特的半導體裝置)。舉例而言，上述高壓半導體裝置可為操作電壓約為600伏特的橫向擴散金氧半場效電晶體。
在一些實施例中，如第1圖所示，互連結構102可包括頂部介電層102a。舉例而言，頂部介電層102a可由氧化矽、其他適當的介電材料或上述之組合所形成。在一些實施例中，頂部介電層102a中可設置有導孔，而頂部介電層102a下可設置有用以電性連接外部裝置的導電墊(未繪示於圖中)。
接著，如第2圖所示，形成氫化的非晶矽層(hydrogenated amorphous silicon layer，或可表示為a-Si：H)202於互連結構102之上。
在一些實施例中，氫化的非晶矽層202可具有較低的載子移動率(例如：約為1至2(cm2V-1s-1))，使得離子不易經由氫化的非晶矽層202進入下方的膜層(例如：互連結構102之各膜層)，因此可避免或減少電場分布受到離子之影響而改變的情形。
在一些實施例中，氫化的非晶矽層202的厚度可為200至300Å，但本發明實施例並非以此為限。
舉例而言，用以形成氫化的非晶矽層202的製程可 包括化學氣相沉積製程(例如：電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、其他適當的化學氣相沉積製程或上述之組合)、物理氣相沉積製程、其他適當的沉積製程或上述之組合。在一些實施例中，於較高的溫度下(例如：高於400℃)進行用以形成氫化的非晶矽層202的沉積製程，而可能會影響互連結構102中金屬導電層及介電層原有的特性。因此，在一些其他的實施例中，可於較低的溫度下(例如：低於或等於400℃(例如：240℃至300℃))進行用以形成氫化的非晶矽層202的沉積製程，而可減少或避免前述因在較高之溫度下進行沉積製程而產生之問題。在一些實施例中，於更低的溫度下(例如：低於300℃(例如：240℃至280℃))進行用以形成氫化的非晶矽層202的沉積製程，而可更進一步減少或避免前述因在較高之溫度下進行沉積製程而產生之問題。
在一些實施例中，可於氫化的非晶矽層202中摻雜硼、磷、其他適當的摻質或上述之組合，而可進一步避免或減少離子經由氫化的非晶矽層202進入下方膜層的情形發生。
在一些實施例中，氫化的非晶矽層202中之硼的摻雜濃度為1E15至1E16cm-3。在一些實施例中，氫化的非晶矽層202中之磷的摻雜濃度為1E15至1E16cm-3。舉例而言，可使用原位摻雜或離子佈植製程將硼、磷、其他適當的摻質或上述之組合摻雜至氫化的非晶矽層202中。
接著，如第2圖所示，在一些實施例中，可於氫化的非晶矽層202上形成鈍化層206。舉例而言，鈍化層206可具有保護下方膜層之功能。舉例而言，鈍化層206可為單層或多 層結構。舉例而言，鈍化層206的厚度可為0.3至1.0μm，但本發明實施例並非以此為限。
在一些實施例中，鈍化層206可由氮化矽、氮氧化矽、聚亞醯胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、其他適當的介電材料或上述之組合所形成。舉例而言，可使用化學氣相沉積製程、旋轉塗佈製程、其他適當的製程或上述之組合形成鈍化層206。
在一些實施例中，如第2圖所示，可於形成鈍化層206的步驟之前於氫化的非晶矽層202上形成應力緩和層204。舉例而言，應力緩和層204可避免或減少鈍化層206與氫化的非晶矽層202因應力差過大而發生破裂之情形。舉例而言，應力緩和層204的厚度可為0.2至0.6μm，但本發明實施例並非以此為限。
在一些鈍化層206由氮化矽所形成的實施例中，應力緩和層204可由氧化矽所形成。舉例而言，可使用化學氣相沉積製程、熱氧化製程、其他適當的製程或上述之組合形成應力緩和層204。
接著，在一些實施例中，可視設計需求從半導體基板100的底表面進行薄化製程以將半導體基板100薄化至適當的厚度。舉例而言，薄化製程可包括研磨製程、化學機械研磨製程、其他適當的製程或上述之組合。
接著，在一些實施例中，可經由黏合層(未繪示於圖中)將半導體基板100以及形成於半導體基板100上的互連結 構102、氫化的非晶矽層202、應力緩和層204以及鈍化層206貼合或接合至基板300之上(如第3圖所示)。舉例而言，基板300可為晶圓切割座(dicing frame)、其他適當的基板或上述之組合。舉例而言，黏合層可包括黏晶膠(die attached film)、其他適當的黏合材料或上述之組合。
接著，如第4圖所示，在一些實施例中，於基板300上進行單離製程(singulation process)以形成複數個半導體晶粒400。在一些實施例中，單離製程可包括切割製程(dicing process)、其他適當的製程或上述之組合。舉例而言，可使用刀片或雷射沿著切割線402切割鈍化層206、應力緩和層204、氫化的非晶矽層202、互連結構102以及半導體基板100而形成複數個相互分離的半導體晶粒400。
在一些實施例中，半導體晶粒400可為邏輯晶粒(logic dies)、中央處理單元晶粒(central processing unit(CPU)dies)、記憶晶粒(memory dies)、感應晶粒(sensor dies)或其他適當的晶粒。在一些實施例中，任一半導體晶粒400可包括半導體基板100、互連結構102、氫化的非晶矽層202、應力緩和層204以及鈍化層206。
接著，如第5圖所示，在一些實施例中，可將至少一半導體晶粒400從基板200移開並將其經由黏合層(未繪示於圖中)貼合或接合至另一基板500。在一些實施例中，基板500可包括印刷電路板(PCB)、其他適當的基板或上述之組合。在一些實施例中，可以打線接合(wire bond)或其他適當的方式使半導體晶粒400與基板500之間形成電性連接。
接著，仍如第5圖所示，在一些實施例中，於基板500上形成封裝材料502以形成本發明實施例之半導體封裝結構50。在一些實施例中，封裝材料502包圍或圍繞半導體晶粒400。換句話說，半導體晶粒400可埋置於封裝材料502之中。
在一些實施例中，如第5圖所示，封裝材料502的頂表面可高於半導體晶粒400之鈍化層206的頂表面，但本發明實施例並非以此為限。在一些其他的實施例中，封裝材料502的頂表面亦可低於半導體晶粒400之鈍化層206的頂表面或與半導體晶粒400之鈍化層206的頂表面齊平。換句話說，在此些實施例中，半導體晶粒400之鈍化層206的頂表面可自封裝材料502露出。
在一些實施例中，封裝材料502可為或包括高分子材料(例如：有機高分子材料)。在一些實施例中，封裝材料502可為或包括模制化合物材料(molding compound material)、其他適當的材料或上述之組合。舉例而言，形成封裝材料502的製程可包括沉積製程、固化製程、其他適當的製程或上述之組合。
在一些實施例中，於形成半導體封裝結構50之後，可對半導體封裝結構50進行各種測試。舉例而言，於形成半導體封裝結構50之後，可對半導體封裝結構50進行高溫反向偏壓測試。
對於傳統的半導體封裝結構而言，在進行高溫反向偏壓測試時，封裝材料中及/或上的離子(例如：鈉離子)可能會進入半導體晶粒的互連結構中，這可能會改變電場分布而對 裝置的效能及可靠度產生不良的影響(例如：降低裝置之崩潰電壓)。相較之下，在本發明一些實施例中，由於半導體封裝結構50的半導體晶粒400包括載子遷移率較低之氫化的非晶矽層202，因此在對半導體封裝結構50進行高溫反向偏壓測試時，封裝材料502中及/或上的離子(例如：鈉離子)不易經由氫化的非晶矽層202進入半導體晶粒400的互連結構102中。換句話說，本發明實施例之氫化的非晶矽層202可具有阻擋離子進入互連結構102中的功能，因此可避免或減少前述因離子進入互連結構102中而產生之不良影響。
後文將提供前述實施例的一些變化例。應注意的是，除非特別說明，此些變化例與前述實施例之相同或類似之元件將以相同的元件符號表示，且其形成方法亦可相同或類似於前述實施例之形成方法。
第6圖繪示出本發明一些實施例之半導體封裝結構60。半導體封裝結構60與前述實施例之半導體封裝結構50之其中一個差異在於半導體封裝結構60包括設置於鈍化層206與互連結構102之間的三明治結構608，而可進一步避免或減少前述因離子進入互連結構102中而產生之不良影響。
在一些實施例中，三明治結構608包括氫化的非晶矽層202、設置於氫化的非晶矽層202之上的另一個氫化的非晶矽層604以及夾置於氫化的非晶矽層202與氫化的非晶矽層604之間的介電層602。
舉例而言，氫化的非晶矽層604的材料、功能、特性及/或形成方法可相同或類似於氫化的非晶矽層202。在一些 實施例中，氫化的非晶矽層202的氫化程度可實質上相同於氫化的非晶矽層604的氫化程度，但本發明實施例並非以此為限。在一些其他的實施例中，氫化的非晶矽層202的氫化程度可不同於氫化的非晶矽層604的氫化程度，而可增加半導體封裝結構60設計上之彈性。
在一些實施例中，可於氫化的非晶矽層604中摻雜硼、磷、其他適當的摻質或上述之組合。在一些實施例中，氫化的非晶矽層202與氫化的非晶矽層604兩者之至少一者中可摻雜有硼、磷、其他適當的摻質或上述之組合。
在一些實施例中，氫化的非晶矽層202中之硼的摻雜濃度可實質上相同於氫化的非晶矽層604中之硼的摻雜濃度，但本發明實施例並非以此為限。在一些其他的實施例中，摻雜氫的非晶矽層202中之硼的摻雜濃度可不同於氫化的非晶矽層604中之硼的摻雜濃度。
在一些實施例中，氫化的非晶矽層202中之磷的摻雜濃度可實質上相同於氫化的非晶矽層604中之磷的摻雜濃度，但本發明實施例並非以此為限。在一些其他的實施例中，氫化的非晶矽層202中之磷的摻雜濃度可不同於氫化的非晶矽層604中之磷的摻雜濃度。
在一些實施例中，氫化的非晶矽層202的厚度可實質上相同於氫化的非晶矽層604的厚度，但本發明實施例並非以此為限。在一些其他的實施例中，氫化的非晶矽層202的厚度可不同於氫化的非晶矽層604的厚度。
在一些實施例中，介電層602可由氧化矽、其他適 當的介電材料或上述之組合所形成。舉例而言，可使用化學氣相沉積製程、熱氧化製程、其他適當的製程或上述之組合形成介電層602。在一些實施例中，介電層602與應力緩和層204可由相同的材料所形成(例如：兩者皆由氧化矽所形成)，而可減少製程的複雜度而降低生產成本。
應理解的是，雖然於第6圖所繪示的實施例中在互連結構102與鈍化層206之間僅設置有一個三明治結構608，但本發明實施例並非以此為限。在一些其他的實施例中，亦可視設計需求於互連結構102與鈍化層206之間設置任何其他適當數量的三明治結構608。
綜合上述，本發明實施例之半導體封裝結構之半導體晶粒包括設置於半導體基板上的氫化的非晶矽層，上述氫化的非晶矽層具有較低的載子遷移率，因此離子(例如：半導體封裝結構之封裝材料上及/或中的離子)不易經由上述氫化的非晶矽層進入其下方的膜層(例如：半導體晶粒之互連結構)中，藉此可避免或減少裝置效能受到離子影響的情形並提高裝置的可靠度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的 發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
此外，每一請求項可為個別的實施例，且本發明實施例之範圍包括每一請求項及每一實施例彼此之結合。
50‧‧‧半導體封裝結構
100‧‧‧半導體基板
102‧‧‧互連結構
102a‧‧‧互連結構之頂部介電層
202‧‧‧氫化的非晶矽層
204‧‧‧應力緩和層
206‧‧‧鈍化層
400‧‧‧晶粒
500‧‧‧基板
502‧‧‧封裝材料

Claims (12)

  1. 一種半導體封裝結構，包括：一半導體晶粒，其中該半導體晶粒包括：一半導體基板；一互連結構，設置於該半導體基板上；一氫化的非晶矽層，設置於該互連結構上；一鈍化層，設置於該氫化的非晶矽層上；以及一封裝材料，圍繞該半導體晶粒。
  2. 如申請專利範圍第1項所述之半導體封裝結構，更包括：一應力緩和層(stress relief layer)，設置於該鈍化層與該氫化的非晶矽層之間。
  3. 如申請專利範圍第1項所述之半導體封裝結構，其中該氫化的非晶矽層中更摻雜有硼、磷或上述之組合。
  4. 如申請專利範圍第1項所述之半導體封裝結構，其中該半導體晶粒更包括：一高壓半導體裝置，設置於該半導體基板與該互連結構之間，其中該高壓半導體裝置的一操作電壓為100至1200伏特。
  5. 如申請專利範圍第4項所述之半導體封裝結構，其中該高壓半導體裝置包括一橫向擴散金氧半場效電晶體。
  6. 一種半導體封裝結構，包括：一半導體晶粒，其中該半導體晶粒包括：一半導體基板；一互連結構，設置於該半導體基板上； 一三明治結構，設置於該互連結構上，其中該三明治結構包括設置於該互連結構上的一第一氫化的非晶矽層、設置於該第一氫化的非晶矽層上的一第二氫化的非晶矽層以及夾置於該第一氫化的非晶矽層與該第二氫化的非晶矽層之間的一介電層；一鈍化層，設置於該三明治結構上；以及一封裝材料，圍繞該半導體晶粒。
  7. 如申請專利範圍第6項所述之半導體封裝結構，其中該第一氫化的非晶矽層與該第二氫化的非晶矽層之至少一者中更摻雜有硼、磷或上述之組合。
  8. 如申請專利範圍第6項所述之半導體封裝結構，更包括：一應力緩和層，設置於該鈍化層與該三明治結構之間。
  9. 一種半導體封裝結構的形成方法，包括：提供一半導體基板；形成一互連結構於該半導體基板上；形成一氫化的非晶矽層於該互連結構上；形成一鈍化層於該氫化的非晶矽層上；以及形成一封裝材料圍繞該半導體基板、該互連結構、該氫化的非晶矽層以及該鈍化層。
  10. 如申請專利範圍第9項所述之半導體封裝結構的形成方法，其中形成該氫化的非晶矽層的步驟包括：於200℃至400℃的溫度下進行一沉積製程。
  11. 如申請專利範圍第9項所述之半導體封裝結構的形成方法，更包括： 於形成該鈍化層的步驟之前形成一應力緩和層於該氫化的非晶矽層上。
  12. 如申請專利範圍第9項所述之半導體封裝結構的形成方法，更包括：於該氫化的非晶矽層中摻雜硼、磷或上述之組合。
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CN114388385A (zh) * 2020-10-19 2022-04-22 珠海格力电器股份有限公司 半导体器件塑封料选取方法、装置、终端设备及存储介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58110033A (ja) * 1981-12-23 1983-06-30 Konishiroku Photo Ind Co Ltd 半導体装置及びその製造方法
JPS60117690A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置
JPS61270812A (ja) * 1985-05-22 1986-12-01 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置の製造方法
KR20020057241A (ko) * 2000-12-30 2002-07-11 주식회사 현대 디스플레이 테크놀로지 폴리실리콘 박막 트랜지스터 액정표시소자 제조방법
US7196391B2 (en) * 2002-02-05 2007-03-27 E-Phocus, Inc. MOS or CMOS sensor with micro-lens array
US6770937B1 (en) * 2003-04-08 2004-08-03 Texas Instruments Incorporated Photoconductive thin film for reduction of plasma damage
US20060255398A1 (en) * 2003-09-09 2006-11-16 Tower Semiconductor Ltd. Ultra-violet protected tamper resistant embedded EEPROM
KR101458901B1 (ko) * 2008-04-29 2014-11-10 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
TW201508931A (zh) * 2013-08-16 2015-03-01 Upi Semiconductor Corp 光學感測器及其製造方法
TWI597847B (zh) * 2016-09-05 2017-09-01 新唐科技股份有限公司 高壓半導體裝置
US9922896B1 (en) * 2016-09-16 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure with copper pillar having reversed profile

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