CN110828320B - 半导体封装结构及其形成方法 - Google Patents
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Abstract
一种半导体封装结构及其形成方法，上述半导体封装结构包括半导体芯片以及围绕上述半导体芯片的封装材料。上述半导体芯片包括半导体基板、设置于上述半导体基板上的互连结构、设置于上述互连结构上的氢化的非晶硅层以及设置于上述氢化的非晶硅层上的钝化层。上述半导体封装结构可避免或减少装置效能受到离子影响的情形，进而可提高装置的可靠度。
Description
技术领域
本发明实施例有关于一种半导体封装结构，且特别有关于一种高压半导体装置的半导体封装结构。
背景技术
半导体封装结构可包括半导体芯片与封装材料。在形成半导体封装结构后，有时须对半导体封装结构进行各种测试。高温反向偏压(high temperature reverse bias，HTRB)测试为这些测试的其中一种。
在高温反向偏压测试时，半导体封装结构的封装材料上及/或中的离子可能会因为高温及/或高压而移动(例如:经由扩散)进入半导体芯片的互连结构中(例如:进入互连结构的层间介电层中)。这些进入互连结构的离子可能会改变电场分布而影响装置效能(例如:降低装置的击穿电压)。
由以上可知，现有半导体封装结构虽然大抵上可满足一般的需求，但却并非在各方面都令人满意。
发明内容
本发明实施例提供一种半导体封装结构。上述半导体封装结构包括半导体芯片。上述半导体芯片包括半导体基板、设置于上述半导体基板上的互连结构、设置于上述互连结构上的氢化的非晶硅层以及设置于上述氢化的非晶硅层上的钝化层。上述半导体封装结构亦包括围绕上述半导体芯片的封装材料。
本发明实施例亦提供一种半导体封装结构。上述半导体封装结构包括半导体芯片。上述半导体芯片包括半导体基板、设置于上述半导体基板上的互连结构以及设置于上述互连结构上的三明治结构。上述三明治结构包括设置于上述互连结构上的第一氢化的非晶硅层、设置于上述第一氢化的非晶硅层上的第二氢化的非晶硅层以及夹置于上述第一氢化的非晶硅层与上述第二氢化的非晶硅层之间的介电层。上述半导体芯片亦包括设置于上述三明治结构上的钝化层。上述半导体封装结构亦包括围绕上述半导体芯片的封装材料。
本发明实施例亦提供一种半导体封装结构的形成方法。上述方法包括提供半导体基板、形成互连结构于上述半导体基板上、形成氢化的非晶硅层于上述互连结构上、形成钝化层于上述氢化的非晶硅层上。上述方法亦包括形成围绕上述半导体基板、上述互连结构、上述氢化的非晶硅层以及上述钝化层的封装材料。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，各种特征部件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1至图5为一系列的剖面图，用以说明本发明一些实施例的半导体封装结构的形成方法。
图6为一剖面图，用以说明本发明一些实施例的半导体封装结构60。
附图标号：
50、60～半导体封装结构；
100～半导体基板；
102～互连结构(interconnect structure)；
102a～互连结构的顶部介电层；
202～氢化的非晶硅层；
204～应力缓和层(stress relief layer)；
206～钝化层(passivation layer)；
300～基板；
400～芯片；
402～切割线；
500～基板；
502～封装材料(encapsulation layer)；
602～介电层；
604～氢化的非晶硅层；
608～三明治结构。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。
应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
此外，其中可能用到与空间相关用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本发明实施例的半导体封装结构的半导体芯片(semiconductor die)包括设置于半导体基板(semiconductor substrate)上的氢化的非晶硅层(hydrogenated amorphoussilicon layer)，上述氢化的非晶硅层具有较低的载子迁移率(carrier mobility)，因此离子(例如:半导体封装结构的封装材料上及/或中的离子)不易经由上述氢化的非晶硅层进入其下方的膜层(例如:半导体芯片的互连结构的层间介电层)，而可避免或减少装置效能受到离子影响的情形，进而可提高装置的可靠度。
图1至图5为一系列的剖面图，用以说明本发明一些实施例的半导体封装结构的形成方法。
首先，请参照图1，提供半导体基板100。在一些实施例中，半导体基板100为硅基板，但本发明实施例并非以此为限。举例而言，在一些其他的实施例中，半导体基板100可包括一些其他的元素半导体(例如:锗)基板。半导体基板100亦可包括化合物半导体(例如:碳化硅、砷化镓、砷化铟或磷化铟)基板。半导体基板100亦可包括合金半导体(例如:硅化锗、碳化硅锗(silicon germanium carbide)、磷砷化镓(gallium arsenic phosphide)或磷化铟镓(gallium indium phosphide))基板。在一些实施例中，半导体基板100可包括绝缘层上半导体(semiconductor on insulator，SOI)基板(例如:绝缘层上硅基板或绝缘层上锗基板)，上述绝缘层上半导体基板可包括底板、设置于上述底板上的埋藏氧化层以及设置于上述埋藏氧化层上的半导体层。在一些实施例中，半导体基板100可包括单晶基板、多层基板(multi-layer substrate)、梯度基板(gradient substrate)、其他适当的基板或上述的组合。在一些实施例中，半导体基板100可为或可包括一半导体晶片(例如:硅晶片)。
在一些实施例中，半导体基板100可包括半导体外延层。举例而言，上述半导体外延层可包括硅外延层、锗外延层、碳化硅外延层、氮化镓外延层、其他适当的半导体外延层或上述的组合。举例而言，可使用气相外延法(vapor phase epitaxy，VPE)、液相外延法(liquid phase epitaxy，LPE)、分子束外延法(molecular-beam epitaxy process，MBE)、金属化学气相沉积法(metal organic chemical vapor deposition process，MOCVD)、其他适当的方法或上述的组合形成上述半导体外延层。
在一些实施例中，半导体基板100可包括各种P型掺杂区及/或N型掺杂区。举例而言，上述P型掺杂区及N型掺杂区可经由离子注入工艺以及离子注入工艺后的热工艺(例如:退火工艺)形成。举例而言，上述掺杂区可包括N型井区、P型井区、轻掺杂区(light dopedregion，LDD)、重掺杂源极漏极区(heavily doped source and drain(S/D))、其他适当的掺杂区或上述的组合。举例而言，上述掺杂区可被用来形成半导体装置(例如:互补式金属氧化物半导体场效应晶体管(complimentary metal-oxide-semiconductor，CMOS)、横向扩散金属氧化物半导体场效应晶体管(laterally diffused metal-oxide-semiconductor，LDMOS)、二极管、其他适当的半导体装置或上述的组合)或半导体装置的至少一部分。在一些实施例中，此些半导体装置可形成于半导体基板100之上及/或之中。
在一些实施例中，半导体基板100可包括隔离特征。举例而言，上述隔离特征可被用来定义主动区并提供形成于上述主动区中的半导体基板100中及/或上的各种半导体装置所需的电性隔离。在一些实施例中，上述隔离特征可包括浅沟槽隔离(shallow trenchisolation，STI)特征、局部氧化硅(local oxidation of silicon，LOCOS)特征，其他适当的隔离特征或上述的组合。
请继续参照图1，在一些实施例中，可于半导体基板100上形成互连结构102。在一些实施例中，互连结构102可包括复数个介电层(例如:层间介电层(ILD)、金属间介电层(IMD)、其他适当的介电层或上述的组合)以及复数个导电特征(例如:金属层、接触(contact)、导孔(via)、其他适当的导电特征或上述的组合)。
在一些实施例中，互连结构102的两相异金属层之间可设置有介电层(例如:金属间介电层)，且上述介电层中可设置有用以电连接两相异金属层的导孔。
举例而言，互连结构102的介电层可由氧化硅、氮化硅、氮氧化硅、四乙基硅氧烷(tetraethoxysilane；TEOS)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、其他适当的介电材料或上述的组合所形成。举例而言，可以热氧化工艺、化学气相沉积(chemical vapor deposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、旋转涂布(spin-on coating)工艺、其他适当的工艺或上述的组合形成互连结构102的介电层。
举例而言，互连结构102的导电特征可由铜、钨、银、锡、镍、钴、铬、钛、铅、金、铋、锑、锌、锆、镁、铟、碲、镓、其他适当的金属材料、其合金或上述的组合所形成。举例而言，可以物理气相沉积(physical vapor deposition，例如:蒸镀或溅镀)工艺、原子层沉积工艺、电镀、其他适当的工艺或上述的组合形成互连结构102的导电特征。
在一些实施例中，半导体基板100与互连结构102之间可设置有至少一高压半导体装置(例如:操作电压为100至1200伏特的半导体装置)。举例而言，上述高压半导体装置可为操作电压约为600伏特的横向扩散金属氧化物半导体场效应晶体管。
在一些实施例中，如图1所示，互连结构102可包括顶部介电层102a。举例而言，顶部介电层102a可由氧化硅、其他适当的介电材料或上述的组合所形成。在一些实施例中，顶部介电层102a中可设置有导孔，而顶部介电层102a下可设置有用以电连接外部装置的导电垫(未绘示于图中)。
接着，如图2所示，形成氢化的非晶硅层(hydrogenated amorphous siliconlayer，或可表示为a-Si:H)202于互连结构102之上。
在一些实施例中，氢化的非晶硅层202可具有较低的载子移动率(例如:约为1至2(cm2V-1s-1))，使得离子不易经由氢化的非晶硅层202进入下方的膜层(例如:互连结构102的各膜层)，因此可避免或减少电场分布受到离子的影响而改变的情形。
在一些实施例中，氢化的非晶硅层202的厚度可为200至
但本发明实施例并非以此为限。
举例而言，用以形成氢化的非晶硅层202的工艺可包括化学气相沉积工艺(例如:等离子增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)工艺、其他适当的化学气相沉积工艺或上述的组合)、物理气相沉积工艺、其他适当的沉积工艺或上述的组合。在一些实施例中，于较高的温度下(例如:高于400℃)进行用以形成氢化的非晶硅层202的沉积工艺，而可能会影响互连结构102中金属导电层及介电层原有的特性。因此，在一些其他的实施例中，可于较低的温度下(例如:低于或等于400℃(例如:240℃至300℃))进行用以形成氢化的非晶硅层202的沉积工艺，而可减少或避免前述因在较高的温度下进行沉积工艺而产生的问题。在一些实施例中，于更低的温度下(例如:低于300℃(例如:240℃至280℃))进行用以形成氢化的非晶硅层202的沉积工艺，而可更进一步减少或避免前述因在较高的温度下进行沉积工艺而产生的问题。
在一些实施例中，可于氢化的非晶硅层202中掺杂硼、磷、其他适当的掺质或上述的组合，而可进一步避免或减少离子经由氢化的非晶硅层202进入下方膜层的情形发生。
在一些实施例中，氢化的非晶硅层202中的硼的掺杂浓度为1E15至1E16cm-3。在一些实施例中，氢化的非晶硅层202中的磷的掺杂浓度为1E15至1E16cm-3。举例而言，可使用原位掺杂或离子注入工艺将硼、磷、其他适当的掺质或上述的组合掺杂至氢化的非晶硅层202中。
接着，如图2所示，在一些实施例中，可于氢化的非晶硅层202上形成钝化层206。举例而言，钝化层206可具有保护下方膜层的功能。举例而言，钝化层206可为单层或多层结构。举例而言，钝化层206的厚度可为0.3至1.0μm，但本发明实施例并非以此为限。
在一些实施例中，钝化层206可由氮化硅、氮氧化硅、聚亚酰胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、苯环丁烯(benzocyclobutene，BCB)、其他适当的介电材料或上述的组合所形成。举例而言，可使用化学气相沉积工艺、旋转涂布工艺、其他适当的工艺或上述的组合形成钝化层206。
在一些实施例中，如图2所示，可于形成钝化层206的步骤之前于氢化的非晶硅层202上形成应力缓和层204。举例而言，应力缓和层204可避免或减少钝化层206与氢化的非晶硅层202因应力差过大而发生破裂的情形。举例而言，应力缓和层204的厚度可为0.2至0.6μm，但本发明实施例并非以此为限。
在一些钝化层206由氮化硅所形成的实施例中，应力缓和层204可由氧化硅所形成。举例而言，可使用化学气相沉积工艺、热氧化工艺、其他适当的工艺或上述的组合形成应力缓和层204。
接着，在一些实施例中，可视设计需求从半导体基板100的底表面进行薄化工艺以将半导体基板100薄化至适当的厚度。举例而言，薄化工艺可包括研磨工艺、化学机械研磨工艺、其他适当的工艺或上述的组合。
接着，在一些实施例中，可经由黏合层(未绘示于图中)将半导体基板100以及形成于半导体基板100上的互连结构102、氢化的非晶硅层202、应力缓和层204以及钝化层206贴合或接合至基板300之上(如图3所示)。举例而言，基板300可为晶片切割座(dicingframe)、其他适当的基板或上述的组合。举例而言，黏合层可包括黏晶胶(dieattachedfilm)、其他适当的黏合材料或上述的组合。
接着，如图4所示，在一些实施例中，于基板300上进行单离工艺(singulationprocess)以形成复数个半导体芯片400。在一些实施例中，单离工艺可包括切割工艺(dicingprocess)、其他适当的工艺或上述的组合。举例而言，可使用刀片或激光沿着切割线402切割钝化层206、应力缓和层204、氢化的非晶硅层202、互连结构102以及半导体基板100而形成复数个相互分离的半导体芯片400。
在一些实施例中，半导体芯片400可为逻辑芯片(logic dies)、中央处理单元芯片(central processing unit(CPU)dies)、记忆芯片(memory dies)、感应芯片(sensordies)或其他适当的芯片。在一些实施例中，任一半导体芯片400可包括半导体基板100、互连结构102、氢化的非晶硅层202、应力缓和层204以及钝化层206。
接着，如图5所示，在一些实施例中，可将至少一半导体芯片400从基板200移开并将其经由黏合层(未绘示于图中)贴合或接合至另一基板500。在一些实施例中，基板500可包括印刷电路板(PCB)、其他适当的基板或上述的组合。在一些实施例中，可以打线接合(wire bond)或其他适当的方式使半导体芯片400与基板500之间形成电连接。
接着，仍如图5所示，在一些实施例中，于基板500上形成封装材料502以形成本发明实施例的半导体封装结构50。在一些实施例中，封装材料502包围或围绕半导体芯片400。换句话说，半导体芯片400可埋置于封装材料502之中。
在一些实施例中，如图5所示，封装材料502的顶表面可高于半导体芯片400的钝化层206的顶表面，但本发明实施例并非以此为限。在一些其他的实施例中，封装材料502的顶表面亦可低于半导体芯片400的钝化层206的顶表面或与半导体芯片400的钝化层206的顶表面齐平。换句话说，在此些实施例中，半导体芯片400的钝化层206的顶表面可自封装材料502露出。
在一些实施例中，封装材料502可为或包括高分子材料(例如:有机高分子材料)。在一些实施例中，封装材料502可为或包括模制化合物材料(molding compoundmaterial)、其他适当的材料或上述的组合。举例而言，形成封装材料502的工艺可包括沉积工艺、固化工艺、其他适当的工艺或上述的组合。
在一些实施例中，于形成半导体封装结构50之后，可对半导体封装结构50进行各种测试。举例而言，于形成半导体封装结构50之后，可对半导体封装结构50进行高温反向偏压测试。
对于传统的半导体封装结构而言，在进行高温反向偏压测试时，封装材料中及/或上的离子(例如:钠离子)可能会进入半导体芯片的互连结构中，这可能会改变电场分布而对装置的效能及可靠度产生不良的影响(例如:降低装置的击穿电压)。相较之下，在本发明一些实施例中，由于半导体封装结构50的半导体芯片400包括载子迁移率较低的氢化的非晶硅层202，因此在对半导体封装结构50进行高温反向偏压测试时，封装材料502中及/或上的离子(例如:钠离子)不易经由氢化的非晶硅层202进入半导体芯片400的互连结构102中。换句话说，本发明实施例的氢化的非晶硅层202可具有阻挡离子进入互连结构102中的功能，因此可避免或减少前述因离子进入互连结构102中而产生的不良影响。
后文将提供前述实施例的一些变化例。应注意的是，除非特别说明，此些变化例与前述实施例的相同或类似的元件将以相同的元件符号表示，且其形成方法亦可相同或类似于前述实施例的形成方法。
图6绘示出本发明一些实施例的半导体封装结构60。半导体封装结构60与前述实施例的半导体封装结构50的其中一个差异在于半导体封装结构60包括设置于钝化层206与互连结构102之间的三明治结构608，而可进一步避免或减少前述因离子进入互连结构102中而产生的不良影响。
在一些实施例中，三明治结构608包括氢化的非晶硅层202、设置于氢化的非晶硅层202之上的另一个氢化的非晶硅层604以及夹置于氢化的非晶硅层202与氢化的非晶硅层604之间的介电层602。
举例而言，氢化的非晶硅层604的材料、功能、特性及/或形成方法可相同或类似于氢化的非晶硅层202。在一些实施例中，氢化的非晶硅层202的氢化程度可实质上相同于氢化的非晶硅层604的氢化程度，但本发明实施例并非以此为限。在一些其他的实施例中，氢化的非晶硅层202的氢化程度可不同于氢化的非晶硅层604的氢化程度，而可增加半导体封装结构60设计上的弹性。
在一些实施例中，可于氢化的非晶硅层604中掺杂硼、磷、其他适当的掺质或上述的组合。在一些实施例中，氢化的非晶硅层202与氢化的非晶硅层604两者的至少一者中可掺杂有硼、磷、其他适当的掺质或上述的组合。
在一些实施例中，氢化的非晶硅层202中的硼的掺杂浓度可实质上相同于氢化的非晶硅层604中的硼的掺杂浓度，但本发明实施例并非以此为限。在一些其他的实施例中，掺杂氢的非晶硅层202中的硼的掺杂浓度可不同于氢化的非晶硅层604中的硼的掺杂浓度。
在一些实施例中，氢化的非晶硅层202中的磷的掺杂浓度可实质上相同于氢化的非晶硅层604中的磷的掺杂浓度，但本发明实施例并非以此为限。在一些其他的实施例中，氢化的非晶硅层202中的磷的掺杂浓度可不同于氢化的非晶硅层604中的磷的掺杂浓度。
在一些实施例中，氢化的非晶硅层202的厚度可实质上相同于氢化的非晶硅层604的厚度，但本发明实施例并非以此为限。在一些其他的实施例中，氢化的非晶硅层202的厚度可不同于氢化的非晶硅层604的厚度。
在一些实施例中，介电层602可由氧化硅、其他适当的介电材料或上述的组合所形成。举例而言，可使用化学气相沉积工艺、热氧化工艺、其他适当的工艺或上述的组合形成介电层602。在一些实施例中，介电层602与应力缓和层204可由相同的材料所形成(例如:两者皆由氧化硅所形成)，而可减少工艺的复杂度而降低生产成本。
应理解的是，虽然于图6所绘示的实施例中在互连结构102与钝化层206之间仅设置有一个三明治结构608，但本发明实施例并非以此为限。在一些其他的实施例中，亦可视设计需求于互连结构102与钝化层206之间设置任何其他适当数量的三明治结构608。
综合上述，本发明实施例的半导体封装结构的半导体芯片包括设置于半导体基板上的氢化的非晶硅层，上述氢化的非晶硅层具有较低的载子迁移率，因此离子(例如:半导体封装结构的封装材料上及/或中的离子)不易经由上述氢化的非晶硅层进入其下方的膜层(例如:半导体芯片的互连结构)中，藉此可避免或减少装置效能受到离子影响的情形并提高装置的可靠度。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本发明实施例。本领域技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。
此外，每一权利要求可为个别的实施例，且本发明实施例的范围包括每一权利要求及每一实施例彼此的结合。
Claims (7)
1.一种半导体封装结构，其特征在于，包括：
一半导体芯片，其中所述半导体芯片包括：
一半导体基板；
一互连结构，设置于所述半导体基板上；
一三明治结构，设置于所述互连结构上，其中所述三明治结构包括设置于所述互连结构上的一第一氢化的非晶硅层、设置于所述第一氢化的非晶硅层上的一第二氢化的非晶硅层以及夹置于所述第一氢化的非晶硅层与所述第二氢化的非晶硅层之间的一介电层；
一钝化层，设置于所述三明治结构上；以及
一封装材料，围绕所述半导体芯片。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一氢化的非晶硅层与所述第二氢化的非晶硅层的至少一者中更掺杂有硼、磷或上述的组合。
3.根据权利要求1所述的半导体封装结构，其特征在于，更包括：
一应力缓和层，设置于所述钝化层与所述三明治结构之间。
4.一种半导体封装结构的形成方法，其特征在于，包括：
提供一半导体基板；
形成一互连结构于所述半导体基板上；
形成一三明治结构于所述互连结构上，其中所述三明治结构包括设置于所述互连结构上的一第一氢化的非晶硅层、设置于所述第一氢化的非晶硅层上的一第二氢化的非晶硅层以及夹置于所述第一氢化的非晶硅层与所述第二氢化的非晶硅层之间的一介电层；
形成一钝化层于所述三明治结构上；以及
形成一封装材料围绕所述半导体基板、所述互连结构、所述三明治结构以及所述钝化层。
5.根据权利要求4所述的半导体封装结构的形成方法，其特征在于，形成所述第一氢化的非晶硅层与所述第二氢化的非晶硅层的步骤包括：
于200℃至400℃的温度下进行一沉积工艺。
6.根据权利要求4所述的半导体封装结构的形成方法，其特征在于，更包括：
于形成所述钝化层的步骤之前形成一应力缓和层于所述三明治结构上。
7.根据权利要求4所述的半导体封装结构的形成方法，其特征在于，更包括：
于所述第一氢化的非晶硅层与所述第二氢化的非晶硅层中掺杂硼、磷或上述的组合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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