TW201937763A - 發光晶片封裝結構及封裝方法 - Google Patents

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Abstract

本發明公開一種發光晶片封裝結構及封裝方法。發光晶片封裝結構包括一發光晶片、一封膠體以及一重分布線路結構。發光晶片具有一發光區、一第一電極以及一第二電極。封膠體至少包覆發光晶片的一側壁面。重分布線路結構設置於封膠體,並包括一電性連接於第一電極的第一內連線結構以及一電性連接於第二電極的第二內連線結構。第一內連線結構與第二內連線結構分別具有一第一接墊以及一第二接墊,且第一接墊與第二接墊是位於發光晶片封裝結構的相同側。

Description

發光晶片封裝結構及封裝方法
本發明涉及一種晶片封裝結構及封裝方法,特別是涉及一種發光晶片封裝結構及封裝方法。
現有的發光元件封裝結構通常包括基板、設置在基板上的半導體發光晶粒、多條焊線以及模封材料,其中半導體發光晶粒通過多條焊線電性連接到基板。模封材料會包覆半導體發光晶粒、多條焊線以及覆蓋基板的表面,以避免空氣中的水氣接觸半導體發光晶粒以及焊線。前述的半導體發光晶粒例如是發光二極體(Light-emitting diode,LED)、垂直面射型雷射(Vertical Cavity Surface Emitting Laser,VCSEL)、邊射型雷射(Edge Emitting Laser)或有機發光二極體(Organic Light Emitting Diode,OLED)。然而,上述的發光元件封裝結構通常具有基板以及焊線,因此體積難以進一步被縮減,而難以符合微小化的趨勢。
目前用於封裝其他半導體晶粒的晶片尺寸封裝(Chip Scale Package,CSP)技術,可以使封裝後的成品的尺寸完全等同或稍微大於晶片尺寸,從而大幅縮減封裝後的體積。因此,目前業界已嘗試將晶片尺寸封裝技術應用於封裝半導體發光晶粒,以進一步縮小封裝結構。也就是說,在晶圓製作階段,也就是在晶圓未被切割成多個半導體發光晶粒之前,在晶圓上製作內連線路,以在各半導體發光晶粒的底部形成兩電極焊墊,而形成覆晶式半導體發光晶粒。前述覆晶式半導體發光晶粒可通過表面貼合方式設置在另一電路板上。然而,在晶圓製作階段形成覆晶式發光晶片的 成本過高。
本發明所要解決的技術問題在於,針對現有技術的不足提供一種發光晶片封裝結構及封裝方法,解決在傳統封裝技術中無法縮減體積或是成本過高的問題。
為了解決上述的技術問題,本發明所採用的其中一技術方案是,提供一種發光晶片封裝結構,其包括:一發光晶片、一封膠體以及一重分布線路結構。發光晶片具有一發光區、一第一電極以及一第二電極。封膠體至少包覆發光晶片的一側壁面。重分布線路結構設置於封膠體,並包括一電性連接於第一電極的第一內連線結構以及一電性連接於第二電極的第二內連線結構。第一內連線結構與第二內連線結構分別具有一第一接墊以及一第二接墊,且第一接墊與第二接墊是位於發光晶片封裝結構的相同側。
為了解決上述的技術問題,本發明所採用的另外一技術方案是,提供一種發光晶片的封裝方法,其包括:設置至少一發光晶片於一暫時性載板上,其中,暫時性載板包括一可剝離膠,且發光晶片通過可剝離膠和暫時性載板結合,且發光晶片具有一發光區、一第一電極以及一第二電極;形成一封膠體,封膠體至少包覆發光晶片的一側壁面以及覆蓋可剝離膠的表面;去除暫時性載板,以形成一初始封裝結構;以及於初始封裝結構形成一重分布線路結構,重分布線路結構包括一電性連接於第一電極的第一內連線結構以及一電性連接於第二電極的第二內連線結構,第一內連線結構與第二內連線結構分別具有一第一接墊以及一第二接墊,且第一接墊與第二接墊位於發光晶片封裝結構的相同側。
本發明的其中一有益效果在於,本發明所提供的發光晶片封裝結構及封裝方法,其能通過“在封膠體形成重分布線路結構”的技術方案,以形成無載板的覆晶式發光晶片封裝結構,從而可縮減發光晶片封裝結構的體積。另外,本發明所提供的發光晶片 封裝方法可省略在晶圓製作階段形成內連線路的步驟,而具有較低的製造成本。
為使能更進一步瞭解本發明的特徵及技術內容,請參閱以下有關本發明的詳細說明與圖式,然而所提供的圖式僅用於提供參考與說明,並非用來對本發明加以限制。
P1、P2、P3、P4、P5、P6、P7‧‧‧發光晶片封裝結構
S1‧‧‧出光側
S2‧‧‧底側
10‧‧‧發光晶片
A1‧‧‧發光區
100‧‧‧基材
101‧‧‧第一反射鏡層
102‧‧‧第二反射鏡層
102a‧‧‧子結構
103‧‧‧第一電極
104‧‧‧第二電極
106‧‧‧絕緣保護層
11、11’‧‧‧封膠體
11a‧‧‧第一面
11b‧‧‧第二面
H1‧‧‧通孔
110’、110‧‧‧環繞部
111’、111‧‧‧覆蓋部
111S‧‧‧光學結構
H2‧‧‧開口
12‧‧‧重分布線路結構
121‧‧‧第一內連線結構
121a‧‧‧第一接墊
121b‧‧‧第一導電層
121c‧‧‧第一導電柱
121d‧‧‧第一導電栓
122‧‧‧第二內連線結構
122a‧‧‧第二接墊
122b‧‧‧第二導電層
122c‧‧‧第二導電柱
123‧‧‧導電散熱層
124‧‧‧第三內連線結構
124a‧‧‧第三導電層
124b‧‧‧第三導電柱
13‧‧‧被動元件
130‧‧‧正電極
131‧‧‧負電極
2‧‧‧暫時性載板
20‧‧‧支撐板
21‧‧‧膠層
P1’、P6’‧‧‧初始封裝結構
S100~S500‧‧‧流程步驟
圖1為本發明一實施例的發光晶片的封裝方法的流程圖。
圖2A為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖2B為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖2C為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖2D為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖2E為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖3A為本發明一實施例的發光晶片封裝結構的局部剖面示意圖。
圖3B為圖3A的發光晶片封裝結構的俯視示意圖。
圖4為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖5為本發明再一實施例的發光晶片封裝結構的剖面示意圖。
圖6為本發明又一實施例的發光晶片封裝結構的剖面示意圖。
圖7為本發明另一實施例的發光晶片封裝結構的俯視示意圖。
圖8為本發明另一實施例的發光晶片封裝結構的俯視示意圖。
圖9為本發明另一實施例的發光晶片封裝結構的俯視示意圖。
圖10A為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖10B為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖10C為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖10D為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖10E為本發明一實施例的發光晶片封裝結構在製程步驟中的局部剖面示意圖。
圖11為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖12為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖13為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖14為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖15為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
圖16為本發明另一實施例的發光晶片封裝結構的剖面示意圖。
以下是通過特定的具體實施例來說明本發明所公開有關“發光晶片封裝結構及其製造方法”的實施方式,本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用,本說明書中的各項細節也可基於不同觀點與應用,在不悖離本發明的構思下進行各種修改與變更。另外,本發明的附圖僅為簡單示意說明,並非依實際尺寸的描繪,事先聲明。以下的實施方式將進一步詳細說明本 發明的相關技術內容,但所公開的內容並非用以限制本發明的保護範圍。
應理解,雖然本文中可能使用術語第一、第二、第三等來描述各種元件或者信號,但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件,或者一信號與另一信號。另外,本文中所使用的術語“或”,應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
本發明提供發光晶片封裝方法及發光晶片封裝結構,其中,封裝方法可適用於封裝具有橫向結構(lateral structure)的發光晶片,或者具有垂直結構(vertical structure)的發光晶片。發光晶片例如,但不限於,發光二極體(Light-emitting diode,LED)晶片、有機發光二極體(OLED)晶片或雷射二極體(Laser diode,LD)晶片等等,其中雷射二極體晶片可以是垂直共振腔面射型雷射(VCSEL)或者邊射型雷射(EELD)。請參照圖1,圖1為本發明一實施例的發光晶片的封裝方法的流程圖。
如圖1所示,在步驟S100中,設置至少一發光晶片於一暫時性載板上,其中,暫時性載板包括一可剝離膠,且發光晶片通過可剝離膠和暫時性載板結合。接著,在步驟S200中,形成一封膠體,且封膠體至少包覆發光晶片的一側壁面以及覆蓋可剝離膠的表面。接著,在步驟S300中,去除暫時性載板,以形成一初始封裝結構。接著,在步驟S400中,於初始封裝結構形成一重分布線路結構。之後,在步驟S500中,對初始封裝結構執行一切割步驟,以形成本發明實施例的發光晶片封裝結構。
進一步而言,請參照圖2A至圖2E,其分別顯示本發明實施例的發光晶片封裝結構在各步驟中的局部剖面示意圖。如圖2A所示,至少一發光晶片10被設置在一暫時性載板2上。發光晶片10可具有橫向結構(lateral structure)或者具有垂直結構(vertical structure)的發光二極體(Light-emitting diode,LED)晶片、有機發光 二極體(OLED)晶片、垂直共振腔面射型雷射(VCSEL)、邊射型雷射(EELD)等等。在本實施例中,是以具有垂直結構的雷射二極體晶片為例來進行說明,其中具有垂直結構的雷射二極體晶片為垂直共腔面射型雷射(Vertical-cavity surface emitting laser,VCSEL)。
因此,本實施例的發光晶片10會包括一基材100、一第一反射鏡層101、主動層(圖未示)、一第二反射鏡層102、第一電極103以及第二電極104。第一反射鏡層101、主動層以及第二反射鏡層102都位於基材100上,且主動層位於第一反射鏡層101與第二反射鏡層102之間。
第一反射鏡層101以及第二反射鏡層102可以是由具有不同折射係數的兩種薄膜交替堆疊而形成的分布式布拉格反射鏡(Distributed Bragg Reflector,DBR),以使具有預定波長的光束射出。在一實施例中,第一反射鏡層101是n型分布式布拉格反射鏡,而第二反射鏡層102是p型分布式布拉格反射鏡。
主動層位於第一反射鏡層101與第二反射鏡層102之間,用以受電能激發而產生初始光束。主動層所產生的初始光束通過在第一反射鏡層101與第二反射鏡層102之間來回反射共振而增益放大,最終由第二反射鏡層出射。另外要說明的是,雖然圖2A中繪示第二反射鏡層102的側邊相對於第一反射鏡層101內縮而形成一島狀平台部,但並非用於限制本發明。在其他實施例中,第二反射鏡層102也可以完全覆蓋第一反射鏡層101的表面。
在本實施例中,第一電極103與第二電極104可以是單一金屬層、合金層或者是由不同金屬材料所構成的疊層。第一電極103是位於第二反射鏡層102上,而第二電極104是位於基材100的底面上。
詳細而言,第一電極103會電性接觸第二反射鏡層102,而第二電極104會電性接觸基材100或第一反射鏡層101。當施加電壓於第一電極103與第二電極104時,在第一電極103與第二電極 104之間可以產生通過主動層的電流路徑。另外,第一電極103具有一定義出發光區A1的孔徑,且第一電極103會通過一絕緣保護層106和第一反射鏡層101隔離。
據此,本實施例的發光晶片10的第一電極103和發光區A1會位於發光晶片10的相同側,而第二電極104會位於發光晶片10相反於發光區A1的一側。也就是說,第一電極103與第二電極104會分別位於發光晶片10的相反側。然而,在其他實施例中,發光晶片10的第一電極103、第二電極104以及發光區A1也可以都位於基材100的相同側。
另外,在本實施例中,暫時性載板2包括一支撐板20以及一設置在支撐板20上的膠層21。值得注意的是,本實施例中,在設置發光晶片10在暫時性載板2上時,發光晶片10會被倒置。也就是說,發光晶片10會以發光區A1面對膠層21設置於暫時性載板2上。
本實施例中,支撐板20可以是金屬基板、陶瓷基板、複合板或者是其他可承載發光晶片10的基板,本發明並不限制。膠層21為一軟質材料,並具有一預定厚度,以配合發光晶片10的表面形狀而變形,以免損壞發光晶片10的發光區A1。換句話說,當發光晶片10結合暫時性載板2時,發光晶片10的一部分會陷入膠層21內。
另外,膠層21和支撐板20之間的結合力大於膠層21和發光晶片10之間的結合力,以避免在後續將暫時性基板2和發光晶片10分離時,損傷發光晶片10。在一實施例中,膠層21為一離形層或一可剝離膠層。
須說明的是,雖然圖2A僅繪示一個發光晶片10設置在暫時性載板2上,但在實際製作時,可以同時將多個發光晶片10設置在暫時性載板2上,以共同進行封裝。
接著,如圖2B所示,形成至少包覆發光晶片10的側壁面以 及膠層21表面的封膠體11’。封膠體11’的材料主要是環氧樹脂(Epoxy)、環氧模壓樹脂(Epoxy Molding Compound,EMC)、矽膠(Silicone)或者是其他適合用於封裝的材料,本發明並不限制。如圖2B所示,封膠體11’具有一第一面11a以及相反於第一面11a的第二面11b,其中第一面11a是和膠層21接觸的表面。值得注意的是,在本實施例中,封膠體11’並未覆蓋第二電極104,而使第二電極104裸露於封膠體11’外。也就是說,本實施例的封膠體11’的第二面11b是和發光晶片10的底面(也就是第二電極104的底面)共平面。
具體而言,封膠體11’可以通過注膠步驟形成。也就是先在模具內注入一封膠材料,待封膠材料固化之後,即可形成具有預定形狀的初始封膠體。然而,初始封膠體除了包覆發光晶片10的側壁面也會覆蓋發光晶片10的第二電極104。據此,在形成封膠體11’的步驟中,可進一步薄化初始封膠體,直到使第二電極104裸露於封膠體11’外,以利於後續線路製作。
須說明的是,在其他實施例中,也可以省略前述的薄化步驟,而直接在後續形成重分布線路結構的製程中,形成電性連接於第二電極104的線路結構。
接著,如圖2C所示,暫時性載板2被去除,以形成一初始封裝結構P1’。初始封裝結構P1’包括發光晶片10以及包覆發光晶片10側壁面的封膠體11’。據此,初始封裝結構P1’具有一出光側S1以及與出光側S1相反的一底側S2。第一電極103位於出光側S1,也就是發光區A1所在的一側,而第二電極104是位於底側S2。
值得注意的是,由於在先前的步驟中,發光晶片10以發光區A1朝向暫時性載板2設置,因此在初始封裝結構P1’中,發光區A1並未被封膠體11’所覆蓋,而是裸露於封膠體11外。
隨後,如圖2D以及圖2E所示,於初始封裝結構P1’形成一重分布線路結構12。先說明的是,不同於現有的晶片尺寸封裝技 術,本發明實施例是以封膠體11’為基底來製作重分布線路結構,從而形成覆晶式的發光晶片封裝結構。以下將進一步說明本發明其中一實施例製作重分布線路結構12的細節。
如圖2D所示,在封膠體11’內形成至少一貫穿封膠體11’的通孔H1(圖2D中繪示兩個)。也就是說,通孔H1是由封膠體11的第一面11a延伸到第二面11b。
接著,如圖2E所示,製作重分布線路結構12。本實施例中,重分布線路結構12包括一電性連接於第一電極103的第一內連線結構121以及一電性連接於第二電極104的第二內連線結構122。第一內連線結構121與第二內連線結構122分別具有一第一接墊121a以及一第二接墊122a,且第一接墊121a與第二接墊122a是位於相同側,也就是都位於初始封裝結構P1’的底側S2。
進一步而言,第一內連線結構121還進一步包括一第一導電層121b以及第一導電柱121c,且第一導電層121b會通過第一導電柱121c電性連接於位於底側S2的第一接墊121a。另外,在本實施例中,第二內連線結構122的第二接墊122a則直接覆蓋第二電極104上。
因此,在形成重分布線路結構12的步驟中,還進一步包括:在通孔H1內形成一導電材料,以形成第一導電柱121c。在一實施例中,可以通過電鍍或化鍍來形成通孔H1內的第一導電柱121c。
隨後,在出光側S1形成一電性連接第一電極103以及第一導電柱121c之間的第一導電層121b,以及在底側S2形成電性連接第一導電柱121c的第一接墊121a以及形成電性連接第二電極104的第二接墊122a。另外,在一實施例中,可以通過電鍍或化鍍在封膠體11的兩相反側各形成導電層。之後,再分別對兩導電層蝕刻,以形成在出光側S1的第一導電層121b,以及形成在底側S2的第一接墊121a與第二接墊122a。在出光側S1形成第一導電層 121b以及在底側S2形成第一接墊121a與第二接墊122a的先後順序在本發明中並不限制。
如圖2E所示,在完成重分布線路結構12的製作後,沿著預先定義出的多條切割線L1,對初始封裝結構P1’執行一切割步驟,以形成多個彼此分離的發光晶片封裝結構P1。通過本發明實施例所提供的發光晶片封裝結構P1的製造方法中,可形成無基板的覆晶式發光晶片封裝結構P1。
另外,相較於現有的晶片尺寸封裝技術,應用本發明實施例所提供的製造方法,不需要在晶圓製作階段製作用以形成覆晶式晶片的內連線,從而可大幅降低製造成本。
請參照圖3A以及圖3B,分別顯示本發明一實施例的發光晶片封裝結構的剖面示意圖以及俯視示意圖。
本發明實施例的發光晶片封裝結構P1包括一發光晶片10、一封膠體11以及一重分布線路結構12。另外,發光晶片封裝結構P1具有一出光側S1以及與出光側S1相反的一底側S2。在後文中所提到的出光側S1都是指發光晶片10的發光區A1所在的一側。
如前所述,發光晶片10具有一發光區A1、一第一電極103以及一第二電極104。在本實施例中,第一電極103與第二電極104是分別位於發光晶片10的相反側。
另外,本實施例的封膠體11包覆發光晶片10的一側壁面,但並未包覆發光晶片10的頂面以及底面。也就是說,發光晶片10的發光區A1裸露於封膠體11外,而未被封膠體11覆蓋。在本實施例中,封膠體11的第二面11b會和第二電極104的表面共平面。
如圖3A所示,重分布線路結構12設置於封膠體11,並包括一電性連接於第一電極103的第一內連線結構121以及一電性連接於第二電極104的第二內連線結構122。
在本實施例中,第一內連線結構121包括一位於出光側S1的第一導電層121b、一貫穿封膠體11的第一導電柱121c以及一位 於底側S2的第一接墊121a,且第一導電層、第一導電柱121c以及第一接墊121a彼此電性連接。據此,位於出光側S1的第一電極103可依序通過第一導電層121b以及第一導電柱121c,電性連接位於底側S2的第一接墊121a。
請參照圖3B,本實施例的第一導電層121b具有一暴露發光區A1的開口。另外,第一導電柱121c的數量可以根據實際需求選擇,本發明並不限制。舉例而言,對於高功率的發光晶片10,第一內連線結構121可以具有較多的第一導電柱121c。對於功率較小的發光晶片10,第一內連線結構121也可以只有一個第一導電柱121c。
也就是說,本發明實施例所提供的封裝製程不僅可適用於封裝功率小的發光晶片10,也可通過調整封膠體11內的導電柱的數量,而適用於封裝高功率的發光晶片10。
請再參照圖3A,第二內連線結構122包括位於底側S2的第二接墊122a,且第二接墊122a覆蓋第二電極104。據此,本實施例的發光晶片封裝結構P1用於電性連接外部線路的第一接墊121a與第二接墊122a,都是位於發光晶片封裝結構P1的相同側,也就是位於發光晶片封裝結構P1的底側S2。據此,本發明實施例的發光晶片封裝結構P1可以通過表面貼合方式再組裝於另一電路基板上。
須說明的是,雖然在本實施例中,封膠體11完全沒有遮蓋第二電極104,但是在其他實施例中,封膠體11也可以部分地覆蓋第二電極104的表面。在這個情況下,第二接墊122a可形成於封膠體11的第二面11b上,再通過另一導電柱電性連接於第二電極104。
另外,圖1所提供的製造方法適用於對多種不同結構的發光晶片10進行封裝,而形成覆晶式發光晶片封裝結構P1。請參照圖4至圖6,分別顯示本發明不同實施例的發光晶片封裝結構的剖面 示意圖。這些實施例和圖3A的實施例相同的元件具有相同的標號,且相同的部分不再贅述。
在圖4的發光晶片封裝結構P1中,發光晶片10的第二反射鏡層具有多個彼此分離的子結構102a,從而使發光晶片10具有多個不連續的發光區A1。在圖5的發光晶片封裝結構P1中,第二接墊122a的面積是大於第二電極104的面積,以提升對發光晶片10的散熱效果。
在圖6的發光晶片封裝結構P2中,發光晶片10的第一電極103以及第二電極104是位於相同側,也就是都位於發光晶片封裝結構P1的出光側S1。
據此,第二內連線結構122可進一步包括一位於出光側S1的第二導電層122b以及一貫穿封膠體11的第二導電柱122c。第二導電層122b、第二導電柱122c以及第二接墊122a彼此電性連接,且第二電極104通過第二導電層122b以及第二導電柱122c電性連接位於底側S2的第二接墊122a。也就是說,不論發光晶片10的第一電極103與第二電極104的位置如何設置,通過封膠體11內的重分布線路結構12,都可以形成覆晶式的發光晶片封裝結構P1。
另外,在本實施例中,第二接墊122a並未接觸發光晶片10底部。據此,重分布線路結構12還可進一步包括位於發光晶片10底部的導電散熱層123,以對發光晶片10散熱。在本實施例中,導電散熱層123會與第一接墊121a彼此分離設置。另外,導電散熱層123、第一接墊121a以及第二接墊122a可以在同一步驟中形成。
須說明的是,本發明實施例的封裝方法可以將發光晶片10與另一元件共同封裝於同一個封裝結構中,且該元件的尺寸不一定和發光晶片10相同。
請參照圖7,顯示本發明另一實施例的發光晶片封裝結構的俯 視示意圖。在本實施例中,發光晶片10和一被動元件13共同封裝,並通過重分布線路結構12彼此電性連接。
具體而言,發光晶片封裝結構P3還進一步包括一埋入封膠體11內的被動元件13。重分布線路結構12還進一步包括一用以使被動元件13電性連接發光晶片10的第三內連線結構124。
前述的被動元件13例如是齊納二極體(Zener diode)、電容元件或電感元件,本發明並不限制。在本實施例中,以齊納二極體為例來進行說明,且齊納二極體電性連接於發光晶片10,以作為發光晶片10的靜電保護元件。本實施例中,被動元件13也具有分別位於被動元件13兩相反側的正電極130以及負電極131,且被動元件13的正電極130以及負電極131通過重分布線路結構12電性連接發光晶片10,以提供發光晶片10靜電保護。
如圖7所示,第三內連線結構124包括一位於出光側的第三導電層124a以及一貫穿封膠體11的第三導電柱124b。第三導電層124a電性連接於被動元件13的正電極130,並和第一導電層121b彼此分離。第三導電層124a和被動元件13可以是通過形成於封膠體11內的另一導電柱電性連接正電極130,或者是和正電極130直接接觸。
第三導電層124a可通過第三導電柱電性連接於位於底側的第一接墊121a。另外,被動元件13的負電極131是電性連接位於底側的第二接墊122a。據此,發光晶片10和被動元件13可建立電性連結。
須說明的是,圖7所示僅是用於舉例說明發光晶片10和被動元件13建立電性連結的其中一種方式。在其他實施例中,也可以根據電路設計的需求,調整第三導電層124a以及第三導電柱124b的結構以及位置,以形成不同的第三內連線結構124。
本發明實施例的封裝方法也可將多個發光晶片10封裝在同一個封裝結構中。請參照圖8以及圖9,分別顯示本發明不同實施例 的發光封裝結構的俯視示意圖。
如圖8所示,本實施例的發光晶片封裝結構P4包括多個發光晶片10。也就是說,封膠體11會包覆每一個發光晶片10的側壁面。另外,多個發光晶片10可通過本實施例的重分布線路結構12彼此電性連接。舉例而言,這些發光晶片10的第一電極103可以共同電性連接至第一導電層121b,而第一導電層121b電性連接通過多個第一導電柱121c電性連接至位於底側的第一接墊121a。
另外,這些發光晶片10的第二電極104可以共同電性連接至位於底側的第二接墊122a。具體而言,在本實施例中,第二接墊122a會覆蓋所有發光晶片10的底面,以電性接觸所有發光晶片10的第二電極。據此,本實施例的發光晶片封裝結構P1的第一接墊121a與第二接墊122a都是位於發光晶片封裝結構P1的底側。
在形成本發明實施例的發光晶片封裝結構P4時,在一開始將多個發光晶片10設置在暫時性載板2上時,可預先將多個發光晶片10分成多個子群組,每一個子群組中具有預定數量的發光晶片10。在形成封膠體之後,形成重分布線路結構12,以使每一個子群組內的多個發光晶片10彼此電性連接。之後,再執行切割步驟,以形成多個發光晶片封裝結構P4,且同一個子群組中的發光晶片10會被封裝在同一發光晶片封裝結構P4中。
發光晶片封裝結構P4可形成面光源,而應用在照明裝置中。因此,發光晶片封裝結構P4不需要設置於另一電路板上,而可以直接通過電源線來接收電力。在這個情況下,也可以使第一接墊121a與第二接墊122a設置在發光晶片封裝結構的出光側。
請參照圖9,本實施例的發光晶片封裝結構P5和圖8的實施例不同之處在於,本實施例的發光晶片封裝結構P5的第一接墊121a以及第二接墊122a都是位於出光側。
具體而言,在本實施例中,多個發光晶片10也可通過重分布線路結構12彼此電性連接。但是,第一內連線結構121只有位於 出光側的第一導電層121b以及第一接墊121a。多個發光晶片10的第一電極103可通過第一導電層121b電性連接至同一個第一接墊121a。
第二內連線結構122包括第二導電層122b、第二導電柱122c以及第二接墊122a。在本實施例中,第二導電層122b是位於發光晶片封裝結構P1的底側,以電性接觸發光晶片10的第二電極104。另外,本實施例的第二接墊122a是位於出光側。因此,每一個發光晶片10的第二電極104會通過位於底側的第二導電層122b以及貫穿封膠體11的第二導電柱122c,電性連接到位於出光側的第二接墊122a。
在圖8以及圖9的實施例中,發光晶片封裝結構P4、P5中的發光晶片10的數量可根據實際需求改變,本發明並不限制。
接著,本發明另一實施例的發光晶片封裝方法的細節流程請參照圖10A至圖10E,其分別顯示本發明另一實施例的發光晶片封裝結構在各步驟中的局部剖面示意圖。
如圖10A所示,在本實施例中,當設置發光晶片10於暫時性載板2上時,發光晶片10是以發光區A1背對膠層21而設置在暫時性載板2上。也就是說,發光晶片10是通過底面貼合於膠層21。
接著,如圖10B所示,形成一封膠體11’,以包覆發光晶片10。在本實施例中,封膠體11’會包覆整個發光晶片10。具體而言,封膠體11’包括環繞部110’以及連接於環繞部110’的覆蓋部111’,其中環繞部110’包覆發光晶片10的側壁面,而覆蓋部111’會覆蓋整個發光區A1。
另一角度而言,封膠體11’具有第一面11a以及與第一面11a相反的第二面11b,其中第一面11a是封膠體11’接觸膠層21的表面。據此,封膠體11’的第一面11a相對於膠層21的表面之間高度,會大於發光晶片10的頂面相對於膠層21的表面之間的高度。因此,在本實施例中,封膠體11’的材料應選擇可使發光晶片10 所產生的光束穿透的材料。
接著,如圖10C所示,去除暫時性載板2,以形成初始封裝結構P6’。初始封裝結構P6’包括發光晶片10以及包覆發光晶片10側壁面的封膠體11’。據此,初始封裝結構P6’具有一出光側S1以及與出光側S1相反的一底側S2。在本實施例中,封膠體11’的第二面11b會和發光晶片10的底面共平面。
請參照圖10D以及圖10E,在初始封裝結構P6’形成重分布線路結構12。具體而言,如圖10D所示,在封膠體11’內形成至少一貫通封膠體11的通孔H1(圖10D中繪示兩個),以及至少一用以暴露第一電極103的開口H2(圖10D中繪示兩個)。也就是說,通孔H1是由封膠體11的第一面11a延伸到第二面11b,而開口H2是由封膠體11的第一面11a延伸至第一電極103。
如圖10E所示,製作重分布線路結構12,且重分布線路結構12包括一電性連接於第一電極103的第一內連線結構121以及一電性連接於第二電極104的第二內連線結構122。
本實施例的第一內連線結構121包括第一導電層121b、第一導電柱121c、第一導電栓121d以及第一接墊121a。第一導電栓121d位於開口H2內,以電性接觸第一電極103,而第一導電柱121c是位於通孔H1內。第一導電層121b設置於封膠體11的第一面11a上,並由第一導電栓121d延伸至第一導電柱121c。另外,第一接墊121a位於封膠體11的第二面11b並電性連接第一導電柱121c。
也就是說,被封膠體11所覆蓋的第一電極103會通過第一導電栓121d、第一導電層121b以及第一導電柱121c電性連接至位於底側S2的第一接墊121a。另外,在本實施例中,第二內連線結構122的第二接墊122a則直接覆蓋第二電極104上。
因此,形成重分布線路結構12的步驟還進一步包括:先在通孔H1以及開口H2內填入一導電材料,以形成第一導電柱121c 以及第一導電栓121d。隨後,在出光側S1形成一電性連接第一導電栓121d以及第一導電柱121c之間的第一導電層121b。另外,在底側S2形成電性連接第一導電柱121c的第一接墊121a,以及形成電性連接第二電極104的第二接墊122a。
如圖10E所示,在完成重分布線路結構12的製作後,沿著預先定義出的多條切割線L1,對初始封裝結構P6’執行一切割步驟,以形成多個彼此分離的發光晶片封裝結構P6。如圖11所示,通過本發明實施例所提供的發光晶片封裝結構P6的製造方法中,可形成無基板的覆晶式發光晶片封裝結構P6。
如前所述,本實施例的發光晶片封裝結構P6和圖3A的發光晶片封裝結構P1不同的地方在於,封膠體11包括一環繞部110以及一覆蓋部111,且覆蓋部111會覆蓋發光晶片10的發光區A1。另外,由於覆蓋部111會覆蓋發光晶片10的第一電極103,因此第一內連線結構121還包括一插入覆蓋部111內的第一導電栓121d,以使第一電極103可電性連接到第一導電層121b。
須說明的是,只要改變發光晶片10一開始設置在暫時性載板2的方向,圖10A至圖10E的封裝方法的流程,也可應用於將多個發光晶片10封裝在同一個封裝結構內,或者應用於將另一被動元件13和發光晶片10封裝在同一個封裝結構內。
除此之外,本發明實施例的發光晶片封裝方法還可進一步在封裝時,在發光晶片10的上方製作不同的光學結構,以應用於不同的領域。請參照圖12至圖16,其分別顯示本發明不同實施例的發光晶片封裝結構的剖面示意圖。
如圖12至圖16所示,封膠體11的覆蓋部111具有一對應於發光區A1的出光表面,且出光表面具有一光學結構111S。前述的光學結構111S可以包括多點聚光結構、單點聚光結構、均光結構、增亮結構以及是一光柵結構的至少其中一種。
在圖12以及圖13的實施例中,光學結構111S皆為多點聚光 結構。圖12以及圖13分別繪示不同實施例的多點聚光結構。也就是說,發光晶片10所產生的光束由覆蓋部111的出光表面出射時,可通過光學結構111S而被分為多個子光束。
另外,在圖14的實施例中,光學結構111S為增亮結構。發光晶片10所產生的光束由覆蓋部111的出光表面出射時,光學結構111S可使光束的出光角度縮小在預定範圍內,而可使出射時的光束更集中,進而提高亮度。
在圖15的實施例中,光學結構111S為單點聚光結構,其例如是菲涅爾透鏡或者是一般透鏡。據此,發光晶片10所產生的光束由覆蓋部111的出光表面出射時,可通過光學結構111S被匯聚。在圖16的實施例中,光學結構111S為光柵結構,可使發光晶片封裝結構P7產生單模態的光束。
具體而言,可以在形成封膠體11’時,一併在覆蓋部111的出光表面形成光學結構。舉例而言,可通過使用具有預定形狀的模具,在模具中灌入封膠材料,來形成出光表面具有光學結構的封膠體11’。之後,於封膠體11’中形成重分布線路結構12。在其他實施例中,也可以在形成重分布線路結構12之後,再通過壓印、蝕刻或雷射雕刻等製程,於覆蓋部111的出光表面形成光學結構。另外,形成光學結構的步驟可以在執行圖1的步驟S500之前執行。
值得注意的是,在現有技術中,發光晶片封裝結構在應用於電子產品內時,通常仍需配合另外一個光學元件來使用。本發明上述實施例所提供的封裝方法,可在封裝時一併在發光晶片10上方形成對應於後端應用的光學結構111S。因此,本發明實施例的發光晶片封裝結構P1不需要再額外使用光學元件,而可進一步縮減電子產品的體積。
在其他實施例中,當多個發光晶片10被封裝在同一個發光晶片封裝結構P1時,封膠體11的覆蓋部111會覆蓋所有發光晶片10的發光區A1。在這個實施例中,也可形成具有光學結構111S 的覆蓋部111。因此,只要能在封裝發光晶片10的製程中,一併形成光學結構111S,本發明並不限制發光晶片10的數量或者是排列方式。
[實施例的有益效果]
本發明的其中一有益效果在於,本發明所提供的發光元件封裝結構及封裝方法,其能通過“在封膠體11形成重分布線路結構12”的技術方案,以形成無載板的覆晶式發光晶片封裝結構P1。相較於現有的打線封裝技術所製造的封裝結構,本發明的發光晶片封裝結構P1~P7的體積更小。
另外,在應用現有的打線封裝技術所製造的封裝結構中,用於接線的焊墊材料通常使用金(Au),且具有一定的厚度,約1μm至2μm,因而成本較高。相較之下,在本實施例的無載板的覆晶式發光晶片封裝結構P1~P7中,重分布線路結構12的第一導電層121b(第二導電層122b)、第一接墊121a以及第二接墊122a的材料可以改為銅,或者以銅為基底再鍍金(約0.1μm至0.5μm),可以大幅縮減金的用量,從而減少成本。
另一方面,相較於現有的晶片尺寸封裝技術而言,本發明實施例所提供的封裝方法是先形成封膠體11之後,再於封膠體11以及發光晶片10上形成重分布線路結構12,而可省略在晶圓製作階段形成內連線路,從而可降低製造成本。
此外,應用晶片級尺寸封裝技術無法一次封裝多個尺寸及功能不同的晶粒。本發明實施例所提供的封裝方法則可根據需求,將發光晶片10以及尺寸及功能不同的晶粒共同封裝,並通過重分布線路結構12建立兩者之間的電性連接,從而可使後端應用範圍更廣也更加彈性。
特別是對於本發明其中一實施例的發光晶片封裝結構P7而言,可以根據後續應用需求,在封裝過程中直接在發光晶片10的發光區A1上方形成光學結構。因此,當發光晶片封裝結構P7被 應用於另一電子產品內時,不需要再額外使用光學元件,而可進一步縮減電子產品的體積。
以上所公開的內容僅為本發明的優選可行實施例,並非因此侷限本發明的申請專利範圍,所以凡是運用本發明說明書及圖式內容所做的等效技術變化,均包含於本發明的申請專利範圍內。

Claims (21)

  1. 一種發光晶片封裝結構,其包括:一發光晶片,其具有一發光區、一第一電極以及一第二電極;一封膠體,其至少包覆所述發光晶片的一側壁面,以做為所述發光晶片的承載體;以及一重分布線路結構,其設置於所述封膠體,其中,所述重分布線路結構包括一電性連接於所述第一電極的第一內連線結構以及一電性連接於所述第二電極的第二內連線結構,所述第一內連線結構與所述第二內連線結構分別具有一第一接墊以及一第二接墊,且所述第一接墊與所述第二接墊位於所述發光晶片封裝結構的相同側。
  2. 如請求項1所述的發光晶片封裝結構,其中,所述發光晶片封裝結構具有一出光側以及與所述出光側相反的一底側,所述第一接墊與所述第二接墊都位於所述底側。
  3. 如請求項2所述的發光晶片封裝結構,其中,所述第一電極位於所述出光側,所述第一內連線結構還進一步包括一位於所述出光側的第一導電層以及一貫穿所述封膠體的第一導電柱,且所述第一電極通過所述第一導電層與所述第一導電柱,以電性連接位於所述底側的所述第一接墊。
  4. 如請求項2所述的發光晶片封裝結構,其中,所述第二電極位於所述底側,所述第二接墊覆蓋所述第二電極。
  5. 如請求項4所述的發光晶片封裝結構,其中,所述第二接墊的面積大於或等於所述第二電極的面積,以完全覆蓋所述第二電極。
  6. 如請求項2所述的發光晶片封裝結構,其中,所述第二電極位於所述出光側,所述第二內連線結構還進一步包括一位於所述出光側的第二導電層以及一貫穿所述封膠體的第二導電柱,且所述第二電極通過所述第二導電層以及所述第二導電柱,以電性連接位於所述底側的所述第二接墊。
  7. 如請求項6所述的發光晶片封裝結構,其中,所述重分布線路結構還進一步包括一位於所述發光晶片底部的導電散熱層,所述導電散熱層與所述第一接墊彼此分離設置。
  8. 如請求項1所述的發光晶片封裝結構,還進一步包括:一埋入所述封膠體內的被動元件,其中,所述重分布線路結構還進一步包括一用以使所述被動元件電性連接所述發光晶片的第三內連線路結構。
  9. 如請求項1所述的發光晶片封裝結構,其中,所述發光晶片的所述發光區裸露於所述封膠體外而未被所述封膠體所覆蓋。
  10. 如請求項1所述的發光晶片封裝結構,其中,所述封膠體包括一環繞部以及一覆蓋部,所述環繞部包覆所述發光晶片的所述側壁面,所述覆蓋部覆蓋所述發光晶片的所述發光區。
  11. 如請求項10所述的發光晶片封裝結構,其中,所述覆蓋部的一出光表面設有一光學結構。
  12. 如請求項11所述的發光晶片封裝結構,其中,所述光學結構包括多點聚光結構、一單點聚光結構、一均光結構、一增亮結構以及一光柵結構之中的至少其中一種。
  13. 如請求項1所述的發光晶片封裝結構,還進一步包括:另外多個發光晶片,多個所述發光晶片通過所述重分布線路結構彼此電性連接。
  14. 如請求項13所述的發光晶片封裝結構,其具有一出光側以及與所述出光側相反的一底側,其中,所述第一接墊與所述第二接墊都位於所述底側。
  15. 如請求項13所述的發光晶片封裝結構,其具有一出光側以及與所述出光側相反的一底側,其中,所述第一接墊與所述第二接墊都位於所述出光側,且所述第二電極位於所述底側,所述第二內連線結構還進一步包括一位於所述出光側的第二導電層以及至少一貫穿所述封膠體的第二導電柱,且所述第二電極通過所述第二導電層以及所述第二導電柱電性連接位於所述出光側的所述第二接墊。
  16. 一種發光晶片的封裝方法,其包括:設置至少一發光晶片於一暫時性載板上,其中,所述暫時性載板包括一可剝離膠,且所述發光晶片通過所述可剝離膠和所述暫時性載板結合,且所述發光晶片具有一發光區、一第一電極以及一第二電極;形成一封膠體,所述封膠體至少包覆所述發光晶片的一側壁面以及覆蓋所述可剝離膠的表面;去除所述暫時性載板,以形成一初始封裝結構;以及於所述初始封裝結構形成一重分布線路結構,所述重分布線路結構包括一電性連接於所述第一電極的第一內連線結構以及一電性連接於所述第二電極的第二內連線結構,所述第一內連線結構與所述第二內連線結構分別具有一第一接墊以 及一第二接墊,且所述第一接墊與所述第二接墊位於所述發光晶片封裝結構的相同側。
  17. 如請求項16所述的發光晶片的封裝方法,還進一步包括:對所述初始封裝結構執行一切割步驟,以形成所述發光晶片封裝結構。
  18. 如請求項16所述的發光晶片的封裝方法,其中,在設置至少一所述發光晶片於所述暫時性載板上的步驟中,所述發光晶片以所述發光區面對所述可剝離膠的方式設置於所述暫時性載板上。
  19. 如請求項18所述的發光晶片的封裝方法,其中,所述初始封裝結構具有一出光側以及與所述出光側相反的一底側,所述第一電極位於所述出光側,所述第二電極位於所述底側,且形成所述重分布線路結構的步驟還進一步包括:在所述封膠體內形成至少一貫穿所述封膠體的通孔;在至少一所述通孔內形成一導電材料,以形成至少一第一導電柱;在所述出光側形成一電性連接所述第一電極以及所述第一導電柱之間的第一導電層;以及在所述底側形成電性連接所述第一導電柱的所述第一接墊以及形成電性連接所述第二電極的所述第二接墊。
  20. 如請求項16所述的發光晶片的封裝方法,其中,在設置至少一所述發光晶片於所述暫時性載板上的步驟中,所述發光晶片以所述發光區背對所述可剝離膠的方式設置於所述暫時性載板上。
  21. 如請求項16所述的發光晶片的封裝方法,其中,所述封膠體包括一環繞部以及一覆蓋所述發光區的覆蓋部,所述環繞部包覆所述發光晶片的所述側壁面,且所述覆蓋部的一出光表面具有一光學結構。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746248B (zh) * 2020-11-04 2021-11-11 欣興電子股份有限公司 發光封裝體及其製造方法
CN114447194A (zh) * 2020-11-04 2022-05-06 欣兴电子股份有限公司 发光封装体及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210296852A1 (en) * 2018-08-22 2021-09-23 Shenzhen Raysees Technology Co., Ltd. Vertical cavity surface emitting laser (vcsel) array package and manufacturing method
CN112736072B (zh) * 2019-10-28 2024-02-09 光宝光电(常州)有限公司 发光模组及其制造方法
CN111211481B (zh) * 2020-01-16 2022-03-01 常州纵慧芯光半导体科技有限公司 一种具有背面正负电极的vcsel器件及其制备方法
CN117393550B (zh) * 2023-11-15 2024-05-28 深圳市富斯迈电子有限公司 一种led发光管芯片跃层式封装结构及其制备工艺

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4116587B2 (ja) * 2004-04-13 2008-07-09 浜松ホトニクス株式会社 半導体発光素子及びその製造方法
WO2011065485A1 (ja) * 2009-11-26 2011-06-03 京セラ株式会社 配線基板および撮像装置ならびに撮像装置モジュール
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8951839B2 (en) * 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US20120037935A1 (en) * 2010-08-13 2012-02-16 Wen-Kun Yang Substrate Structure of LED (light emitting diode) Packaging and Method of the same
JP5855917B2 (ja) * 2011-11-17 2016-02-09 セイコーインスツル株式会社 光センサ装置
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI746248B (zh) * 2020-11-04 2021-11-11 欣興電子股份有限公司 發光封裝體及其製造方法
CN114447194A (zh) * 2020-11-04 2022-05-06 欣兴电子股份有限公司 发光封装体及其制造方法
US11682658B2 (en) 2020-11-04 2023-06-20 Unimicron Technology Corp. Light-emitting package and method of manufacturing the same
CN114447194B (zh) * 2020-11-04 2024-04-16 欣兴电子股份有限公司 发光封装体及其制造方法

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