TW201911750A - 可重新配置的引腳對引腳接口及其設置方法 - Google Patents

可重新配置的引腳對引腳接口及其設置方法 Download PDF

Info

Publication number
TW201911750A
TW201911750A TW107127136A TW107127136A TW201911750A TW 201911750 A TW201911750 A TW 201911750A TW 107127136 A TW107127136 A TW 107127136A TW 107127136 A TW107127136 A TW 107127136A TW 201911750 A TW201911750 A TW 201911750A
Authority
TW
Taiwan
Prior art keywords
channel
circuit
channel circuit
clock input
signal
Prior art date
Application number
TW107127136A
Other languages
English (en)
Other versions
TWI678885B (zh
Inventor
闕禮宏
李曼如
蕭振宇
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201911750A publication Critical patent/TW201911750A/zh
Application granted granted Critical
Publication of TWI678885B publication Critical patent/TWI678885B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/765—Interface circuits between an apparatus for recording and another apparatus
    • H04N5/77—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/90—Arrangement of cameras or camera modules, e.g. multiple cameras in TV studios or sports stadiums
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/0202—Portable telephone sets, e.g. cordless phones, mobile phones or bar type handsets
    • H04M1/026—Details of the structure or mounting of specific components
    • H04M1/0264—Details of the structure or mounting of specific components for a camera module assembly
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/0202—Portable telephone sets, e.g. cordless phones, mobile phones or bar type handsets
    • H04M1/026—Details of the structure or mounting of specific components
    • H04M1/0274—Details of the structure or mounting of specific components for an electrical connector module

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Information Transfer Systems (AREA)

Abstract

本發明公開一種可重新配置的引腳對引腳接口，包括：第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號；以及第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號；以及重新配置電路，其中當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，該重新配置電路配置為將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入。

Description

可重新配置的引腳對引腳接口及其設置方法
本發明涉及資料傳送技術領域，更具體的說，涉及一種可重新配置的引腳對引腳接口及其設置方法。
相機接口（interface）可以是設置在第一晶片和第二晶片之間的引腳對引腳（pin-to-pin）接口，以將多媒體資料從第一晶片傳輸到第二晶片以進行進一步處理。例如，第一晶片可以包括相機模組（module），第二晶片可以包括圖像訊號處理器（ISP，image signal processor）。多媒體資料可包括圖像資料（例如單個捕獲圖像）或視頻資料（例如由捕獲圖像組成的視頻序列（video sequence））。通常引腳對引腳接口在傳輸時，一個通道已經定義為傳輸是時脈（clock）訊號或資料（data）訊號，而無法作出改變。這樣用戶在使用時僅能按照預先設計的方式傳輸時脈訊號或資料訊號，例如其中一個通道設為傳輸時脈通道，那麼用戶僅能透過該通道傳輸時脈訊號，無法透過該通道傳輸資料訊號。然而實際應用中用戶的需求是變化的，若是用戶想要透過該通道傳輸資料訊號，可能需要重新設計引腳對引腳接口或更換為其他接口，這將會增加了成本，以及花費更多的時間去適配接口。
有鑑於此，本發明提供一種可重新配置的引腳對引腳接口及其設置方法，以靈活的切換通道可以傳輸的訊號類型，滿足不同的傳輸需求。
根據本發明的第一方面，公開一種可重新配置的引腳對引腳接口，包括：
複數個通道電路，每個通道電路配置為透過接收經由與該通道電路所對應的通道傳送的輸入訊號來獲得接收訊號；其中該複數個通道電路至少包括：
第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號；以及
第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號；以及
重新配置電路，其中當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，該重新配置電路配置為將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入；以及阻止該第二接收訊號重新定向到該第一通道電路，以阻止該第二接收訊號用作第一通道電路的時脈輸入。
根據本發明的第二方面，公開一種可重新配置的引腳對引腳接口，包括：
複數個通道電路，每個通道電路配置為透過接收經由與該通道電路所對應的通道傳送的輸入訊號來獲得接收訊號；其中該複數個通道電路至少包括：
第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號；以及
第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號；以及
該可重新配置的引腳對引腳接口還包括重新配置電路，該重新配置電路包括：
第一開關電路，耦合到該第一通道電路的輸出埠和該第二通道電路的時脈輸入埠，其中該第一開關電路包括至少一個開關，並且配置為在該第一通道電路的輸出埠處選擇性地將該第一接收訊號重新定向到該第二通道電路的時脈輸入埠。
根據本發明的第三個方面，公開一種用於設置可重新配置的引腳對引腳接口的方法，該可重新配置的引腳對引腳接口包括第一通道電路，該第一通道電路配置為透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號，以及配置為透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號，該方法包括：
當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入；以及阻止該第二接收訊號重新定向到該第一通道電路，以阻止該第二接收訊號用作第一通道電路的時脈輸入；以及
當該第一通道用作一個資料通道並且該第二通道用作一個時脈通道時，將該第二接收訊號重新定向到該第一通道電路，以用作該第一通道電路的時脈輸入；以及阻止該第一接收訊號重新定向到該第二通道電路，以阻止該第一接收訊號用作該第二通道電路的時脈輸入。
本發明提供的可重新配置的引腳對引腳接口由於重新配置電路用於當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，該重新配置電路配置為將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入；以及阻止該第二接收訊號重新定向到該第一通道電路，以阻止該第二接收訊號用作第一通道電路的時脈輸入。這樣一個通道可以選擇作為時脈通道或資料通道，以選擇性的傳送時脈訊號或資料訊號，從而使用戶可以根據實際需求調整一個通道的用途，靈活的切換通道可以傳輸的訊號類型，滿足不同的傳輸需求。因此使用本發明的方案，在面對不同需求時，可以通過自由的進行調整，從而使引腳對引腳結構的適用範圍更廣，滿足用戶的多種需求，用戶無需為不同的需求配置不同的接口，大大節省了成本，同時也節省了時間。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的接合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
本發明提出一種可重新配置的引腳對引腳（pin-to-pin）接口（interface），能夠支援不同的通道（lane）組合和/或不同的實體層（physical layer）。本發明所提出的可重新配置的引腳對引腳接口的一個發明構思是，一個通道可以靈活地配置為用作資料通道（data lane）或時脈通道（clock lane）。例如，透過控制內部時脈傳送，可以靈活地交換（swap）時脈通道和資料通道。這樣，可以在同一個可重新配置的引腳對引腳接口上實現相機接口分解（decomposition）功能和相機接口組合（assembly）功能，以適用於不同的資料傳輸量或/和資料傳輸速率的需求。本發明所提出的可重新配置的引腳對引腳接口的另一個發明構思是可以根據實體層調整引腳分配。透過這種方式，在本發明所提出的可重新配置的引腳對引腳接口中實現的至少一部分通道電路可以與不同的實體層相容。本發明所提出的可重新配置引腳對引腳接口的進一步細節如下所述。
第1圖是示出根據本發明的實施例的設置可重新配置的引腳對引腳接口的概念圖。作為示例而非限制，如第1圖所示，可重新配置的引腳對引腳接口100可以用作行動行業處理器接口（MIPI，Mobile Industry Processor Interface）的相機序列介面（CSI，camera serial interface）。為了清楚和簡單起見，第1圖中僅示出了三個外部通道（或通道）L0，L1和L2。可重新配置的引腳對引腳接口100是晶片的一部分，並且具有分別耦合到外部通道（或通道）L0，L1和L2的連接埠（port）PAD_L0，PAD_L1和PAD_L2。在每個外部通道（或通道）L0，L1和L2用於傳輸差分訊號的情況下（例如，每個通道L0，L1和L2均是兩線MIPI D-PHY通道），每個連接埠PAD_L0，PAD_L1和PAD_L2包括分別連接到連接通道的正極訊號線的和負極訊號線（可以為上述的兩線，且可以為差分訊號）的兩個引腳（可參考第4圖所示）。如第1圖所示，可重新配置的引腳對引腳接口100包括通道電路和重新配置電路，通道電路例如可以有第一通道電路，第二通道電路和第三通道電路，其中第一通道電路可以包括採樣器104，第二通道電路可以包括採樣器106，第三通道電路可以包括採樣器108。並且第一通道電路與通道L0相對應（或相關聯），第二通道電路與通道L1相對應（或相關聯），第三通道電路與通道L2相對應（或相關聯）。此外，重新配置電路可以包括開關電路102，開關電路102包括複數個開關SW0，SW1和SW2。此外，通道電路還可以包括等化器（圖未示），等化器可以設置在連接埠之前或之後，例如等化器設置在連接埠與開關電路之間的位置，並且等化器可以輸出接收訊號（例如下述的接收訊號S0，S1，S2）。具體的，例如第一通道電路包括第一等化器（圖未示）和採樣器104，其中第一等化器設置在連接埠PAD_L0與開關SW0的左端節點（第1圖中開關SW0的左邊的節點）之間，第一等化器可以產生接收訊號S0（例如根據外部的通道L0傳送的輸入訊號產生的），開關SW0與第一等化器的輸出埠連接，從而可以獲取接收訊號S0，因此也可以認為開關SW0與第一通道電路的輸出埠連接，並且開關SW0還可以連接到採樣器104，106和108的時脈輸入埠（也可以認為是第一，第二，第三通道電路的時脈輸入埠）。又例如第二通道電路包括第二等化器（圖未示）和採樣器106，其中第二等化器設置在連接埠PAD_L1與開關SW1的左端節點（第1圖中開關SW1的左邊的節點）之間，第一等化器可以產生接收訊號S1（例如根據外部的通道L1傳送的輸入訊號產生的），開關SW1與第二等化器的輸出埠連接，從而可以獲取接收訊號S1，因此也可以認為開關SW1與第二通道電路的輸出埠連接，並且開關SW1還可以連接到採樣器104，106和108的時脈輸入埠（也可以認為是第一，第二，第三通道電路的時脈輸入埠）。又例如第三通道電路包括第三等化器（圖未示）和採樣器108，其中第三等化器設置在連接埠PAD_L2與開關SW2的左端節點（第1圖中開關SW2的左邊的節點）之間，第一等化器可以產生接收訊號S2（例如根據外部的通道L2傳送的輸入訊號產生的），開關SW2與第三等化器的輸出埠連接，從而可以獲取接收訊號S2，因此也可以認為開關SW2與第三通道電路的輸出埠連接，並且開關SW2還可以連接到採樣器104，106和108的時脈輸入埠（也可以認為是第一，第二，第三通道電路的時脈輸入埠）。例如，採樣器104，106和108中的每一個均可以使用D型正反器（DFF，D-type flip-flop）來實現，其中D型正反器具有資料輸入埠（用“D”表示），資料輸出埠（用“Q”表示）和時脈輸入埠（用“CK_IN”表示）。開關SW0連接在連接埠PAD_L0和採樣器104的時脈輸入埠CK_IN，開關SW1連接在連接埠PAD_L1和採樣器106的時脈輸入埠CK_IN，開關SW2連接在連接埠PAD_L2和採樣器108的時脈輸入埠CK_IN。此外還可以將採樣器104的時脈輸入埠CK_IN，採樣器106的時脈輸入埠CK_IN和採樣器108的時脈輸入埠CK_IN連接起來。另外，開關電路102配置為控制一個通道（例如通道L0，L1或L2）是用作資料通道還是時脈通道。例如，內部的時脈傳送可以由開關電路102控制，這樣從用作時脈通道的一個通道接收到的時脈訊號可以用作為從用作資料通道的其他通道來採樣資料訊號。
在本實施例中，可重新配置的引腳對引腳接口100可以支援2D1C（2 Data lane and 1 Clock lane，兩個資料通道和一個時脈通道）通道組合（例如，2D1C D-PHY配置），其中通道L0，L1和L2中的一個用作一個時脈通道，通道L0，L1和L2中其餘的兩個用作資料通道。如第1圖所示，通道L0和L2用作資料通道，通道L1用作時脈通道。因此，時脈訊號經由通道L1傳送到連接埠PAD_L1，第一資料訊號經由通道L0傳送到連接埠PAD_L0，第二資料訊號經由通道L2傳送到連接埠PAD_L2。開關SW0斷開，開關SW1接通，開關SW2斷開。因此，透過從連接埠PAD_L1（或通道L1）接收時脈訊號而獲得的接收訊號S1重新定向（redirect）到採樣器104和108的時脈輸入埠CK_IN，以用作採樣器104和108的時脈輸入。透過從連接埠PAD_L0（或通道L0）接收第一資料訊號而獲得的接收訊號S0饋送到採樣器104的資料輸入埠D中，並且接收訊號S0在接收訊號S1的上升沿（或下降沿）被採樣，以在採樣器104的資料輸出埠Q處產生資料輸出。透過從連接埠PAD_L2（或通道L2）接收第二資料訊號而獲得的接收訊號S2饋送到採樣器108的資料輸入埠D中，並且接收訊號S2在接收訊號S1的上升沿（或下降沿）被採樣，以在採樣器108的資料輸出埠Q處產生資料輸出。
由於通道L0和L2用作資料通道，因此隨後的資料處理電路（圖未示）從採樣器104和108（例如從採樣器104和108的資料輸出埠Q處）重取（retrieve）資料輸出以進行進一步處理。另外，開關SW0和SW2斷開，因此本實施例中阻止了接收訊號S0重新定向到採樣器106和108，從而阻止了接收訊號S0用作採樣器106和108的時脈輸入，並且阻止了接收訊號S2重新定向到採樣器104和106，從而阻止了接收訊號S2用作採樣器104和106的時脈輸入。由於通道L1用作時脈通道，因此採樣器106的資料輸出（例如從採樣器106的資料輸出埠Q產生的資料輸出）是無效的（invalid），並且隨後的資料處理電路（圖未示）可能無法重取從采樣器106輸出的資料用以進一步的處理。換句話說，在採樣器106的資料輸出埠Q處輸出的資料可以被隨後的資料處理電路（圖未示）忽略。
如第1圖所示，通道L0和L2可以用作資料通道，並且通道L1可以在開關電路102的適當設置下用作時脈通道。由於開關電路102能夠控制一個通道用作資料通道還是時脈通道，因此可重新配置的引腳對引腳電路100可用於透過交換資料線和時脈通道來支援不同的2D1C通道組合。此外，本實施例中，可以將第三通道電路刪除，也就是說將採樣器108，開關SW2，連接埠PAD_L2及對應的通道L2刪除，只保留採樣器104，開關SW0，連接埠PAD_L0及對應的通道L0和採樣器106，開關SW1，連接埠PAD_L1及對應的通道L1，這樣當SW0斷開而SW1接通時，透過從連接埠PAD_L1（或通道L1）接收時脈訊號而獲得的接收訊號S1重新定向到採樣器104的時脈輸入埠CK_IN，以用作採樣器104的時脈輸入。開關SW0斷開，因此阻止了接收訊號S0重新定向到採樣器106，從而阻止了接收訊號S0用作採樣器106的時脈輸入。由此實現了支援1D1C（1 Data lane and 1 Clock lane，一個資料通道和一個時脈通道）通道組合。
第2圖是示出根據本發明的實施例由第1圖中所示的可重新配置的引腳對引腳接口100支援的另一2D1C通道組合（例如，2D1C D-PHY配置）的圖示。如第2圖所示，通道L1和L2用作資料通道，通道L0用作時脈通道。因此，時脈訊號經由通道L0傳送到連接埠PAD_L0，第一資料訊號經由通道L1傳輸到連接埠PAD_L1，第二資料訊號經由通道L2傳送到連接埠PAD_L2。開關SW0接通，開關SW1斷開，開關SW2斷開。因此，透過從連接埠PAD_L0接收時脈訊號而獲得的接收訊號S0重新定向到採樣器106和108的時脈輸入埠CK_IN，以用作採樣器106和108的時脈輸入。透過從連接埠PAD_L1接收第一資料訊號而獲得的接收訊號S1饋送到採樣器106的資料輸入埠D中，並且接收訊號S1在接收訊號S0的上升沿（或下降沿）被採樣，以在採樣器106的資料輸出埠Q處產生資料輸出。透過從連接埠PAD_L2接收第二資料訊號而獲得的接收訊號S2饋送到採樣器108的資料輸入埠D中，並且接收訊號S2在接收訊號S0的上升沿（或下降沿）被採樣，以在採樣器108的資料輸出埠Q處產生資料輸出。
由於通道L1和L2用作資料通道，因此隨後的資料處理電路（圖未示）從採樣器106和108重取資料輸出以進行進一步處理。此外，開關SW1和SW2斷開，因此本實施例中阻止了接收訊號S1重新定向到採樣器104和108，從而阻止了接收訊號S1用作採樣器104和108的時脈輸入，並且阻止了接收訊號S2重新定向到採樣器104和106，從而阻止了接收訊號S2用作採樣器104和106的時脈輸入。由於通道L0用作時脈通道，因此採樣器104的資料輸出（例如從採樣器104的資料輸出埠Q產生的資料輸出）是無效的，並且隨後的資料處理電路（圖未示）可能無法重取從採樣器104輸出的資料用以進一步的處理。換句話說，在採樣器104的資料輸出埠Q處輸出的資料可以被隨後的資料處理電路（圖未示）忽略。
第3圖是示出根據本發明的實施例的由第1圖中所示的可重新配置的引腳對接口100支援的又一2D1C通道組合（例如，2D1C D-PHY配置）的圖示。如第3圖所示，通道L0和L1用作資料通道，通道L2用作時脈通道。因此，時脈訊號經由通道L2傳送到連接埠PAD_L2，第一資料訊號經由通道L0傳送到連接埠PAD_L0，並且第二資料訊號經由通道L1傳送到連接埠PAD_L1。開關SW0斷開，開關SW1斷開，開關SW2接通。因此，透過從連接埠PAD_L2接收時脈訊號而獲得的接收訊號S2重新定向到採樣器104和106的時脈輸入埠CK_IN，以用作採樣器104和106的時脈輸入。透過從連接埠PAD_L0接收第一資料訊號而獲得的接收訊號S0饋送到採樣器104的資料輸入埠D中，並且接收訊號S0在接收訊號S2的上升沿（或下降沿）被採樣，以在採樣器104的資料輸出埠Q處產生資料輸出。透過從連接埠PAD_L1接收第二資料訊號而獲得的接收訊號S1饋送到採樣器106的資料輸入埠D中，並且接收訊號S1在接收訊號S2的上升沿（或下降沿）被採樣，以在採樣器106的資料輸出埠Q處產生資料輸出。
由於通道L0和L1用作資料通道，因此隨後的資料處理電路（圖未示）從採樣器104和106重取資料輸出以進行進一步處理。此外，開關SW0和SW1斷開，因此本實施例中阻止了接收訊號S0重新定向到採樣器106和108，從而阻止了接收訊號S0用作採樣器106和108的時脈輸入，並且阻止了接收訊號S1重新定向到採樣器104和108，從而阻止了接收訊號S1用作採樣器104和108的時脈輸入。由於通道L2用作時脈通道，因此採樣器108的資料輸出（例如從採樣器108的資料輸出埠Q產生的資料輸出）是無效的，並且隨後的資料處理電路（圖未示）可能無法重取從採樣器108輸出的資料用以進一步的處理。換句話說，在採樣器108的資料輸出埠Q處輸出的資料可以被隨後的資料處理電路（圖未示）忽略，或者在採樣器108根本未產生任何資料，也未在資料輸出埠Q處輸出的資料。
綜上所述，可重新配置的引腳對引腳接口，包括：複數個（例如兩個，三個或以上）通道電路，每個通道電路（例如第一通道電路，第二通道電路和第三通道電路）配置為透過接收經由與該通道電路所對應的通道（例如L0，L1，L3）傳送的輸入訊號來獲得接收訊號（例如S0，S1，S2）；其中該複數個通道電路至少包括：第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道（例如L0）傳送的第一輸入訊號來獲得第一接收訊號（例如S0）；以及第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道（例如L1）傳送的第二輸入訊號來獲得第二接收訊號（例如S1）；以及該可重新配置的引腳對引腳接口還包括重新配置電路，該重新配置電路包括：第一開關電路（例如SW0），耦合到該第一通道電路的輸出埠（例如經過PAD_L0之後的等化器的CK_OUT）和該第二通道電路的時脈輸入埠（例如CK_IN），其中該第一開關電路包括至少一個開關（例如SW0），並且配置為將該第一通道電路的輸出埠處選擇性地將該第一接收訊號（例如S0）重新定向到該第二通道電路的時脈輸入埠。其中該重新配置電路還包括：第二開關電路（例如SW1），耦合到該第二通道電路的輸出埠和該第一通道電路的時脈輸入埠，其中該第二開關電路包括至少一個開關（例如SW1），並且配置為將該第二通道電路的輸出埠處選擇性地將該第二接收訊號（例如S1）重新定向到該第一通道電路的時脈輸入埠。此外該複數個通道電路還包括：第三通道電路，用於透過接收經由與該第三通道電路所對應的第三通道（例如L2）傳送的第三輸入訊號來獲得第三接收訊號（例如S2）；第一開關電路還耦合到第三通道電路的時脈輸入埠，第二開關電路還耦合到到第三通道電路的時脈輸入埠；其中該重新配置電路還包括：第三開關電路（例如SW2），耦合到該第三通道電路的輸出埠，該第一通道電路的時脈輸入埠和該第二通道電路的時脈輸入埠，其中該第三開關電路包括至少一個開關；其中該重新配置電路配置為：該第一開關電路接通，該第二開關電路和該第三開關電路斷開，以將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠；該第二開關電路接通，該第一開關電路和該第三開關電路斷開，以將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠；該第三開關電路接通，該第一開關電路和該第二開關電路斷開，以將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路的時脈輸入埠和該第二通道電路的時脈輸入埠。
以包含在開關電路102中的內部開關SW0-SW3的適當設置，可重新配置的引腳對引腳接口100可以支援如第1-3圖中所示的任何2D1C通道組合。這樣一個通道可以選擇作為時脈通道或資料通道，以選擇性的傳送時脈訊號或資料訊號，從而使用戶可以根據實際需求調整一個通道的用途，靈活的切換通道可以傳輸的訊號類型，滿足不同的傳輸需求。因此使用本發明的方案，在面對不同需求時，可以通過自由的進行調整，從而使引腳對引腳結構的適用範圍更廣，滿足用戶的多種需求，用戶無需為不同的需求配置不同的接口，大大節省了成本，同時也節省了時間。基於這樣的發明構思，可以實現支援多於一個通道組合類型的可重新配置的引腳對引腳接口（例如，1D1C（1 Data lane and 1 Clock lane，一個資料通道和一個時脈通道）通道組合類型，2D1C通道組合類型，和/或4D1C（4 Data lane and 1 Clock lane，四個資料通道和一個時脈通道）通道組合類型），相關具體實現將在後面實施例進行介紹。此外實現第1-3圖中所示的方案在1D1C的通道組合時可以將其中一個通道禁用，或者不接收其他一個通道在Q埠輸出的訊號即可。例如將第1圖中的通道L2禁用，切斷L2，或不接收採樣器108在Q埠的訊號，這樣就可以L0，L1（以及後續對應的電路）就可以實現1D1C的通道組合。
此外，多相機（Multi-camera）的使用在行動應用和汽車應用中很流行，並且它需要越來越多的相機接口宏（macro）。在典型設計中，一個相機接口僅專用於一個相機模組。當應用（例如行動電話或汽車）配備有前後雙相機時，需要四個相機接口。進一步的，複數個實體層（physical layer）的相容解決方案將成為趨勢。傳統設計使用兩個專門的相機接口來單獨支援兩個實體層。如果一個應用（例如行動電話或汽車）配置為支援複數個相機和複數個實體層，則晶片面積/成本不可避免地增加。而本發明的設計中將可以解決上述問題，具體可以參考下述內容。
第4圖是示出根據本發明的實施例的支援不同通道組合類型的第一可重新配置引腳對引腳接口的圖示。作為示例而非限制，第一可重新配置的引腳對引腳接口400可以用作用於將第一晶片連接到第二晶片的MIPI CSI（行動行業處理器接口的相機序列介面），其中第一晶片可以包括一個或複數個相機模組，第二晶片可以包括一個或複數個相機模組。晶片可以包括一個或複數個ISP（圖像訊號處理器）。第一可重新配置的引腳對引腳接口400是晶片的一部分，並且具有分別連接到複數個外部訊號線CSIA_L0P_T0A，CSIA_L0N_T0B，CSIA_L1P_T0C，CSIA_L1N_T1A，CSIA_L2P_T1B，CSIA_L2N_T1C，CSIB_L0P_T2A，CSIB_L0N_T2B，CSIB_L1P_T2C，CSIB_L1N_T3A，CSIB_L2P_T3B和CSIB_L2N_T3C的複數個引腳（或焊盤）401。假設第一可重新配置的引腳對引腳接口400的實體層（PHY）是MIPI D-PHY。因此，PHY配置包括時脈訊號和一個或複數個資料訊號。另外，MIPI D-PHY可以使用差分訊號（differential signaling），這樣每個D-PHY通道即為兩線鏈路（2-wire link）。例如，用於傳送一個資料訊號（其為差分訊號）的每個D-PHY資料通道需要兩條訊號線，並且用於傳送一個時脈訊號（其為差分訊號）的每個D-PHY時脈通道也需要兩條訊號線。
在本實施例中，第一可重新配置的引腳對引腳接口400包括重新配置電路402和複數個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2，其中通道電路CSIA_DPHY_L0配置為透過經由與該通道電路CSIA_DPHY_L0所對應（或相關聯）的第一通道傳送而接收的第一輸入訊號來獲得第一接收訊號，其中第一通道具有兩條訊號線CSIA_L0P_T0A和CSIA_L0N_T0B；通道電路CSIA_DPHY_L1配置為透過經由與該通道電路CSIA_DPHY_L1所對應（或相關聯）的第二通道傳送而接收的第二輸入訊號來獲得第二接收訊號，其中第二通道具有兩條訊號線CSIA_L1P_T0C和CSIA_L1N_T1A；通道電路CSIA_DPHY_L2配置為透過經由與該通道電路CSIA_DPHY_L2所對應（或相關聯）的第三通道傳送而接收的第三輸入訊號來獲得第三接收訊號，其中第三通道具有兩條訊號線CSIA_L2P_T1B和CSIA_L2N_T1C；通道電路CSIB_DPHY_L0配置為透過經由與該通道電路CSIB_DPHY_L0所對應（或相關聯）的第四通道傳送而接收的第四輸入訊號來獲得第四接收訊號，其中第四通道具有兩條訊號線CSIB_L0P_T2A和CSIB_L0N_T2B；通道電路CSIB_DPHY_L1配置為透過經由與該通道電路CSIB_DPHY_L1所對應（或相關聯）的第五通道傳送而接收的五輸入訊號來獲得第五接收訊號，其中第五通道具有兩條訊號線CSIB_L1P_T2C和CSIB_L1N_T3A；以及通道電路CSIB_DPHY_L2配置為透過經由與該通道電路CSIB_DPHY_L2所對應（或相關聯）的第六通道傳送而接收的第六輸入訊號來獲得第六接收訊號，其中第六通道具有兩條訊號線CSIB_L2P_T3B和CSIB_L2N_T3C。
通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2的每一個均具有輸出埠CK_OUT和時脈輸入埠CK_IN，其中每一個輸出埠CK_OUT可以選擇性地連接到（一個或複數個）時脈輸入埠的CK_IN，和與其他（一個或複數個）通道電路的（一個或複數個）時脈輸入埠CK_IN斷開連接。例如，等化器和採樣器（例如第1圖中所示的採樣器104，106，108）可以應用在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2的每一個中。從一對引腳（或焊盤）401接收的輸入訊號（其為差分訊號）由通道電路的等化器處理，並且在等化器的輸出埠CK_OUT處產生的等化器輸出可以饋送到在同一通道電路中的採樣器的資料輸入埠中，並且該等化器輸出可以選擇性地饋送到（一個或複數個）其他通道電路中的（一個或複數個）採樣器的（一個或複數個）時脈輸入埠CK_IN中。
在本實施例中，第一可重新配置的引腳對引腳接口400能夠支援不同的通道組合（例如不同的PHY配置）。例如，第一可重新配置的引腳對引腳接口400能夠支援1D1C通道組合類型，2D1C通道組合類型和/或4D1C通道組合類型，當然還可以支援複數個單獨的1D1C通道組合類型，複數個單獨的2D1C通道組合類型，5D1C通道組合類型等等。透過重新配置電路402控制1D1C通道組合，2D1C通道組合和/或4D1C通道組合的啟用/禁用。
如第4圖所示，重新配置電路402包括複數個開關電路403，404，405，406，407和408。開關電路403包括開關SW01，SW02，SW03和SW04，開關SW01，SW02，SW03和SW04的每一個均具有耦合到內部的時脈通道UNI_CK0（該時脈通道UNI_CK0用於傳送通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的一個產生的時脈訊號，以用作通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中另一個的時脈輸入）的一端。開關電路404包括開關SW11，SW12，SW13和SW14，開關SW11，SW12，SW13和SW14的每一個均具有耦合到內部的時脈通道UNI_CK1（該時脈通道UNI_CK1用於傳送通道電路CSIA_DPHY_L2和CSIB_DPHY_L0中的一個產生的時脈訊號，以用作通道電路CSIA_DPHY_L2和CSIB_DPHY_L0中另一個的時脈輸入）的一端。開關電路405包括開關SW21，SW22，SW23和SW24，開關SW21，SW22，SW23和SW24的每一個均具有耦合到內部的時脈通道UNI_CK2（該時脈通道UNI_CK2用於傳送通道電路CSIB_DPHY_L1和CSIB_DPHY_L2中的一個產生的時脈訊號，以用作通道電路CSIB_DPHY_L1和CSIB_DPHY_L2中另一個的時脈輸入）的每一個均具有耦合到內部的時脈通道UNI_CK1的一端。開關電路406包括開關SW1A，SW2A，SW3A，SW4A，SW5A和SW6A，開關SW1A，SW2A，SW3A，SW4A，SW5A和SW6A的每一個均具有耦合到內部的時脈通道LOC_CK0（該時脈通道LOC_CK0用於傳送通道電路CSIA_DPHY_L0，CSIA_DPHY_L1和CSIA_DPHY_L2中的一個產生的時脈訊號，以用作通道電路CSIA_DPHY_L0，CSIA_DPHY_L1和CSIA_DPHY_L2中另一個或兩個的時脈輸入）的一端。開關電路407包括開關SW1B，SW2B，SW3B，SW4B，SW5B和SW6B，開關SW1B，SW2B，SW3B，SW4B，SW5B和SW6B的每一個均具有耦合到內部的時脈通道LOC_CK1（該時脈通道LOC_CK1用於傳送通道電路CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2中的一個產生的時脈訊號，以用作通道電路CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2中另一個或兩個的時脈輸入）的一端。開關電路408包括開關SW1C，SW2C，SW3C，SW4C，SW5C，SW6C，SW7C，SW8C，SW9C，SW10C，SW11C和SW12C，開關SW1C，SW2C，SW3C，SW4C，SW5C，SW6C，SW7C，SW8C，SW9C，SW10C，SW11C和SW12C的每一個均具有耦合到內部的時脈通道COM_CK（該時脈通道COM_CK用於傳送通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2中的一個產生的時脈訊號，以用作通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2中另一個或兩個或三個或四個或五個的時脈輸入）的一端。
應當注意的是，包含在開關電路403-408中的每個開關的接通/斷開狀態可以由重新配置電路402的控制電路（圖未示）設置。例如，僅允許通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的一個經由開關電路403將時脈訊號輸出到內部的時脈通道UNI_CK0，僅允許通道電路CSIA_DPHY_L2和CSIB_DPHY_L0中的一個經由開關電路404將時脈訊號輸出到內部的時脈通道UNI_CK1，僅允許通道電路CSIB_DPHY_L1和CSIB_DPHY_L2中的一個經由開關電路405將時脈訊號輸出到內部的時脈通道UNI_CK2，僅允許通道電路CSIA_DPHY_L0，CSIA_DPHY_L1和CSIA_DPHY_L2中的一個經由開關電路406將時脈訊號輸出到內部的時脈通道LOC_CK0，僅允許通道電路CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2中的一個經由開關電路407將時脈訊號輸出到內部的時脈通道LOC_CK1，並且僅允許通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIA_DPHY_L2中的一個經由經由開關電路408將時脈訊號輸出到內部的時脈通道COM_CK。
在第一可重新配置的引腳對引腳接口400配置為支援一個或複數個1D1C通道組合的應用需求的情況下，應當適當地控制一個或複數個開關電路403-405以啟用相關聯/相對應的內部的時脈通道UNI_CK0/UNI_CK1/UNI_CK2。
當第一可重新配置的引腳對引腳接口400配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）用作時脈通道而另一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作資料通道時，控制開關電路403以使開關SW01和SW04接通並且開關SW02和SW03斷開。以這種方式，透過接收經由一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入埠，以用作包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入。
此外，透過接收經由另一外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L1中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0中的採樣器的時脈輸入。應當注意的是，包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。
或者，當第一可重新配置的引腳對引腳接口400配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作時脈通道而另一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）用作資料通道時，控制開關電路403以使開關SW02和SW03接通並且開關SW01和SW04斷開。以這種方式，透過接收經由一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L0中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L0中的採樣器的時脈輸入。
此外，透過接收經由另一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入。應當注意的是，包含在通道電路CSIA_DPHY_L1中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。
與開關電路403類似，開關電路404和405中的每一個均能夠實現一個1D1C通道組合。當第一可重新配置的引腳對引腳接口400被配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）用作時脈通道而另一個外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B）用作資料通道，控制開關電路404以使開關SW11和SW14接通並且開關SW12和SW13斷開。或者，當第一可重新配置的引腳對引腳接口400配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B）用作時脈通道而另一個外部通道（包括訊號線） CSIA_L2P_T1B和CSIA_L2N_T1C）用作資料通道，控制開關電路404以使開關SW12和SW13接通並且開關SW11和SW14斷開。
當第一可重新配置的引腳對引腳接口400配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作時脈通道而另一個外部通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）用作資料通道時，控制開關電路405以使開關SW21和SW24接通並且開關SW22和SW23斷開。或者，當第一可重新配置的引腳對引腳接口400配置為支援1D1C通道組合，其中一個外部通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）用作時脈通道而另一個外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作資料通道，控制開關電路405以使開關SW22和SW23接通並且開關SW21和SW24斷開。因此，第一可重新配置的引腳對引腳接口400可以配置為支援複數個單獨的1D1C通道組合，例如支援三個1D1C通道組合，當然還可以支援更多的1D1C通道組合，以適應於不同的需求。
在第一可重新配置的引腳對引腳接口400配置為支援一個或複數個2D1C通道組合的應用需求的情況下，應當適當地控制開關電路406和407中的一個或兩個以啟用相關聯的內部的時脈通道LOC_CK0/LOC_CK1。
當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）用作時脈通道，另一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作一個資料通路，以及另外一個外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）用作另一資料通道時，控制開關電路406以使開關SW1A，SW4A，和SW6A接通並且開關SW2A，SW3A和SW5A斷開。以這種方式，透過接收經由一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入。
此外，透過接收經由另一外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L1中採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中採樣器的時脈輸入。另外，透過接收經由另一外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L2中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L2採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的採樣器的時脈輸入埠CK_IN，以及阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的採樣器的時脈輸入。應當注意的是，包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。
或者，當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作時脈通道，另一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）用作一個資料通道時，以及另外一個外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）用作另一資料通道時，控制開關電路406以使開關SW2A，SW3A和SW6A接通並且開關SW1A，SW4A和SW5A斷開。以這種方式，透過接收經由一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中的採樣器的時脈輸入。
此外，透過接收經由另一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的一個資料訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入。另外，透過接收經由另一外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L2中的等化器的輸出埠CK_OUT處獲得的接收訊號被饋送到該資料輸入埠。包含在通道電路CSIA_DPHY_L2取樣器，並從被重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1採樣器的時脈輸入埠CK_IN用於充當包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1採樣器的時脈輸入被阻止。應當注意的是，包含在通道電路CSIA_DPHY_L1中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。
或者，當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）用作時脈通道，另一個外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B用作一個資料通道，而另一個外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作另一個資料通道時，控制開關電路406以使開關SW2A，SW4A和SW5A接通並且開關SW1A，SW3A和SW6A斷開。以這種方式，透過接收經由一個外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L2中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L1中的採樣器的時脈輸入。
此外，透過接收經由另一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的一個資料訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L1和CSIA_DPHY_L2中的採樣器的時脈輸入。另外，透過接收經由另一外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的資料訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L1中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0和CSIA_DPHY_L2中的採樣器的時脈輸入。應當注意的是，包含在通道電路CSIA_DPHY_L2中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。
與開關電路406類似，開關電路407能夠實現一個2D1C通道組合。當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B）用作時脈通道，另一個通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作一個資料通道，另外一個通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）用作另一個資料通道時，控制開關電路407以使開關SW1B，SW4B和SW6B接通，並且開關SW2B， SW3B和SW5B斷開。
或者，當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作時脈通道，另一個外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B用作一個資料通道，而另外一個外部通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）用作另一個資料通道時，控制開關電路406以使開關SW2B，SW3B和SW6B接通並且開關SW1B，SW4B和SW5B斷開。
或者，當第一可重新配置的引腳對引腳接口400配置為支援2D1C通道組合，其中一個外部通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）用作時脈通道，另一個外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B用作一個資料通道，而另外一個外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作另一個資料通道，控制開關電路407以使開關SW2B，SW4B和SW5B接通並且開關SW1B，SW3B和SW6B斷開。因此，第一可重新配置的引腳對引腳接口400可以配置為支援複數個單獨的2D1C通道組合，例如支援兩個2D1C通道組合，當然還可以支援更多的2D1C通道組合，以適應於不同的需求。
在第一可重新配置的引腳對引腳接口400配置為支援一個4D1C通道組合的應用需求的情況下，應該適當地控制開關電路408以啟用相關聯的內部的時脈通道COM_CK。
當第一可重新配置的引腳對引腳接口400配置為支援4D1C通道組合，其中第一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）用作時脈通道，以及第二外部通道（其中包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A），第三外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C），第四外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B），以及第五外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）用作四個資料通道時，控制開關電路408以使開關SW1C，SW4C，SW6C，SW8C和SW10C接通，並且開關SW2C，SW3C，SW5C，SW7C和SW9C斷開。以這種方式，透過接收經由第一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入。
此外，透過接收經由第二外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）傳送的一個資料訊號，在包含在通道電路CSIA_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L1中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入。透過接收經由第三外部通道（包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C）傳送的一個資料訊號，在包含在通道電路CSIA_DPHY_L2中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIA_DPHY_L2中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入埠CK_IN，而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIB_DPHY_L0和CSIB_DPHY_L1中的採樣器的時脈輸入。透過接收經由第四外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B）傳送的一個資料訊號，在包含在通道電路CSIB_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIB_DPHY_L0中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2和CSIB_DPHY_L1中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2和CSIB_DPHY_L1中的採樣器的時脈輸入。透過接收經由第五外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A）傳送的一個資料訊號，在包含在通道電路CSIB_DPHY_L1中的等化器的輸出埠CK_OUT處獲得的接收訊號饋送到包含在通道電路CSIB_DPHY_L1中的採樣器的資料輸入埠，以及阻止了該接收訊號重新定向到包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2和CSIB_DPHY_L0中的採樣器的時脈輸入埠CK_IN，從而阻止了該接收訊號用作包含在通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2和CSIB_DPHY_L0中的採樣器的時脈輸入。
應當注意的是，包含在通道電路CSIA_DPHY_L0中的採樣器的資料輸出埠處的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。此外，最後的外部通道（包括訊號線和CSIB_L2P_T3B CSIB_L2N_T3C）和相關聯的通道電路CSIB_DPHY_L2是當前選定的4D1C通道組合下多餘的。在本發明的一些實施例中，開關SW11C和SW12C可以斷開，並且包含在通道電路CSIB_DPHY_L2中的採樣器的資料輸出埠的資料輸出是無效的，因此隨後的資料處理電路可能無法對資料輸出埠處的重取和處理（因為可能沒有資料輸出）。在其他一些實施例中，開關SW12C可以接通而開關SW11C可以斷開，這樣透過接收經由第一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIB_DPHY_L2中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIB_DPHY_L2中的採樣器的時脈輸入，採用這種方式，第一可重新配置的引腳對引腳接口400可以配置為支援一個5D1C（5 Data lane and 1 Clock lane，五個資料通道和一個時脈通道）通道組合。當然，類似的，本發明也可以實施為3D1C（3 Data lane and 1 Clock lane，三個資料通道和一個時脈通道）通道組合，或者本發明也可以增加更多個外部通道和相應的通道電路及開關電路，從而實現更多種組合，或nD1C通道組合，其中n為大於等於1的正整數，例如5，6，7等等。此外，類似的，本發明中還可以實現複數個單獨的nD1C通道組合（n為大於等於1的正整數），例如兩個2D1C通道組合，三個2D1C通道組合，兩個4D1C通道組合，一個1D1C通道組合與一個2D1C通道組合，或一個2D1C通道組合與一個4D1C通道組合等等。
開關電路408的使用使得第一可重新配置的引腳對引腳接口400能夠支援一個4D1C通道組合或5D1C通道組合。應注意，4D1C通道組合不限於上述列舉的實施例，實際上，可以選擇通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2中的任何一個以連接到時脈通道，並且可以選擇五個通道電路中的其餘四個剩餘的連接到四個資料通道。例如，當第一可重新配置的引腳對引腳接口400配置為支援4D1C通道組合，其中第二外部通道（包括訊號線CSIA_L1P_T0C和CSIA_L1N_T1A）用作時脈通道，以及第三外部通道（其中包括訊號線CSIA_L2P_T1B和CSIA_L2N_T1C），第四外部通道（包括訊號線CSIB_L0P_T2A和CSIB_L0N_T2B），第五外部通道（包括訊號線CSIB_L1P_T2C和CSIB_L1N_T3A），以及第六外部通道（包括訊號線CSIB_L2P_T3B和CSIB_L2N_T3C）四個資料通道用作四個資料通道時，控制開關電路408以使開關SW3C，SW6C，SW8C，SW10C和SW12C接通，並且開關SW4C，SW5C，SW7C，SW9C和SW11C斷開。另外，開關SW1C和SW2C可以斷開，並且包含在通道電路CSIB_DPHY_L0中的採樣器的資料輸出埠處的資料輸出是無效的，並且可以防止隨後的資料處理電路對該資料輸出的重取和處理。本發明上述實施例實現了使第一可重新配置的引腳對引腳接口400支援一個4D1C通道組合的相同目的。由於相關領域的技術人員可以容易地理解由開關電路408啟用的其他可能的4D1C通道組合的細節，因此為了簡潔起見，這裡省略對開關電路408中的其他可能的4D1C通道組合和開關的相關開/關狀態的進一步描述。
如上所述，可以透過開關電路403啟用一個1D1C通道組合（例如，一個1D1C D-PHY配置），可以透過開關電路404啟用一個1D1C通道組合（例如，一個1D1C D-PHY配置），可以透過開關電路405啟用一個1D1C通道組合（例如，一個1D1C D-PHY配置），可以透過開關電路406啟用一個2D1C通道組合（例如，一個2D1C D-PHY配置），可以透過開關電路407啟用一個2D1C通道組合（例如，一個2D1C D-PHY配置），並且可以透過開關電路408啟用一個4D1C通道組合（例如，一個4D1C D-PHY配置）。因此，取決於實際應用要求，第一可重新配置的引腳對引腳接口400的同樣的引腳（或焊盤）401可用於連接到一個組合的通道組合（例如，4D1C通道組合）或複數個分離的通道組合（例如，兩個2D1C通道組合）。為了更好地理解第一可重新配置的引腳對引腳接口400的技術特徵，本發明提供了如下的若干應用。
在僅具有單個相機模組的第一應用中，單個相機模組例如為高品質相機模組（例如，1600萬像素（MP，megapixel）的相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該單個相機模組，其中可以透過開關電路408從通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2中選擇五個通道電路，以支援能夠滿足該單個相機模組資料吞吐率（throughout）需求的一個4D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-407中的所有開關。
在僅具有單個相機模組的第二應用中，單個相機模組例如為中等品質相機模組（例如，800萬像素（MP）的相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該單個相機模組。在一個示例性設計中，透過開關電路406選擇三個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，以支援能夠滿足該單個相機模組資料吞吐率需求的一個2D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-405和407-408中的所有開關。在另一示例性設計中，透過開關電路407選擇三個通道電路CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2，以支援能夠滿足該單個相機模組資料吞吐率需求的一個2D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-406和408中的所有開關。
在僅具有單個相機模組的第三應用中，單個相機模組例如為低品質相機模組（例如，400萬像素（MP）的相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該單個相機模組。在一個示例性設計中，透過開關電路403選擇兩個通道電路CSIA_DPHY_L0和CSIA_DPHY_L1，以支援能夠滿足該單個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路404-408中的所有開關。在另一示例性設計中，透過開關電路404選擇兩個通道電路CSIA_DPHY_L2和CSIB_DPHY_L0，以支援能夠滿足該單個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路403和405-408中的所有開關。在又一示例性設計中，透過開關電路405選擇兩個通道電路CSIB_DPHY_L1和CSIB_DPHY_L2，以支援能夠滿足該單個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-404和406-408中的所有開關。
在具有兩個相機模組的第四應用中，兩個相機模組例如為兩個中等品質相機模組（例如，8MP相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該兩個相機模組，其中透過開關電路406選擇三個電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，以支援能夠滿足其中一個相機模組資料吞吐率需求的一個2D1C D-PHY通道組合；以及透過開關電路407選擇三個通道電路CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2，以支援能夠滿足其中另一個相機模組資料吞吐率需求的一個2D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-405和408中的所有開關。
在具有兩個相機模組的第五應用中，兩個相機模組例如為一個中等品質相機模組（例如，8MP相機模組）和一個低品質相機模組（例如，4MP相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該兩個相機模組。在一個示例性設計，透過開關電路406選擇三個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，以支援能夠滿足其中一個相機模組（例如8MP相機模組）資料吞吐率需求的一個2D1C D-PHY通道組合；以及透過開關電路405選擇兩個通道電路CSIB_DPHY_L1和CSIB_DPHY_L2，以支援能夠滿足其中另一個相機模組（例如4MP相機模組）資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路403-404和407-408中的所有開關。在另一示例性設計中，透過開關電路407選擇三個通道電路CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2，以支援能夠滿足其中一個相機模組（例如8MP相機模組）資料吞吐率需求的一個2D1C D-PHY通道組合；以及過開關電路403選擇兩個通道電路CSIA_DPHY_L0和CSIA_DPHY_L1，以支援能夠滿足其中另一個相機模組（例如4MP相機模組）資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路404-406和408中的所有開關。
在具有三個相機模組的第六應用中，三個相機模組例如為三個低品質相機模組（例如，4MP相機模組），使用第一可重新配置的引腳對引腳接口（例如，MIPI CSI）400連接該三個相機模組。其中，透過開關電路403選擇兩個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，以支援能夠滿足其中一個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合；透過開關電路404選擇兩個通道電路CSIA_DPHY_L2，CSIB_DPHY_L0，以支援能夠滿足其中另一個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合；並且透過開關電路405選擇雙通道電路CSIB_DPHY_L1，CSIB_DPHY_L2，以支援能夠滿足其中另外一個相機模組資料吞吐率需求的一個1D1C D-PHY通道組合。此外，可以斷開包含在開關電路406-408中的所有開關。
簡而言之，第一可重新配置的引腳對引腳接口400的通道電路可以組合以支援一個組合的通道組合，並且可以分解以支援複數個分離的通道組合。因此，通道電路可以用於處理一個通道組合的訊號接收，並且可以重新用於處理不同通道組合的訊號接收。例如，通道電路可以用於1D1C通道組合（例如，1D1C D-PHY配置）和nD1C通道組合（例如，nD1C D-PHY配置）中的任何一個，其中n可以是大於1的任何正整數（即，n＞ 1）。再例如，通道電路可以用於1D1C通道組合，nD1C通道組合和mD1C通道組合中的任何一個，其中m和n中的每一個可以是大於1的正整數，且m大於n（即，m＞n＞1）。再例如，可以在nD1C通道組合和mD1C通道組合中的任何一個中使用通道電路，其中m和n中的每一個可以是大於1的正整數，且m大於n（即，m＞n＞1）。以這種方式，可以透過使用同一個第一可重新配置的引腳對引腳接口400來支援單相機應用和多相機應用，而不增加引腳數和/或晶片面積。
在第4圖所示的實施例中，第一可重新配置的引腳對引腳接口400能夠支援1D1C通道組合類型，2D1C通道組合類型，4D1C通道組合類型和/或5D1C通道組合類型。然而，這僅用於說明目的，並不意味著是對本發明的限制。或者，可以修改第一可重新配置的引腳對引腳接口400以省略開關電路403-408中的至少一個。這些替代設計都屬於本發明的範圍。可見，通過本發明的方案，可以實現使用同一個引腳對引腳接口實現多種不同的通道組合，以同時支援複數個相機的資料傳輸，例如同時支援兩個2D1C通道組合以支援相對應的資料傳輸，或支援三個1D1C通道組合以支援相對應的的資料傳輸。此外本發明的方案還可以根據實際需求自由切換所支援的資料傳輸，例如原本為2D1C通道組合，當用戶需要支援4D1C通道組合以支援相對應的資料傳輸時，可以通過本發明的方案進行切換，以實現4D1C通道組合，從而支援相對應的資料傳輸需求。採用本發明的方案只需要增加開關電路即可，無需額外增加過多的電路，結構簡潔，電路設計容易實現，對於晶片設計來說，晶片的面積將不會增加或增加的非常少，並且幾乎沒有增加成本。本發明使用較簡單的設計實現多種功能，具有很強的實用性和高性價比。
第5圖是示出根據本發明的實施例的支援不同通道組合類型的第二可重新配置引腳對引腳接口的圖示。作為示例而非限制，第二可重新配置的引腳對引腳接口500可以用作用於將第一晶片連接到第二晶片的MIPI CSI，其中第一晶片可以包括一個或複數個相機模組，第二晶片可以包括一個或複數個ISP。與第4圖中所示的第一可重新配置的引腳對引腳接口400類似，第5圖中所示的第二可重新配置的引腳對引腳接口500具有連接到複數個外部訊號線CSIA_L0P_T0A，CSIA_L0N_T0B，CSIA_L1P_T0C，CSIA_L1N_T1A，CSIA_L2P_T1B，CSIA_L2N_T1C，CSIB_L0P_T2A，CSIB_L0N_T2B，CSIB_L1P_T2C，CSIB_L1N_T3A，CSIB_L2P_T3B，CSIB_L2N_T3C的複數個引腳（或焊盤）401。在本實施例中，第二可重新配置的引腳對引腳接口500包括重新配置電路502和複數個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2。第一可重新配置的引腳對引腳接口400和第二可重新配置的引腳對引腳接口500之間的主要區別在於重新配置電路502不包括開關電路408（如第4圖所示）。如上所述，開關電路403，404和405中的每一個均可以用於啟用一個1D1C通道組合（例如，一個1D1C D-PHY配置），並且開關電路406和407的每一個均可以用於啟用一個2D1C通道組合（例如，一個2D1C D-PHY配置）。因此，與第一可重新配置的引腳對引腳接口400相比，第二可重新配置的引腳對引腳接口500不能支援4D1C通道組合或5D1C通道組合。由於本領域技術人員在閱讀以上針對第一可重新配置的引腳對引腳接口400的段落之後可以容易地理解第二可重新配置的引腳對引腳接口500的細節，因此為了簡潔起見，在此省略進一步的描述。
第6圖是示出根據本發明的實施例的支援不同通道組合類型的第三可重新配置引腳對引腳接口的圖示。作為示例而非限制，第三可重新配置的引腳對引腳接口600可以用作用於將第一晶片連接到第二晶片的MIPI CSI，其中第一晶片可以包括一個或複數個相機模組，第二晶片可以包括一個或複數個ISP。與第4圖中所示的第一可重新配置的引腳對引腳接口400類似，第6圖中所示的第三可重新配置的引腳對引腳接口600具有連接到複數個外部訊號線CSIA_L0P_T0A，CSIA_L0N_T0B，CSIA_L1P_T0C，CSIA_L1N_T1A，CSIA_L2P_T1B，CSIA_L2N_T1C，CSIB_L0P_T2A，CSIB_L0N_T2B，CSIB_L1P_T2C，CSIB_L1N_T3A，CSIB_L2P_T3B，CSIB_L2N_T3C的複數個引腳（或焊盤）401。在本實施例中，第三可重新配置引腳對引腳接口600包括重新配置電路602和複數個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2。第一可重新配置的引腳對引腳接口400和第三可重新配置引腳對引腳接口600之間的主要區別在於重新配置電路602不包括開關電路406和407（如第4圖所示）。如上所述，開關電路403，404和405中的每一個均可以用於啟用一個1D1C通道組合（例如，一個1D1C D-PHY配置），並且開關電路408可以用於啟用一個4D1C通道組合（例如，一個4D1C D-PHY配置）。因此，與第一可重新配置的引腳對引腳接口400相比，第三可重新配置的引腳對引腳接口600不能同時支援兩個單獨的2D1C通道組合。由於本領域技術人員在閱讀上述針對第一可重新配置的引腳對引腳接口400的段落之後可以容易地理解第三可重新配置的引腳對引腳接口600的細節，為簡潔起見，在此省略進一步的描述。應該注意的是，第三可重新配置的引腳對引腳接口600仍然可以支援一個2D1C通道組合，例如開關SW1C、SW4C和SW6C接通，開關SW2C、SW3C、SW5C、SW7C、SW8C、SW9C、SW10C、SW11C、SW12C斷開（當然開關電路403，404和405中的開關都斷開），這樣透過接收經由第一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入埠CK_IN和包含在通道電路CSIA_DPHY_L2中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L1中的採樣器和包含在通道電路CSIA_DPHY_L2中的採樣器的時脈輸入，從而實現2D1C的通道組合。當然，根據上述的實施例可以理解，也可以採用其他的開關接通和斷開的組合方式實現2D1C通道組合，例如開關SW2C、SW3C和SW6C接通，開關SW1C、SW4C、SW5C、SW7C、SW8C、SW9C、SW10C、SW11C、SW12C斷開（當然開關電路403，404和405中的開關都斷開），或者其他方式。
第7圖是示出根據本發明的實施例的支援不同通道組合類型的第四可重新配置引腳對引腳接口的圖示。作為示例而非限制，第四可重新配置的引腳對引腳接口700可以用作用於將第一晶片連接到第二晶片的MIPI CSI，其中第一晶片可以包括一個或複數個相機模組，第二晶片可以包括一個或複數個ISP。與第4圖中所示的第一可重新配置的引腳對引腳接口400類似，第7圖中所示的第四可重新配置的引腳對引腳接口700具有連接到複數個外部訊號線CSIA_L0P_T0A，CSIA_L0N_T0B，CSIA_L1P_T0C，CSIA_L1N_T1A，CSIA_L2P_T1B，CSIA_L2N_T1C，CSIB_L0P_T2A，CSIB_L0N_T2B，CSIB_L1P_T2C，CSIB_L1N_T3A，CSIB_L2P_T3B，CSIB_L2N_T3C的複數個引腳（或焊盤）401。在本實施例中，第四可重新配置的引腳對引腳接口700包括重新配置電路702和複數個通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2。第一可重新配置的引腳對引腳接口400和第四可重新配置的引腳對引腳接口700之間的主要區別在於重新配置電路702不包括開關電路403，404和405（如第4圖所示）。如上所述，開關電路406和407中的每一個均可以用於啟用一個2D1C通道組合（例如，一個2D1C D-PHY配置），並且開關電路408可以用於啟用一個4D1C通道組合（例如，一個4D1C D-PHY配置）或者5D1C通道組合。因此，與可重新配置的引腳對引腳接口400相比，第四可重新配置的引腳對引腳接口700不能同時支援三個單獨的1D1C通道組合。由於本領域技術人員在閱讀以上針對第一可重新配置的引腳對引腳接口400的段落之後可以容易地理解第四可重新配置的引腳對引腳接口700的細節，因此為了簡潔起見，在此省略進一步的描述。應該注意的是，第四可重新配置的引腳對引腳接口700仍然可以支援一個1D1C通道組合，例如開關SW1A和SW4A接通，開關SW2A、SW3A、SW5A、SW6A斷開（當然開關電路407和408中的開關都斷開），這樣透過接收經由第一外部通道（包括訊號線CSIA_L0P_T0A和CSIA_L0N_T0B）傳送的時脈訊號，在包含在通道電路CSIA_DPHY_L0中的等化器的輸出埠CK_OUT處獲得的接收訊號重新定向到包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入埠CK_IN，以用作包含在通道電路CSIA_DPHY_L1中的採樣器的時脈輸入，從而實現1D1C的通道組合。當然，根據上述的實施例可以理解，也可以採用其他的開關接通和斷開的組合方式實現1D1C通道組合，例如開關SW2A和SW3A接通，開關SW1A、SW4A、SW5A、SW6A斷開（當然開關電路407和408中的開關都斷開），或者例如開關SW1C和SW4C接通，開關SW2C、SW3C、SW5C、SW6C、SW7C、SW8C、SW9C、SW10C、SW11C、SW12C斷開（當然開關電路406和407中的開關都斷開），或者其他方式。
在本發明的一些實施例中，可重新配置的引腳對引腳接口400/500/600/700可以支援MIPI C-PHY和MIPI D-PHY。換句話說，可重新配置引腳對引腳接口400/500/600/700的引腳（或焊盤）可用於連接三線C-PHY通道和/或兩線D-PHY通道。第8圖是示出根據本發明的實施例的具有C-PHY / D-PHY組合設計的可重新配置的引腳對引腳接口的圖示。在可重新配置引腳對引腳接口400/500/600/700的實體層（PHY）是MIPI D-PHY的情況下，可重新配置引腳對引腳接口400/500/600/700的引腳（或焊盤）401可以具有分配為用於接收經由D-PHY通道傳送的輸入訊號的第一引腳，其中通道電路CSIA_DPHY_L0連接到具有訊號線CSIA_L0P_T0A和CSIA_L0N_T0B的D-PHY通道，通道電路CSIA_DPHY_L1連接到具有訊號線CSIA_L1P_T0C和CSIA_L1N_T1A的D-PHY通道，通道電路CSIA_DPHY_L2連接到具有訊號線CSIA_L2P_T1B和CSIA_L2N_T1C的D-PHY通道，通道電路CSIB_DPHY_L0連接到具有訊號線CSIB_L0P_T2A和CSIB_L0N_T2B的D-PHY通道，通道電路CSIB_DPHY_L1連接到具有訊號線CSIB_L1P_T2C和CSIB_L1N_T3A的D-PHY通道，以及通道電路CSIB_DPHY_L2連接到具有訊號線CSIB_L2P_T3B和CSIB_L2N_T3C的D-PHY通道。
在可重新配置引腳對引腳接口400/500/600/700的實體層是MIPI C-PHY的另一種情況下，可重新配置引腳對引腳接口400/500/600/700的引腳401可以具有分配為用於接收經由C-PHY通道傳送的輸入訊號的第二引腳。每個C-PHY通道包括三條訊號線。通道電路CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2，CSIB_DPHY_L0，CSIB_DPHY_L1，CSIB_DPHY_L2由可重新配置引腳對引腳接口400/500/600/700用作MIPI D-PHY接口，並且可以適當的劃分和分組，以形成四個通道電路CPHY_Trio0，CPHY_Trio1，CPHY_Trio2，CPHY_Trio3，該四個通道電路需要由可重新配置引腳對引腳接口400/500/600/700用作MIPI C-PHY接口，其中通道電路CPHY_Trio0連接到具有訊號線CSIA_L0P_T0A，CSIA_L0N_T0B和CSIA_L1P_T0C的C-PHY通道，通道電路CPHY_Trio1連接到具有訊號線CSIA_L1N_T1A，CSIA_L2P_T1B和CSIA_L2N_T1C的C-PHY通道，通道電路CPHY_Trio2連接到具有訊號線CSIB_L0P_T2A，CSIB_L0N_T2B和CSIB_L1P_T2C的C-PHY通道，並且通道電路CPHY_Trio3連接到具有訊號線CSIB_L1N_T3A，CSIB_L2P_T3B和CSIB_L2N_T3C的C-PHY通道。
考慮第一應用僅具有單個相機模組的情況，並且第8圖中的可重新配置的引腳對引腳接口（例如，MIPI CSI）400/500/600/700用作MIPI C-PHY接口以連接單個相機模組。所有四個C-PHY通道可用於滿足單個相機模組的資料吞吐率需求。
考慮第二應用具有兩個相機模組的情況，並且第8圖中的可重新配置的引腳對引腳接口（例如，MIPI CSI）400/500/600/700用作MIPI C-PHY接口以連接兩個相機模組。在一個示例性設計中，可以使用三個C-PHY通道來滿足其中一個相機模組的資料吞吐率需求，以及剩餘的一個C-PHY通道可以用於滿足其中另一個相機模組的資料吞吐率需求。在另一示例性設計中，可以使用兩個C-PHY通道來滿足其中一個相機模組的資料吞吐率需求，以及剩餘的兩個C-PHY通道可以用於滿足其中另一個相機模組的資料吞吐率需求。
考慮第三應用具有四個相機模組的情況，並且第8圖中的可重新配置的引腳對接口（例如，MIPI CSI）400/500/600/700用作MIPI C-PHY接口以連接三個相機模組。四個C-PHY通道可以分別連接到四個相機模組，使得每個C-PHY通道可以滿足一個相機模組的資料吞吐率需求。
應當注意的是，可重新配置的引腳對引腳接口400/500/600/700可以配置為以混合模式運行，混合模式允許MIPI C-PHY接口和MIPI D-PHY接口的共存。例如，可重新配置引腳對引腳接口400/500/600/700的第一部分用作MIPI D-PHY接口，可重新配置引腳對引腳接口400/500/600/700的第二部分用作MIPI C-PHY接口用作接口，例如CSIA_DPHY_L0，CSIA_DPHY_L1，CSIA_DPHY_L2（如第7圖所示）用作MIPI C-PHY接口，而CSIB_DPHY_L0，CSIB_DPHY_L1和CSIB_DPHY_L2（如第7圖所示）用作MIPI D-PHY接口。換句話說，可重新配置的引腳對引腳接口400/500/600/700的引腳（或焊盤）401可以分成第一組引腳和第二組引腳，其中第一組引腳連接到一個或複數個D-PHY通道，第二組引腳連接到一個或複數個C-PHY通道。例如，採用具有兩個相機模組的應用中，第8圖中的可重新配置的引腳對引腳接口（例如，MIPI CSI）400/500/600/700可以透過2D1C通道組合（具有三個D-PHY通道）連接到一個相機模組，並且可以透過兩個C-PHY通道連接到另一個相機模組。此外，本發明中可以提供了D-PHY通道和C-PHY通道，用戶可以根據需求自由選擇所需要的通道類型，並且本發明中還可以將D-PHY通道和C-PHY通道混合使用，大大增加了用戶的選擇，用戶可以自由配置，以實現不同的功能和滿足不同的需求。
簡而言之，同一個可重新配置的引腳對引腳接口400/500/600/700可以相容MIPI C-PHY與MIPI D-PHY。因此，通道電路可以用於處理D-PHY通道的訊號接收，並且可以重新用於處理C-PHY通道的訊號接收，因此接口類別型可以根據需要進行切換。以這種方式，可以使用同一個可重新配置的引腳對引腳接口來提供所需的MIPI C-PHY連接和/或所需的MIPI D-PHY連接，而不會增加引腳數量和/或晶片面積。
應當注意，可重新配置的引腳對引腳接口400/500/600/700支援的D-PHY通道的數量和/或C-PHY通道的數量僅用於說明目的，並且是並不意味著是對本發明的限制。實際上，可擴展的可重新配置引腳對引腳接口400/500/600/700可以擴展以支援更多D-PHY通道（例如，8個D-PHY通道或16個D-PHY通道）和/或更多C-PHY通道（例如，5個C-PHY通道或6個C-PHY通道），以用於高品質相機模組應用。需要注意的是，當可重新配置引腳對引腳接口400/500/600/700擴展為支援更多D-PHY通道（例如，8個或10個或12個D-PHY通道或16個或20個D-PHY通道等）時，可支援的D-PHY通道組合類型的數量和在同一個D-PHY通道組合類型下可用的最大D-PHY通道組合的數量可以增加。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧可重新配置的引腳對引腳接口
400‧‧‧第一可重新配置的引腳對引腳接口
401‧‧‧引腳
402、502、602、702‧‧‧重新配置電路
102、403、404、405、406、407、408‧‧‧開關電路
500‧‧‧第二可重新配置的引腳對引腳接口
600‧‧‧第三可重新配置的引腳對引腳接口
700‧‧‧第四可重新配置的引腳對引腳接口
104、106、108‧‧‧採樣器
L0、L1、L2‧‧‧通道
PAD_L0、PAD_L1、PAD_L2‧‧‧連接埠
S0、S1、S2‧‧‧接收訊號
SW0、SW1、SW2、SW01、SW02、SW03、SW04、SW11、SW12、SW13、SW14、SW21、SW22、SW23、SW24、SW1A、SW2A、SW3A、SW4A、SW5A、SW6A、SW1B、SW2B、SW3B、SW4B、SW5B、SW6B、SW1C、SW2C、SW3C、SW4C、SW5C、SW6C、SW7C、SW8C、SW9C、SW10C、SW11C、SW12C‧‧‧開關
D‧‧‧資料輸入埠
Q‧‧‧資料輸出埠
CK_IN‧‧‧時脈輸入埠
CK_OUT‧‧‧輸出埠
UNI_CK0、UNI_CK1、UNI_CK2、LOC_CK0、LOC_CK1、COM_CK‧‧‧內部的時脈通道
CSIA_DPHY_L0、CSIA_DPHY_L1、CSIA_DPHY_L2、CSIB_DPHY_L0、CSIB_DPHY_L1、CSIB_DPHY_L2、CPHY_Trio0、CPHY_Trio1、CPHY_Trio2、CPHY_Trio3‧‧‧通道電路
CSIA_L0P_T0A、CSIA_L0N_T0B、CSIA_L1P_T0C、CSIA_L1N_T1A、CSIA_L2P_T1B、CSIA_L2N_T1C、CSIB_L0P_T2A、CSIB_L0N_T2B、CSIB_L1P_T2C、CSIB_L1N_T3A、CSIB_L2P_T3B、CSIB_L2N_T3C‧‧‧訊號線
第1圖是示出根據本發明的實施例的設置可重新配置的引腳對引腳接口的概念圖； 第2圖是示出根據本發明的實施例的由第1圖中所示的可重新配置的引腳對引腳接口支援的另一2D1C通道組合（例如2D1C D-PHY配置）的圖示； 第3圖是示出根據本發明的實施例的由第1圖中所示的可重新配置的引腳對引腳接口支援的又一2D1C通道組合（例如2D1C D-PHY配置）的圖示； 第4圖是示出根據本發明的實施例的支援不同通道組合類型的第一可重新配置引腳對引腳接口的圖示； 第5圖是示出根據本發明的實施例的支援不同通道組合類型的第二可重新配置引腳對引腳接口的圖示； 第6圖是示出根據本發明的實施例的支援不同通道組合類型的第三可重新配置引腳對引腳接口的圖示； 第7圖是示出根據本發明的實施例的支援不同通道組合類型的第四可重新配置引腳對引腳接口的圖示； 第8圖是示出根據本發明的實施例的具有C-PHY/D-PHY組合設計的可重新配置的引腳對引腳接口的圖示。

Claims (18)

  1. 一種可重新配置的引腳對引腳接口，包括： 複數個通道電路，每個通道電路配置為透過接收經由與該通道電路所對應的通道傳送的輸入訊號來獲得接收訊號；其中該複數個通道電路至少包括： 第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號；以及 第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號；以及 重新配置電路，其中當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，該重新配置電路配置為將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入；以及阻止該第二接收訊號重新定向到該第一通道電路，以阻止該第二接收訊號用作第一通道電路的時脈輸入。
  2. 如申請專利範圍第1項所述的可重新配置引腳對引腳接口，其中當該第一通道用作一個資料通道並且該第二通道用作一個時脈通道時，該重新配置電路配置為將該第二接收訊號重新定向到該第一通道電路，以用作該第一通道電路的時脈輸入；以及阻止該第一接收訊號重新定向到該第二通道電路，以阻止該第一接收訊號用作該第二通道電路的時脈輸入。
  3. 如申請專利範圍第1或第2項所述的可重新配置引腳對引腳接口，其中該第一通道和該第二通道形成第一通道組合。
  4. 如申請專利範圍第1或第2項所述的可重新配置引腳對引腳接口，其中該第一通道，該第二通道以及至少一個其他的通道形成第二通道組合，其中該複數個通道電路還包括： 至少一個其他的通道電路，用於透過接收經由與該至少一個其他的通道電路所對應的至少一個其他的通道傳送的至少一個其他的輸入訊號來獲得至少一個其他的接收訊號；以及 該重新配置電路，用於當該第二通道組合中的其中一個通道用作一個時脈通道且其他的通道用作資料通道時，將該第二通道組合中的該時脈通道相關聯的通道電路的接收訊號重新定向到與第二通道組合的資料通道相關聯的通道電路，以用作與第二通道組合的資料通道相關聯的通道電路的時脈輸入，以及阻止與第二通道組合的資料通道相關聯的通道電路的接收訊號重新定向到該第二通道組合的其他通道。
  5. 如申請專利範圍第1項所述的可重新配置引腳對引腳接口，其中該可重新配置的引腳對引腳接口用作行動行業處理器接口的相機序列接口。
  6. 如申請專利範圍第1項所述的可重新配置引腳對引腳接口，其中該可重新配置的引腳對引腳接口的至少一部分相容行動行業處理器接口D-PHY與行動行業處理器接口C-PHY。
  7. 一種可重新配置的引腳對引腳接口，包括： 複數個通道電路，每個通道電路配置為透過接收經由與該通道電路所對應的通道傳送的輸入訊號來獲得接收訊號；其中該複數個通道電路至少包括： 第一通道電路，用於透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號；以及 第二通道電路，用於透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號；以及 該可重新配置的引腳對引腳接口還包括重新配置電路，該重新配置電路包括： 第一開關電路，耦合到該第一通道電路的輸出埠和該第二通道電路的時脈輸入埠，其中該第一開關電路包括至少一個開關，並且配置為在該第一通道電路的輸出埠處選擇性地將該第一接收訊號重新定向到該第二通道電路的時脈輸入埠。
  8. 如申請專利範圍第7項所述的可重新配置引腳對引腳接口，其中該第一開關電路還耦接該第二通道電路的輸出埠和該第一通道電路的時脈輸入埠，該第一開關電路還配置為在該第二通道電路的輸出埠處選擇性地將該第二接收訊號重新定向到該第一通道電路的時脈輸入埠。
  9. 如申請專利範圍第8項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第三通道電路，用於透過接收經由與該第三通道電路所對應的第三通道傳輸的第三輸入訊號來獲得第三接收訊號； 該重新配置電路還包括： 第二開關電路，耦接至該第一通道電路和該第二通道電路的輸出埠和時脈輸入埠，以及耦接至第三通道電路的輸出埠和時脈輸入埠，其中該第二開關電路包括開關，以及該開關配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠；以及 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路的時脈輸入埠和該第二通道電路的時脈輸入埠。
  10. 如申請專利範圍第9項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第四通道電路，用於透過接收經由與該第四通道電路所對應的第四通道傳送的第四輸入訊號來獲得第四接收訊號； 該重新配置電路還包括： 第三開關電路，耦接至該第三通道電路的輸出埠和時脈輸入埠，以及耦接至該第四通道電路的輸出埠和時脈輸入埠，其中該第三開關電路包括開關，以及該開關配置為： 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第四通道電路的時脈輸入埠；以及 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第三通道電路的時脈輸入埠。
  11. 如申請專利範圍第10項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第五通道電路，用於透過接收經由與該第五通道電路所對應的第五通道傳輸的第五輸入訊號來獲得第五接收訊號； 該重新配置電路還包括： 第四開關電路，耦接至該第一通道電路，第二通道電路，第三通道電路和第四通道電路的輸出埠和時脈輸入埠，以及耦接至該第五通道電路的輸出埠和時脈輸入埠，其中該第四開關電路包括開關，以及該開關配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路，第二通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第五通道電路的時脈輸入埠；以及 選擇性地將該第五通道電路的輸出埠處的第五接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第四通道電路的時脈輸入埠。
  12. 如申請專利範圍第11項所述的可重新配置引腳對引腳接口，其中該複數個通道電路包括： 第六通道電路，用於透過接收經由與該第六通道電路所對應的第六通道傳輸的第六輸入訊號來獲得第六接收訊號； 該重新配置電路還包括： 第五開關電路，耦接至該第五通道電路的輸出埠和時脈輸入埠，以及耦接至該第六通道電路的輸出埠和時脈輸入埠，其中該第五開關電路包括開關，以及該開關配置為： 選擇性地將該第五通道電路的輸出埠處的第五接收訊號重新定向到該第六通道電路的時脈輸入埠；以及 選擇性地將該第六通道電路的輸出埠處的第六接收訊號重新定向到該第五通道電路的時脈輸入埠；以及 該重新配置電路還包括： 第六開關電路，耦接至該第四通道電路，第五通道電路和第六通道電路的輸出埠和時脈輸入埠，其中該第六開關電路包括開關，以及該開關配置為： 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第五通道電路和第六通道電路的時脈輸入埠； 選擇性地將該第五通道電路的輸出埠處的第五接收訊號重新定向到該第四通道電路和第六通道電路的時脈輸入埠；以及 選擇性地將該第六通道電路的輸出埠處的第六接收訊號重新定向到該第四通道電路和第五通道電路的時脈輸入埠。
  13. 如申請專利範圍第12項所述的可重新配置引腳對引腳接口，其中該第四開關電路還耦合到該第六通道電路的輸出埠和時脈輸入埠，並且該第四開關電路配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到從該第二通道電路，第三通道電路，第四通道電路，第五通道電路和第六通道電路中選擇的四個通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到從該第一通道電路，第三通道電路，第四通道電路，第五通道電路和第六通道電路中選擇的四個通道電路的時脈輸入埠； 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到從該第一通道電路，第二通道電路，第四通道電路，第五通道電路和第六通道電路中選擇的四個通道電路的時脈輸入埠； 選擇性地將第四通道電路的輸出埠處的第四接收訊號重新定向到從該第一通道電路，第二通道電路，第三通道電路，第五通道電路和第六通道電路中選擇的四個通道電路的時脈輸入埠； 選擇性地將第五通道電路的輸出埠處的第五接收訊號重新定向到從該第一通道電路，第二通道電路，第三通道電路，第四通道電路和第六通道電路中選擇的四個通道電路的時脈輸入埠；以及 選擇性地將第六通道電路的輸出埠處的第六接收訊號重新定向到從該第一通道電路，第二通道電路，第三通道電路，第四通道電路和第五通道中選擇的四個通道電路的時脈輸入埠。
  14. 如申請專利範圍第7項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第三通道電路，用於透過接收經由與該第三通道電路所對應的第三通道傳輸的第三輸入訊號獲得第三接收訊號； 第四通道電路，用於透過接收經由與該第四通道電路所對應的第四通道傳輸的第四輸入訊號獲得第四接收訊號；以及 第五通道電路，用於透過接收經由與該第五通道電路所對應的第五通道傳輸的第五輸入訊號獲得第五接收訊號； 該第一開關電路還耦接至該第二通道電路的輸出埠和該第一通道電路的時脈輸入埠，該第三通道電路的輸出埠和時脈輸入，以及該第四通道電路的輸出埠和時脈輸入埠，該第一開關電路包括開關，以及該開關配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路和第三通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路和第三通道電路的時脈輸入埠；以及 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路和第二通道電路的時脈輸入埠； 該重新配置電路還包括： 第二開關電路，耦接至該第一通道電路，該第二通道電路，該第三通道電路和第四通道電路，以及第五通道電路的輸出埠和時脈輸入埠，其中該第四開關電路包括開關，以及該開關配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路，第二通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第五通道電路的時脈輸入埠；以及 選擇性地將該第五通道電路的輸出埠處的第五接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第四通道電路的時脈輸入埠。
  15. 如申請專利範圍第7項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第三通道電路，用於透過接收透過與該第三通道電路所對應的第三通道傳輸的第三輸入訊號獲得第三接收訊號； 第四通道電路，用於透過接收透過與該第四通道電路所對應的第四通道傳輸的第四輸入訊號獲得第四接收訊號；以及 第五通道電路，用於透過接收透過與該第五通道電路所對應的第五通道傳輸的第五輸入訊號獲得第五接收訊號； 其中，該第一開關電路還連接到該第二通道電路的輸出埠和該第一通道電路的時脈輸入埠，該第一開關電路還用於選擇性地將在該第二通道的輸出埠處的第二接收訊號重新定向到第一通道電路的時脈輸入埠；以及該重新配置電路還包括： 第二開關電路，耦接至該第三通道電路以及該第四通道電路的輸出埠和時脈輸入埠，其中該第二開關電路包括開關，以及該開關配置為： 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第四通道電路的時脈輸入埠；以及 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第三通道電路的時脈輸入埠；以及 該重新配置電路還包括第三開關電路，該第三開關電路耦接至該第一通道電路，第二通道電路，第三通道電路和第四通道電路的輸出埠和時脈輸入埠，以及該第五通道電路的輸出埠和時脈輸入埠，其中該第三開關電路包括開關，以及該開關配置為： 選擇性地將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路，第三通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路，第二通道電路，第四通道電路和第五通道電路的時脈輸入埠； 選擇性地將該第四通道電路的輸出埠處的第四接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第五通道電路的時脈輸入埠；以及 選擇性地將該第五通道電路的輸出埠處的第五接收訊號重新定向到該第一通道電路，第二通道電路，第三通道電路和第四通道電路的時脈輸入埠。
  16. 如申請專利範圍第7項所述的可重新配置引腳對引腳接口，其中該重新配置電路還包括： 第二開關電路，耦合到該第二通道電路的輸出埠和該第一通道電路的時脈輸入埠，其中該第二開關電路包括至少一個開關，並且配置為在該第二通道電路的輸出埠處選擇性地將該第二接收訊號重新定向到該第一通道電路的時脈輸入埠。
  17. 如申請專利範圍第16項所述的可重新配置引腳對引腳接口，其中該複數個通道電路還包括： 第三通道電路，用於透過接收經由與該第三通道電路所對應的第三通道傳送的第三輸入訊號來獲得第三接收訊號； 第一開關電路還耦合到第三通道電路的時脈輸入埠，第二開關電路還耦合到到第三通道電路的時脈輸入埠； 其中該重新配置電路還包括： 第三開關電路，耦合到該第三通道電路的輸出埠，該第一通道電路的時脈輸入埠和該第二通道電路的時脈輸入埠，其中該第三開關電路包括至少一個開關； 其中該重新配置電路配置為： 該第一開關電路接通，該第二開關電路和該第三開關電路斷開，以將該第一通道電路的輸出埠處的第一接收訊號重新定向到該第二通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠； 該第二開關電路接通，該第一開關電路和該第三開關電路斷開，以將該第二通道電路的輸出埠處的第二接收訊號重新定向到該第一通道電路的時脈輸入埠和該第三通道電路的時脈輸入埠； 該第三開關電路接通，該第一開關電路和該第二開關電路斷開，以將該第三通道電路的輸出埠處的第三接收訊號重新定向到該第一通道電路的時脈輸入埠和該第二通道電路的時脈輸入埠。
  18. 一種用於設置可重新配置的引腳對引腳接口的方法，該可重新配置的引腳對引腳接口包括第一通道電路，該第一通道電路配置為透過接收經由與該第一通道電路所對應的第一通道傳送的第一輸入訊號來獲得第一接收訊號，以及配置為透過接收經由與該第二通道電路所對應的第二通道傳送的第二輸入訊號來獲得第二接收訊號，該方法包括： 當該第二通道用作一個資料通道並且該第一通道用作一個時脈通道時，將該第一接收訊號重新定向到第二通道電路，以用作該第二通道電路的時脈輸入；以及阻止該第二接收訊號重新定向到該第一通道電路，以阻止該第二接收訊號用作第一通道電路的時脈輸入；以及 當該第一通道用作一個資料通道並且該第二通道用作一個時脈通道時，將該第二接收訊號重新定向到該第一通道電路，以用作該第一通道電路的時脈輸入；以及阻止該第一接收訊號重新定向到該第二通道電路，以阻止該第一接收訊號用作該第二通道電路的時脈輸入。
TW107127136A 2017-08-03 2018-08-03 可重新配置的引腳對引腳接口及其設置方法 TWI678885B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762540629P 2017-08-03 2017-08-03
US62/540,629 2017-08-03
US16/027,263 2018-07-03
US16/027,263 US10506139B2 (en) 2017-08-03 2018-07-03 Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method

Publications (2)

Publication Number Publication Date
TW201911750A true TW201911750A (zh) 2019-03-16
TWI678885B TWI678885B (zh) 2019-12-01

Family

ID=65230546

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127136A TWI678885B (zh) 2017-08-03 2018-08-03 可重新配置的引腳對引腳接口及其設置方法

Country Status (4)

Country Link
US (1) US10506139B2 (zh)
EP (1) EP3451180B1 (zh)
CN (1) CN109413353B (zh)
TW (1) TWI678885B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10387360B2 (en) 2017-11-06 2019-08-20 M31 Technology Corporation Integrated circuits adaptable to interchange between clock and data lanes for use in clock forward interface receiver
US11055241B2 (en) * 2017-11-06 2021-07-06 M31 Technology Corporation Integrated circuit having lanes interchangeable between clock and data lanes in clock forward interface receiver
CN110300221B (zh) * 2019-05-20 2021-06-25 努比亚技术有限公司 Mipi控制电路和系统、电路控制和电路系统控制方法、终端和计算机可读存储介质
CN112311405B (zh) * 2019-08-01 2022-06-14 円星科技股份有限公司 接收器的物理层中的集成电路及接收器的物理层
CN113660414B (zh) * 2021-08-05 2023-06-06 深圳荆虹科技有限公司 一种图像采集卡、摄像头接口及图像采集系统
CN113687625B (zh) * 2021-10-26 2022-04-22 菲尼克斯(南京)智能制造技术工程有限公司 一种模拟量通道类型可配置的电路模块

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070073932A1 (en) * 2005-09-13 2007-03-29 Alcatel Method and apparatus for a configurable data path interface
JP4434267B2 (ja) * 2007-11-22 2010-03-17 ソニー株式会社 インターフェース回路
US8165191B2 (en) * 2008-10-17 2012-04-24 Altera Corporation Multi-protocol channel-aggregated configurable transceiver in an integrated circuit
US7814255B1 (en) * 2009-04-14 2010-10-12 Oracle America, Inc. Multi-interface multi-channel modular hot plug I/O expansion
US8612795B1 (en) 2010-03-03 2013-12-17 Altera Corporation Segmented clock network for transceiver array
US8717882B2 (en) 2011-07-01 2014-05-06 Intel Corporation Repurposing data lane as clock lane by migrating to reduced speed link operation
US8686754B2 (en) 2012-07-05 2014-04-01 Stmicroelectronics International N.V. Configurable lane architecture in source synchronous systems
US9355058B2 (en) 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
US9755818B2 (en) * 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
JP6372202B2 (ja) * 2014-07-07 2018-08-15 ソニー株式会社 受信装置、送信装置、および通信システム
CN104317752B (zh) * 2014-11-21 2015-08-12 中国人民解放军国防科学技术大学 一种通道可扩展的条件式触发高速同步采集记录系统
JP6883377B2 (ja) * 2015-03-31 2021-06-09 シナプティクス・ジャパン合同会社 表示ドライバ、表示装置及び表示ドライバの動作方法
KR102251813B1 (ko) * 2015-04-07 2021-05-13 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9753486B2 (en) * 2015-06-15 2017-09-05 University Of Utah Research Foundation Clock gating with an asynchronous wrapper cell
US9584227B2 (en) * 2015-07-17 2017-02-28 Qualcomm Incorporated Low-power mode signal bridge for optical media
US10338920B2 (en) * 2015-12-18 2019-07-02 Intel Corporation Instructions and logic for get-multiple-vector-elements operations
US9794055B2 (en) * 2016-03-17 2017-10-17 Intel Corporation Distribution of forwarded clock
US10585812B2 (en) * 2016-03-30 2020-03-10 Intel Corporation Multi-standard single interface with reduced I/O count

Also Published As

Publication number Publication date
CN109413353B (zh) 2021-02-09
EP3451180B1 (en) 2022-05-04
TWI678885B (zh) 2019-12-01
CN109413353A (zh) 2019-03-01
US20190045090A1 (en) 2019-02-07
EP3451180A1 (en) 2019-03-06
US10506139B2 (en) 2019-12-10

Similar Documents

Publication Publication Date Title
TWI678885B (zh) 可重新配置的引腳對引腳接口及其設置方法
US10642769B2 (en) Serial peripheral interface daisy chain mode system and apparatus
TWI756488B (zh) 支援多模式及/或多速度之跨架構高速非揮發性記憶體裝置的系統與方法及儲存裝置
US7355987B2 (en) Multi-rate, multi-port, gigabit SERDES transceiver
US10498523B1 (en) Multipath clock and data recovery
EP1730643B1 (en) Pvdm (packet voice data module) generic bus protocol
US7490187B2 (en) Hypertransport/SPI-4 interface supporting configurable deskewing
JP3634335B2 (ja) プログラマブル半導体デバイスおよびデータを転送する方法
US10762019B2 (en) Bus sharing scheme
CN107408095A (zh) 通道资源的重定向
US8970248B2 (en) Sharing hardware resources between D-PHY and N-factorial termination networks
US7370127B2 (en) High-speed internal bus architecture for an integrated circuit
JP3989376B2 (ja) 通信システム
EP2933728B1 (en) Using serdes loopbacks for low latency functional modes with full monitoring capability
US7086025B1 (en) Programmable logic device partitioning method for application specific integrated circuit prototyping
CN116938631A (zh) 配置总线生成方法、系统、存储介质及电子设备
US20050094734A1 (en) Apparatus and method for automatic polarity swap in a communications system
MX2008001358A (es) Acceso de comunicaciones entre dos entidades.
WO2021135662A1 (zh) 一种快闪存储器
WO2005072375A2 (en) Method and system for high speed usb data routing
US6904062B1 (en) Method and apparatus for efficient and flexible routing between multiple high bit-width endpoints
JP2011511492A (ja) 任意の通信プロトコルに従い回路にデータが出入りできるようプロセッサの入出力を処理する、マイクロプログラム制御されたマシンを含む回路
JP2004510229A (ja) プロセッサバス構成
US7788429B2 (en) Cross coupled unidirectional data ring
TW202418094A (zh) 串列周邊介面的邏輯控制裝置、主從系統及其主從切換方法