TW201842503A - 磁性記憶體、半導體裝置、電子機器及磁性記憶體之讀出方法 - Google Patents

磁性記憶體、半導體裝置、電子機器及磁性記憶體之讀出方法 Download PDF

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Abstract

[課題]提供一種記憶多值資訊的磁性記憶體，且為可充分確保讀出容限而進行讀出的磁性記憶體。 　　[解決手段]提供一種磁性記憶體，其係具備：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。

Description

磁性記憶體、半導體裝置、電子機器及磁性記憶體之讀出方法
本揭露係有關於磁性記憶體、半導體裝置、電子機器及磁性記憶體之讀出方法。
從大容量伺服器到行動終端，隨著各種資訊機器的飛躍性的發展，構成其的記憶體或邏輯電路等之元件，也追求高集縮化、高速化、低耗電化等，更高性能化。尤其是非揮發性半導體記憶體之進步係為顯著，例如，作為大容量檔案記憶體的快閃記憶體，正以淘汰硬碟的趨勢而邁向普及。另一方面，從程式碼儲存體用途甚至上看對工作記憶體之適用，企圖置換掉現在一般所被使用的NOR快閃記憶體、DRAM(Dynamic Random Access Memory)等的FeRAM(Ferroelectric random access Memory)、MRAM(Magnetic Random Access Memory)、PCRAM(Phase-Change Random Access Memory)等各式各樣之類型的半導體記憶體之開發，正在邁進。此外，這些其中一部分已經被實用化。
上述其中之1者的MRAM，係藉由使MRAM所具有的磁性記憶元件之磁性體的磁化狀態改變，電阻就會改變，利用這點而進行資訊的記憶。因此，藉由判別隨著磁化狀態之變化而被決定的上記磁性記憶元件之電阻狀態，詳言之，藉由判別磁性記憶元件之電阻之大小，就可讀出已被記憶之資訊。此種MRAM，係可高速動作，同時，可幾乎無限(1015 次以上)地改寫，再者由於信賴性也很高，因此已經被使用在產業自動化或飛航機等之領域。甚至，MRAM係由於其高速動作與高信賴性，因此期待今後往程式碼儲存體或工作記憶體之發展。
再者，在MRAM之中，關於使用自旋力矩磁化反轉而使磁性體之磁化做反轉的MRAM，係具有高速動作等之上述優點，同時可低耗電化、大容量化，因此被寄予更大的期待。此外，此種利用自旋力矩磁化反轉的MRAM，係被稱為STT-MRAM(Spin Transfer Torque-Magnetic Random Access Memory)(自旋注入型MRAM)。
又，為了加大記憶容量，換句話說，為了大容量化，STT-MRAM的高密度化，正被研討。作為實現高密度化的方法之1可舉出，將複數個磁性記憶元件配置在1個記憶胞內，在1個記憶胞中記憶多值資訊。例如可舉出，如下記專利文獻1所揭露，於1個記憶胞內，將對基板呈垂直方向而重疊的2個磁性記憶元件做電性串聯連接這類的構成。甚至，作為記憶多值資訊的記憶胞的讀出方法，係被揭露於下記專利文獻2。
如上述的將複數個磁性記憶元件配置在1個記憶胞內，令1個記憶胞記憶多值資訊的磁性記憶體之寫入時，可將1個記憶胞中所含之2個不同的磁性記憶元件，分別設成2種類之電阻狀態(高電阻狀態、低電阻狀態)。例如，於1個記憶胞中，係存在有4種類之電阻狀態(例如Ra+Rb、Ra+Rb+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRa+ΔRb之4種類)之組合，在該當記憶胞之讀出時，係藉由判別該4種類之電阻狀態，以讀出已被記憶之資訊。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2005-310829號公報 　　[專利文獻2]國際公開第2011/135984號 [非專利文獻]
[非專利文獻1]S.Mangin et al. Nature materials,vol.5 March2006,p.210
[發明所欲解決之課題]
如上述的將複數個磁性記憶元件配置在1個記憶胞內，令1個記憶胞記憶多值資訊的磁性記憶體之讀出時，若以和單位元之磁性記憶體相同的方式進行讀出，則讀出容限會降低。詳言之，上述的記憶胞之讀出時，必須要能夠區別其係為4種類之電阻狀態(例如Ra+Rb、Ra+Rb+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRa+ΔRb之4種類)之中的相鄰之電阻狀態之哪一者。然而，4種類之電阻狀態中的電阻值之差分，係比在1個記憶胞中具有1個磁性記憶元件的單位元之磁性記憶體中的2種類之電阻狀態的電阻值之差分還要來得小，因此讀出容限會降低。一旦讀出容限降低，則會因為製造參差等而導致記憶多值資訊的磁性記憶體中的電阻狀態之判別變為困難，容易發生讀出錯誤，有時甚至會多量發生無法讀出資訊的不良記憶胞等等。因此，於記憶多值資訊的磁性記憶體中，需要能夠充分確保讀出容限而進行讀出的讀出方法。
於是，在本揭露中，係提出一種，於記憶多值資訊的磁性記憶體中，可充分確保讀出容限而進行讀出的，新穎且改良過的磁性記憶體、半導體裝置、電子機器及磁性記憶體之讀出方法。ㄙ [用以解決課題之手段]
若依據本揭露，則可提供一種磁性記憶體，其係具備：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
又，若依據本揭露，則可提供一種半導體裝置，其係具備：磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持；和與前記磁性記憶體被設在同一晶片上的演算裝置；前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
又，若依據本揭露，則可提供一種電子機器，其係具備：磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持；前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
然後，若依據本揭露，則可提供一種磁性記憶體之讀出方法，係為具備複數個磁性記憶元件的磁性記憶體之讀出方法，該複數個磁性記憶元件係將資訊藉由磁性體之磁化狀態而加以保持，其中，前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係判別前記第2磁性記憶元件之磁化狀態；其中，該磁性記憶體之讀出方法係含有以下步驟：藉由前記第1判別部，基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，來變更前記第2判別部之判別狀態；藉由前記第2判別部，基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態。 [發明效果]
如以上說明，若依據本揭露，則於記憶多值資訊的磁性記憶體中，就可充分確保讀出容限而進行讀出。
此外，上記效果並不一定是限定性的，亦可連同上記效果、或取代上記效果，而達成本說明書所揭露之效果、或根據本說明書所能掌握的其他效果。
以下，一邊參照添附圖式，一邊詳細說明本揭露的理想實施形態。此外，於本說明書及圖面中，關於實質上具有同一機能構成的構成要素，係標示同一符號而省略重複說明。
又，本說明書及圖式中，有時候係將實質上具有同一機能構成的複數構成要素，在同一符號之後標示不同的英文字母來做區別。例如，將實質上具有同一機能構成或邏輯意義的複數構成，因應需要而區別成像是MTJ元件10a及MTJ元件10b。但是，在沒有必要特別區別實質上具有同一機能構成的複數構成要素之每一者的時候，就僅表示同一符號。例如，若無特別需要區分MTJ元件10a及MTJ元件10b時，則簡稱為MTJ元件10。
又，以下說明中所參照的圖式，係為了本揭露之一實施形態之說明與促進其理解而為的圖式，為了便於理解，圖中所示的形狀或尺寸、比例等，有的時候是和實際情形不同。甚至，圖中所示的裝置等，係可參酌以下的說明與公知技術，而做適宜地設計變更。又，在以下的說明中，磁性記憶體等之層積結構的上下方向係對應於，將磁性記憶元件所被設置的基板上的面視為上方時的相對方向，有的時候會和實際依照重力加速度的上下方向不同。
又，於以下的說明中，關於磁化方向(磁矩)或磁異向性的說明之際，為了方便起見，會採用「垂直方向」(對膜面垂直的方向)及「面內方向」(對膜面平行的方向)等用語。但是，這些用語，並不一定意味著磁化的嚴謹之方向。例如，「磁化方向係為垂直方向」或「具有垂直磁異向性」等文字係意味著，相較於面內方向之磁化，垂直方向之磁化是處於比較優位的狀態。同樣地，例如，「磁化方向係為面內方向」或「具有面內磁異向性」等文字係意味著，相較於垂直方向之磁化，面內方向之磁化是處於比較優位的狀態。
又，於以下的說明中，在說明電路構成之際，若無特別聲明，則所謂「連接」，係意味著將複數個要素之間做電性連接。再者，以下說明中的「連接」係不只包含，將複數個要素予以直接地、且電性連接的情況，也包含隔著其他要素而間接地、且電性連接的情況。
此外，說明是按照以下順序進行。 1.本揭露所涉及之技術背景 1.1.STT-MRAM的概要 1.2.MTJ元件之基本構造 1.3.關於寫入及讀出之機制 1.4.關於面內磁化方式及垂直磁化方式的STT-MRAM 1.5.關於記憶多值資訊的記憶胞之讀出方法之探討 2.本揭露的一實施形態 2.1.磁性記憶體1之構成 2.2.讀出方法 3.總結 4.補遺
＜＜1.本揭露所涉及之技術背景＞＞ ＜1.1.STT-MRAM的概要＞ 　　首先，在說明本揭露的一實施形態以前，先說明本揭露所涉及之技術背景。本揭露所涉及之技術，係有關於STT-MRAM(自旋注入型MRAM)。
如之前所說明，藉由磁性體的磁化狀態來記憶資訊的MRAM，係可高速動作，且可幾乎無限(1015 次以上)的改寫，而且由於信賴性也很高，因此已經被使用於各式各樣的領域。在此種MRAM之中，關於藉由從配線所產生的電流磁場而使磁性體之磁化做反轉的MRAM，係由於其磁化反轉之方法，而導致難以降低消耗電力、及大容量化。這是因為，利用來自配線的電流磁場而做磁化反轉的MRAM中，為了要產生足以使得磁性體的磁化做反轉之強度的電流磁場，是需要所定閾值以上的電流，因此容易增加寫入時的消耗電力的緣故。再者，利用來自配線的電流磁場而做磁化反轉的MRAM中，由於用來產生電流磁場的配線是按照每一磁性記憶元件而設置，因此磁性記憶元件的小型化係有極限的緣故。
於是，藉由使用來自配線之電流磁場以外之方法來使磁性體的磁化反轉的MRAM，正被探討。更具體而言，使用自旋力矩磁化反轉，而使磁性體之磁化做反轉的STT-MRAM，正被探討。STT-MRAM，係具有可高速動作、且改寫次數近乎無限大這些MRAM的優點，而且由於可朝低耗電化、大容量化邁進，因此被寄予很大的期待。
作為STT-MRAM的記憶元件，係採用MTJ(Magnetic Tunnel Junction)元件(磁性記憶元件)。在MTJ元件中，主要具有：由磁性體所成之固定層及記憶層、和被設在固定層與記憶層之間的非磁性層。然後，該當MTJ元件，係在通過了具有被固定成所定方向之磁矩的磁性體(固定層)的自旋偏極電子，進入至另一磁性體(記憶層)之際，藉由對另一磁性體之磁矩給予力矩，以發生磁矩之反轉，利用這點來進行記憶。詳言之，有所定閾值以上之電流流過，藉由自旋偏極電子而被給予了所定閾值以上之力矩的磁性體之磁矩，係會往與所被給予之力矩平行的方向而反轉。此外，磁矩的反轉方向，係可藉由變更在磁性體中流過的電流之極性，來加以控制。再者，於該當MTJ元件中，固定層及記憶層的磁矩之方向係為相同方向的平行狀態，是比兩者的磁矩之方向為逆方向的反平行狀態，非磁性層中的電阻係為較低，MTJ元件全體的電阻會變低。於是，在MTJ元件中，是利用起因於磁矩之狀態(磁化狀態)的電阻狀態之差異，來進行1/0之資訊的記憶。
如上述的為了使其產生自旋力矩磁化反轉而必須的電流之絕對值，在0.1μm左右之尺度的MTJ元件中，會是1mA以下。甚至，反轉電流之全體值，係MTJ元件的體積越小就越為減少。此外，使用從配線所產生的電流磁場來使磁性體之磁化做反轉的情況下，磁化反轉時所必須的電流，大約會高達數mA左右。因此，使用自旋力矩磁化反轉的STT-MRAM，相對於使用來自配線之電流磁場所致之磁化反轉的MRAM，可使寫入時所必須的電流變得極小，因此可在低消耗電力下動作。
又，在使用來自配線之電流磁場所致之磁化反轉的MRAM中，需要用來產生電流磁場的字組線等之配線，但是在STT-MRAM中，不需要此種配線。因此，STT-MRAM，係相對於使用來自配線之電流磁場所致之磁化反轉的MRAM，可使MTJ元件變成簡單的結構，可使MTJ元件的小型化變得容易，因此可實現磁性記憶體的更加大容量化。
如以上所述，STT-MRAM，係可維持資訊改寫為高速、且幾乎無制限的MRAM之特性，同時可謀求低耗電化及大容量化。
＜1.2.MTJ元件的基本結構＞ 　　接著，參照圖1，說明使用自旋力矩磁化反轉的STT-MRAM的MTJ元件10的基本結構。圖1係本揭露之一實施形態所述之MTJ元件10之層積構造之一例的模式性圖示的說明圖。
MTJ元件10，係為記憶1個資訊(1/0)的磁性記憶元件。在MTJ元件10的上下，係設有彼此正交的定址用之配線(亦即字組線及位元線)，MTJ元件10，係在這些配線的交點附近，與字組線及位元線連接。此外，於圖1中，這些配線之圖示係省略。
如圖1所示，MTJ元件10係具有，在基底層100之上，依序層積有：磁矩是被固定成所定方向的固定層102、非磁性層104、磁矩的方向係為可變的記憶層106、間隙層108的結構。又，於圖1中雖然省略圖示，但MTJ元件10係被上部電極和下部電極所夾住。再者，MTJ元件10的一方之端子，係隔著選擇電晶體(圖示省略)而還與其他的配線(圖示省略)及字組線(圖示省略)做電性連接，MTJ元件10的他方之端子，係與位元線(圖示省略)做電性連接。藉此，在已被選擇電晶體所選擇的MTJ元件10中，透過字組線及位元線，而在MTJ元件的下部電極與上部電極之間會有電壓被施加，而對該當MTJ元件10的記憶層106進行資訊的寫入及讀出。
固定層102，係由含有強磁性體材料的磁性體所形成，藉由高的保磁力等，磁矩的方向係被固定。非磁性層104，係由各種非磁性體等所形成，被設在固定層102與記憶層106之間。記憶層106，係由含有強磁性體材料的磁性體所形成，對應於所記憶的資訊，磁矩的方向會變化。然後，基底層100及間隙層108，係作為電極、結晶配向性之控制膜、保護膜等而發揮機能。
此外，在圖1中，作為MTJ10的層積結構，雖然圖示了，以記憶層106為基準而在下方向被層積有非磁性層104及固定層102的結構，但MTJ元件10係不限定於所述結構。例如，MTJ元件10，係亦可還包含有其他的層，或者固定層102與記憶層106的位置亦可互換。
＜1.3.關於寫入及讀出之機制＞ 　　接下來，說明MTJ元件10中的資訊之寫入、及讀出之機制。首先說明，MTJ元件10中的資訊的寫入機制。在MTJ元件10中，對記憶層106的資訊之寫入，係如之前所說明，是使用自旋力矩磁化反轉而為之。
此處，說明自旋力矩磁化反轉的細節。電子係具有2種類的自旋角動量，這點已為人知。於是，假設將自旋角動量，定義成朝上的自旋角動量、和朝下的自旋角動量的2種類之自旋角動量。在非磁性體內部，朝上的自旋角動量與朝下的自旋角動量係為同數，而在強磁性體內部中，這兩者的數量係有差異。
然後，此處係考慮，在MTJ元件10中，固定層102與記憶層106的磁矩之方向係為彼此互異的反平行狀態，在此狀態下，令電子從固定層102進入至記憶層106的情況。
當電子通過了固定層102的時候，會產生自旋偏極，亦即，朝上的自旋角動量與朝下的自旋角動量的數量間，會產生差異。然後，若非磁性層104之厚度為十分薄的情況下，則在該自旋偏極變為緩和而變成通常的非磁性體中的非偏極(朝上與朝下之電子的數量為同數)狀態以前，該當電子就可進入到記憶層106中。
在記憶層106中，自旋偏極之方向係與進入的電子相反。因此，為了降低系統全體的能量，進入的電子之一部分係會反轉，亦即自旋角動量之朝向會發生變化。此時，由於在系統全體中自旋角運動量係為守恆，因此與已反轉之電子所致之自旋角動量的變化之合計為等價的反作用，會被給予至記憶層106的磁矩。
電流亦即每單位時間通過的電子數係為較少的情況下，則方向改變的電子的總數也較少，因此記憶層106之磁矩中所發生的自旋角動量變化也較小。另一方面，電流亦即每單位時間通過的電子數若為較多，則可對記憶層106之磁矩，將所望之自旋角動量變化，在單位時間內做給予。自旋角動量的時間變化係為力矩，一旦力矩超過所定之閾值，則記憶層106的磁矩就會開始反轉，在反轉了180度的狀態下會變成穩定。此外，記憶層106之磁矩反轉了180度之狀態下變成穩定的原因是，構成記憶層106的磁性體中存在有磁化容易軸，而具有一軸異方性的緣故。藉由如上記的機制，MTJ元件10係會從反平行狀態，變化成固定層102與記憶層106之磁矩的方向為彼此相同的平行狀態。
又，在平行狀態下，當電流相反地使得電子是從記憶層106往固定層102侵入的方向而流動的情況下，抵達固定層102之際而被固定層102所反射而反轉的電子，在進入至記憶層106之際會對記憶層106給予力矩。因此，藉由所被給予的力矩，記憶層106之磁矩係會反轉，MTJ元件10係從平行狀態變化成反平行狀態。
但是，要引發從平行狀態往反平行狀態之反轉所需之反轉電流之電流量，係比使其從反平行狀態往平行狀態反轉的情況，還要更多。此外，從平行狀態往反平行狀態之反轉，係若簡單描述，係由於固定層102之磁矩是被固定，因此固定層102中的反轉是較困難，系統全體的自旋角動量為了守恆，導致記憶層106之磁矩發生反轉之故。如此，MTJ元件10中的1/0之記憶，係藉由從固定層102往記憶層106之方向或其逆向地，通過對應於各個極性的所定閾值以上之電流而為之。如此，藉由使MTJ元件10中的記憶層106之磁矩反轉，使MTJ元件10的電阻狀態改變，就可進行MTJ元件10中的1/0之寫入。
接著說明，MTJ元件10中的資訊的讀出機制。於MTJ元件10中，從記憶層106的資訊之讀出，係使用磁阻效應而為之。詳言之，在夾住MTJ元件10的下部電極(圖示省略)與上部電極(圖示省略)之間通過電流的情況下，根據固定層102與記憶層106的磁矩之方向係彼此為平行狀態還是反平行狀態，MTJ元件10的電阻狀態會有所變化。然後，藉由判別MTJ元件10的電阻狀態，亦即，MTJ元件10所示的電阻之大小，就可將記憶層106中所記憶之資訊，予以讀出。
＜1.4.關於面內磁化方式及垂直磁化方式的STT-MRAM＞ 　　順便一提，在STT-MRAM中係有，採用在面內方向具有磁異向性之磁性體的面內磁化方式的STT-MRAM，和採用在垂直方向具有磁異向性之磁性體的垂直磁化方式的STT-MRAM。一般認為，垂直磁化方式的STT-MRAM是比面內磁化方式的STT-MRAM還要適合於低電力化、大容量化。這是因為，垂直磁化方式的STT-MRAM，在自旋力矩磁化反轉之際所應超過得能量障礙較低，又垂直磁化膜所具有的高磁異向性是對於大容量化所致之微細化的記憶擔體的熱穩定性之維持，較為有利。
詳言之，若令面內磁化方式的STT-MRAM的反轉電流為Ic_para，則可藉由如下的數式(1)(2)來表示反轉電流。
又，若令垂直磁化方式的STT-MRAM的反轉電流為Ic_perp，則可藉由如下的數式(3)(4)來表示反轉電流。
於上記式(1)至(4)中，係A係為常數，α係為阻尼常數，Ms係為飽和磁化，V係為元件體積，g(0)p、g(π)p係分別為平行狀態、反平行狀態時自旋力矩傳達至對方磁性層的效率的相關係數，Hk係為磁異向性(參照非專利文獻1)。
此處，在探討具有相同磁性體的面內磁化方式的STT-MRAM與垂直磁化方式的STT-MRAM中的反轉電流時，比較上記式(1)與上記式(3)，並比較上記式(2)與上記式(4)。若依據該當比較，則垂直磁化方式的STT-MRAM的(Hk-4πMs)，係比面內磁化方式的STT-MRAM的(Hk+2πMs)還小。因此，垂直磁化方式的STT-MRAM，係反轉電流較小，可降低寫入之際的反轉電流，在此一觀點上，可知是比較合適的。
此外，關於以下說明的本揭露的一實施形態所述之磁性記憶體，係可為面內磁化方式的STT-MRAM與垂直磁化方式的STT-MRAM之任一者。
＜1.5.關於記憶多值資訊的記憶胞之讀出方法之探討＞ 　　接著，說明本發明人們所探討的記憶多值資訊的記憶胞之讀出方法。如之前所說明，為了STT-MRAM的大容量化，STT-MRAM的更進一步的高密度化係被需求。然而，STT-MRAM的胞面積，係會因為位元線、字組線這類配線、或決定連接配線間的接觸部之形狀及大小等的設計規則，其下限係被決定。於是，為了高密度化，在1個記憶胞內將朝垂直方向重疊的2個磁性記憶元件做電性串聯連接，而在1個記憶胞中記憶多值資訊的結構，係被探討。
首先，將此處所被探討的比較例所述之記憶多值資訊的磁性記憶體之一例，參照圖7來加以說明。圖7係比較例所述之記憶多值資訊的磁性記憶體之一例的模式性圖示的電路圖。此外，於圖7中，係在比較例所述之磁性記憶體之中，將1個記憶胞所對應之部分予以節錄而圖示。如圖7所示，在比較例所述的記憶胞中，係在彼此正交的定址用之配線(亦即位元線70及字組線72)之間，有2個MTJ元件10a、10b與選擇電晶體20，是被串聯地電性連接。又，這些MTJ元件10a、10b的電阻特性係如後述，是設成於同一記憶狀態(電阻狀態)下為彼此互異。再者，關於這些MTJ元件10a、10b係如後述，是設成各個記憶層106的磁矩做反轉的反轉電流之閾值，也是彼此互異。
接著，關於圖7所示的比較例所述之記憶胞的讀出，參照圖8及圖9來加以說明。圖8係比較例所述之記憶多值資訊的磁性記憶體之電阻狀態之一例的說明用說明圖。又，圖9係比較例所述之記憶多值資訊的磁性記憶體之讀出方法之一例的說明用說明圖。此外，於以下的說明中，MTJ元件10a、10b的電阻特性是設成，在同一記憶狀態(低電阻狀態或高電阻狀態)下為彼此互異。詳言之，關於MTJ元件10a，係將電阻較低的低電阻狀態之電阻值設成Ra，將電阻較高的高電阻狀態之電阻值設成Ra+ΔRa，關於MTJ元件10b，係將低電阻狀態之電阻值設成Rb，將高電阻狀態之電阻值設成Rb+ΔRb。再者，各電阻值Ra、Rb、Ra+ΔRa、Rb+ΔRb，係設成絕對值是彼此互異。亦即，低電阻狀態下的MTJ元件10a與MTJ元件10b，係呈現彼此互異的電阻值，至於高電阻狀態下的MTJ元件10a與MTJ元件10b也是，呈現彼此互異的電阻值。又，於以下的說明中，MTJ元件10a、10b的反轉電流係設成彼此互異。詳言之，於比較例中，係將MTJ元件10a的反轉電流之閾值設成+Ia、-Ia，將MTJ元件10b的反轉電流之閾值設成+Ib、-Ib。然後，於比較例中，反轉電流的各閾值+Ia、-Ia、+Ib、-Ib，係絕對值全部不同，且被設定成-Ib＜-Ia＜0＜+Ia＜+Ib。
首先，關於圖7所示的比較例所述之記憶胞的電阻狀態，參照圖8來說明。於比較例所述的記憶胞中，MTJ元件10a及MTJ元件10b的合成串聯電阻，係會因為寫入電流，而可變成4種類的電阻狀態。更具體而言，合成串聯電阻的電阻狀態，係從高而低，而為Ra+Rb+ΔRa+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRb、Ra+Rb之4種類。藉由判別這些4種類的電阻狀態之差異，就可從比較例所述之記憶胞，讀出資訊。
接著，關於具有上述4種類之電阻狀態的比較例所述之記憶胞的讀出方法之一例，參照圖9來加以說明。
比較例所述之讀出方法，係分成2次的步驟而為之。首先，比較例所述之讀出方法，係於第1步驟中，將與合成串聯電阻做比較的參考電阻設定成RR2，使用未圖示的周邊電路，來判別上記記憶胞的合成串聯電阻之狀態。此時，合成串聯電阻之狀態是被判別成，係為A)Ra+Rb+ΔRa+ΔRb或Ra+Rb+ΔRa、B)Ra+Rb+ΔRb或Ra+Rb之2個狀態的哪一者。然後，第1步驟中的結果，若為A)的情況，則將參考電阻設定成RR1，進行第2步驟。然後，根據第2步驟的結果，合成串聯電阻之狀態，係被確定是Ra+Rb+ΔRa+ΔRb、或Ra+Rb+ΔRa之哪一者。另一方面，第1步驟的結果為B)的情況下，則將參考電阻設定成RR3，進行第2步驟。然後，根據第2步驟的結果，合成串聯電阻之狀態，係被確定是Ra+Rb+ΔRb、或Ra+Rb之哪一者。
此時，無論在哪種情況下，在第2步驟中係都會進行，在4種的合成串聯電阻之狀態之中，判別是相鄰的電阻狀態之哪一者。此時的相鄰的電阻狀態之電阻值之差分，係比在1個記憶胞中具有1個磁性記憶元件的單位元之記憶胞中的2種類的電阻狀態之電阻值之差分還小。因此，於比較例所述之記憶胞中，進行上述的比較例所述之讀出的情況下，讀出容限會比單位元之記憶胞還要降低。
於是，於記憶多值資訊的磁性記憶體中，需要能夠充分確保讀出容限而進行讀出的讀出方法。然後，有鑑於如此狀況，本發明人們才得以創作出以下所說明的本揭露的一實施形態。以下詳細說明，本發明人們所創作的本揭露的一實施形態之細節。
＜＜2.本揭露的一實施形態＞＞ ＜2.1.磁性記憶體之構成＞ 　　以下，參照圖1至圖4，說明本揭露的一實施形態所述之磁性記憶體1之構成。圖2係本實施形態所述之磁性記憶體1之一例的模式性圖示的概略構成圖(斜視圖)。圖3係本實施形態所述之磁性記憶體1之一例的模式性圖示的概略構成圖(剖面圖)。然後，圖4係本實施形態所述之磁性記憶體1之一例的模式性圖示的電路圖。此外，於以下的說明中，本實施形態所述之磁性記憶體1所含的MTJ元件10，係假設是垂直磁化方式的MTJ元件來做說明。然而，於本實施形態中，並非限定於垂直磁化方式的MTJ元件，亦可為面內磁化方式的MTJ元件。
如圖2所示，於本實施形態所述的磁性記憶體1中，在彼此交叉(正交)的2種類之定址配線(例如位元線70及字組線72)的交點附近，配置有被串聯地電性連接的MTJ元件(第2磁性記憶元件)10a及MTJ元件(第1磁性記憶元件)10b。然後，在2個MTJ元件10a、10b之間，係有與位元線(第1配線)70平行而延設的配線(第3配線)76，被電性連接。又，MTJ元件10a的位於與MTJ元件10b相反側的端子，係被電性連接至位元線70，MTJ元件10b的位於與MTJ元件10a相反側的端子，係被電性連接至選擇電晶體20。此外，MTJ元件10a、10b，係在同一記憶狀態下的電阻值為彼此互異(詳言之，在高電阻狀態下的MTJ元件10a、10b的電阻值係為彼此互異，而且，在低電阻狀態下的MTJ元件10a、10b的電阻值係為彼此互異)，再者，MTJ元件10a、10b的各個記憶層106的磁矩做反轉的反轉電流之閾值，也是彼此互異。詳言之，於以下的說明中，關於MTJ元件10a，係將電阻較低的低電阻狀態之電阻值設成Ra，將電阻較高的高電阻狀態之電阻值設成Ra+ΔRa，然後，將MTJ元件10a的反轉電流之閾值設成+Ia、-Ia。又，關於MTJ元件10b，係將低電阻狀態之電阻值設成Rb，將高電阻狀態之電阻值設成Rb+ΔRb，然後，將MTJ元件10b的反轉電流之閾值設成+Ib、-Ib。然後，反轉電流的各閾值+Ia、-Ia、+Ib、-Ib，係絕對值全部不同，且被設定成-Ib＜-Ia＜0＜+Ia＜+Ib。
更具體而言，於磁性記憶體1中，係如圖2所示，在被矽基板等之半導體基體200的元件分離層206所分離的領域中，形成有用來選擇MTJ元件10a、10b所需之選擇電晶體20。該當選擇電晶體20係具有：閘極電極(字組線)72、源極領域202及汲極領域204。此外，在圖示的例子中，係假設1個記憶胞是含有：2個MTJ元件10a、10b、和用來選擇該當MTJ元件10a、10b所需之1個選擇電晶體20。然後，於磁性記憶體1中，係在半導體基板200上排列有複數個記憶胞。此外，於圖2中，係在磁性記憶體1之中，將4個記憶胞所對應之部分予以節錄而圖示。又，於圖3及圖4中，係在磁性記憶體1之中，將1個記憶胞所對應之部分予以節錄而圖示。
又，閘極電極72，係往圖2中的縱深方向而延設，兼任一方之位址配線(字組線(第2配線)72)。對汲極領域204，係有配線74被電性連接，汲極領域204係被構成為，可透過該當配線74而適宜地變更其電位。此外，在圖2所圖示的例子中，汲極領域204，係在相鄰配置的選擇電晶體20間，被共通地形成。又，在源極領域202之上方，配置有彼此被串聯電性連接的2個MTJ元件10a、10b。被串聯連接的2個MTJ元件10a、10b之間，係有朝與字組線72正交之方向而延設的配線76，被電性連接。再者，已被串聯連接的2個MTJ元件10a、10b之上方係有他方之位址配線也就是位元線70，朝與字組線72正交之方向而延設。又，在源極領域202與MTJ元件10b之間、MTJ元件10b與配線76之間、配線76與MTJ元件10a之間、及MTJ元件10a與位元線70之間，係設有接觸層208。這些係隔著該當接觸層208而被彼此電性連接。
又，MTJ元件10a、10b，係如之前所說明，使各個記憶層106之磁矩藉由自旋力矩磁化反轉而做反轉，就可進行1/0資訊之寫入。此外，關於MTJ元件10的具體層積結構，係於後述。
再者，在磁性記憶體1係設有，可對字組線72、配線74及位元線70施加所望之電流的電源電路(圖示省略)。在資訊寫入時，上記電源電路，係對欲進行寫入的所望之記憶胞所對應之位址配線(亦即字組線72及位元線70)施加電壓，在MTJ元件10a、10b中通過電流。此時，是以使得MTJ元件10a、10b中所流過的電流會大於各個反轉電流(閾值)的方式，適宜調整被連接至位址配線、及汲極領域204的配線74之電位。藉此，MTJ元件10a、10b的各記憶層106的磁矩之方向係會反轉，就可在MTJ元件10a、10b中寫入資訊。此時，藉由透過配線74而適宜調整汲極領域204之電位，就可控制MTJ元件10a、10b中所流過的電流之方向，可控制MTJ元件10a、10b的各記憶層106中使磁矩做反轉的方向。亦即，藉由適宜調整汲極領域204之電位，就可控制在MTJ元件10a、10b中是要寫入「1」及「0」之哪一者之資訊。
另一方面，在資訊讀出時，係藉由上記電源電路對欲進行讀出的所望之記憶胞所對應之字組線72施加電壓，偵測從配線76或位元線70通過MTJ元件10a、10b而流動到選擇電晶體20為止的電流。藉由TMR(穿隧磁阻)效應，隨著MTJ元件10a、10b的各記憶層106中的磁矩之方向，MTJ元件10a、10b之各自的電阻會有所變化，因此可基於所偵測到的電流值之大小而讀出1/0之資訊。此時，讀出時的電流，係比寫入時所通過的電流還要小很多，因此讀出時MTJ元件10a、10b的各記憶層106中的磁矩之方向係不會變化。亦即，在MTJ元件10a、10b中，係可做非破壞性的資訊之讀出。此外，本實施形態所述之讀出方法之細節係於後述。
接著說明，本實施形態所述之MTJ元件10a、10b之層積結構之細節。MTJ元件10a、10b，係如圖1所示，具有在基底層100之上，依序層積有：磁矩是被固定成所定方向的固定層102、非磁性層104、磁矩的方向係為可變的記憶層106、間隙層108的結構。
於本實施形態中，固定層102及記憶層106，係由強磁性體材料所形成。作為該當強磁性體材料係可舉出例如：TbFeCo及GdFeCo等之非晶質垂直磁化材料、或具有CoPt及FePt等之結晶磁異向性的磁性體材料。再者，作為該當強磁性體材料係也可舉出例如，從Fe、Co及Ni之中所選擇出來的至少1種以上、從B及C之中所選擇出來的至少1種以上的合金磁性體材料。此外，固定層102及記憶層106，係由Co-Fe-B系之合金磁性體材料來形成，較為理想。關於該細節將於後述。
又，固定層102，係必須為磁矩之方向不會隨著寫入或讀出而變化，但並不一定需要被固定成特定之方向。例如，固定層102，係只要藉由使其保磁力比記憶層106還大，或使膜厚較厚，或使磁性阻尼常數較大，就可使其磁矩之方向，比記憶層106還要難以變化。又，磁矩方向的固定，係可藉由使PtMn、IrMn等之反強磁性體接觸於固定層102，或者將接觸於這些反強磁性體的磁性體隔著Ru等之非磁性體而做磁性耦合而為之。
甚至，固定層102係亦可具有，由至少2層之磁性體層與Ru等之非磁性體層所層積而成的層積鐵結構(亦稱層積鐵銷結構)。由於固定層102是成層積鐵銷結構，因此可使其對外部磁場為鈍化，可遮斷起因於固定層102的洩漏磁場，並且藉由複數個磁性層的層間耦合，可謀求固定層102的垂直磁異向性之強化。
又，在記憶層106中所使用的垂直磁化膜中，係以使得該當垂直磁化膜所受到的實效性反磁場之大小會比飽和磁化量Ms還小的方式，來調整組成，較為理想。例如，如上述，作為記憶層106的強磁性材料，是選擇Co-Fe-B系之合金磁性體材料，以降低記憶層106所受到的實效性反磁場之大小，而使該當反磁場之大小，會比記憶層106之飽和磁化量Ms還小。藉此，可使記憶層106的磁矩之方向，設成對膜面垂直的方向。
又，於本實施形態中，係以使得記憶層106所受到的實效性反磁場之大小會比記憶層106之飽和磁化量Ms還小的方式，來形成記憶層106，較為理想。藉此，記憶層106所受到的反磁場會變低，可減低用來使記憶層106之磁矩之方向做反轉所需之寫入電流的電流量。這是因為，記憶層106是具有垂直磁異向性，因此反轉電流會較小，在反磁場的觀點上較為有利。
再者，於本實施形態中，非磁性層104係由非磁性體材料所形成。更具體而言，非磁性層104係可使用例如：氧化鎂、氧化鋁、氮化鋁、SiO2 、Bi2 O3 、MgF2 、CaF、SrTiO2 、AlLaO3 、Al-N-O等之各種絕緣體、介電體、半導體來形成。又，非磁性層104是以氧化鎂來形成的情況下，係可提高磁阻變化率(MR比)。藉由如此提高MR比，可提升自旋注入之效率，可降低用來使記憶層106的磁矩之方向做反轉所需之電流密度。又，亦可將構成非磁性層104的材料置換成金屬材料，藉由巨大磁阻(GMR)效應而進行自旋注入。甚至，非磁性層104的膜厚係被調整，以使得各MTJ元件10a、10b得以確保足夠的耐壓特性。
又，基底層100及間隙層108，係被當作電極或結晶配向性之控制膜來被使用，又，也可當作保護層來被使用。詳言之，基底層100，係以各種金屬材料或合金材料來形成，與被設在基底層100之下的電極層(圖示省略)之間，實現優良的導通。又，間隙層108，係由例如Ru等之非磁性體來形成，防止MTJ元件10中所含之固定層102及記憶層106之氧化，與被設在間隙層108之上的電極層(圖示省略)之間，實現優良的導通。
又，於上述的說明中，本實施形態所述之磁性記憶體1的1個記憶胞，係假設含有被串聯連接的2個MTJ元件10a、10b來做說明，但於本實施形態中係不限定於此。於本實施形態中，例如，在1個記憶胞中，亦可含有3個以上之彼此串聯連接的MTJ元件10。此情況下，1個記憶胞中所含之各MTJ元件10的各記憶層106之磁矩做反轉的反轉電流之閾值係為彼此互異，再者，同一電阻狀態下的各MTJ元件10之電阻值係為彼此互異。再加上，此情況下，1個記憶胞中所含之MTJ元件10增加的部分，會導致被連接在各MTJ元件10之間的配線76被增設。
又，本實施形態所述之MTJ元件10a、10b，係從基底層100至間隙層108為止都是在真空裝置內被連續性地形成，其後，藉由蝕刻等之加工而進行MTJ元件10a、10b之圖案化，藉此就可加以形成之。此外，關於層積的2個MTJ元件10a、10b之形成，係例如，先形成位於下側的MTJ元件10b之後，形成接觸層208，在該當接觸層208之上形成位於上側的MTJ元件10a，藉此就可進行之。或者是，層積的2個MTJ元件10a、10b之形成，係將構成2個MTJ元件10a、10b的各積層被依序成膜後，藉由整體的圖案化，也可進行之。
甚至，如之前所說明，於本實施形態所述之磁性記憶體1中，1個記憶胞中所含之MTJ元件10a、10b之各者的同一電阻狀態下的電阻值，係為彼此互異。又，本實施形態所述之磁性記憶體1中，1個記憶胞中所含之MTJ元件10a、10b的各個記憶層106的磁矩做反轉的反轉電流之閾值，也是彼此互異。亦即，於本實施形態中，所被層積的MTJ元件10a、10b，係具有彼此互異的特性。如此，在作成具有彼此互異之特性的MTJ元件10a、10b的情況下，係只要使得該當MTJ元件10a、10b形成為具有彼此互異之組成的材料之層積結構即可。又，也可將該當MTJ元件10a、10b所具有的各層積之膜厚形成為彼此互異。或者，也可將MTJ元件10a、10b，以由同一組成之材料所成之，具有相同膜後的各層積來加以構成，此情況下，只要將MTJ元件10a、10b加工，使得其在垂直於層積方向之平面做切斷之際的元件剖面形狀會是彼此互異即可。詳言之，MTJ元件10a、10b是以由同一組成之材料所成之，具有相同膜後的各層積來加以構成的情況下，在MTJ元件10a、10b中做所必須的電壓，會是幾乎相同。因此，藉由將MTJ元件10a、10b加工成，在垂直於層積方向之平面做切斷之際的剖面積係為彼此互異，就可使得MTJ元件10a、10b的反轉電流變成是彼此互異的值。甚至，於本實施形態中，係亦可將上述的方法做組合，以作成具有彼此互異之特性的MTJ元件10a、10b。
接著，將本實施形態所述之磁性記憶體1之讀出時所必須的周邊電路之一例，參照圖5來加以說明。圖5係本實施形態所述之磁性記憶體1的周邊電路之一例的模式性圖示的電路圖。如圖5所示，對上述的本實施形態所述之磁性記憶體1的記憶胞，周邊電路係主要含有：2個感測放大器30a、30b、和3個參考元件40、50a、50b、和2個開關60a、60b。
周邊電路中所含之參考元件40、50a、50b，係例如，由電阻元件所成，在後述的感測放大器30a、30b判別MTJ元件10a、10b的電阻狀態之際，被使用來作為參考。更具體而言，參考元件40係被設定成，MTJ元件10b是處於高電阻狀態時的電阻值(Rb+ΔRb)、與處於低電阻狀態時的電阻值(Rb)的中間之電阻值。參考元件50a係被設定成，MTJ元件10b是處於低電阻狀態，且MTJ元件10a是處於高電阻狀態時的電阻的合成值(Ra+Rb+ΔRa)、與MTJ元件10b是處於低電阻狀態，且MTJ元件10a是處於低電阻狀態時的電阻的合成值(Ra+Rb)的中間之電阻值。參考元件50b係被設定成，MTJ元件10b是處於高電阻狀態，且MTJ元件10a是處於高電阻狀態時的電阻的合成值(Ra+Rb+ΔRa+ΔRb)、與MTJ元件10b是處於高電阻狀態，且MTJ元件10a是處於低電阻狀態時的電阻的合成值(Ra+Rb+ΔRb)的中間之電阻值。
感測放大器30a、30b係具有，偵測通過MTJ元件10a、10b等的感測電流、與通過參考元件40、50a、50b的參考電流，並將這些電流之值加以比較之機能。詳言之，感測放大器(第1判別部)30a，係藉由比較MTJ元件10b之電阻所致之感測電流、與參考元件40所致之參考電流，來判別MTJ元件10b的電阻狀態。然後，感測放大器30a，係基於判別結果來控制開關60a、60b，將感測放大器(第2判別部)30b所使用的參考元件，切換成參考元件50a、50b之其中一者。又，感測放大器30b，係藉由比較MTJ元件10a、10b的合成電阻所致之感測電流、與參考元件50a、50b所致之參考電流，來判別MTJ元件10a、10b的合成電阻的電阻狀態。
詳言之，磁性記憶體1中所含之電源電路(圖示省略)，係對欲進行讀出的所望之記憶胞所對應之字組線72，施加電壓。然後，感測放大器30a，係偵測從配線76通過MTJ元件10b而流動到選擇電晶體20為止的電流，藉由與參考元件40中所流過的電流值做比較，來判別MTJ元件10b的電阻狀態。又，感測放大器30b，係偵測從位元線70通過MTJ元件10a、10b而流動到選擇電晶體20為止的電流，與參考元件50a、50b之任一者中所流過的電流值做比較。然後，感測放大器30b，係藉由該當比較，來判別MTJ元件10a、10b的合成電阻的電阻狀態。
此外，於本實施形態中，周邊電路等係不限定於圖5所示的電路，亦可使用其他的周邊電路。例如，於本實施形態中，周邊電路係亦可由1個感測放大器來構成。此情況下，該當感測放大器，係會隔著複數個開關，而與磁性記憶體1中所含之複數個MTJ元件、參考元件及配線做電性連接。
以上說明了，本實施形態所述之磁性記憶體1之構成。此外，本實施形態所述之磁性記憶體1之構成，係不限定於以上所說明者。亦即，於本實施形態所述之磁性記憶體中，只要MTJ元件10a、10b是如圖2～4所示般地被彼此串聯連接而被包含在1個記憶胞中，在這些MTJ元件10a、10b之間設有配線76即可。又，於本實施形態中，關於各MTJ元件10a、10b的層積結構、或周邊電路之構成，係不限定於圖1及圖5所示者。
＜2.2.讀出方法＞ 　　接著，關於上述的本實施形態所述之磁性記憶體1之讀出方法，參照圖6來加以說明。圖6係本實施形態所述之磁性記憶體1之讀出方法的說明用說明圖。
本實施形態所述之讀出，係分成2次的步驟而為之。此外，圖6的上段係表示，第1步驟中的MTJ元件10b的2個電阻狀態之機率密度分布(圖中以實線表示)。再者，圖6的下段左側係表示，MTJ元件10b是處於低電阻狀態時，MTJ元件10a、10b的合成電阻的2個電阻狀態之機率密度分布(圖中以實線表示)。又，圖6的下段右側係表示，MTJ元件10b是處於高電阻狀態時，MTJ元件10a、10b的合成電阻的2個電阻狀態之機率密度分布。此外，機率密度分布係為，有考慮到製造參差等，表示各電阻狀態下的電阻值之參差的擴展範圍和其電阻值所可能發生的機率。
首先，於第1步驟中，藉由磁性記憶體1中所含之電源電路(圖示省略)，而對欲進行讀出的所望之記憶胞所對應之字組線72，施加電壓。然後，上記電源電路，係透過配線76，對MTJ元件10b施加讀出電流，藉由感測放大器30a，判別MTJ元件10b的電阻狀態。詳言之，第1步驟之判別中所被使用的參考元件40係被設定成，MTJ元件10b是處於高電阻狀態時的電阻值(Rb+ΔRb)、與處於低電阻狀態時的電阻值(Rb)的中間之電阻值。然後，如圖6的上段所示，感測放大器30a，係偵測從配線76通過MTJ元件10b而流動到選擇電晶體20為止的電流，與參考元件40中所流過的電流值做比較。根據該當比較的結果，就可判別MTJ元件10b的電阻狀態是處於低電阻狀態(Rb)還是高電阻狀態(Rb+ΔRb)之哪一者。於圖6的上段中，低電阻狀態(Rb)的機率密度分布之擴展範圍的位於最右側之端部、與高電阻狀態(Rb+ΔRb)的機率密度分布之擴展範圍的位於最左側之端部之間的沿著X軸方向的寬度，係相當於讀出容限。
再者，於第1步驟中，藉由感測放大器30a來判別MTJ元件10b的電阻狀態，隨著所判別出來的MTJ元件10b的電阻狀態，來切換第2步驟中進行判別的感測放大器30b之判別狀態。
詳言之，於第1步驟中，若判別為MTJ元件10b是處於低電阻狀態(Rb)的情況下，則如以下般地切換感測放大器30b之判別狀態。此情況下，MTJ元件10a與MTJ元件10b的合成所得之4個電阻狀態(Ra+Rb、Ra+Rb+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRa+ΔRb)之中，根據第1步驟之結果，MTJ元件10a、10b的電阻狀態，係為最低的電阻狀態(Ra+Rb)、或是第3低的電阻狀態(Ra+Rb+ΔRa)之其中一者(圖6的下段左側之實線)。於是，在如此情況下，係將開關60a設成閉路，將開關60b設成開路，以使得感測放大器30b之讀出時所使用的參考元件會是使用參考元件50a的方式，來切換感測放大器30b的判別狀態。此外，參考元件50a係被設定成，最低之電阻狀態(Ra+Rb)與第3低之電阻狀態(Ra+Rb+ΔRa)的中間之電阻值。
然後，作為第2步驟，上記電源電路(圖示省略)，係透過位元線70，而對MTJ元件10a及MTJ元件10b，施加讀出電流。然後，感測放大器30b，係偵測從位元線70通過MTJ元件10a及MTJ元件10b而流動到選擇電晶體20為止的電流，與參考元件50a中所流過的電流值做比較。如此一來，感測放大器30b就可判別，MTJ元件10a、10b的合成電阻的電阻狀態，係為最低之電阻狀態(Ra+Rb)與第3低之電阻狀態(Ra+Rb+ΔRa)的哪一者。然後，藉由與第1步驟中的判別結果做合併，就可判別MTJ元件10a的電阻狀態是處於低電阻狀態(Ra)還是高電阻狀態(Ra+ΔRa)之哪一者。
此外，此時，如圖6的下段左側所示，感測放大器30b係在上述的4個電阻狀態之中，判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)之哪一者(圖6的下段左側中以實線表示的機率密度分布)。又，於圖6的下段左側中，最低之電阻狀態(Ra+Rb)的機率密度分布之擴展範圍的位於最右側之端部，與第3低之電阻狀態(Ra+Rb+ΔRa)的機率密度分布之擴展範圍的位於最左側之端部之間的沿著X軸方向的寬度，係相當於讀出容限。
亦即，如圖6的下段左側所示，感測放大器30b並不是在上述之4個電阻狀態之中，判別直接相鄰的2個電阻狀態之哪一者，而是判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)之哪一者。如圖6的下段左側所示，直接相鄰的電阻狀態(以實線及虛線表示的各機率密度分布)中，機率密度分布的下擺會有彼此重疊之處。如此機率密度分布之下擺有所重疊的情況，隨著製造參差，有可能導致感測放大器30b無法判別相鄰的電阻狀態之差異。另一方面，於本實施形態中，則是判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)之哪一者(圖6中以實線表示的機率密度分布)。如圖6的下段左側所示，關於隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)，以實線表示的機率密度分布並沒有彼此重疊。甚至，關於2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)的讀出容限也是，具有足夠大小的寬度。因此可知，感測放大器30b係可高精度地判別，其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb、Ra+Rb+ΔRa)之哪一者。亦即，於本實施形態中，因為判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態之哪一者，所以可以充分確保讀出容限。
另一方面，於第1步驟中，若判別為MTJ元件10b是處於高電阻狀態(Rb+ΔRb)的情況下，則如以下般地切換感測放大器30b之判別狀態。此情況下，MTJ元件10a與MTJ元件10b的合成所得之4個電阻狀態(Ra+Rb、Ra+Rb+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRa+ΔRb)之中，根據第1步驟之結果，MTJ元件10a、10b的電阻狀態，係為第2低之電阻狀態(Ra+Rb+ΔRb)、或是最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)之其中一者(圖6的下段右側之實線)。於是，在如此情況下，係將開關60a設成開路，將開關60b設成閉路，以使得感測放大器30b之讀出時所使用的參考元件會是使用參考元件50b的方式，來切換感測放大器30b的判別狀態。此外，參考元件50b係被設定成，第2低之電阻狀態(Ra+Rb+ΔRb)與最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)的中間之電阻值。
然後，作為第2步驟，上記電源電路(圖示省略)，係透過位元線70，而對MTJ元件10a及MTJ元件10b，施加讀出電流。然後，感測放大器30b，係偵測從位元線70通過MTJ元件10a及MTJ元件10b而流動到選擇電晶體20為止的電流，與參考元件50b中所流過的電流值做比較。如此一來，感測放大器30b就可判別，MTJ元件10a及MTJ元件10b的電阻狀態，係為第2低之電阻狀態(Ra+Rb+ΔRb)與最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)的哪一者。然後，藉由與第1步驟中的判別結果做合併，就可判別MTJ元件10a的電阻狀態是處於低電阻狀態(Ra)還是高電阻狀態(Ra+ΔRa)之哪一者。
此外，此時，如圖6的下段右側所示，感測放大器30b係在上述的4個電阻狀態之中，判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb+ΔRb、Ra+Rb+ΔRa+ΔRb)之哪一者(圖6的下段右側中以實線表示的機率密度分布)。又，於圖6的下段右側中，第2低之電阻狀態(Ra+Rb+ΔRb)的機率密度分布之擴展範圍的位於最右側之端部，與最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)的機率密度分布之擴展範圍的位於最左側之端部之間的沿著X軸方向的寬度，係相當於讀出容限。
亦即，如圖6的下段右側所示，感測放大器30b並不是在上述之4個電阻狀態之中，判別直接相鄰的2個電阻狀態之哪一者，而是判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb+ΔRb、Ra+Rb+ΔRa+ΔRb)之哪一者。於本實施形態中，如圖6的下段右側所示，關於隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb+ΔRb、Ra+Rb+ΔRa+ΔRb)，以實線表示的機率密度分布並沒有彼此重疊。甚至，關於2個電阻狀態(Ra+Rb+ΔRb、Ra+Rb+ΔRa+ΔRb)的讀出容限也是，具有足夠大小的寬度。因此可知，感測放大器30b係可高精度地判別，其係為隔著1個電阻狀態而相鄰的2個電阻狀態(Ra+Rb+ΔRb、Ra+Rb+ΔRa+ΔRb)之哪一者。亦即，於本實施形態中，因為判別其係為隔著1個電阻狀態而相鄰的2個電阻狀態之哪一者，所以可以充分確保讀出容限。
如以上，本實施形態所述之讀出方法，係在2次的步驟中進行讀出，隨著第1步驟的判別結果來切換第2步驟中所使用的參考元件，以進行第2步驟之讀出。藉此，即使在記憶多值資訊的磁性記憶體中，仍可充分確保讀出容限而進行讀出。
此外，為了確保充分的讀出容限，關於MTJ元件10a與MTJ元件10b的合成所得的4個電阻狀態(Ra+Rb、Ra+Rb+ΔRb、Ra+Rb+ΔRa、Ra+Rb+ΔRa+ΔRb)，各電阻狀態的電阻值之各差分，是彼此相近的值，較為理想。又，關於最低之電阻狀態(Ra+Rb)、與第3低之電阻狀態(Ra+Rb+ΔRa)之關係，第3低之電阻狀態(Ra+Rb+ΔRa)之電阻值係為最低之電阻狀態(Ra+Rb)之電阻值的2倍左右，較為理想。甚至，關於第2低之電阻狀態(Ra+Rb+ΔRb)、與最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)之關係也是，最高之電阻狀態(Ra+Rb+ΔRa+ΔRb)之電阻值係為第2低之電阻狀態(Ra+Rb+ΔRb)之電阻值的2倍左右，較為理想。
＜＜3.總結＞＞ 　　如以上說明，若依據本實施形態，則即使在記憶多值資訊的磁性記憶體1中，仍可充分確保讀出容限而進行讀出。詳言之，本實施形態所述之讀出方法，係在2次的步驟中進行讀出，於第1步驟中，判別MTJ元件10b的電阻狀態，隨應於第1步驟中的判別結果，來切換第2步驟中所使用的參考元件50。然後，本實施形態所述之讀出方法，係於第2步驟中，判別MTJ元件10a、10b的合成電阻的電阻狀態。然後，本實施形態所述之讀出方法，係使用第1及第2步驟中的判別結果，來判別具有2個MTJ元件10a、10b的記憶多值資訊的磁性記憶體1的記憶資訊。若依據本實施形態，則在該第2步驟中，進行判別的電阻狀態之電阻值之差分，係與在單位元之磁性記憶體中進判別的電阻狀態之電阻值之差分為同等程度，因此可充分確保讀出容限而進行讀出。
亦即，本揭露之實施形態所述之磁性記憶體1中，係即使記憶多值資訊，仍具有與單位元之磁性記憶體同等程度的讀出容限。因此，若依據本實施形態，則可不必犧牲讀出容限，就能實現STT-MRAM的高密度化、高容量化。
此外，本實施形態所述之磁性記憶體1，係亦可與構成演算裝置等的半導體電路一起被搭載於同一半導體晶片而構成半導體裝置(System-on-a-Chip:SoC)。又，本實施形態所述之磁性記憶體1，係可安裝在可以搭載記憶裝置的各種電子機器中。例如，磁性記憶體1，係可搭載於各種行動機器(智慧型手機、平板PC(Personal Computer)等)、筆記型PC、可穿戴裝置、遊戲機器、音樂機器、視訊機器、或數位相機等各種電子機器中，來作為暫時記憶所需之記憶體，或是儲存體。
＜＜4.補充＞＞ 　　以上雖然一面參照添附圖式一面詳細說明了本揭露的理想實施形態，但本揭露之技術範圍並非限定於所述例子。只要是本揭露之技術領域中具有通常知識者，自然可於申請專利範圍中所記載之技術思想的範疇內，想到各種變更例或修正例，而這些當然也都屬於本揭露的技術範圍。
又，本說明書中所記載之效果僅為說明或例示，並非限定。亦即，本揭露所述之技術，係亦可連同上記效果、或取代上記效果，而達成根據本說明書之記載而由當業者所自明的其他效果。
此外，如以下的構成也是屬於本揭露的技術範圍。 　　(1)一種磁性記憶體，其係具備：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。 　　(2)如上記(1)所記載之磁性記憶體，其中，前記第2判別部，係藉由在前記第1及第2磁性記憶元件之磁化狀態所對應之前記第1及第2磁性記憶元件之合成電阻所可能採取的4個電阻狀態之中，判別其究竟是隔著1個前記電阻狀態而相鄰之2個前記電阻狀態之哪一者，以判別前記第2磁性記憶元件之磁化狀態。 　　(3)如上記(1)或(2)所記載之磁性記憶體，其中，還具備：複數個參考元件，係在前記第1及第2判別部判別前記第1及第2磁性記憶元件之磁化狀態之際，會被使用；藉由切換前記第2判別部所使用的前記參考元件，以變更前記第2判別部之判別狀態。 　　(4)如上記(3)所記載之磁性記憶體，其中，還具備：開關，係基於前記第1判別部之判別結果，來切換與前記第2判別部做電性連接的前記參考元件。 　　(5)如上記(1)～(4)之任1項所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係於同一記憶狀態下具有彼此互異的電阻值。 　　(6)如上記(5)所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係具有彼此互異的剖面形狀或剖面積。 　　(7)如上記(1)～(6)之任1項所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係為垂直磁化方式的自旋注入型磁性記憶元件。 　　(8)如上記(1)～(6)之任1項所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係為面內磁化方式的自旋注入型磁性記憶元件。 　　(9)一種半導體裝置，其係具備：磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持；和與前記磁性記憶體被設在同一晶片上的演算裝置；前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。 　　(10)一種電子機器，其係具備：磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持；前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。 　　(11)一種磁性記憶體之讀出方法，係為具備複數個磁性記憶元件的磁性記憶體之讀出方法，該複數個磁性記憶元件係將資訊藉由磁性體之磁化狀態而加以保持，其中，前記磁性記憶體係具有：第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和第1判別部，係判別前記第1磁性記憶元件之磁化狀態；和第2判別部，係判別前記第2磁性記憶元件之磁化狀態；其中，該磁性記憶體之讀出方法係含有以下步驟：藉由前記第1判別部，基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；基於前記第1判別部之判別結果，來變更前記第2判別部之判別狀態；藉由前記第2判別部，基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態。 　　(12)如上記(11)所記載之磁性記憶體之讀出方法，其中，前記第2磁性記憶元件之磁化狀態之判別，係藉由在前記第1及第2磁性記憶元件之磁化狀態所對應之前記第1及第2磁性記憶元件之合成電阻所可能採取的4個電阻狀態之中，判別其究竟是隔著1個前記電阻狀態而相鄰之2個前記電阻狀態之哪一者而為之。
1‧‧‧磁性記憶體
10、10a、10b‧‧‧MTJ元件
20‧‧‧選擇電晶體
30a、30b‧‧‧感測放大器
40、50a、50b‧‧‧參考元件
60a、60b‧‧‧開關
70‧‧‧位元線
72‧‧‧字組線
74、76‧‧‧配線
100‧‧‧基底層
102‧‧‧固定層
104‧‧‧非磁性層
106‧‧‧記憶層
108‧‧‧間隙層
200‧‧‧半導體基板
202‧‧‧源極領域
204‧‧‧汲極領域
206‧‧‧元件分離層
208‧‧‧接觸層
[圖1]本揭露之一實施形態所述之MTJ元件10之層積構造之一例的模式性圖示的說明圖。 　　[圖2]本揭露之一實施形態所述之磁性記憶體1之一例的模式性圖示的概略構成圖(斜視圖)。 　　[圖3]本揭露之一實施形態所述之磁性記憶體1之一例的模式性圖示的概略構成圖(剖面圖)。 　　[圖4]本揭露之一實施形態所述之磁性記憶體1之一例的模式性圖示的電路圖。 　　[圖5]本揭露之一實施形態所述之磁性記憶體1之周邊電路之一例的模式性圖示的電路圖。 　　[圖6]本揭露之一實施形態所述之磁性記憶體1之讀出方法的說明用說明圖。 　　[圖7]比較例所述之記憶多值資訊的磁性記憶體之一例的模式性圖示的電路圖。 　　[圖8]比較例所述之記憶多值資訊的磁性記憶體之電阻狀態之一例的說明用說明圖。 　　[圖9]比較例所述之記憶多值資訊的磁性記憶體之讀出方法之一例的說明用說明圖。

Claims (12)

  1. 一種磁性記憶體，係 　　具備： 　　第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和 　　第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和 　　第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和 　　第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態； 　　基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
  2. 如請求項1所記載之磁性記憶體，其中，前記第2判別部，係藉由在前記第1及第2磁性記憶元件之磁化狀態所對應之前記第1及第2磁性記憶元件的合成電阻所可能採取的4個電阻狀態之中，判別其究竟是隔著1個前記電阻狀態而相鄰之2個前記電阻狀態之哪一者，以判別前記第2磁性記憶元件之磁化狀態。
  3. 如請求項1所記載之磁性記憶體，其中， 　　還具備：複數個參考元件，係在前記第1及第2判別部判別前記第1及第2磁性記憶元件之磁化狀態之際，會被使用； 　　藉由切換前記第2判別部所使用的前記參考元件，以變更前記第2判別部之判別狀態。
  4. 如請求項3所記載之磁性記憶體，其中，還具備：開關，係基於前記第1判別部之判別結果，來切換與前記第2判別部做電性連接的前記參考元件。
  5. 如請求項1所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係於同一記憶狀態下具有彼此互異的電阻值。
  6. 如請求項5所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係具有彼此互異的剖面形狀或剖面積。
  7. 如請求項1所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係為垂直磁化方式的自旋注入型磁性記憶元件。
  8. 如請求項1所記載之磁性記憶體，其中，前記第1及第2磁性記憶元件，係為面內磁化方式的自旋注入型磁性記憶元件。
  9. 一種半導體裝置，係 　　具備： 　　磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持；和 　　與前記磁性記憶體被設在同一晶片上的演算裝置； 　　前記磁性記憶體係具有： 　　第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和 　　第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和 　　第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和 　　第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態； 　　基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
  10. 一種電子機器，其特徵為， 　　具備：磁性記憶體，係具備複數個磁性記憶元件，其係將資訊藉由磁性體之磁化狀態而加以保持； 　　前記磁性記憶體係具有： 　　第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和 　　第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和 　　第1判別部，係基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態；和 　　第2判別部，係基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態； 　　基於前記第1判別部之判別結果，前記第2判別部之判別狀態會被變更。
  11. 一種磁性記憶體之讀出方法，係為具備複數個磁性記憶元件的磁性記憶體之讀出方法，該複數個磁性記憶元件係將資訊藉由磁性體之磁化狀態而加以保持，其中， 　　前記磁性記憶體係具有： 　　第1及第2磁性記憶元件，係被設在彼此交叉之第1配線與第2配線之間，被電性串聯連接；和 　　第3配線，係被電性連接在前記第1及第2磁性記憶元件之間；和 　　第1判別部，係判別前記第1磁性記憶元件之磁化狀態；和 　　第2判別部，係判別前記第2磁性記憶元件之磁化狀態； 　　其中，該磁性記憶體之讀出方法係含有以下步驟： 　　藉由前記第1判別部，基於通過前記第3配線而流往前記第1磁性記憶元件之電流，來判別前記第1磁性記憶元件之磁化狀態； 　　基於前記第1判別部之判別結果，來變更前記第2判別部之判別狀態； 　　藉由前記第2判別部，基於通過前記第1配線而流往前記第1及第2磁性記憶元件之電流，來判別前記第2磁性記憶元件之磁化狀態。
  12. 如請求項11所記載之磁性記憶體之讀出方法，其中， 　　前記第2磁性記憶元件之磁化狀態之判別，係 　　藉由在前記第1及第2磁性記憶元件之磁化狀態所對應之前記第1及第2磁性記憶元件的合成電阻所可能採取的4個電阻狀態之中，判別其究竟是隔著1個前記電阻狀態而相鄰之2個前記電阻狀態之哪一者而為之。
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