TW201835905A - 電腦系統及記憶體裝置 - Google Patents

Abstract

根據一項實施例，一種系統包含：一裝置，其包含一記憶體胞元陣列，該裝置經組態以對該記憶體胞元陣列執行一第一讀取方法之第一讀取操作及一第二讀取方法之第二讀取操作；一處理器，其經組態以自該裝置接收一第一資料，該第一資料係藉由該第一讀取操作而來自該記憶體胞元陣列中之一選定區域，該處理器經組態以在對該選定區域之該第二讀取操作期間使用該第一資料來執行第一計算處理，且經組態以基於該第一資料與一第二資料之一比較結果而藉由一第一信號來獲取該第一計算處理之一結果，該第一信號指示該第一資料係有效的，且該第二資料係藉由該第二讀取操作而來自該選定區域。

Description

電腦系統及記憶體裝置

本文中所闡述之實施例一般而言係關於一種電腦系統及一種記憶體裝置。

近年來，正促進對使用一電阻改變類型記憶體(諸如MRAM)之一電腦系統之開發。

一般而言，根據一項實施例，一種電腦系統包含：一記憶體裝置，其包含一記憶體胞元陣列，該記憶體裝置經組態以對該記憶體胞元陣列執行一第一讀取方法之第一讀取操作及一第二讀取方法之第二讀取操作；及一處理器，其經組態以自該記憶體裝置接收一第一資料，該第一資料係藉由該第一讀取操作而自該記憶體胞元陣列中之一選定區域讀取，該處理器經組態以在對該選定區域之該第二讀取操作期間使用該第一資料來執行第一計算處理，且經組態以基於該第一資料與一第二資料之一比較結果而藉由一第一信號獲取該第一計算處理之一結果，該第一信號指示該第一資料係有效的，且該第二資料係藉由該第二讀取操作而自該選定區域讀取。 [實施例] 將參考圖1至圖31闡述每一實施例之一電腦系統及每一實施例之一記憶體裝置。 在以下解釋中，相同參考編號表示具有相同功能及組態之構成元件。在以下實施例中，當在參考編號的末尾處添加有編號/字母以用於差異化之構成部分(諸如字線WL、位元線BL以及各種電壓及信號)彼此無法區分時，使用其中省略最後數字/字母之一表達。 [A]基本模式 將參考圖1至圖5闡述一實施例之一電腦系統之一基本模式。 (A1)組態 圖1係用於解釋此實施例之電腦系統之一組態實例之一示意圖。 如圖1中所展示，此實施例之電腦系統包含一記憶體裝置1及一處理器9。 處理器9執行計算處理。 處理器9致使記憶體裝置1執行各種指令(請求)。 舉例而言，處理器9指示記憶體裝置1寫入資料。 當執行計算處理時，處理器9指示記憶體裝置1自記憶體裝置1中之一所要位址(選定位址)讀取資料。處理器9將所讀取資料用於計算處理中。 記憶體裝置1包含用於保持資料之一記憶體區域。記憶體區域包含一記憶體胞元陣列。複數個記憶體胞元MC設置於記憶體胞元陣列中。 記憶體裝置1基於來自處理器9之一指令而執行各種操作，諸如資料寫入及資料讀取。 記憶體裝置1基於來自處理器9之一指令而讀取資料。 記憶體裝置1在讀取一記憶體胞元陣列100中之一選定位址中之資料時藉由使用第一讀取操作及第二讀取操作而讀取關於一選定位址之資料。第一讀取操作中所使用之一資料讀取方法不同於第二讀取操作中所使用之一資料讀取方法。記憶體裝置1基於一命令而針對一選定位址連續執行兩個讀取操作。 舉例而言，此實施例之記憶體裝置1係一電阻改變類型記憶體。在一電阻改變類型記憶體中，一可變電阻元件用於一記憶體胞元中之一記憶體元件。 當將一特定量值之一電壓或電流供應至可變電阻元件時，該可變電阻元件之一電阻狀態改變。因此，可變電阻元件轉變為具有複數個電阻狀態(電阻值)。一或多個資料位元與可變電阻元件所轉變而具有的複數個電阻狀態相關聯。以此方式，可變電阻元件用作一記憶體元件。 可變電阻元件之電阻狀態是由一電壓之供應改變還是由一電流之供應改變取決於可變電阻元件之類型。 在此實施例中，舉例而言，電阻改變類型記憶體係MRAM (磁阻隨機存取記憶體)。在MRAM1中，一磁阻效應元件用於一記憶體元件。 ＜記憶體元件之基本操作＞ 將參考圖2闡述作為一記憶體元件之一磁阻效應元件之操作之原理。 如圖2中所展示，一磁阻效應元件400包含至少兩個磁性層401及402以及一非磁性層403。 兩個磁性層401及402中之每一者具有磁化。磁性層401之磁化方向係可變的。磁性層402之磁化方向係不可變的(固定狀態)。 在此實施例中，具有一可變磁化方向之磁性層401稱為一儲存層401，且具有一不可變磁化方向之磁性層402稱為一參考層402。 非磁性層403設置於兩個磁性層401與402之間。非磁性層403用作一穿隧障壁層403。舉例而言，穿隧障壁層403係包含氧化鎂之一絕緣層。 舉例而言，一磁性穿隧接面由兩個磁性層401及402以及穿隧障壁層403形成。在此實施例中，具有一磁性穿隧接面之磁阻效應元件400稱為一MTJ元件400。 舉例而言，磁性層401及402具有垂直磁性各向異性。磁性層401及402之磁化方向(易磁化軸方向)實質上垂直於磁性層之層表面。磁性層401及402之磁化方向實質上平行於層401、402及403之堆疊方向。磁性層401及402之垂直磁性各向異性藉由利用磁性層之介面磁性各向異性及諸如此類而產生。利用磁性層之垂直磁性各向異性之MTJ元件稱為一垂直磁化類型MTJ元件。 MTJ元件(磁阻效應元件) 400之一電阻狀態根據儲存層401之磁化方向與參考層402之磁化方向之間的一相對關係(磁化對準)而改變。 當儲存層401之磁化方向與參考層402之磁化方向相同時，MTJ元件400具有一第一電阻狀態(第一磁化對準狀態)。 當儲存層401之磁化方向與參考層402之磁化方向相反時，MTJ元件400具有一第二電阻狀態(第二磁化對準狀態)。具有第二電阻狀態之MTJ元件400之電阻值高於具有第一電阻狀態之MTJ元件400之電阻值。 以此方式，根據兩個磁性層401及402之磁化對準，MTJ元件400轉變為具有一低電阻狀態及一高電阻狀態中之一者。 舉例而言，MTJ元件400保持1位元之資料(「0」資料及「1」資料)。在此情形中，將MTJ元件400之電阻狀態設定為第一電阻狀態，藉此將記憶體胞元MC設定為一第一資料保持狀態(舉例而言，「0」資料保持狀態)。將MTJ元件400之電阻狀態設定為第二電阻狀態，藉此將記憶體胞元MC設定為一第二資料保持狀態(舉例而言，「1」資料保持狀態)。 在此實施例中，其中MTJ元件400中之儲存層401之磁化方向與參考層402之磁化方向相同之一磁化對準狀態稱為一平行狀態(或P狀態)。 其中MTJ元件400中之儲存層401之磁化方向與參考層402之磁化方向彼此相反之一磁化對準狀態亦稱為一反平行狀態(或AP狀態)。 舉例而言，在將資料寫入至MTJ元件400時，使用一自旋轉移轉矩方法。自旋轉移轉矩方法係一寫入方法，其中儲存層401之磁化方向由在寫入電流IWR1及IWR2流動至MTJ元件400中時產生之一自旋轉矩控制。 當MTJ元件400之磁化對準狀態自AP狀態改變為P狀態時，自儲存層401流動至參考層402之寫入電流IWRl被供應至MTJ元件400。 在此情形中，將具有在與參考層402之磁化方向相同之方向上之一自旋之電子的一自旋轉矩施加至儲存層401之磁化。 當儲存層401之磁化方向與參考層402之磁化方向相反時，藉由所施加自旋轉矩而將儲存層401之磁化方向設定為與參考層402之磁化方向相同。 因此，將MTJ元件400設定為P狀態。以此方式，將「0」資料寫入至記憶體胞元MC。 當將寫入電流IWRl供應至處於P狀態中之MTJ元件400時，儲存層401之磁化方向不改變。因此，MTJ元件400維持P狀態。 當MTJ元件400之磁化對準狀態自P狀態改變為AP狀態時，自參考層402流動至儲存層401之寫入電流IWR2被供應至MTJ元件400。 在此情形中，將具有在與參考層402之磁化方向相反之方向上之一自旋之電子的一自旋轉矩施加至儲存層401之磁化。 當儲存層401之磁化方向與參考層402之磁化方向相同時，藉由所施加自旋轉矩而將儲存層401之磁化方向設定為與參考層402之磁化方向相反。 因此，將MTJ元件400設定為AP狀態。以此方式，將「1」資料寫入至記憶體胞元MC。 當將寫入電流IWR2供應至處於AP狀態中之MTJ元件400時，即使將一自旋轉矩施加至儲存層401之磁化，儲存層401之磁化方向仍不改變。因此，MTJ元件400維持AP狀態。 在自MTJ元件400讀取資料(鑑別MTJ元件400之電阻狀態)時，一讀取電流IRD流動穿過MTJ元件400。讀取電流IRD之一電流值小於儲存層401之一磁化切換臨限值。 基於以下各項而執行資料讀取：讀取電流IRD之電流值、由於讀取電流IRD之一特定節點之一電位之一變化或由讀取電流IRD導致之一感測結果(諸如一電荷累積量)。 舉例而言，自處於高電阻狀態(AP狀態)中之MTJ元件400輸出之讀取電流IRD之電流值小於自處於低電阻狀態(P狀態)中之MTJ元件400輸出之讀取電流IRD之電流值。 根據MTJ元件400之電阻狀態之一差異基於電流IRD之一波動而鑑別由MTJ元件400保持之資料，如上文所闡述。 如上文所闡述，在此實施例之電腦系統中，在自記憶體裝置(MRAM)讀取資料時使用兩種不同讀取方法。 舉例而言，藉由第一讀取方法進行之讀取操作之一週期(執行週期)比藉由第二讀取方法進行之讀取操作之一週期短。藉由第一讀取方法進行之讀取操作之速度比藉由第二讀取方法進行之讀取操作之速度高。 舉例而言，經由藉由第二讀取方法進行之讀取操作獲得之資料之可靠性比經由藉由第一讀取方法進行之讀取操作獲得之資料之可靠性高。 在此實施例中，為自一選定位址讀取資料，執行藉由一參考胞元方法進行之讀取操作及藉由一自參考方法進行之讀取操作。 圖3係用於解釋藉由此實施例之電腦系統中之MRAM之參考胞元方法進行之讀取操作之一基本原理的一示意圖。 如圖3中所展示，一參考胞元RC用於藉由MRAM之參考胞元方法進行之讀取操作中。 參考胞元RC包含一參考電阻元件RR。參考電阻元件RR可為一MTJ元件或者使用金屬或一半導體之一固定電阻元件。 參考電阻元件RR之電阻值具有介於處於低電阻狀態中之MTJ元件400之電阻值(R1)與處於高電阻狀態中之MTJ元件400之電阻值(R2)之間的一電阻值。 包含MTJ元件400之記憶體胞元MC連接至一感測放大器電路520之一個輸入端子。參考胞元RC連接至感測放大器電路520之另一輸入端子。 在資料讀取時，讀取電流(胞元電流) IRD流動穿過待被讀取之一記憶體胞元(此一記憶體胞元在下文中稱為一選定胞元)中之MTJ元件400。 一電流(在下文中稱為一參考電流) IRef流動穿過參考電阻元件RR。 感測放大器電路520在一特定時間感測基於參考電流IRef之一值(電量)且感測基於讀取電流IRD之一值。 感測放大器電路520比較基於所感測參考電流IRef之一值與基於讀取電流IRD之一值。基於比較結果，讀取保持於記憶體胞元MC中之資料。 在一特定時間，參考電流IRef之一電流值比處於P狀態中之MTJ元件400之讀取電流IRD之電流值低且比處於AP狀態中之MTJ元件400之讀取電流IRD之電流值高。以此方式，參考電流IRef係用於在處於P狀態中之MTJ元件400之讀取電流IRD之電流值與處於AP狀態中之MTJ元件400之讀取電流IRD之電流值之間進行鑑別之一參考值。 因此，可藉由比較參考電流IRef與讀取電流IRD而鑑別MTJ元件400之電阻狀態。 因此，鑑別保持於記憶體胞元MC中之資料。 如上文所闡述，執行MRAM1中藉由參考胞元方法進行之讀取操作。 因此，在藉由參考胞元方法進行之讀取操作中，可以一相對高速度(在一短時間內)讀取資料。 圖4係用於解釋藉由此實施例之電腦系統中之MRAM之自參考方法進行之讀取操作之一基本原理的一示意圖。 在圖4中，作為藉由自參考方法進行之讀取操作，例示藉由資料破壞性自參考方法進行之讀取操作。 在藉由自參考方法進行之讀取操作中，不使用參考胞元RC。 如圖4中所展示，在藉由自參考方法進行之讀取操作中對選定胞元MC執行兩個資料讀取(兩個讀取電流供應操作)。在此實施例中，為區分解釋，用於在自參考方法中鑑別資料之兩個資料讀取亦可稱為內部讀取。 在藉由自參考方法進行之讀取操作中，藉由一感測放大器電路(未展示)而比較由於在對選定胞元MC進行之第一資料讀取中之一讀取電流IRDa之電量與由於在對選定胞元MC進行之第二資料讀取中之一讀取電流IRDb之電量。 舉例而言，在藉由資料破壞性自參考方法進行之讀取操作中，在第一資料讀取與第二資料讀取之間將一寫入電流IWR供應至MTJ元件400。 在藉由自參考方法進行之讀取操作時供應之寫入電流IWR係用於將預設資料寫入至MTJ元件400之一電流。此處，預設資料係用作用於判定儲存於MTJ元件中之資料(在供應寫入電流IWR之前的資料)之一參考之資料。在此實施例中，為區分解釋，在藉由自參考方法進行之讀取操作中於第一資料讀取與第二資料讀取之間進行之一寫入電流之供應亦稱為參考資料寫入。 舉例而言，在第一資料讀取之後，將用於寫入「0」資料之一寫入電流供應至待被讀取之MTJ元件400。 當MTJ元件400之磁化對準狀態係AP狀態時，MTJ元件400之磁化對準狀態由於寫入電流IWR之供應而自AP狀態改變為P狀態。 當MTJ元件400之磁化對準狀態係P狀態時，即使供應寫入電流IWR，MTJ元件400仍維持P狀態。 如上文所闡述，在第二讀取電流供應操作(圖4之(c))時將MTJ元件400設定為P狀態。在第一讀取電流供應操作(圖4之(a)中)時，根據待被儲存之資料而將MTJ元件400設定為AP狀態或P狀態。 舉例而言，讀取電流IRDa及IRDb在與寫入電流IWR相同之方向上流動，該寫入電流IWR在MTJ元件之磁化對準狀態自AP狀態改變為P狀態之一方向上流動。然而，讀取電流IRDa及IRDb之電流值小於寫入電流IWR之一電流值。 當MTJ元件400之磁化對準狀態由於寫入電流IWR之供應而改變時，第一讀取電流之一量值不同於第二讀取電流之一量值。 如上文所闡述，當MTJ元件400之磁化對準狀態自AP狀態改變為P狀態時，第二讀取電流IRDb之一量值大於第一讀取電流之一量值。 因此，鑑別保持於選定胞元MC中之資料係「1」資料。 當MTJ元件400之磁化對準狀態未改變時，第二讀取電流IRDb之量值與第一讀取電流IRDa之量值實質上相同。在此情形中，第二讀取電流IRDb與第一讀取電流IRDa之間的一差異係極小的。 因此，鑑別保持於選定胞元MC中之資料係「0」資料。 可在自參考讀取操作中將「1」資料設定為參考資料。在此情形中，將用於寫入「1」資料之一寫入電流供應至待被讀取之MTJ元件400。 以此方式，藉由比較來自一選定胞元本身之兩個輸出而執行藉由自參考方法進行之讀取操作。 經由藉由自參考方法進行之讀取操作所讀取之資料之可靠性比經由藉由參考胞元方法進行之讀取操作所讀取之資料之可靠性高。然而，藉由自參考方法進行之讀取操作之一週期比藉由參考胞元方法進行之讀取操作之一週期長。 在下文中，藉由自參考方法所讀取之資料亦稱為校正資料或替換資料。 當自記憶體裝置1讀取資料時，此實施例之電腦系統連續執行兩個不同讀取方法來讀取資料。 如下文所闡述，此實施例之電腦系統藉由使用藉由兩個不同讀取方法而自記憶體裝置讀取之資料來執行一處理器之計算處理。 (A2)操作 將參考圖5闡述此實施例之電腦系統之基本操作之一實例。 圖5係用於解釋此實施例之電腦系統之基本操作之一流程圖。 如圖5中所展示，當電腦系統執行計算處理時，處理器9指示記憶體裝置讀取用於計算處理之資料(步驟ST0)。 處理器9將一讀取命令、指示待被讀取之資料之一儲存位置之一位址(選定位址)及各種控制信號傳輸至MRAM1。 MRAM1接收讀取命令、選定位址及控制信號。 基於讀取命令及控制信號，MRAM1開始讀取關於選定位址之資料(步驟ST1)。 當執行資料讀取時，MRAM1經由藉由參考胞元方法進行之讀取操作而自選定位址讀取資料(步驟ST2)。因此，MRAM1獲得基於參考胞元方法之資料(第一資料)。 MRAM1將基於參考胞元方法之資料傳輸至處理器9 (步驟ST3)。 在藉由參考胞元方法進行之讀取操作之後，MRAM1經由藉由自參考方法進行之讀取操作而自選定位址讀取資料(步驟ST4A)。在此實施例中，可與自MRAM1至處理器9之基於參考胞元方法之資料之傳輸同時地執行藉由自參考方法進行之讀取操作。在此實施例中，藉由自參考方法進行之讀取操作可與用於傳輸基於參考胞元方法之資料之週期之一部分重疊。在此實施例中，開始藉由自參考方法進行之讀取操作之時序可在開始傳輸基於參考胞元方法之資料之時序之前。 處理器9自MRAM1接收第一資料。與MRAM1中之藉由自參考方法進行之讀取操作並行，處理器9使用基於參考胞元方法之資料來執行計算處理(步驟ST4B)。 在此實施例中，與藉由自參考方法進行之讀取操作並行地使用藉由參考胞元方法進行之讀取操作之結果之資料來執行之計算處理稱為推測計算處理。舉例而言，推測計算處理在藉由自參考方法進行之讀取操作終止之前或在開始比較基於參考胞元方法之資料與基於自參考方法之資料之前開始。 推測計算處理之週期可不完全與藉由自參考方法進行之讀取操作之週期並行。推測計算處理之週期之一部分可與藉由自參考方法進行之讀取操作之週期並行。 在讀取基於參考胞元方法之資料之後，MRAM1獲得基於自參考方法之資料(第二資料)。 MRAM1執行基於參考胞元方法之資料與基於自參考方法之資料之間的比較處理(步驟ST5)。舉例而言，資料比較處理與推測計算處理同時執行。 基於資料比較處理，MRAM1判定基於參考胞元方法之資料是否匹配基於自參考方法之資料(步驟ST6)。 MRAM1將基於兩個資料片段之間的比較處理之結果之一旗標傳輸至處理器9。根據旗標，MRAM1通知處理器9藉由參考胞元方法之資料是有效的還是錯誤的。在此實施例中，用於通知藉由參考胞元方法之資料之有效/錯誤之旗標亦稱為一錯誤通知旗標。 當基於參考胞元方法之資料匹配基於自參考方法之資料時，判定基於參考胞元方法之資料為有效的(正常的或不具有錯誤)。 在此情形中，MRAM1將一第一旗標(其包含指示藉由參考胞元方法之資料係有效的之一有效信號)傳輸至處理器9 (步驟ST7A)。 處理器9接收旗標。若所接收旗標包含有效信號，則處理器9提交推測計算處理之結果(所計算值) (步驟ST7B)。提交之意義係將藉由計算處理而獲得之一所計算值視為有效的且將該值寫入於資料保持區域(舉例而言，暫存器)中。 因此，當藉由參考胞元方法之資料係有效的時，處理器9藉由獲取推測計算處理之結果而終止計算處理。 當基於參考胞元方法之資料不匹配基於自參考方法之資料時，MRAM1將一第二旗標(其包含指示藉由參考胞元方法之資料並非有效(藉由參考胞元方法之資料包含一錯誤)之一錯誤信號)傳輸至處理器9 (步驟ST8A)。 MRAM1將基於自參考方法之資料作為校正資料與包含一錯誤信號(亦稱為一無效信號)之一旗標一起傳輸至處理器9。與錯誤信號一起傳送之資料無需係基於自參考方法之全部資料。舉例而言，在基於自參考方法之資料中，對應於包含藉由參考胞元方法之資料之一錯誤之一部分的一資料部分可與錯誤信號一起傳輸。 處理器9接收旗標及資料。當所接收旗標包含一錯誤信號時，處理器9使用基於自參考方法之資料來執行計算處理(在下文中稱為重新計算處理) (步驟ST8B)。舉例而言，處理器9丟棄推測計算處理之結果。 當獲得重新計算處理之結果時，處理器9提交重新計算處理之結果(步驟ST9)。 以此方式，當藉由參考胞元方法之資料係錯誤的時，處理器9藉由獲取使用藉由自參考方法之資料之計算處理之結果而終止計算處理。 如上文所闡述，此實施例之電腦系統之操作完成。 (A3)概述 在此實施例之電腦系統中，記憶體裝置連續地以一相對高速度執行第一讀取操作及以一相對高可靠性執行第二讀取操作。 記憶體裝置將藉由第一讀取操作而讀取之第一資料傳輸至處理器。 與記憶體裝置中之第二讀取操作之執行並行，處理器使用第一資料來執行計算處理(推測計算處理)。 記憶體裝置藉由第二讀取操作而讀取第二資料。 記憶體裝置比較第一資料與第二資料以判定第一資料是否係有效的。 當基於比較結果而判定第一資料係有效的時，判定使用第一資料之計算處理之結果係有效的。 當基於比較結果而判定第一資料並非有效的時，處理器使用第二資料來執行第二計算處理。 以此方式，實施例之電腦系統可藉由第一讀取操作及使用基於第一讀取操作之資料之計算處理而加速系統之操作(計算處理)。 此實施例之電腦系統可基於第二讀取操作及使用第二資料之計算結果而確保資料及基於第二資料之計算結果之可靠性。 因此，在此實施例之電腦系統中，可增加操作速度，且可改良操作可靠性。 [B]第一實施例 將參考圖6至圖17闡述第一實施例之一電腦系統及其控制方法(操作實例)。 (B1)組態實例 將參考圖6至圖14闡述第一實施例之電腦系統之一組態實例。 ＜電腦系統之組態＞ 圖6係展示此實施例之電腦系統之組態實例之一方塊圖。 如圖6中所展示，一電腦系統1000包含一記憶體裝置1及一處理器9。記憶體裝置1經由一匯流排8連接至處理器9。匯流排8係基於一特定標準之一資料傳送網路。舉例而言，匯流排8包含一電纜、一連接器、無線通信、一網際網路、一內部網路及諸如此類中之至少一者。 記憶體裝置1包含一記憶體電路10及一介面電路20。 記憶體電路10包含用於儲存資料之一記憶體胞元陣列、一寫入電路、一讀取電路及諸如此類。 介面電路20包含一輸出控制電路200及一輸入控制電路290。 輸出控制電路200可控制資料之輸出。 舉例而言，輸出控制電路200包含兩個資料保持電路210及220以及一控制電路230。 資料保持電路210及220分別保持藉由兩種不同讀取方法而讀取之兩個資料片段。控制電路230對資料保持電路210及220中之資料執行各種控制。 輸出控制電路200可比較藉由參考胞元方法而讀取之資料(資料值)與藉由自參考方法而讀取之資料(資料值)。 輸入控制電路290可控制自處理器9至記憶體電路10之資料、位址、命令及各種控制信號之輸入。 處理器9包含一記憶體控制器90、一核心電路99及諸如此類。 記憶體控制器90控制記憶體裝置1與處理器9之間的資料及各種信號之輸入及輸出。 核心電路99執行各種計算處理。 核心電路99包含一計算電路(操作單元)、一資料保持電路及諸如此類。舉例而言，核心電路99包含用於控制推測計算處理之一重新排序緩衝器606。 在下文中，將更具體地闡述記憶體裝置1及處理器9之內部組態。 ＜記憶體裝置之組態＞ 將參考圖7至圖11闡述此實施例之電腦系統之記憶體裝置中之記憶體電路之一內部組態。 記憶體電路10經由一輸入控制電路299自處理器9接收一命令CMD、一位址ADR、輸入資料DIN及各種控制信號CNT。 記憶體電路10將輸出資料DOUT發送至輸出控制電路200。 在MRAM1中，記憶體電路10包含至少一記憶體胞元陣列100、一列解碼器120、一字線驅動器(列線控制電路) 121、一行解碼器122、一位元線驅動器(行線控制電路) 123、一開關電路124、一寫入電路(寫入控制電路) 125、一讀取電路(讀取控制電路) 126及一定序器190。 記憶體胞元陣列100包含複數個記憶體胞元MC。 列解碼器120解碼包含於位址ADR中之一列位址。 字線驅動器121基於列位址之解碼結果而選擇記憶體胞元陣列100之一列(舉例而言，一字線)。 行解碼器122解碼包含於位址ADR中之一行位址。 位元線驅動器123基於行位址之解碼結果而選擇記憶體胞元陣列100之一行(舉例而言，一位元線)。位元線驅動器123經由開關電路124連接至記憶體胞元陣列100。 開關電路124將寫入電路125及讀取電路126中之一者連接至記憶體胞元陣列100及位元線驅動器123。因此，MRAM1執行對應於一命令之操作。 在寫入操作期間，寫入電路125將用於資料寫入之各種電壓及電流供應至基於位址ADR之選定胞元。將資料DIN供應至寫入電路125作為待被寫入至記憶體胞元陣列100之資料。因此，寫入電路125將資料DIN寫入至記憶體胞元MC中。舉例而言，寫入電路125包含一寫入驅動器/接受器(sinker)。 在讀取操作期間，讀取電路126將用於資料讀取之各種電壓或電流供應至基於位址ADR而選擇之記憶體胞元(選定胞元)。因此，讀取儲存於記憶體胞元MC中之資料。 讀取電路126將自記憶體胞元陣列100讀取且用作輸出資料DOUT之資料供應至輸出控制電路200中之資料保持電路210及220。 舉例而言，讀取電路126包含一讀取驅動器及一感測放大器電路。 在此實施例之MRAM中，讀取電路126包含用於執行藉由參考胞元方法進行之讀取操作之一功能(電路部分)及用於執行藉由自參考方法進行之讀取操作之一功能。 定序器190接收命令CMD及各種控制信號CNT。定序器190基於命令CMD及控制信號CNT而控制記憶體電路10中之電路120至126中之每一者之操作。定序器190可根據記憶體電路10中之操作狀態而經由介面電路20將控制信號CNT傳輸至一記憶體控制器90。 舉例而言，定序器190保持關於寫入操作及讀取操作之各種種類之資訊作為設定資訊。 圖8係展示MRAM之記憶體胞元陣列之一內部組態之一實例的一等效電路圖。 如圖8中所展示，將複數個(n個)字線WL (WL ＜0＞、WL ＜1＞、…、WL ＜n-l＞)提供於記憶體胞元陣列100中。將複數個(m個)位元線BL (BL ＜0＞、BL ＜1＞、…、BL ＜m-l＞)及複數個(m個)位元線bBL (bBL ＜0＞、bBL ＜1＞、…、bBL ＜m-l＞)提供於記憶體胞元陣列100中。位元線BL及位元線bBL形成一對位元線。在以下說明中，為闡明解釋，位元線bBL可稱為一源極線。 記憶體胞元MC以一矩陣形式配置於記憶體胞元陣列100中。 在x方向(列方向)上對準之記憶體胞元MC連接至一共同字線WL。字線WL連接至字線驅動器121。字線驅動器121控制基於列位址之字線WL之電位。因此，選擇並啟動由列位址指示之字線WL (列)。 在y方向(行方向)上對準之記憶體胞元MC共同連接至屬於一位元線對之兩個位元線BL及bBL。 舉例而言，記憶體胞元MC包含一可變電阻元件(MTJ元件) 400及一胞元電晶體410。胞元電晶體410用作記憶體胞元MC之一選擇元件。記憶體胞元MC可包含兩個或兩個以上MTJ元件400或者兩個或兩個以上胞元電晶體410。 MTJ元件400之一端連接至位元線bBL。MTJ元件400之另一端連接至胞元電晶體410之一端(源極/汲極中之一者)。胞元電晶體410之另一端(源極/汲極中之另一者)連接至位元線BL。字線WL連接至胞元電晶體410之閘極。 記憶體胞元陣列100可具有一階層位元線系統之一結構。在此情形中，將兩個全域位元線提供於記憶體胞元陣列100中。位元線BL中之每一者經由一對應開關元件連接至全域位元線中之一者。 源極線bBL中之每一者經由一對應開關元件連接至另一全域位元線。全域位元線經由開關電路124連接至寫入電路125及讀取電路126。 圖9及圖10係展示此實施例之MRAM中之讀取電路之一組態實例的等效電路圖。 圖9係用於解釋記憶體胞元陣列之讀取電路之一組態之一實例的一示意圖。 舉例而言，讀取電路126包含複數個感測放大器單元261。 在記憶體胞元陣列100中，設定複數個讀取單元RU。 針對讀取單元RU提供感測放大器單元261中之一者。感測放大器單元261中之一者經由開關電路124連接至對應讀取單元RU。 舉例而言，在資料讀取操作時，並行地驅動感測放大器單元261。關於讀取單元RU中之每一者之待被讀取之記憶體胞元MC並行地執行讀取操作。 因此，讀取電路126可針對一讀取命令而讀取一特定資料大小之資料(兩個或兩個以上位元之資料)。 可逐個地驅動感測放大器單元261。循序地驅動感測放大器單元261，藉此可自記憶體胞元陣列100讀取一特定資料大小之資料。 可將感測放大器單元261提供於記憶體胞元陣列100中。在此情形中，感測放大器單元261自記憶體胞元陣列100讀取1位元之資料。另一選擇係，感測放大器單元261循序地存取複數個選定胞元，藉此讀取一特定資料大小之資料。 圖10係展示此實施例之MRAM之感測放大器單元之一內部組態之一實例的一等效電路圖。 在圖10中，展示在MRAM中之讀取操作時每一電路之一連接關係。在圖10中，提取一感測放大器單元及對應於讀取單元之每一電路。 如圖10中所展示，一讀取驅動器500經由一行選擇開關元件CSW連接至位元線BL。在讀取操作時，當行選擇開關元件CSW接通時，讀取驅動器500將電流(或電壓)供應至位元線BL。 基於一經解碼行位址而控制行選擇開關元件CSW之接通/關斷。 舉例而言，讀取驅動器500係位元線驅動器123之一構成部分。然而，讀取驅動器500可為讀取電路126之一構成部分。舉例而言，行選擇開關元件CSW係開關電路124中之一構成部分。然而，行選擇開關元件CSW可為讀取電路126或位元線驅動器123之一構成部分。 位元線(源極線) bBL經由開關電路124中之一多工器241連接至感測放大器單元261。 在讀取操作時，源極線bBL基於經解碼行位址而經由多工器241連接至感測放大器單元261。舉例而言，開關電路124包含多工器241。多工器241經提供以便對應於讀取單元RU。 感測放大器單元261包含一感測放大器電路520、複數個電容器C1及C2、一參考胞元RC、一參考胞元驅動器590以及複數個開關元件SWl、SW2、SW3、SWA及SWB。 舉例而言，開關元件SWl、SW2、SW3、SWA及SWB係MOS開關。 開關元件SWl及開關元件SW3之每一端連接至多工器241。開關元件SW1之另一端經由開關元件SWA連接至感測放大器電路520之一個輸入端子。開關元件SW3之另一端經由開關元件SWB連接至感測放大器電路520之另一輸入端子。 電容器C1之一端連接至開關元件SWl與開關元件SWA之間的一連接節點。電容器C1之另一端接地。 電容器C2之一端連接至開關元件SW3與開關元件SWB之間的一連接節點。電容器C2之另一端接地。 電容器C1及C2可為連接至感測放大器電路520之輸入端子之電容性元件。電容器C1可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520之輸入端子與記憶體胞元陣列100 (選定胞元MC)。電容器C2可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520之輸入端子與參考胞元RC。 將一控制信號S1供應至開關元件SW1之一控制端子(閘極)。開關元件SW1基於控制信號S1而控制電容器C1與多工器241之間的連接。當開關元件SWl接通時，電容器C1經由一多工器241連接至選定胞元MC。 將一控制信號S3供應至開關元件SW3之一控制端子。開關元件SW3基於控制信號S3而控制電容器C2與多工器241之間的連接。當開關元件SW3接通時，電容器C2經由多工器241連接至選定胞元MC。 感測放大器單元261 (讀取電路126)包含參考胞元RC以便執行藉由參考胞元方法進行之讀取操作。 參考胞元RC之一端連接至讀取驅動器590。參考胞元RC之另一端連接至開關元件SW2。參考胞元RC經由開關元件SW2連接至電容器C2之一端。參考胞元RC經由開關元件SW2及SWB連接至感測放大器電路520之另一輸入端子。 參考胞元RC包含複數個可變電阻元件490A及490B以及一胞元電晶體499。 胞元電晶體499之一端(源極/汲極中之一者)連接至驅動器590之一輸出端子。胞元電晶體499之另一端(源極/汲極中之另一者)連接至可變電阻元件490A及490B之一端。可變電阻元件490A及490B之另一端經由開關元件SW2連接至電容器C2。 兩個可變電阻元件490A及490B並聯連接。藉此，形成介於處於低電阻狀態(P狀態)中之MTJ元件400之電阻值Rl與處於高電阻狀態(AP狀態)中之MTJ元件400之電阻值R2之間的一電阻值。 在藉由參考胞元方法進行之讀取操作時，將電晶體499之一接通電壓施加至胞元電晶體499之閘極。因此，參考胞元RC經啟動以產生一參考電流IRef。 開關元件SW2控制參考胞元RC與電容器C2之間的連接。 將控制信號S2供應至開關元件SW2之一控制端子。基於控制信號S2而控制開關元件SW2之接通/關斷。 開關元件SWA控制電容器C1與感測放大器電路520之一個輸入端子之間的連接。開關元件SWB控制電容器C2與感測放大器電路520之一個輸入端子之間的連接。舉例而言，將一共同控制信號SC供應至兩個開關元件SWA及SWB之控制端子。 感測放大器電路520經由開關元件SWA及SWB連接至電容器C1及C2。經由開關元件SWA將來自電容器C1之一信號供應至感測放大器電路520之一個輸入端子。經由開關元件SWB將來自電容器C2之一信號供應至感測放大器電路520之另一輸入端子。 將一控制信號(感測啟用信號) SEN供應至感測放大器電路520。感測放大器電路520在基於感測啟用信號SEN之信號位準之一改變之一時序處經啟動或撤銷啟動。 感測放大器電路520感測自電容器C1及C2供應至輸入端子之信號且放大所感測信號。感測放大器電路520比較兩個所感測信號。感測放大器電路520輸出基於比較結果之一值作為資料DOUT。 電容器C1及C2在讀取操作時保持用於資料讀取之一電量。 在此實施例中，感測放大器單元261係一電荷整合系統之一差動類型感測放大器。 在藉由參考胞元方法進行之讀取操作時，電容器C1累積由來自選定胞元MC之讀取電流產生之一信號電荷。電容器C2累積由來自參考胞元RC之參考電流產生之一信號電荷。 在藉由自參考方法進行之讀取操作時，電容器C1在第一內部讀取中累積由來自選定胞元MC之讀取電流產生之信號電荷。電容器C2在第二內部讀取中累積由來自選定胞元MC之讀取電流產生之信號電荷。 在每一讀取操作時，對應於兩個電容器C1及C2中之信號電荷(電位)之一信號由感測放大器電路520進行比較，藉此鑑別選定胞元MC中之資料。 因此，讀取選定胞元MC中之資料。 感測放大器單元261可連接至位元線BL。在此情形中，感測放大器單元261保持由位元線BL之放電所產生之一電荷。 ＜輸出控制電路＞ 圖11展示根據此實施例之MRAM之一輸出控制電路之一組態實例。 如圖11中所展示，輸出控制電路200包含兩個讀取緩衝器電路(資料保持電路) 210及220，以及一控制電路230。 控制電路230包含一比較電路231、一選擇電路232、一資料緩衝器電路233、一輸入/輸出電路(I/O電路) 234，及諸如此類。 讀取緩衝器電路210及220經連接至記憶體電路10。將來自記憶體電路10之讀取資料供應至讀取緩衝器電路210及220。 讀取緩衝器電路210暫時保持藉由參考胞元方法讀取之資料DOUT1。讀取緩衝器電路220暫時保持藉由自參考方法讀取之資料DOUT2。 比較電路231比較讀取緩衝器電路210及220中之讀取資料的值。 比較電路231基於兩個讀取資料之比較結果來控制一信號ER (旗標FLG)的信號位準。比較電路231將信號ER供應至選擇電路232及資料緩衝器電路233。 基於信號ER，選擇電路232選擇基於參考胞元方法之資料DOUT1及基於自參考方法之資料DOUT2中之一者。選擇電路232將選定資料輸出至資料緩衝器電路233。 資料緩衝器電路233暫時保持來自選擇電路232之資料。 I/O電路234控制將資料輸出至處理器9之時序。 圖12係展示此實施例之MRAM中之輸出控制電路中之比較電路之一組態實例之一圖式。 如圖12中所展示，自讀取緩衝器電路210及220將藉由參考胞元方法而讀取之資料DOUT1及藉由自參考方法而讀取之資料DOUT2供應至比較電路231。 舉例而言，資料DOUT1及資料DOUT2具有一特定資料長度(資料大小或位元數目)。 比較電路231將資料DOUT1及DOUT2中之每一者劃分成N個資料單元。舉例而言，資料DOUT1包含N個資料單元DU (DU1A、DU2A、...、DUNA)且資料DOUT2包含N個資料單元DU (DU1B、DU2B、...、DUNB)。 舉例而言，比較電路231包含鎖存電路310及320。鎖存電路310及320暫時保持資料單元DU。 比較電路231包含一判定電路350。判定電路350判定在兩個資料片段DOUTl及DOUT2中彼此對應之資料單元DU是否匹配。 舉例而言，判定電路350包含N個XOR閘極351 (351-1、351-2、...、351-N)。 XOR閘極351之一個輸入端子連接至鎖存電路310，且XOR閘極351之另一輸入端子連接至鎖存電路320。將對應資料單元DU供應至XOR閘極351中之每一者之輸入端子。 XOR閘極351輸出指示關於兩個資料單元DU之XOR操作(互斥或)之一結果之信號ER (ERl、ER2、...、ERN)。 當對應兩個資料單元DUl及DU2之資料值(「0」或「1」)匹配時，XOR閘極351輸出「0」。當對應資料單元DUl及DU2之資料值不匹配時，XOR閘極351輸出「1」。 基於來自XOR閘極351之輸出結果ER，偵測到在對應於已輸出「1」之XOR閘極351之資料單元DU中存在一錯誤。 以此方式，指定存在於資料DOUT1中之一錯誤之位置。 舉例而言，錯誤通知旗標FLG係信號ER之一集合。將信號ER作為旗標FLG傳輸至處理器9。 當所有信號ER1、ER2、…、及ERN之值係「0」時，旗標FLG指示一有效信號。 若信號ER1、ER2、…、及ERN中之至少一者之值係「1」，則旗標FLG指示一錯誤信號XX。根據包含錯誤信號XX之旗標FLG中之「1」之位置(數位)來指示包含資料DOUT1之錯誤之一位置(資料單元DU)。 舉例而言，將信號ER作為一控制信號供應至選擇電路232及資料緩衝器電路233。 選擇電路232可基於信號ER之「1」之位置而在資料DOUT2中之資料單元DU當中選擇對應於資料DOUT1中之錯誤資料單元DUl之資料單元DU。選擇電路232可將選定資料單元DU輸出至資料緩衝器電路233。 舉例而言，資料緩衝器電路233可保持信號ER作為旗標FLG。 資料緩衝器電路233經由I/O電路234將包含信號ER之旗標FLG傳輸至處理器9。 資料緩衝器電路233可將對應於信號ER之資料單元DU作為「1」自資料DOUT2中之資料單元選擇性地輸出。 ＜處理器之組態實例＞ 將參考圖13及圖14闡述此實施例之電腦系統中之處理器之一內部組態的一實例。 圖13係展示處理器中之核心電路之一內部組態之一實例的一方塊圖。 如圖13中所展示，核心電路99包含一資料快取記憶體600、一資料快取記憶體控制器601、一指令快取記憶體602、一指令快取記憶體控制器603、一命令發佈單元604、一命令佇列605、一經擴展重新排序緩衝器(重新排序緩衝器電路) 606、一暫存器607、一保留站608及一計算電路609。 資料快取記憶體600根據來自處理器9之一請求而儲存自MRAM1讀取之資料。 資料快取記憶體控制器601控制並管理資料快取記憶體600。舉例而言，資料快取記憶體控制器601控制對資料快取記憶體600之存取。資料快取記憶體控制器601判定基於來自處理器9之請求之資料是否儲存於資料快取記憶體600中。在其中資料並未儲存於快取記憶體600中之一情形中，資料快取記憶體控制器601對MRAM1執行各種類型之存取控制。 資料快取記憶體控制器601可將來自MRAM1之資料傳送至經擴展重新排序緩衝器606。 指令快取記憶體602儲存對應於一指令之一程式。 指令快取記憶體控制器603控制並管理指令快取記憶體602。 舉例而言，指令快取記憶體控制器603控制對指令快取記憶體602之存取。指令快取記憶體控制器603可自指令快取記憶體602讀取一程式。 命令發佈單元604可控制指令快取記憶體控制器603以將指令(或資料)供應至命令佇列605。 命令佇列(舉例而言，FIFO) 605具有複數個資料保持區域650。命令佇列605將一指令(或資料)及對應於該指令之一旗標保持於資料保持區域650中。在命令佇列605中，將指示一狀態(諸如一有效狀態(由「V」指示)或一檢查等待狀態(由「W」指示))之一旗標(在下文中亦稱為一狀態旗標) ZZ附加至一指令或資料。 暫存器607保持用於計算處理之一或多個運算元(數值、資料)。暫存器607具有複數個資料保持區域670。 計算電路609包含一或多個操作單元，諸如一加法器690及一乘法器691。藉由操作單元690及691中之每一者而執行對應於一指令之計算處理。 保留站608保持其中藉由計算電路690進行之計算處理處於一等待狀態中之一指令及資料中之至少一者。 將一儲存區域提供於保留站608中以便對應於操作單元690及691中之每一者。舉例而言，在保留站608處，針對加法器690提供一第一站680，且針對乘法器691提供一第二站681。保留站608在站680及681中之每一者中具有複數個資料保持區域(指令保持區域)。 保留站608可請求經擴展重新排序緩衝器606傳送緩衝器606中之資料。舉例而言，經由暫存器607將經擴展重新排序緩衝器606中之資料供應至保留站608。 經擴展重新排序緩衝器606具有能夠保持項目之複數個資料保持區域660。項目包含關於將對資料執行之計算處理之各種資訊片段。 經擴展重新排序緩衝器606可保持來自命令佇列605之指令。 經擴展重新排序緩衝器606可將運算元傳送至暫存器607。 經擴展重新排序緩衝器606可保持來自計算電路609之計算結果。 經擴展重新排序緩衝器606自MRAM1、資料快取記憶體控制器601或命令佇列605接收資料(基於參考胞元方法之資料) DOUT1、資料(基於自參考方法之資料) DOUT2及旗標FLG。 經擴展重新排序緩衝器606及保留站608用作用於控制推測計算處理之執行之儲存區域。 根據處理器9所需之能力而適當地設計核心電路99中之構成部分之數目，諸如計算電路609中之操作單元之數目及類型以及項目之數目以及保留站608之暫存器(資料保持區域)之數目。 將參考圖14闡述此實施例之電腦系統中之處理器之經擴展重新排序緩衝器的一實例。 如圖14中所展示，在經擴展重新排序緩衝器606中，關於當前等待提交之計算處理(項目)，保持每一計算處理之一項目數目、指示計算處理是否正被執行之一忙碌旗標、一指令(Instruction)、運算元(Operand1、Operand2)、暫存器607中之一寫入目的地位址(Destination)、一計算結果以及指示提交是否為可能之一狀態旗標。 在關於包含指令、運算元及寫入目的地位址之項之資料保持欄位661、662、663及664中，針對資料(值)及一指令設定一旗標FX。 旗標FX指示對應於每一項之資料/指令是有效的(V：有效的)還是等待檢查(W：等待)。 舉例而言，緊接在經擴展重新排序緩衝器606自MRAM1接收到資料DOUT1之後，所接收資料DOUT1係在檢查之前的資料。因此，緊接在接收到資料DOUT1之後經擴展重新排序緩衝器606將一等待旗標(「W」)指派至資料DOUT1。 當存在自保留站608至經擴展重新排序緩衝器606之一資料傳送請求時，經擴展重新排序緩衝器606將等待旗標「W」與資料DOUT1一起傳送至保留站608。 經擴展重新排序緩衝器606將計算電路609之計算結果儲存於一值欄位665中。 錯誤通知旗標(及校正資料)自MRAM1傳送至資料，該資料保持於經擴展重新排序緩衝器606中且等待旗標「W」指派至該資料。 當旗標FLG指示有效時，經擴展重新排序緩衝器606將指令欄位661中對應於有效資料之旗標FX以及運算元欄位662及663中之旗標FX設定為一有效狀態(「V」)。 舉例而言，當旗標FLG指示一錯誤時，經擴展重新排序緩衝器606清除(抹除)在對應於與旗標FLG一起接收之校正資料DOUT2之項目之後的所有項目。經擴展重新排序緩衝器606將與錯誤信號XX一起接收之資料(資料單元) DOUT2寫入至資料保持區域660中。 在清除項目之後，命令發佈單元604提取一新指令，藉此計算處理可繼續。將經擴展重新排序緩衝器606之項目寫回至命令佇列605，且計算處理可繼續。 針對每一項目，當計算處理完成且所有項目中之旗標FLG變為有效的時，經擴展重新排序緩衝器606將一狀態旗標欄位666中之對應狀態旗標設定為提交(Commit)。 藉由經擴展重新排序緩衝器606之此一控制，可能同時地藉由在錯誤判斷之前使用資料DOUT1之推測計算處理而達成計算加速且由於在錯誤判斷之後接收之校正資料可被寫入至暫存器之事實而確保資料可靠性。 (B2)操作實例 將參考圖15至圖17闡述此實施例之電腦系統及記憶體裝置之一操作實例(控制方法)。 除圖15至圖17之外，亦視情況使用圖9至圖14以用於解釋此實施例之系統及裝置之操作。 圖15係展示在其中此實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料匹配之情形中之一操作實例的一時序圖。 當執行計算處理時，處理器9指示(請求) MRAM1讀取資料以用於計算處理。處理器9將讀取命令、選定位址及各種控制信號傳輸至MRAM1。 MRAM1自處理器9接收一指令。MRAM1基於命令而開始讀取關於選定位址之資料。 定序器190基於來自輸入控制電路299之命令CMD及控制信號CNT而控制記憶體電路10中之每一電路之操作。 字線驅動器121基於藉由列解碼器120之選定位址ADR之解碼結果而控制字線WL之啟動及撤銷啟動。位元線驅動器123基於藉由行解碼器122之選定位址ADR之解碼結果而控制位元線BL之啟動及撤銷啟動。開關電路124控制記憶體胞元(選定胞元) MC與電路123及126中之每一者之間的連接。 讀取電路126在定序器190之控制下啟動。讀取電路126循序地執行藉由參考胞元方法進行之讀取操作X1及藉由自參考方法進行之讀取操作X2。 圖16係用於解釋此實施例之MRAM中之讀取電路之一操作實例的一時序圖。 如圖16中所展示，在時間t0處，MRAM1基於命令及控制信號而開始讀取關於選定位址ADR之資料。 在圖10之讀取電路中，將對應於選定位址之行開關元件CSW設定為一接通狀態。讀取驅動器500經由處於接通狀態中之行開關元件CSW將用於讀取資料之一電流或電壓供應至位元線BL。 多工器241基於選定位址而選擇源極線bBL中之一者。 將胞元電晶體499設定為接通狀態，且啟動參考胞元RC。 讀取驅動器590向參考胞元RC供應用於產生參考電流IRef之一電流或電壓。 在時間t1a處，將信號S1及S2之信號位準設定為「H」位準。 電容器C1經由處於接通狀態中之開關元件SW1而由選定胞元MC之讀取電流IRD所產生之一電荷進行充電。 電容器C2經由處於接通狀態中之開關元件SW2而由參考胞元RC之參考電流IRef所產生之一電荷進行充電。 在時間t2a處，將信號S1及S2之信號位準設定為「L」位準。因此，電容器C1及C2藉由處於關斷狀態中之開關元件SW1及SW2而與選定胞元MC及參考胞元RC電分離。 在時間t3a處，將信號SC之信號位準設定為「H」位準。因此，將電容器C1及C2之電荷分別供應至感測放大器電路520之兩個輸入端子。 在時間t5a處，將感測啟用信號SEN之信號位準設定為「H」位準。因此，啟動差動放大器類型感測放大器電路520。 在圖16中，在將信號SEN之信號位準設定為「H」位準之前(舉例而言，在時間t4a處)將信號SC設定為「L」位準。然而，當將信號SEN設定為「H」位準時，信號SC之信號位準可為「L」位準或「H」位準。電容器C1及C2藉由處於「L」位準之信號SC而與感測放大器電路520電分離。 感測放大器電路520感測來自電容器C1之一信號及來自電容器C2之一信號。感測放大器電路520比較兩個所感測信號之量值且放大指示比較結果之一信號。 在時間t6a處，將控制信號SEN之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520。將感測放大器電路520之比較結果鎖存於感測放大器電路520中。 在自時間t7a至時間t8a之一週期中，感測放大器電路520之信號處理之結果自記憶體電路10輸出，作為藉由參考胞元方法而讀取之資料DOUT1。 MRAM1經由匯流排8將藉由參考胞元方法進行之讀取操作所獲得之資料DOUT1傳送至處理器9。 藉由參考胞元方法而讀取之資料DOUT1儲存於輸出控制電路200中之讀取緩衝器電路210中。 輸出控制電路200經由選擇電路232、資料緩衝器電路233及I/O電路234將讀取緩衝器電路210中之資料DOUT1之值傳送至處理器9。 在處理器9中，當自MRAM1接收到資料DOUT1時，核心電路99將資料DOUT1之值傳送至經擴展重新排序緩衝器606。 在彼時間處，經擴展重新排序緩衝器606將指示「W」(等待檢查)之旗標FX指派至與經擴展重新排序緩衝器606中之資料DOUT1相關聯之一項及對應於資料DOUT1之資料之每一項。 如圖15中所展示，處理器9使用資料DOUT1來執行推測計算處理P1。核心電路99在執行推測計算處理P1之同時等待旗標FLG自MRAM1之傳送。 在於核心電路99中執行推測計算處理P1後，當自指令快取記憶體602或MRAM1接收到指令資料時，指令快取記憶體控制器603經由命令發佈單元604將一指令(舉例而言，與資料DOUT1之處理相關聯之一指令)添加至命令佇列605中。 在彼時間處，命令佇列605將指示對應於指令之資料係處於校正之前的一狀態中之等待旗標「W」指派至保持所添加指令之資料保持區域650中之所添加指令。 根據命令佇列605之資料保持區域650之次序來將指令傳送至保留站608之指令儲存區域680及681。 對應於自命令佇列605傳送之指令之一項目建立於經擴展重新排序緩衝器606中並儲存於資料保持區域660中。 基於來自命令佇列605之指令，保留站608自暫存器607讀取用於計算處理之運算元。 計算電路609以準備指令及運算元之次序來執行推測計算處理。計算電路609將推測計算處理P1之結果傳回至經擴展重新排序緩衝器606。 指令快取記憶體控制器603、資料快取記憶體控制器601及重新排序緩衝器606等待來自MRAM1之一旗標。 當自保留站608請求一資料傳送時，重新排序緩衝器606將所請求資料及等待旗標(「W」)傳送至保留站608。 以此方式，在此實施例之電腦系統中，與藉由自參考方法進行之讀取操作並行地執行推測計算處理。 在圖15中，展示其中將資料DOUT1劃分成待被傳送之四個資料之一實例。根據電腦系統1000及處理器9之規範來設計資料劃分之數目(資料單元DU之數目)。 在藉由參考胞元方法進行之讀取操作之後，MRAM1執行藉由自參考方法進行之讀取操作X2。 如圖16中所展示，在時間t8a處，將信號S1之信號位準設定為「H」位準。在藉由自參考方法進行之讀取操作時，將信號S2之信號位準設定為「L」位準。藉此，參考胞元RC與電容器C2電分離。 電容器C1經由處於接通狀態中之開關元件SW1而由在第一資料讀取中選定胞元MC之一讀取電流IRDa所產生之一電荷進行充電。 在時間t9a處，將信號S1之信號位準設定為「L」位準。因此，電容器C1藉由處於關斷狀態中之開關元件SWl而與選定胞元MC電分離。 在自時間t9a至時間t10a之週期中，將一控制信號MTJ-WR設定為「H」位準以便將預設資料(參考資料)寫入至選定胞元MC，且啟動寫入電路125。藉此，將一寫入電流供應至選定胞元MC中之MTJ元件400中。 在此時間處，感測放大器單元261與選定胞元電隔離。 如參考圖4所闡述，在處於AP狀態之MTJ元件中，MTJ元件之磁化對準狀態由於用於寫入「0」資料之一寫入電流之供應而自AP狀態改變為P狀態。另一方面，在處於P狀態中之MTJ元件中，MTJ元件之磁化對準狀態維持處於P狀態中。 在時間t10a處，將信號MTJ-WR設定為「L」位準。將信號S3之信號位準設定為「H」位準。 在寫入參考資料之後，電容器C2經由處於接通狀態中之開關元件SW3而由在第二資料讀取中選定胞元MC之讀取電流IRDb所產生之一電荷進行充電。 在時間t11a處，將信號S3之信號位準設定為「L」位準。電容器C2藉由處於關斷狀態中之開關元件SW3而與選定胞元電分離。 在時間t12a處，將信號SC之信號位準設定為「H」位準。 因此，將電容器C1及C2之電荷分別供應至感測放大器電路520之兩個輸入端子。 在時間t14a處，將感測啟用信號SEN之信號位準設定為「H」位準以用於啟動感測放大器電路520。 因此，經啟動感測放大器電路520藉由差動放大而比較來自電容器C1之信號與來自電容器C2之信號且放大指示比較結果之信號。 如上文所闡述，可在將信號SEN之信號位準設定為「H」位準之前的一時序處(舉例而言，在時間t13a處)將信號SC之信號位準設定為「L」位準，或可在將信號SEN之信號位準設定為「H」位準之後的一稍後時序處將信號SC之信號位準設定為「L」位準。 在時間t15a處，將控制信號SEN之信號位準設定為「L」位準。 因此，撤銷啟動感測放大器電路520。將感測放大器電路520之比較結果鎖存於感測放大器電路520中。 在自時間t16a至時間t17a之一週期中，感測放大器電路520之信號處理之結果自記憶體電路10輸出，作為藉由自參考方法而讀取之資料DOUT2。 在輸出資料DOUT之後，記憶體電路10執行寫回處理。 在自時間t18a至時間t19a之一週期中，將一控制信號MTJ-WR之信號位準設定為「H」位準以便藉由寫回處理而將所讀取之值(資料DOUT2)寫回至選定胞元MC。藉此，將對應於資料DOUT2之一寫入電流供應至選定胞元MC。將待被保持之資料寫入至選定胞元MC。 將藉由自參考方法而讀取之資料DOUT2儲存於讀取緩衝器電路220中。 在輸出控制電路200中，當基於參考胞元方法之資料DOUT1與基於自參考方法之資料DOUT2在緩衝器電路210及220中對準時，比較電路231比較讀取緩衝器電路210之資料之一值與讀取緩衝器電路220之資料之一值。 比較電路231輸出對應於兩個資料片段DOUT1及DOUT2中之資料單元DU之比較結果之一判定信號ER。 當兩個資料片段DOUT1與DOUT2基於比較結果而匹配時，認為藉由參考胞元方法之資料DOUT1之值係有效的。 因此，輸出控制電路200將包含一有效信號SVLD之旗標FLG傳輸至處理器9。 如圖14中所展示，當處理器9接收到包含有效信號SVLD之旗標FLG時，在完成使用基於參考胞元方法之資料之計算處理P1之後，處理器9提交計算處理之結果。 在此情形中(當藉由參考胞元方法之資料係有效的時)，經擴展重新排序緩衝器606將對應於資料DOUT1之每一項之旗標FX設定為一有效旗標(「V」)。經擴展重新排序緩衝器606將狀態旗標設定為提交。 舉例而言，快取記憶體控制器601基於來自MRAM1之有效信號SVLD而將資料DOUT1之值或對應於使用資料DOUT1之計算處理之一值寫入至資料快取記憶體600中。 舉例而言，基於有效信號SVLD，指令快取記憶體控制器603將資料DOUT1之值或對應於使用資料DOUT1之計算處理之一值寫入至指令快取記憶體602中。 命令佇列605將有效旗標(「V」)指派至佇列605中之對應指令。進一步地，當指令中不存在錯誤時，命令佇列605在旗標FX中設定有效旗標(「V」)。 如上文所闡述，當實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料匹配時，藉由使用藉由參考胞元方法之資料之推測計算處理P1而獲得一所要計算結果。 圖17係在此實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料不匹配時之一時序圖。 如在圖14及圖15之實例中，MRAM1連續執行藉由參考胞元方法進行之讀取操作及藉由自參考方法進行之讀取操作。 核心電路99使用基於參考胞元方法之資料來執行推測計算處理P1。與MRAM1中之藉由自參考方法進行之讀取操作並行地執行推測計算處理P1。 在MRAM1中，藉由比較電路231而比較藉由不同方法而讀取之兩個資料片段DOUT1與DOUT2。 當兩個資料片段DOUT1與DOUT2不匹配時，在MRAM1中，輸出控制電路200將包含錯誤信號XX之旗標FLG傳送至處理器9。錯誤信號XX指示其資料值不匹配之資料單元DU之一位置。 當兩個資料片段DOUT1與DOUT2不匹配時，輸出控制電路200將藉由自參考方法而讀取且用作校正資料之資料DOUT2傳輸至處理器9。 舉例而言，當兩個資料片段之比較由彼此對應之資料單元DU執行時，輸出控制電路200選擇性地傳送其資料值不匹配之資料單元DU。輸出控制電路200並不將具有相同資料值之資料單元DU自MRAM1傳送至處理器9。 在圖17之實例中，將在藉由自參考方法之資料中之第二資料單元DU2B及第四資料單元DU4B作為校正資料自MRAM1傳送至處理器9。不傳送第一資料單元DU1B及第三資料單元DU3B。 在此情形中，將指示資料DOUT1之第二資料單元及第四資料單元係錯誤的之一錯誤信號(舉例而言，「0101」信號) XX作為旗標FLG傳送。 處理器9使用基於來自MRAM1之旗標FLG之資料DOUT2以及校正資料DOUT2來執行計算處理P2。 如在此實施例中，當校正資料作為資料單元DU自MRAM1傳送至處理器9時，此係資料單元中之資料傳送及計算處理。因此，此實施例之電腦系統可縮短資料傳送之週期及計算處理之週期。 基於MRAM1之旗標FLG，當校正用於計算處理之資料時(當藉由參考胞元方法之資料係無效的時)，處理器9用基於自參考方法之校正資料DU2B及DU4B來替換指示於錯誤信號XX之一校正位置處之資料DU2A及DU4A。處理器9藉由使用資料DU2B及DU4B而執行重新計算處理P2。 舉例而言，核心電路99經由資料快取記憶體控制器601將校正資料(藉由自參考方法之資料) DOUT2寫入至資料快取記憶體600中。 因此，將不具有錯誤之資料儲存於資料快取記憶體600中。當將資料單元DU作為校正資料DOUT2傳送時，分別用藉由參考胞元方法之資料DOUT1中之對應資料單元DU2A及DU4A來替換資料單元DU2B及DU4B。 舉例而言，基於錯誤信號XX，指令快取記憶體控制器603將與錯誤信號XX一起傳送之校正資料(藉由自參考方法之資料) DOUT2之資料單元DU2B及DU4B寫入至指令快取記憶體602中。因此，指令快取記憶體602中之資料用無錯誤資料來替換並被儲存。 與將資料寫入至指令快取記憶體602並行，指令快取記憶體控制器603將錯誤信號及校正資料DOUT2傳送至命令佇列605。 當在資料中存在一錯誤時，命令佇列605基於校正資料DOUT2而將佇列605中之指令(或資料)重寫為一校正值。命令佇列605將有效旗標(「V」)指派至經重寫為校正值之指令之旗標ZZ。 當在命令佇列605中發佈一指令時，一指令自佇列605消失。因此，在某些情形中，在命令佇列605中不存在對應於資料之指令。 在此情形中，對應於丟失指令之一項目形成於經擴展重新排序緩衝器606中。若在指令中存在一錯誤，則將一校正指令寫入至命令佇列605，且刪除(清除)經擴展重新排序緩衝器606中之後續項目。以此方式，將包含錯誤之指令之後續項目之一值刪除，此乃因無法保證在包含錯誤之指令之後的操作結果之正確性。 基於錯誤信號XX，經擴展重新排序緩衝器606清除在對應於與旗標FLG一起接收之校正資料DOUT2之項目之後的所有項目。經擴展重新排序緩衝器606將校正資料(資料單元) DOUT2寫入至資料保持區域660中。 舉例而言，在清除項目之後，計算處理藉由來自命令發佈單元604之一新指令或藉由經擴展重新排序緩衝器606之經寫回至命令佇列605之項目而繼續。 針對每一項目，當使用校正資料之計算處理完成且旗標FLG變為有效的時，經擴展重新排序緩衝器606將狀態旗標設定為提交(Commit)。 以此方式，處理器9使用校正資料DOUT2來執行重新計算處理P2。將重新計算處理之結果提交。將重新計算處理之結果寫入至快取記憶體600及602以及暫存器607中之每一者。 如上文所闡述，當實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料不匹配時，用藉由自參考方法之資料來替換藉由參考胞元方法之資料。在此實施例之電腦系統中，可藉由使用藉由自參考方法之資料之計算處理P2而獲得一所要計算結果。 如上文所闡述，此實施例之電腦系統之操作完成。 (3)概述 如上文所闡述，此實施例之電腦系統及此實施例之記憶體裝置使用兩種不同讀取方法來讀取資料且基於所讀取資料而執行計算處理。 在此實施例之電腦系統中，MRAM經由藉由參考胞元方法進行之相對高速度讀取操作而讀取資料。 在此實施例之電腦系統中，與藉由處理器之計算處理(推測計算處理) (其使用基於藉由參考胞元方法進行之讀取操作之資料)之執行並行，MRAM執行藉由自參考方法進行之讀取操作。 在此實施例中，比較基於藉由參考胞元方法進行之讀取操作之資料與基於藉由自參考方法進行之讀取操作之資料。 在此實施例之電腦系統中，當兩個資料片段不匹配時，處理器重新執行使用基於藉由自參考方法進行之讀取操作之資料(其中可靠性係相對高的)之計算處理。 藉此，如上文所闡述，此實施例之電腦系統可加速操作且改良操作之可靠性。 在此實施例中，由一旗標基於資料之比較結果而通知關於讀取資料之錯誤資訊。進一步地，在此實施例中，藉由設定一旗標而判定來自處理器中之MRAM之資料(及基於資料之計算結果)之適合性。 因此，在此實施例之電腦系統中，可能避免系統及處理器之組態之一大的改變以及處理之複雜化。 藉此，此實施例之電腦系統及記憶體裝置可達成高速操作且改良計算處理之可靠性。 [C]第二實施例 將參考圖18及圖19闡述第二實施例之一電腦系統及一記憶體裝置。 (C1)組態實例 圖18展示此實施例之電腦系統中之記憶體裝置(舉例而言，MRAM)之一讀取電路的一實例。 如圖18中所展示，在此實施例之MRAM之一讀取電路126中，一感測放大器單元261A包含四個電容器C1A、C2A、C3A及C4A。 電容器C1A及C2A用於藉由參考胞元方法進行之讀取操作。 電容器C1A之一端連接至一開關元件SW1A與一開關元件SWX1之間的一連接節點。電容器C1A之另一端接地。 電容器C1A經由開關SW1A連接至由一多工器241選擇之一位元線bBL。電容器C1A經由開關元件SWX1連接至一感測放大器電路520之一個輸入端子。 電容器C2A之一端連接至一開關元件SW2A與一開關元件SWX2之間的一連接節點。電容器C2A之另一端接地。 電容器C2A經由開關SW2A連接至參考胞元RC。電容器C2A經由開關元件SWX2連接至感測放大器電路520之另一輸入端子。 電容器C1A及C2A可為連接至感測放大器電路520之輸入端子之電容性元件。電容器C1A可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520之輸入端子與一記憶體胞元陣列(選定胞元)。電容器C2A可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520之輸入端子與參考胞元。 電容器C3A及C4A用於藉由自參考方法進行之讀取操作。 電容器C3A之一端連接至一開關元件SW3A與一開關元件SWZ1之間的一連接節點。電容器C1A之另一端接地。 電容器C3A經由開關SW3A連接至由多工器241選擇之位元線bBL。電容器C3A經由開關元件SWZ1連接至感測放大器電路520之一個輸入端子。 電容器C4A之一端連接至一開關元件SW4A與一開關元件SWZ2之間的一連接節點。電容器C4A之另一端接地。 電容器C4A經由開關SW4A連接至由多工器241選擇之位元線bBL。電容器C4A經由開關元件SWZ2連接至感測放大器電路520之另一輸入端子。 電容器C3A及C4A可為連接至感測放大器電路520之輸入端子之電容性元件。電容器C3A及C4A可為包含於每一互連件(及元件)中之電容組件(寄生電容)，該每一互連件連接感測放大器電路520之輸入端子與一記憶體胞元陣列(選定胞元) 10。 開關元件SW1A控制選定胞元MC與電容器C1A之間的連接。 開關元件SW1A之一端連接至多工器241之一端子。開關元件SW1A之另一端連接至電容器C1A及開關元件SWX1之一端。 開關元件SW2A控制參考胞元RC與電容器C2A之間的連接。 開關元件SW2A之一端連接至參考胞元RC。開關元件SW2A之另一端連接至電容器C2A及開關元件SWX2之一端。 開關元件SW3A控制選定胞元MC與電容器C3A之間的連接。 開關元件SW3A之一端連接至多工器241之端子。開關元件SW3A之另一端連接至電容器C3A及開關元件SWZ1之一端。 開關元件SW4A控制選定胞元MC與電容器C4A之間的連接。 開關元件SW4A之一端連接至多工器241之端子。開關元件SW4A之另一端連接至電容器C4A及開關元件SWZ2之一端。 將不同控制信號S1、S2、S3及S4供應至開關元件SW1A、SW2A、SW3A及SW4A之閘極。因此，開關元件SWl、SW2、SW3及SW4之接通/關斷獨立於彼此而受控制。 開關元件SWX1控制電容器C1A與感測放大器電路520之間的連接。開關元件SWX1之一端連接至電容器C1A及開關元件SW1A。開關元件SWX1之另一端連接至感測放大器電路520之一個輸入端子。 開關元件SWX2控制電容器C2A與感測放大器電路520之間的連接。開關元件SWX2之一端連接至電容器C2A及開關元件SW2A。開關元件SWX2之另一端連接至感測放大器電路520之另一輸入端子。 開關元件SWZ1控制電容器C3A與感測放大器電路520之間的連接。開關元件SWZ1之一端連接至電容器C3A及開關元件SW3A。開關元件SWZ1之另一端連接至感測放大器電路520之一個輸入端子。 開關元件SWZ2控制電容器C4A與感測放大器電路520之間的連接。開關元件SWZ2之一端連接至電容器C4A及開關元件SW4A。開關元件SWZ2之另一端連接至感測放大器電路520之另一輸入端子。 將一共同控制信號SC1供應至開關元件SWX1及SWX2之閘極。 因此，共同地控制開關元件SWX1及SWX2之接通/關斷。 將一共同控制信號SC2供應至開關元件SWZ1及SWZ2之閘極。 因此，共同地控制開關元件SWZ1及SWZ2之接通/關斷。 可獨立於一控制信號SC2之信號位準而控制一控制信號SC1之信號位準。 感測放大器單元261A可連接至一位元線BL。在此情形中，感測放大器單元261A保持藉由位元線BL之放電而產生之一電荷。 圖18之讀取電路可藉由下文圖19中所展示之操作而達成相對高速度操作。 (C2)操作實例 圖19係用於解釋此實施例之MRAM中之讀取操作之一時序圖。 如圖19中所展示，讀取操作在時間t0處開始。驅動器500及590經由處於一接通狀態中之開關元件CSW及499將一電壓或電流供應至胞元MC及RC中之每一者。 在時間t1b處，將信號S1、S2及S3之信號位準設定為「H」位準。 電容器C1A經由處於接通狀態中之開關元件SW1A (及多工器241)而由選定胞元MC之一讀取電流IRD所產生之一電荷進行充電。 電容器C3A經由處於接通狀態中之開關元件SW3A (及多工器241)而由選定胞元MC之讀取電流IRD所產生之電荷進行充電。 經由處於接通狀態中之開關元件SW2A將來自參考胞元之一電流IRef供應至電容器C2A。電容器C2A由電流IRef所產生之一電荷進行充電。 將一開關元件S4A之信號位準設定為「L」位準。電容器C4藉由處於一關斷狀態中之開關元件S4A而與選定胞元電分離。 在此實施例中，與針對藉由參考胞元方法進行之讀取操作對電容器C1A及C2A進行充電同時地執行針對藉由自參考方法進行之第一資料讀取對電容器C3A進行充電。 在時間t2b處，將信號S1、S2及S3之信號位準設定為「L」位準。因此，電容器C1A及C3A藉由處於關斷狀態中之開關元件SW1A及SW3A而與選定胞元MC電分離。電容器C2A藉由處於關斷狀態中之開關元件SW2A而與參考胞元RC電分離。 在自時間t1b至時間t2b之一週期中，針對藉由自參考方法進行之讀取操作中之第一讀取之電容器之一充電週期與針對藉由參考胞元方法進行之讀取操作之電容器之一充電週期重疊。 在時間t3b處，將信號SC1之信號位準設定為「H」位準。 因此，將對應於在電容器C1A及C2A中進行充電之電荷之信號分別供應至感測放大器電路520之兩個輸入端子。 在此時間處，將信號SC2設定為「L」位準。因此，處於一經充電狀態中之電容器C3A藉由處於關斷狀態中之開關元件SWZ1而與感測放大器電路520電分離。 在時間t5b處，將一感測啟用信號SEN之信號位準設定為「H」位準。因此，啟動感測放大器電路520。 在時間t4b處，將信號SC1之信號位準設定為「L」位準以便使電容器C1A及C2A與感測放大器電路520電分離。 然而，可在時間t5b之後(舉例而言，在時間t5b與時間t6b之間的一時序處)將信號SC1之信號位準設定為「L」位準。 感測放大器電路520感測來自電容器C1A之一信號及來自電容器C2A之一信號。感測放大器電路520藉由差動放大而比較兩個所感測信號之量值且放大比較結果。 在時間t6b處，將感測啟用信號SEN之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520。將比較結果鎖存於感測放大器電路520中。 電容器C1A及C2A之信號的比較結果對應於經由藉由參考胞元方法進行之讀取操作的資料。以此方式，執行藉由參考胞元方法進行之讀取操作。 在自時間t7b至時間t8b之一週期中，輸出感測放大器電路520之信號處理的結果作為藉由參考胞元方法而讀取的資料DOUT1。 在此實施例中，於藉由參考胞元方法進行之讀取操作期間，執行藉由自參考方法進行之讀取操作中的第一資料讀取(內部讀取)。 在電容器C3A中所累積之一信號電荷係藉由自參考方法進行之讀取操作中之第一資料讀取的結果。 因此，在此實施例中，於完成對藉由參考胞元方法之資料的輸出之後，將預定資料(舉例而言，「l」資料)寫入至選定胞元。 在自時間t9b至時間t10b之一週期中，將一控制信號MTJ-WR設定為「H」位準。因此，啟動一寫入電路125。將對應於參考資料之一寫入電流供應至選定胞元MC中之一MTJ元件400。 在將控制信號MTJ-WR設定為「L」位準之後，在時間t11b處將信號S4之信號位準設定為「H」位準。 因此，執行藉由自參考方法進行之讀取操作中的第二資料讀取。電容器C4A係經由處於接通狀態中的開關元件SW4A (及多工器241)而由選定胞元MC之讀取電流IRD所產生的電荷進行充電。 在時間t12b處，將信號S4之信號位準設定為「L」位準。因此，電容器C4A藉由處於關斷狀態中之開關元件SW4而與選定胞元電分離。 在時間t13b處，將控制信號SC2之信號位準設定為「H」位準。 因此，電容器C3A及C4A經由處於接通狀態中之開關元件SWZ1及SWZ2電連接至感測放大器電路520。因此，將電容器C3A及C4A之電荷分別供應至感測放大器電路520之兩個輸入端子。 在時間t15b處，將一感測啟用信號SEN之信號位準設定為「H」位準。因此，啟動一感測放大器電路520B。 在時間t14b處，將信號SC2之信號位準設定為「L」位準以便使電容器C3A及C4A與感測放大器電路520電分離。 然而，可在時間t15b之後(舉例而言，在時間t15b與時間t16b之間的一時序處)將信號SC2之信號位準設定為「L」位準。 感測放大器電路520感測來自電容器C3A之一信號及來自電容器C4A之一信號。感測放大器電路520比較所感測信號且放大比較結果。 在時間t16b處，將感測啟用信號SEN之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520。將比較結果鎖存於感測放大器電路520中。 電容器C3A及C4A之信號之比較結果對應於經由藉由自參考方法進行之讀取操作之資料。以此方式，執行藉由自參考方法進行之讀取操作。 在自時間t17b至時間t18b之一週期中，輸出感測放大器電路520之信號處理之結果作為藉由自參考方法而讀取之資料DOUT2。 在自時間t19b至時間t20b之一週期中，將控制信號MTJ-WR設定為「H」位準以便將所讀取之資料DOUT2之一值寫回至選定胞元。藉由經啟動寫入電路125而將對應於資料DOUT2之一寫入電流供應至選定胞元MC中之MTJ元件400。 以此方式，對其中資料已被藉由自參考方法進行之讀取操作毀壞之選定胞元執行寫回處理。 如上文所闡述，資料讀取操作完成，在該資料讀取操作中，此實施例之MRAM中之藉由參考胞元方法進行之讀取操作及藉由自參考方法進行之讀取操作繼續。 (C3)概述 在上文所闡述之第一實施例之MRAM中，在輸出經由藉由參考胞元方法進行之讀取操作之資料之後執行藉由自參考方法進行之讀取操作中之第一讀取(電容器之充電)。 另一方面，當如在此實施例中一般使用圖18之感測放大器單元時，與針對藉由參考胞元方法進行之讀取操作對電容器C1A及C2A進行充電同時地執行針對藉由自參考方法進行之讀取操作對電容器C3A進行充電。 因此，緊接在完成基於參考胞元方法之資料DOUT1之輸出之後，可執行參考資料至MTJ元件之寫入。 因此，此實施例之MRAM可加速讀取操作。 因此，包含此實施例之MRAM之電腦系統可縮短計算處理之一週期。 如上文所闡述，此實施例之電腦系統及記憶體裝置可達成高速操作。 [D]第三實施例 將參考圖20闡述第三實施例之一電腦系統及一記憶體裝置。 如參考圖4所闡述，在MRAM中之藉由破壞性自參考方法進行之讀取操作中，在兩個讀取操作(兩個電容器充電)期間，執行將對應於預定資料(參考資料)之一寫入電流供應至MTJ元件之一步驟。 在藉由自參考方法進行之讀取操作時，為恢復被兩個讀取操作之間的參考資料之寫入毀壞之資料，在第二讀取之後，執行寫回讀取資料(寫回處理)之一步驟。 因此，藉由破壞性自參考方法進行之讀取操作之執行週期比藉由參考胞元方法進行之讀取操作之執行週期長。 在此實施例之MRAM中，使用MTJ元件之電阻值之一電壓相依性來執行讀取操作，藉此可在無需在兩個讀取之間供應一寫入電流(不破壞資料)之情況下藉由自參考方法而自記憶體胞元讀取資料。 (D1)原理 將參考圖20及圖21闡述此實施例之MRAM中之藉由非破壞性自參考方法進行之讀取操作的原理。 圖20係展示磁阻效應元件(MTJ元件)之電阻值之電壓相依性之一曲線圖。 在圖20中，曲線圖之水平軸對應於施加至MTJ元件之一電壓，且曲線圖之垂直軸對應於MTJ元件之電阻值。在圖20中，展示處於平行狀態(P狀態)中之MTJ元件之一特性PL1及處於反平行狀態(AP狀態)中之MTJ元件之一特性PL2。 如圖20中所展示，作為MTJ元件之電阻值與所施加電壓之間的一關係之趨勢，隨著所施加電壓增加，MTJ元件之電阻值降低。若未將一寫入電壓(寫入電流)或崩潰電壓施加至MTJ元件，則即使MTJ元件之電阻值由於所施加電壓之一增加而降低，亦維持MTJ元件之磁化對準。 處於P狀態中之MTJ元件之電阻值之電壓相依特性PLl不同於處於AP狀態中之MTJ元件之電阻值之電壓相依特性PL2。 如由特性PLl所展示，即使所施加電壓自一電壓值VR1增加至一電壓值VR2，處於P狀態中之MTJ元件之電阻值之一改變量(降低量) Z1亦係小的。 另一方面，如特性PL2所展示，在自電壓值VR1至電壓值VR2之所施加電壓之範圍內，處於AP狀態中之MTJ元件之電阻值之一改變量Z2比處於P狀態中之MTJ元件之電阻值之改變量Z1大。 舉例而言，當將電壓VR2施加至MTJ元件時，處於AP狀態中之MTJ元件之電阻值具有接近於處於P狀態中之MTJ元件之電阻值之一值。 以此方式，在其中將一特定電壓施加至MTJ元件之情形中之MTJ元件之電阻值以及MTJ元件之隨著所施加電壓之電阻值之改變量Z1及Z2根據MTJ元件之磁化對準狀態而係不同的。 在此實施例之MRAM1中，藉由利用MTJ元件之由於電壓相依性之電阻值之改變量Zl與Z2之間的差異，依據自具有不同電壓施加狀態之選定胞元獲得之兩個值(輸出)而判定對應於MTJ元件400之一電阻狀態之資料。 此實施例之MRAM使用如上文所闡述之MTJ元件之電阻值之電壓相依性來在不毀壞MTJ元件之資料之情況下執行藉由自參考方法進行之讀取操作。 圖21係用於解釋此實施例之MRAM中之讀取操作之一圖式。 圖21之(a)係展示一特定節點(互連件)之一充電電位(其係由於在施加電壓VR1時來自MTJ元件之一輸出電流)與時間之間的一關係之一示意圖。在圖21之(a)中，曲線圖之水平軸對應於時間，且曲線圖之垂直軸對應於充電電位。 圖21之(b)係展示一特定節點(互連件)之充電電位(其係由於在施加電壓VR2 (VR2＞VR1)時來自MTJ元件之輸出電流)與時間之間的關係之一示意圖。在圖21之(b)中，曲線圖之水平軸對應於時間，且曲線圖之垂直軸對應於充電電位。 在圖21之(a)及(b)中之每一者中，展示指示時間與處於AP狀態中之MTJ元件中之充電電位之間的一關係之特性線P2a及P2b以及指示時間與處於P狀態中之MTJ元件中之充電電位之間的一關係之特性線P3a及P3b。 在圖21之(a)及(b)中，特性線P1a及P1b指示時間與MTJ元件中之一充電電壓之間的一關係，該MTJ元件具有介於處於P狀態中之MTJ元件之電阻值與處於AP狀態中之MTJ元件之電阻值之間的一電阻值。特性線P1a及P1b對應於介於處於P狀態中之MTJ元件之充電電位與處於AP狀態中之MTJ元件之充電電位之間的充電電位之一改變。 如圖21之(a)中所展示，在自電壓VR1之施加之一開始至時間ta之一週期(充電週期) T1中，一特定節點藉由MTJ元件之輸出電流(記憶體胞元之讀取電流)而進行充電。 藉此，在時間ta處，一特定節點之充電電位根據MTJ元件之電阻狀態而達到特定電位Vap1及Vp1。 如由特性線P2a所指示，關於處於AP狀態中之MTJ元件，在時間ta處將一特定節點充電至電位Vap1。 如由特性線P3a所指示，關於處於P狀態中之MTJ元件，在時間ta處將一特定節點充電至電位Vp1。 如參考圖20所闡述，當施加電壓VR1時，處於P狀態中之MTJ元件之電阻值比處於AP狀態中之MTJ元件之電阻值小。因此，在週期T1中，自處於P狀態中之MTJ元件輸出之一電流量(電荷量)比自處於AP狀態中之MTJ元件輸出之一電流量大。 因此，在時間ta處，連接至處於P狀態中之MTJ元件之一節點之充電電位Vp1比連接至處於AP狀態中之MTJ元件之一節點之充電電位Vap1高。 如由特性線P1a所指示，在具有介於處於P狀態中之MTJ元件之電阻值與處於AP狀態中之MTJ元件之電阻值之間的電阻值之MTJ元件中，處於時間ta處之電位係一電位Vref。電位Vref係介於一充電電位Vp1與一充電電位Vap1之間的一值。 舉例而言，週期T1對應於讀取電壓VR1之一脈衝寬度(讀取電壓施加週期) W1。 如圖21之(b)中所展示，一特定節點藉由MTJ元件(記憶體胞元) (電壓VR2 (＞VR1)施加至其)之輸出電流而進行充電。在處於P狀態中之MTJ元件中之充電電位與處於AP狀態中之MTJ元件中之充電電位之間的一關係中，類似於圖21之(a)中之實例，在圖21之(b)中之一特定時間處，處於P狀態中之MTJ元件中之充電電位比處於AP狀態中之MTJ元件中之充電電位高。 如參考圖20所闡述，由於MTJ元件之電阻值隨著施加至MTJ元件之電壓VR2增加而降低，因此自記憶體胞元輸出之一電流增加。因此，當將高於電壓VR1之電壓VR2施加至包含MTJ元件之記憶體胞元時，在施加電壓VR2時之一節點之充電速度比在施加電壓VR1時之一節點之充電速度高。 在自電壓VR2之施加之一開始至時間tb之一週期T2中，如由圖21之(b)中之特性線P2b及P3b所指示，在施加電壓VR2時MTJ元件中之一節點之充電電位之一改變比在施加電壓VR1時MTJ元件中之一節點之充電電位之一改變陡。 當將電壓VR2施加至MTJ元件時，在關於處於P狀態中之MTJ元件之一節點之充電電位與關於處於AP狀態中之MTJ元件之一節點之充電電位之間的一電壓值在短於週期T1之週期T2中達到電壓值Vref。 在施加電壓VR2時處於時間tb處之電壓值Vref係與在施加電壓VR1時處於時間ta處之電壓值Vref相同之值。 在時間tb處，處於P狀態中之MTJ元件中之節點之充電電位具有高於電壓值Vref之一電壓值Vp2。在時間tb處，處於AP狀態中之MTJ元件中之節點之充電電位具有低於電壓值Vref之一電壓值Vap2。 然而，關於處於P狀態中之MTJ元件，在時間tb處之電壓值Vp2比在時間ta處之電壓值Vp1低。 相反，關於處於AP狀態中之MTJ元件，在時間tb處之電壓值Vap2比在時間ta處之電壓值Vap1高。 在施加電壓VR1時處於時間ta處之充電電位與在施加電壓VR2時處於時間tb處之充電電位之間的一量值關係將在處於AP狀態中之MTJ元件與處於P狀態中之MTJ元件之間被反轉，且如參考圖20所闡述，此乃因處於AP狀態中之MTJ元件之電阻值之降低量比處於P狀態中之MTJ元件之電阻值之降低量大(由於MTJ元件之電阻值之電壓相依性)。 以此方式，在此實施例之MRAM中，當使用兩個不同電壓VR1及VR2時，在一特定節點達到共同電壓值Vref之時間ta及tb處，此節點之充電電位之量值關係在處於P狀態中之MTJ元件與處於AP狀態中之MTJ元件之間相反。 此實施例之MRAM使用所設定之讀取電壓VR1及VR2以便達成對基於MTJ元件之電阻值之電壓相依性之充電電位的比較，以比較在施加讀取電壓VR1時一特定節點之充電電位與在施加讀取電壓VR2時一特定節點之充電電位。 自電壓VR1之施加之開始至時間ta之週期T1對應於讀取電壓VR1之脈衝寬度W1。自電壓VR2之施加之開始至時間tb之週期T2對應於讀取電壓VR2之一脈衝寬度W2。在充電電位由於一MTJ元件400之輸出而達到一飽和狀態之前，週期T2比週期T1短。第一讀取週期T1 (第一讀取電壓VR1之脈衝寬度W1)可與第二讀取週期T2 (第二讀取電壓VR2之脈衝寬度W2)相同。 在此實施例之MRAM中，考慮到在其期間一節點之充電電位達到一特定共同電位之一週期，電壓VR1及VR2之脈衝寬度W1及W2經控制使得，關於處於P狀態中之MTJ元件，在施加電壓VR2時節點之充電電位比在施加電壓VR1時節點之充電電位低，且關於處於AP狀態中之MTJ元件，在施加電壓VR2時節點之充電電位比在施加電壓VR1時節點之充電電位高。 因此，在此實施例之MRAM中，即使對選定胞元執行具有不同電壓值之讀取電壓VR1及VR2之施加以便鑑別選定胞元中之資料，亦可執行基於兩個讀取電壓VR1及VR2之施加而對關於處於P狀態中之MTJ元件之兩個充電電位之比較以及基於兩個讀取電壓VR1及VR2之施加而對關於處於AP狀態中之MTJ元件之兩個充電電位之比較。 可基於MRAM之一實驗結果、一模擬結果以及MRAM之一晶片之一測試程序而設定讀取電壓VR1及VR2之電壓值以及脈衝寬度W1及W2。將實驗及測試程序之結果作為關於讀取電壓(及寫入電壓)之設定資訊保持於MRAM1之一晶片中。 圖18之讀取電路可用於此實施例之MRAM之讀取電路之組態。 (D2)操作實例 將參考圖22闡述此實施例之MRAM之一操作實例。 圖22係用於解釋此實施例之MRAM中之讀取操作之一時序圖。 如圖22中所展示，在自時間t1c至時間t2c之一週期中，將開關元件SW1A、SW2A及SW3A設定為接通狀態，且對電容器C1A、C2A及C3A進行充電。當對電容器C1A、C2A及C3A進行充電時，自讀取驅動器500及590將電壓VR1施加至一位元線BL。 因此，執行針對藉由參考胞元方法進行之讀取對電容器進行充電以及藉由自參考方法進行之讀取操作中之第一讀取。 在將信號S1、S2及S3之信號位準設定為「L」位準(時間t2c)之後，在時間t3c處將一信號SC1之信號位準設定為「H」位準。因此，將電容器C1A及C2A之信號供應至一感測放大器電路520。 隨後，將一信號S4之信號位準設定為「H」位準(舉例而言，在時間t4c處)，在藉由自參考方法進行之讀取操作中之第二讀取中，一電容器C4A經由處於接通狀態中之一開關元件SW4A而由一選定胞元MC之一讀取電流IRDb所產生之一電荷進行充電。 在此實施例中，在電容器C3A之充電與電容器C4A之充電之間不執行對用於寫入參考資料之一寫入電流之供應。 在此實施例之藉由非破壞性自參考方法進行之讀取操作中，當對電容器C4A進行充電時，自讀取驅動器500將電壓VR2施加至位元線BL。 電壓VR2高於電壓VR1。舉例而言，電壓VR2之脈衝寬度小於電壓VR1之脈衝寬度。 在此實施例中，與在藉由參考胞元方法進行之讀取操作中將在電容器C1A及C2A中進行充電之電荷供應至感測放大器電路520並行地執行在藉由自參考方法進行之讀取操作中之第二讀取。 在時間t5c處，將信號SC1之信號位準設定為「L」位準。因此，電容器C1A及C2A與感測放大器電路520電分離。 在時間t6c處，將信號S4之信號位準設定為「L」位準。電容器C4A藉由處於關斷狀態中之開關元件SW4A而與選定胞元MC電分離。電壓VR2之脈衝寬度可由開關元件SW4A之一接通/關斷週期(信號S4之「H」位準之週期)控制。 在時間t7c處，將感測啟用信號SEN之信號位準設定為「H」位準。因此，啟動感測放大器電路520。感測放大器電路520比較(差動放大)來自電容器C1A之一信號及來自電容器C2A之一信號。 在時間t8c處，將控制信號SEN之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520。 在自時間t9c至時間t10c之一週期中，輸出感測放大器電路520之信號處理之結果作為藉由參考胞元方法而讀取之資料DOUT1。 在時間t11c處，將控制信號SC2之信號位準設定為「H」位準。 因此，將在電容器C3A及C4A中進行充電之電荷分別供應至感測放大器電路520之兩個輸入端子。 開關元件SW4A之一啟動時序並不限於自時間t4c至時間t6c之時序，只要時序比將控制信號SC2設定為「H」位準之時間早即可。 在時間t12c處，將控制信號SC2之信號位準設定為「L」位準。 因此，電容器C3A及C4A藉由處於關斷狀態中之開關元件SWZ1、SWZ2而與感測放大器電路520電分離。 在時間t13c處，將控制信號SEN之信號位準設定為「H」位準。 因此，啟動一感測放大器電路520。感測放大器電路520比較來自電容器C3A及C4A之所供應信號。 在時間t14c處，將感測啟用信號SEN之信號位準設定為「L」位準。 在自時間t15c至時間t16c之一週期中，輸出感測放大器電路520之信號處理之結果作為藉由自參考方法而讀取之資料DOUT2。 為確保記憶體胞元中之資料之可靠性，可在輸出資料DOUT2之後執行寫回處理。 如上文所闡述，在此實施例之MRAM中，連續執行藉由參考胞元方法進行之讀取操作及藉由非破壞性自參考方法進行之讀取操作。 (D3)概述 在此實施例之MRAM中，在藉由自參考方法進行之讀取操作時，可在不於兩個讀取之間供應寫入電流並寫回資料之情況下執行藉由自參考方法進行之讀取操作。因此，此實施例之MRAM可加速讀取操作。 因此，包含此實施例之MRAM之電腦系統可縮短計算處理之一週期。 如上文所闡述，此實施例之電腦系統及記憶體裝置可達成高速操作。 [E]第四實施例 將參考圖23至圖25闡述第四實施例之一電腦系統及一記憶體裝置。 (El)組態實例 將參考圖23闡述此實施例之電腦系統之一組態實例。 圖23展示此實施例之電腦系統中之記憶體裝置(舉例而言，MRAM)中之一讀取電路的一實例。 如圖23中所展示，在此實施例之MRAM之一讀取電路126中，一感測放大器單元261B包含四個電容器C1A、C2A、C3A及C4A、兩個感測放大器電路520A及520B以及一選擇電路550。 電容器C1A及C2A以及感測放大器電路520A用於藉由一參考胞元方法進行之讀取操作。 電容器C1A經由一開關元件SWX1連接至感測放大器電路520A之一個輸入端子。電容器C2A經由一開關元件SWX2連接至感測放大器電路520A之另一輸入端子。 將一控制信號SEN1供應至感測放大器電路520A。感測放大器電路520A之啟動/撤銷啟動由控制信號SEN1控制。 電容器C1A及C2A可為連接至感測放大器電路520A之輸入端子之電容性元件。電容器C1A可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520A之輸入端子與一記憶體胞元陣列(選定胞元) 10。電容器C2A可為包含於一互連件(及元件)中之一電容組件(寄生電容)，該互連件連接感測放大器電路520A之輸入端子與一參考胞元RC。 電容器C3A及C4A以及感測放大器電路520B用於藉由一自參考方法進行之讀取操作。 電容器C3A經由一開關元件SWZ1連接至感測放大器電路520B之一個輸入端子。電容器C4A經由一開關元件SWZ2連接至感測放大器電路520B之另一輸入端子。 將一控制信號SEN2供應至感測放大器電路520B。感測放大器電路520B之啟動/撤銷啟動由控制信號SEN2控制。獨立於控制信號SEN1之信號位準而控制控制信號SEN2之信號位準。因此，可獨立於感測放大器電路520A而驅動感測放大器電路520B。 電容器C3A及C4A可為連接至感測放大器電路520B之輸入端子之電容性元件。電容器C3A及C4A可為包含於每一互連件(及元件)中之電容組件(寄生電容)，該每一互連件連接感測放大器電路520B之輸入端子與記憶體胞元陣列(選定胞元) 10。 選擇電路550之一個輸入端子連接至感測放大器電路520A之一輸出端子。選擇電路550之另一輸入端子連接至感測放大器電路520B之一輸出端子。 將一選擇信號(控制信號) SEL供應至選擇電路550。 選擇電路550基於選擇信號SEL而選擇感測放大器電路520A之一輸出信號或感測放大器電路520B之一輸出信號。 選擇電路550輸出選定信號作為讀取資料DOUT。 感測放大器單元261B可連接至位元線BL。在此情形中，感測放大器單元261B保持藉由位元線BL之放電而產生之一電荷。 (E2)操作實例 將參考圖24及圖25闡述此實施例之電腦系統之一操作實例。 ＜操作實例1＞ 將參考圖24闡述此實施例之MRAM之一操作實例1。 圖24係用於解釋此實施例之記憶體裝置中之在圖23中所展示之讀取電路之一操作實例的一時序圖。圖24之時序圖展示其中圖23之讀取電路執行藉由一破壞性自參考方法進行之讀取操作之一實例。 在時間t1d處，將信號S1、S2及S3之信號位準設定為「H」位準。 電容器C1A及C3A經由處於接通狀態中之開關元件SW1A及SW3A而由選定胞元之一電流進行充電。電容器C2A經由處於接通狀態中之一開關元件SW2A而由參考胞元RC之一電流進行充電。 在時間t2d處，將信號S1、S2及S3之信號位準設定為「L」位準。因此，電容器C1A及C3A藉由處於關斷狀態中之開關元件SW1A及SW3A而與選定胞元MC電分離。電容器C2A藉由處於關斷狀態中之開關元件SW2A而與參考胞元RC電分離。 在時間t3d處，將一信號SC1之信號位準設定為「H」位準。因此，將在電容器C1A及C2A中進行充電之電荷分別供應至感測放大器電路520A之兩個輸入端子。 舉例而言，在時間t4d處，將信號SC1之信號位準設定為「L」位準。因此，電容器C1A及C2A藉由處於關斷狀態中之開關元件SWX1及SWX2而與感測放大器電路520A之輸入端子電分離。 在時間t5d處，將感測啟用信號SEN1之信號位準設定為「H」位準。因此，啟動感測放大器電路520A。 可在時間t5d之後(舉例而言，在時間t5d與時間t6d之間的一時序處)將信號SC1之信號位準設定為「L」位準。 藉由差動放大，感測放大器電路520A比較來自電容器C1A之一信號與來自電容器C2A之一信號且放大比較結果。 在此時間處，選擇信號SEL之信號位準經控制使得感測放大器電路520A之輸出信號自選擇電路550輸出。舉例而言，將選擇信號SEL之信號位準設定為「L」位準。 在時間t6d處，將控制信號SEN1之信號位準設定為「L」位準。 因此，撤銷啟動感測放大器電路520A。將比較結果鎖存於感測放大器電路520A (或選擇電路550)中。 在自時間t7d至時間t8d之一週期中，藉由處於「L」位準之選擇信號SEL，感測放大器電路520A之信號處理之結果自選擇電路550之一輸出端子DOUT輸出，作為藉由參考胞元方法而讀取之資料DOUT1。 在自時間t9d至時間t10d之一週期中，將一控制信號MTJ-WR之信號位準設定為「H」位準。藉由一經啟動寫入電路125將用於寫入參考資料之一寫入電流供應至選定胞元MC中之一MTJ元件400。 在時間tx處，將選擇信號SEL之信號位準設定為「H」位準。因此，選擇電路550經設定以便選擇感測放大器電路520B之輸出信號。 在時間t11d處，將一信號S4之信號位準設定為「H」位準。 在藉由自參考方法進行之讀取操作中之第二讀取中，電容器C4A經由處於接通狀態中之一開關元件SW4A而由選定胞元MC之一讀取電流IRDb所產生之一電荷進行充電。 在時間t12d處，將信號S4之信號位準設定為「L」位準。因此，電容器C4A藉由處於關斷狀態中之開關元件SW4A而與選定胞元MC電分離。 在時間t13d處，將一控制信號SC2之信號位準設定為「H」位準。 因此，將在電容器C3A及C4A中進行充電之電荷分別供應至感測放大器電路520B之兩個輸入端子。 舉例而言，在時間t14d處，將控制信號SC2之信號位準設定為「L」位準。因此，電容器C3A及C4A藉由處於關斷狀態中之開關元件SWZ1及SWZ2而與感測放大器電路520B之輸入端子電分離。 在時間t15d處，將感測啟用信號SEN2之信號位準設定為「H」位準。因此，啟動感測放大器電路520B。 可在時間t15d之後將控制信號SC2之信號位準設定為「L」位準。 感測放大器電路520B比較來自電容器C3A之一信號與來自電容器C4A之一信號且放大指示比較結果之一信號。 在時間t16d處，將感測啟用信號SEN2之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520B。 在自時間t17d至時間t18d之一週期中，藉由處於「H」位準之選擇信號SEL，感測放大器電路520A之信號處理之結果自選擇電路550之輸出端子DOUT輸出，作為藉由自參考方法而讀取之資料DOUT2。 在自時間t19d至時間t20d之一週期中，藉由處於「H」位準之控制信號MTJ-WR而啟動寫入電路125。因此，在寫回處理中，資料DOUT2被寫入至選定胞元。 舉例而言，在時間t19d與時間t20d之間的時間tz處，將選擇信號SEL之信號位準設定為「L」位準。 如上文所闡述，在此實施例之MRAM中，由圖23之讀取電路來連續執行基於藉由自參考方法進行之讀取操作之資料輸出及基於藉由破壞性自參考方法進行之讀取操作之資料輸出。 ＜操作實例2＞ 將參考圖25闡述此實施例之記憶體裝置之一操作實例2。 圖25係用於解釋此實施例之記憶體裝置中之在圖23中所展示之讀取電路之一操作實例的一時序圖。 圖25之時序圖展示其中圖23之讀取電路執行藉由執行一非破壞性自參考方法進行之讀取操作之一實例。 如圖25中所展示，在時間t1e處，將信號S1、S2及S3之信號位準設定為「H」位準。 電容器C1A及C3A分別經由處於接通狀態中之開關元件SW1A及SW3A而由選定胞元MC之一讀取電流IRDa所產生之一電荷進行充電。 電容器C2A經由處於接通狀態中之開關元件SW2A而由參考胞元RC之一電流IRef所產生之一電荷進行充電。藉由將一電壓VR1施加至選定胞元MC及參考胞元RC而產生讀取電流IRDa及參考電流IRef。 在時間t2e處，將信號S1、S2及S3之信號位準設定為「L」位準。因此，電容器C1A及C3A藉由處於關斷狀態中之開關元件SW1A及SW3A而與選定胞元MC電分離。電容器C2A藉由處於關斷狀態中之開關元件SW2A而與參考胞元RC電分離。 在時間t3e處，將信號SC1之信號位準設定為「H」位準。 因此，將在電容器C1A及C2A中進行充電之電荷分別供應至感測放大器電路520A之兩個輸入端子。 在時間t4e處，將信號S4之信號位準設定為「H」位準。 在藉由自參考方法進行之讀取操作中之第二讀取中，電容器C4A經由處於接通狀態中之開關元件SW4A而由選定胞元MC之讀取電流IRDb所產生之電荷進行充電。舉例而言，藉由將一電壓VR2施加至選定胞元MC而產生讀取電流IRDb。 以此方式，在不將參考資料寫入至選定胞元之情況下執行電容器C4A之充電。在將電容器C1A及C2A之信號供應至感測放大器電路520A時之一週期期間對電容器C4A進行充電。 在時間t5e處，將信號SC1之信號位準設定為「L」位準。因此，電容器C1A及C2A藉由處於關斷狀態中之開關元件SWX1及SWX2而與感測放大器電路520A之輸入端子電分離。 在時間t6e處，將信號S4之信號位準設定為「L」位準。因此，電容器C4A藉由處於關斷狀態中之開關元件SW4A而與選定胞元電分離。 在時間t7e處，將感測啟用信號SEN1之信號位準設定為「H」位準。因此，啟動感測放大器電路520A。 在時間t7e之後(舉例而言，在時間t7e與時間t8e之間的一時序處)將信號SC1之信號位準設定為「L」位準。 感測放大器電路520A藉由差動放大而比較來自電容器C1A之信號與來自電容器C2A之信號且放大指示比較結果之信號。 在此時間處，選擇信號SEL之信號位準經控制使得感測放大器電路520A之輸出信號自選擇電路550輸出。舉例而言，將選擇信號SEL之信號位準設定為「L」位準。 在時間t8e處，將控制信號SEN1之信號位準設定為「L」位準。 因此，撤銷啟動感測放大器電路520A。 在自時間t9e至時間t10e之一週期中，藉由處於「L」位準之選擇信號SEL，感測放大器電路520A之信號處理之結果自選擇電路550之輸出端子DOUT輸出，作為藉由參考胞元方法而讀取之資料DOUT1。 在時間t11e處，將控制信號SC2之信號位準設定為「H」位準。 因此，將在電容器C3A及C4A中進行充電之電荷分別供應至感測放大器電路520B之兩個輸入端子。 開關元件SW4A之一啟動時序並不限於自時間t4e至時間t6e之時序，只要時序比將控制信號SC2設定為「H」位準之時間早即可。 舉例而言，在時間t11e與時間t12e之間的時間tx處，將選擇信號SEL之信號位準(舉例而言)設定為「H」位準。因此，感測放大器電路520B之輸出信號經控制以便自選擇電路550輸出。 在時間t12e處，將控制信號SC2之信號位準設定為「L」位準。因此，電容器C3A及C4A藉由處於關斷狀態中之開關元件SWZ1及SWZ2而與感測放大器電路520B之輸入端子電分離。 在時間t13e處，將感測啟用信號SEN2之信號位準設定為「H」位準。因此，啟動一感測放大器電路520B。 在時間t13e之後(舉例而言，在時間t13e與時間t14e之間的一時序處)將信號SC1之信號位準設定為「L」位準。 感測放大器電路520B藉由差動放大而比較來自電容器C3A之信號與來自電容器C4A之信號且放大指示比較結果之信號。 在此時間處，選擇信號SEL之信號位準經設定使得感測放大器電路520B之輸出信號自選擇電路550輸出。舉例而言，在時間tx處將選擇信號SEL之信號位準設定為「H」位準。 在時間t14e處，將控制信號SEN2之信號位準設定為「L」位準。因此，撤銷啟動感測放大器電路520B。 在自時間t15e至時間t16e之一週期中，藉由處於「H」位準之選擇信號SEL，感測放大器電路520B之信號處理之結果自選擇電路550之輸出端子DOUT輸出，作為藉由自參考方法而讀取之資料DOUT1。 如上文所闡述，在此實施例之MRAM中，由圖23之讀取電路來連續執行藉由參考胞元方法之資料之輸出及藉由非破壞性自參考方法之資料之輸出。 (E3)概述 如圖23至圖25中所展示，在此實施例之MRAM中，圖23之讀取電路可連續執行藉由參考胞元方法進行之讀取操作及藉由自參考方法進行之讀取操作。 在此實施例之MRAM之讀取電路中，提供用於藉由參考胞元方法進行之讀取操作之感測放大器電路520A及用於藉由自參考方法進行之讀取操作之感測放大器電路520B。兩個感測放大器電路520A及520B各自獨立地執行對應電容器C1A、C2A、C3A及C4A之信號處理。 在此實施例之MRAM之讀取電路中，選擇電路550執行控制使得輸出兩個資料片段中之任一者。 根據此構成，在此實施例之MRAM中，與其中一感測放大器電路執行以參考胞元方法之信號比較及以自參考方法之信號比較之一情形相比，縮短用於將藉由參考胞元方法之資料及藉由自參考方法之資料自MRAM傳送至處理器之一週期係可能的。 因此，此實施例之電腦系統及記憶體裝置可達成高速操作。 [F]第五實施例 將參考圖26及圖27闡述第五實施例之一電腦系統及一記憶體裝置。 (F1)組態實例 將參考圖26及圖27闡述此實施例之電腦系統及記憶體裝置之一組態實例。 圖26係用於解釋此實施例之電腦系統之組態實例之一方塊圖。 在圖26之電腦系統中，一MRAM1包含一錯誤偵測/校正電路(在下文中亦稱為一ECC電路) 250。 舉例而言，ECC電路250提供於一I/F電路20之一輸出控制電路200中。 ECC電路250在藉由一參考胞元方法而讀取之資料及藉由一自參考方法而讀取之資料中執行錯誤偵測處理且對所偵測錯誤執行校正處理。 經由ECC電路250將來自一記憶體電路之資料儲存於讀取緩衝器電路210及220中之每一者中。 當自一記憶體電路10讀取之資料之一讀取錯誤率係高時，如在此實施例中包含ECC電路250之MRAM1係有效的。 圖27係展示此實施例之MRAM中之輸出控制電路之一內部組態的一方塊圖。 如圖27中所展示，ECC電路250自記憶體電路10接收讀取資料。 ECC電路250對讀取資料執行錯誤偵測處理。 當偵測到資料中之一錯誤時，ECC電路250對所偵測錯誤執行校正處理。因此，資料中之錯誤被校正。 當其錯誤被偵測且被校正之資料係基於參考胞元方法之資料時，ECC電路250將經校正資料發送至讀取緩衝器電路210。 當其錯誤被偵測且被校正之資料係基於自參考方法之資料時，ECC電路250將經校正資料發送至讀取緩衝器電路220。 當未偵測到資料中之一錯誤時，ECC電路250在不進行校正處理之情況下將資料供應至對應讀取緩衝器電路210或220。 (F2)操作實例 將闡述此實施例之MRAM及電腦系統之一操作實例。 在此實施例之MRAM之操作實例中，如在上文所闡述實施例中之每一者中之操作實例中，連續執行藉由參考胞元方法進行之讀取操作及藉由自參考方法進行之讀取操作。 將基於參考胞元方法之資料DOUT1供應至輸出控制電路200中之ECC電路250。ECC電路250將ECC處理應用於資料DOUT1。 將經ECC處理資料DOUT1保持於讀取緩衝器電路210中。 提前將讀取緩衝器電路210中之資料DOUT1傳送至處理器9。 處理器9使用基於參考胞元方法之資料DOUT1來執行推測計算處理P1。 在記憶體電路10中，在藉由參考胞元方法進行之讀取操作之後將基於藉由自參考方法進行之讀取操作之資料DOUT2供應至ECC電路250。 ECC電路250將ECC處理應用於資料DOUT2。 將經ECC處理資料DOUT2保持於讀取緩衝器電路220中。當兩個資料片段DOUT1及DOUT2在讀取緩衝器電路210及220中對準時，一比較電路231比較經ECC處理資料DOUT1與DOUT2。 如在上文所闡述實施例中之每一者中，當兩個資料片段DOUT1與DOUT2匹配時，MRAM1將包含一有效信號之一旗標傳輸至處理器9。 基於有效信號，處理器9提交推測計算處理之結果。 當兩個資料片段DOUT1與DOUT2不匹配時，MRAM1將包含一錯誤信號之一旗標及藉由自參考方法之資料DOUT2 (對應於一錯誤位置之資料單元DU)傳輸至處理器9。 基於錯誤信號，處理器9使用資料DOUT2來執行重新計算處理。處理器9提交重新計算處理之結果。 如上文所闡述，完成藉由此實施例之電腦系統進行之計算處理。 (F3)概述 如上文所闡述，在此實施例之電腦系統中，MRAM包含錯誤偵測/校正電路。 即使當錯誤偵測/校正電路提供於MRAM中時，MRAM中之讀取操作及處理器中之計算處理仍利用實質上與上文所闡述實施例中之每一者相同之操作來執行。 如在此實施例中，當MRAM包含錯誤偵測/校正電路時，進一步改良讀取資料之可靠性。 因此，在此實施例中，改良處理器中之計算處理之可靠性。 因此，此實施例之電腦系統及記憶體裝置可獲得高可靠性。 [G]第六實施例 將參考圖28至圖31闡述第六實施例之一電腦系統及一記憶體裝置。 (G1)組態實例 將參考圖28及圖29闡述此實施例之電腦系統及記憶體裝置之一組態實例。 可藉由處理器9而執行對基於參考胞元方法之讀取資料及基於自參考方法之讀取資料之各種處理。 圖28係展示此實施例之電腦系統之組態實例之一方塊圖。 如圖28中所展示，處理器9在一記憶體控制器90中包含一記憶體處理電路910。 記憶體處理電路910比較自MRAM1發送之藉由參考胞元方法之資料與藉由自參考方法之資料、產生旗標及諸如此類。 當資料處理電路910提供於處理器9側上時，在MRAM1之介面電路20中，讀取緩衝器電路210及220不經由一控制電路而連接至一I/O電路234。 圖29係用於解釋此實施例之電腦系統中之資料處理電路910之一內部組態的一方塊圖。 如圖29中所展示，在處理器9側上之記憶體控制器90內，資料處理電路910至少包含兩個讀取緩衝器電路911及912、一比較電路913以及一控制電路914。 讀取緩衝器電路911暫時保持來自MRAM1之基於參考胞元方法之資料。 讀取緩衝器電路912暫時保持來自MRAM1之基於自參考方法之資料。 比較電路913比較讀取緩衝器電路911中之資料DOUT1與讀取緩衝器電路912中之資料DOUT2。 當兩個資料片段DOUT1與DOUT2匹配時，比較電路913輸出包含有效信號之旗標。當兩個資料片段DOUT1與DOUT2不匹配時，比較電路913輸出包含錯誤信號之旗標。 控制電路914控制資料處理電路910中之每一電路。 (G2)操作實例 將參考圖30及圖31闡述此實施例之電腦系統之一操作實例。 圖30及圖31係用於解釋此實施例之電腦系統之一操作實例之時序圖。 圖30係當此實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料匹配時之一時序圖。 如圖30中所展示，MRAM1執行藉由參考胞元方法進行之讀取操作X1。在MRAM1中，I/O電路234經由一匯流排8將基於參考胞元方法之資料DOUT1傳送至記憶體控制器90。 在藉由參考胞元方法進行之讀取操作之後，MRAM1執行藉由自參考方法進行之讀取操作。在MRAM1中，在傳送資料DOUT1之後，I/O電路234經由匯流排8將基於自參考方法之資料DOUT2傳送至記憶體控制器90。 將資料DOUT1及DOUT2供應至記憶體控制器90之資料處理電路910。 將藉由參考胞元方法之資料DOUT1儲存於緩衝器電路911中。 資料處理電路910將資料DOUT1發送至核心電路99。 核心電路99對資料DOUT1執行推測計算處理P1。與藉由自參考方法進行之讀取操作X2並行地執行推測計算處理P1。 舉例而言，在推測計算處理P1之執行期間，將藉由自參考方法之資料DOUT2儲存於緩衝器電路912中。 在資料處理電路910中，比較電路913執行資料DOUT1與資料DOUT2之間的比較處理CM。 當資料DOUT1及DOUT2中之每一者包含複數個資料單元DU時，比較電路913針對對應資料單元DU1及DU2中之每一者執行比較處理，如參考圖12所闡述。 當兩個資料片段DOUT1與DOUT2匹配時，資料處理電路910將包含一有效信號SVLD之一旗標FLG發送至核心電路99。 核心電路99基於有效信號SVLD而提交推測計算處理P1之結果。 以此方式，在此實施例之電腦系統中，完成在其中基於參考胞元方法之資料DOUT1與基於自參考方法之資料DOUT2匹配之情形中之計算處理。 圖31係當此實施例之電腦系統中之基於參考胞元方法之資料與基於自參考方法之資料不匹配時之一時序圖。 如在圖30之實例中，MRAM1連續執行藉由參考胞元方法進行之讀取操作X1及藉由自參考方法進行之讀取操作X2。 核心電路99使用基於參考胞元方法之資料DOUT1來執行推測計算處理P1。 資料處理電路910在推測計算處理P1之執行期間接收藉由自參考方法之資料。 比較電路913藉由比較處理CM而針對資料單元DU1及DU2中之每一者比較緩衝器電路911及912中之兩個資料片段DOUT1與DOUT2。 若兩個資料片段DOUT1與DOUT2不匹配，則資料處理電路910將一旗標、一錯誤位置及校正資料(資料單元)發送至核心電路99。 核心電路99使用藉由自參考方法之資料(資料單元) DOUT2作為校正資料來執行重新計算處理P2。 核心電路99提交重新計算處理P2之結果。 以此方式，在此實施例之電腦系統中，完成在其中基於參考胞元方法之資料與基於自參考方法之資料不匹配之情形中之計算處理。 ECC電路可提供於圖29之資料處理電路910中，該資料處理電路提供於處理器側上。資料處理電路910中之ECC電路對來自MRAM1之資料DOUT1及DOUT2執行ECC處理。將經ECC處理資料儲存於資料處理電路緩衝器電路911及912中。 (G3)概述 如上文所闡述，在此實施例之電腦系統中，來自MRAM1之藉由參考胞元方法之資料及藉由自參考方法之資料經受藉由處理器9中之電路進行之比較處理。 此實施例之電腦系統基於處理器9中之兩個資料片段之比較結果而執行對計算處理及重新計算處理之結果之適當性之判定。 即使在此情形中，此實施例之電腦系統仍可執行類似於上文所闡述之其他實施例之處理之處理。 因此，此實施例之電腦系統可獲得與上文所闡述實施例中之每一者實質上相同之效應。 因此，此實施例之電腦系統可達成高速處理且改良可靠性。 [H]其他 在此實施例之記憶體裝置中，展示一實例，其中藉由對讀取電路中之電容器進行充電而讀取記憶體胞元中之資料。在此實施例之記憶體裝置中，在電容器(其在讀取電路中於每一讀取方法中保持選定胞元之輸出信號)中，由根據來自選定胞元(及參考胞元)之輸出信號而放電之電容器所保持之電位(對應於保留於電容器中之電荷量之電位)藉由感測放大器電路而被感測並被放大，藉此可讀取記憶體胞元之資料。 如此實施例之記憶體裝置之MRAM可安裝於處理器9中。此實施例之MRAM可用於記憶體控制器90中之一記憶體中或核心電路99中之一記憶體中。 在實施例之電腦系統中，展示一實例，其中MRAM用作記憶體裝置。然而，用於此實施例中之記憶體裝置可為不同於MRAM之使用一磁阻效應元件(舉例而言，MTJ元件)之一磁性記憶體。 此實施例中之記憶體裝置可為不同於MRAM (磁性記憶體)之一記憶體，只要該記憶體係可被施加兩種不同讀取方法之一記憶體裝置即可。 舉例而言，可將選自ReRAM、PCRAM、一離子記憶體、DRAM、SRAM及一快閃記憶體當中之一記憶體裝置應用於此實施例之電腦系統及記憶體裝置。 在此實施例中，一平面內(反平行(a parallel))磁化類型MTJ元件可用作MTJ元件400。在平面內磁化類型MTJ元件中，磁性層401及402之磁化方向實質上平行於磁性層之層表面。在平面內磁化類型MTJ元件中，在磁性層401及402之磁性各向異性中，藉由利用磁性層之形狀磁性各向異性及諸如此類而使磁性層401及402之磁化方向變得實質上平行於磁性層之層表面。 儘管已闡述特定實施例，但此等實施例僅以實例方式呈現，且並不意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施例可以各種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效形式涵蓋如將歸屬於本發明之範疇及精神內之該等形式或修改。 相關申請案交叉參考 本申請案基於並主張2017年3月21日提出申請之日本專利申請案第2017-054585號之優先權的權益；該日本專利申請案之全部內容係以引用的方式併入本文中。

1‧‧‧記憶體裝置

8‧‧‧匯流排

9‧‧‧處理器

10‧‧‧記憶體電路/記憶體胞元陣列/選定胞元

20‧‧‧介面電路

90‧‧‧記憶體控制器

99‧‧‧核心電路

100‧‧‧記憶體胞元陣列

120‧‧‧列解碼器/電路

121‧‧‧字線驅動器/列線控制電路/電路

122‧‧‧行解碼器/電路

123‧‧‧位元線驅動器/行線控制電路/電路

124‧‧‧開關電路/電路

125‧‧‧寫入電路/寫入控制電路/電路

126‧‧‧讀取電路/讀取控制電路/電路

190‧‧‧定序器

200‧‧‧輸出控制電路

210‧‧‧資料保持電路/讀取緩衝器電路/緩衝器電路

220‧‧‧資料保持電路/讀取緩衝器電路/緩衝器電路

230‧‧‧控制電路

231‧‧‧比較電路

232‧‧‧選擇電路

233‧‧‧資料緩衝器電路

234‧‧‧輸入/輸出電路

241‧‧‧多工器

250‧‧‧錯誤偵測/校正電路

261‧‧‧感測放大器單元

261A‧‧‧感測放大器單元

261B‧‧‧感測放大器單元

290‧‧‧輸入控制電路

299‧‧‧輸入控制電路

310‧‧‧鎖存電路

320‧‧‧鎖存電路

350‧‧‧判定電路

351-1‧‧‧XOR閘極

351-2‧‧‧XOR閘極

351-N‧‧‧XOR閘極

400‧‧‧磁阻效應元件/磁性穿隧接面元件/可變電阻元件

401‧‧‧磁性層/儲存層/層

402‧‧‧磁性層/參考層/層

403‧‧‧非磁性層/穿隧障壁層/層

410‧‧‧胞元電晶體

490A‧‧‧可變電阻元件

490B‧‧‧可變電阻元件

499‧‧‧胞元電晶體/電晶體/開關元件

500‧‧‧讀取驅動器/驅動器

520‧‧‧感測放大器電路

520A‧‧‧感測放大器電路

520B‧‧‧感測放大器電路

550‧‧‧選擇電路

590‧‧‧參考胞元驅動器/讀取驅動器/驅動器

600‧‧‧資料快取記憶體/快取記憶體

601‧‧‧資料快取記憶體控制器/快取記憶體控制器

602‧‧‧指令快取記憶體/快取記憶體

603‧‧‧指令快取記憶體控制器

604‧‧‧命令發佈單元

605‧‧‧命令佇列/佇列

606‧‧‧重新排序緩衝器/經擴展重新排序緩衝器/重新排序緩衝器電路/緩衝器

607‧‧‧暫存器

608‧‧‧保留站

609‧‧‧計算電路

650‧‧‧資料保持區域

660‧‧‧資料保持區域

661‧‧‧資料保持欄位/指令欄位

662‧‧‧資料保持欄位/運算元欄位

663‧‧‧資料保持欄位/運算元欄位

664‧‧‧資料保持欄位

665‧‧‧值欄位

666‧‧‧狀態旗標欄位

670‧‧‧資料保持區域

680‧‧‧第一站

681‧‧‧資料保持區域/指令保持區域/第二站

690‧‧‧加法器/操作單元/計算電路

691‧‧‧乘法器/操作單元

910‧‧‧記憶體處理電路/資料處理電路

911‧‧‧讀取緩衝器電路/緩衝器電路/資料處理電路緩衝器電路

912‧‧‧讀取緩衝器電路/緩衝器電路/資料處理電路緩衝器電路

913‧‧‧比較電路

914‧‧‧控制電路

1000‧‧‧電腦系統

ADR‧‧‧位址

bBL‧‧‧位元線/源極線

bBL ＜0＞‧‧‧位元線

bBL ＜1＞‧‧‧位元線

bBL ＜m-l＞‧‧‧位元線

BL ＜0＞‧‧‧位元線

BL ＜1＞‧‧‧位元線

BL ＜m-l＞‧‧‧位元線

C1‧‧‧電容器

C1A‧‧‧電容器

C2‧‧‧電容器

C2A‧‧‧電容器

C3A‧‧‧電容器

C4A‧‧‧電容器

CM‧‧‧比較處理

CMD‧‧‧命令

CNT‧‧‧控制信號

CSW‧‧‧行選擇開關元件/行開關元件/開關元件

DIN‧‧‧輸入資料/資料

DOUT‧‧‧輸出資料/資料/讀取資料/輸出端子

DOUT1‧‧‧資料/資料片段/基於參考胞元方法之資料/經錯誤偵測/校正處理資料

DOUT2‧‧‧資料/資料片段/基於自參考方法之資料/校正資料/資料單元/藉由自參考方法之資料/經錯誤偵測/校正處理資料

DU1A‧‧‧資料單元

DU1B‧‧‧資料單元/第一資料單元

DU2A‧‧‧資料單元/資料

DU2B‧‧‧資料單元/第二資料單元/校正資料/資料

DU3A‧‧‧資料單元

DU3B‧‧‧資料單元/第三資料單元

DU4A‧‧‧資料單元/資料

DU4B‧‧‧資料單元/第四資料單元/校正資料/資料

DUNA‧‧‧資料單元

DUNB‧‧‧資料單元

ER‧‧‧信號/輸出結果/判定信號

ER1‧‧‧信號

ER2‧‧‧信號

ERN‧‧‧信號

FLG‧‧‧旗標

FX‧‧‧旗標

IRD‧‧‧讀取電流/電流/胞元電流

IRDa‧‧‧讀取電流/第一讀取電流

IRDb‧‧‧讀取電流/第二讀取電流

IRef‧‧‧電流/參考電流

IWR‧‧‧寫入電流

IWR1‧‧‧寫入電流

IWR2‧‧‧寫入電流

MTJ-WR‧‧‧控制信號/信號

P1‧‧‧推測計算處理/計算處理

P1a‧‧‧特性線

P1b‧‧‧特性線

P2‧‧‧計算處理/重新計算處理

P2a‧‧‧特性線

P2b‧‧‧特性線

P3a‧‧‧特性線

P3b‧‧‧特性線

PL1‧‧‧特性/電壓相依特性

PL2‧‧‧特性/電壓相依特性

RR‧‧‧參考電阻元件

S1‧‧‧控制信號/信號

S2‧‧‧控制信號/信號

S3‧‧‧控制信號/信號

S4‧‧‧控制信號/信號

SC‧‧‧共同控制信號/信號

SC1‧‧‧共同控制信號/控制信號/信號

SC2‧‧‧共同控制信號/控制信號/信號

SEL‧‧‧選擇信號/控制信號

SEN‧‧‧控制信號/感測啟用信號/信號

SEN1‧‧‧控制信號/感測啟用信號

SEN2‧‧‧控制信號/感測啟用信號

SVLD‧‧‧有效信號

SW1‧‧‧開關元件

SW1A‧‧‧開關元件/開關

SW2‧‧‧開關元件

SW2A‧‧‧開關元件/開關

SW3‧‧‧開關元件

SW3A‧‧‧開關元件/開關

SW4A‧‧‧開關元件/開關

SWA‧‧‧開關元件

SWB‧‧‧開關元件

SWX1‧‧‧開關元件

SWX2‧‧‧開關元件

SWZ1‧‧‧開關元件

SWZ2‧‧‧開關元件

t0‧‧‧時間

T1‧‧‧週期/充電週期/第一讀取週期

t1a‧‧‧時間

t1b‧‧‧時間

t1c‧‧‧時間

t1d‧‧‧時間

t1e‧‧‧時間

T2‧‧‧週期/第二讀取週期

t2a‧‧‧時間

t2b‧‧‧時間

t2c‧‧‧時間

t2d‧‧‧時間

t2e‧‧‧時間

t3a‧‧‧時間

t3b‧‧‧時間

t3c‧‧‧時間

t3d‧‧‧時間

t3e‧‧‧時間

t4a‧‧‧時間

t4b‧‧‧時間

t4c‧‧‧時間

t4d‧‧‧時間

t4e‧‧‧時間

t5a‧‧‧時間

t5b‧‧‧時間

t5c‧‧‧時間

t5d‧‧‧時間

t5e‧‧‧時間

t6a‧‧‧時間

t6b‧‧‧時間

t6c‧‧‧時間

t6d‧‧‧時間

t6e‧‧‧時間

t7a‧‧‧時間

t7b‧‧‧時間

t7c‧‧‧時間

t7d‧‧‧時間

t7e‧‧‧時間

t8a‧‧‧時間

t8b‧‧‧時間

t8c‧‧‧時間

t8d‧‧‧時間

t8e‧‧‧時間

t9a‧‧‧時間

t9b‧‧‧時間

t9c‧‧‧時間

t9d‧‧‧時間

t9e‧‧‧時間

t10a‧‧‧時間

t10b‧‧‧時間

t10c‧‧‧時間

t10d‧‧‧時間

t10e‧‧‧時間

t11a‧‧‧時間

t11b‧‧‧時間

t11c‧‧‧時間

t11d‧‧‧時間

t11e‧‧‧時間

t12a‧‧‧時間

t12b‧‧‧時間

t12c‧‧‧時間

t12d‧‧‧時間

t12e‧‧‧時間

t13a‧‧‧時間

t13b‧‧‧時間

t13c‧‧‧時間

t13d‧‧‧時間

t13e‧‧‧時間

t14a‧‧‧時間

t14b‧‧‧時間

t14c‧‧‧時間

t14d‧‧‧時間

t14e‧‧‧時間

t15a‧‧‧時間

t15b‧‧‧時間

t15c‧‧‧時間

t15d‧‧‧時間

t15e‧‧‧時間

t16a‧‧‧時間

t16b‧‧‧時間

t16c‧‧‧時間

t16d‧‧‧時間

t16e‧‧‧時間

t17a‧‧‧時間

t17b‧‧‧時間

t17d‧‧‧時間

t17e‧‧‧時間

t18a‧‧‧時間

t18b‧‧‧時間

t18d‧‧‧時間

t19a‧‧‧時間

t19b‧‧‧時間

t19d‧‧‧時間

t20b‧‧‧時間

t20d‧‧‧時間

ta‧‧‧時間

tb‧‧‧時間

tx‧‧‧時間

tz‧‧‧時間

V‧‧‧有效狀態

Vap1‧‧‧電位/充電電位/電壓值

Vap2‧‧‧電壓值

Vp1‧‧‧電位/充電電位/電壓值

Vp2‧‧‧電壓值

VR1‧‧‧電壓/電壓值/讀取電壓/第一讀取電壓

VR2‧‧‧電壓/電壓值/讀取電壓/第二讀取電壓

Vref‧‧‧電位/電壓值

W‧‧‧檢查等待狀態

W1‧‧‧脈衝寬度/讀取電壓施加週期

W2‧‧‧脈衝寬度

WL ＜0＞‧‧‧字線

WL ＜1＞‧‧‧字線

WL ＜n-l＞‧‧‧字線

X1‧‧‧讀取操作

X2‧‧‧讀取操作

XX‧‧‧錯誤信號

Z1‧‧‧改變量/降低量

Z2‧‧‧改變量

ZZ‧‧‧旗標

圖1、圖2、圖3、圖4及圖5係用於解釋一實施例之一電腦系統之一基本實例之圖式； 圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16及圖17係用於解釋一第一實施例之一電腦系統之一操作實例之圖式； 圖18及圖19係用於解釋一第二實施例之一電腦系統之一組態實例之圖式； 圖20、圖21及圖22係用於解釋一第三實施例之一電腦系統之一操作實例之圖式； 圖23、圖24及圖25係用於解釋一第四實施例之一電腦系統之一操作實例之圖式； 圖26及圖27係用於解釋一第五實施例之一電腦系統之一組態實例之圖式；且 圖28、圖29、圖30及圖31係用於解釋一第六實施例之一電腦系統之一操作實例之圖式。

Claims (20)

1. 一種電腦系統，其包括： 一記憶體裝置，其包含一記憶體胞元陣列，該記憶體裝置經組態以對該記憶體胞元陣列執行一第一讀取方法之第一讀取操作及一第二讀取方法之第二讀取操作； 一處理器，其經組態以自該記憶體裝置接收一第一資料，該第一資料係藉由該第一讀取操作而自該記憶體胞元陣列中之一選定區域讀取，該處理器經組態以在對該選定區域之該第二讀取操作期間使用該第一資料來執行第一計算處理，且經組態以基於該第一資料與一第二資料之一比較結果而藉由一第一信號來獲取該第一計算處理之一結果，該第一信號指示該第一資料係有效的，且該第二資料係藉由該第二讀取操作而自該選定區域讀取。
2. 如請求項1之系統，其中 當基於該第一資料與該第二資料之該比較結果而判定該第一資料與該第二資料匹配時，輸出該第一信號，且 當基於該第一資料與該第二資料之該比較結果而判定該第一資料與該第二資料不匹配時，輸出指示該第一資料係錯誤的之一第二信號，且 該處理器經組態以基於該第二信號而使用該第二資料來執行第二計算處理，且經組態以獲取該第二計算處理之一結果。
3. 如請求項2之系統，其中 該第一資料包含複數個第一資料單元，該第二資料包含複數個第二資料單元， 該記憶體裝置在該等第二資料單元當中將對應於包含一錯誤之至少一個第一資料單元的至少一個第二資料單元傳輸至該處理器，且 該處理器使用該所傳輸的至少一個第二資料單元來執行該第二計算處理。
4. 如請求項1之系統，其中 該記憶體裝置包含一比較電路，該比較電路比較該第一資料與該第二資料。
5. 如請求項1之系統，其中 該處理器包含一緩衝器電路，該緩衝器電路保持該第一資料及指示該第一資料之一狀態之一旗標，且 該旗標基於該第一信號而被設定為指示該第一資料係處於一有效狀態中之一值。
6. 如請求項1之系統，其中 該記憶體裝置包含一讀取電路，該讀取電路經組態以執行該第一讀取操作及該第二讀取操作， 該讀取電路包含 一感測放大器電路，其具有第一輸入端子及第二輸入端子， 一第一互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第二互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第三互連件，其經連接至該第二輸入端子， 一第四互連件，其經連接於該第二輸入端子與該記憶體胞元陣列之間，及 一參考胞元，其經連接至該第三互連件， 在一第一週期中，該第一互連件及該第二互連件保持對應於來自該選定區域之一第一輸出信號之一電位，該第三互連件保持對應於來自該參考胞元之一第二輸出信號之一電位，且 在該第一週期之後之一第二週期中，該第二互連件保持對應於該第一輸出信號之該電位，且該第四互連件保持對應於來自該選定區域之一第三輸出信號之一電位。
7. 如請求項6之系統，其中 在該第一週期與該第二週期之間之一第三週期中，一寫入電流被供應至該選定區域。
8. 如請求項6之系統，其中 該選定區域包含一磁阻效應元件作為一記憶體元件， 當該第一輸出信號自該選定區域輸出時，一第一電壓被施加至該磁阻效應元件，且 當該第三輸出信號自該選定區域輸出時，高於該第一電壓之一第二電壓被施加至該磁阻效應元件。
9. 如請求項1之系統，其中 該記憶體裝置包含一讀取電路，該讀取電路經組態以執行該第一讀取操作及該第二讀取操作， 該讀取電路包含 一第一感測放大器電路，其具有第一輸入端子及第二輸入端子，以及一第一輸出端子， 一第二感測放大器電路，其具有第三輸入端子及第四輸入端子，以及一第二輸出端子， 一選擇電路，其具有經連接至該第一輸出端子之一第五輸入端子、經連接至該第二輸出端子之一第六輸入端子、一第三輸出端子，及一控制端子，一控制信號被供應至該控制端子， 一第一互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第二互連件，其經連接至該第二輸入端子， 一第三互連件，其經連接於該第三輸入端子與該記憶體胞元陣列之間， 一第四互連件，其經連接於該第四輸入端子與該記憶體胞元陣列之間，及 一參考胞元，其經連接至該第二互連件，且 該選擇電路基於該控制信號而自該第三輸出端子輸出該第一感測放大器電路之一輸出信號及該第二感測放大器電路之一輸出信號中之任一者。
10. 如請求項1之系統，其中 該第一讀取方法係一參考胞元方法，且該第二讀取方法係一自參考方法。
11. 一種記憶體裝置，其包括： 一記憶體胞元陣列； 一讀取電路，其經組態以基於一讀取命令而就該記憶體胞元陣列之一選定區域，藉由一第一讀取方法之第一讀取操作來讀取第一資料，且就該選定區域，藉由一第二讀取方法之第二讀取操作來讀取第二資料；及 一輸出控制電路，其經組態以輸出該第一資料、比較該第一資料與該第二資料，且當該第一資料與該第二資料匹配時，輸出指示該第一資料係有效的之一第一信號。
12. 如請求項11之裝置，其中 該輸出控制電路經組態以在基於該第一資料與該第二資料之一比較結果而判定該第一資料與該第二資料不匹配時，輸出指示該第一資料係錯誤的之一第二信號。
13. 如請求項12之裝置，其中 當該第一資料與該第二資料匹配時，經耦合至該輸出控制電路之一外部裝置使用該第一資料來執行第一計算處理，且基於該第一信號來獲取該第一計算處理之一結果，且 當該第一資料與該第二資料不匹配時，該外部裝置使用該第二資料來執行第二計算處理，且基於該第二信號來獲取該第二計算處理之一結果。
14. 如請求項11之裝置，其中 該第一資料包含複數個第一資料單元，該第二資料包含複數個第二資料單元，且 該輸出控制電路在該複數個第二資料單元當中輸出對應於包含一錯誤之至少一個第一資料單元的至少一個第二資料單元。
15. 如請求項11之裝置，進一步包括： 一比較電路，其經組態以比較該第一資料與該第二資料。
16. 如請求項11之裝置，進一步包括： 一讀取電路，其經組態以執行該第一讀取操作及該第二讀取操作， 其中該讀取電路包含 一感測放大器電路，其具有第一輸入端子及第二輸入端子， 一第一互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第二互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第三互連件，其經連接至該第二輸入端子， 一第四互連件，其經連接於該第二輸入端子與該記憶體胞元陣列之間，及 一參考胞元，其經連接至該第三互連件， 在一第一週期中，該第一互連件及該第二互連件保持對應於來自該選定區域之一第一輸出信號之一電位，該第三互連件保持對應於來自該參考胞元之一第二輸出信號之一電位，且 在該第一週期之後之一第二週期中，該第二互連件保持對應於該第一輸出信號之該電位，且該第四互連件保持對應於來自該選定區域之一第三輸出信號之一電位。
17. 如請求項16之裝置，其中 在該第一週期與該第二週期之間之一第三週期中，一寫入電流被供應至該選定區域。
18. 如請求項16之裝置，其中 該選定區域包含一磁阻效應元件作為一記憶體元件， 當該第一輸出信號係自該選定區域輸出時，一第一電壓被施加至該磁阻效應元件，且 當該第三輸出信號係自該選定區域輸出時，高於該第一電壓之一第二電壓被施加至該磁阻效應元件。
19. 如請求項11之裝置，進一步包括： 一讀取電路，其經組態以執行該第一讀取操作及該第二讀取操作， 其中該讀取電路包含 一第一感測放大器電路，其具有第一輸入端子及第二輸入端子，以及一第一輸出端子， 一第二感測放大器電路，其具有第三輸入端子及第四輸入端子，以及一第二輸出端子， 一選擇電路，其具有經連接至該第一輸出端子之一第五輸入端子、經連接至該第二輸出端子之一第六輸入端子、一第三輸出端子，及一控制端子，一控制信號被供應至該控制端子， 一第一互連件，其經連接於該第一輸入端子與該記憶體胞元陣列之間， 一第二互連件，其經連接至該第二輸入端子， 一第三互連件，其經連接於該第三輸入端子與該記憶體胞元陣列之間， 一第四互連件，其經連接於該第四輸入端子與該記憶體胞元陣列之間，及 一參考胞元，其經連接至該第二互連件，且 該選擇電路基於該控制信號而自該第三輸出端子輸出該第一感測放大器電路之一輸出信號及該第二感測放大器電路之一輸出信號中之任一者。
20. 如請求項11之裝置，其中 該第一讀取方法係一參考胞元方法，且該第二讀取方法係一自參考方法。