TW201829821A - 高壓退火及降低濕蝕刻速率 - Google Patents

高壓退火及降低濕蝕刻速率 Download PDF

Info

Publication number
TW201829821A
TW201829821A TW106137542A TW106137542A TW201829821A TW 201829821 A TW201829821 A TW 201829821A TW 106137542 A TW106137542 A TW 106137542A TW 106137542 A TW106137542 A TW 106137542A TW 201829821 A TW201829821 A TW 201829821A
Authority
TW
Taiwan
Prior art keywords
gap
dielectric
substrate processing
substrate
patterned substrate
Prior art date
Application number
TW106137542A
Other languages
English (en)
Other versions
TWI743242B (zh
Inventor
寇迪斯Ｓ 勒施基斯
基斯達宣 王
史帝文 維哈佛貝可
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201829821A publication Critical patent/TW201829821A/zh
Application granted granted Critical
Publication of TWI743242B publication Critical patent/TWI743242B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67303—Vertical boat type carrier whereby the substrates are horizontally supported, e.g. comprising rod-shaped elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

描述藉由在沉積過程中流動材料進入間隙來降低形成在圖案化基板上的介電膜的濕蝕刻速率的方法。以此方式沉積的膜可能最初呈現提高的濕蝕刻速率。藉由暴露圖案化基板至氣相水蒸汽的高壓力來處理介電膜。處理可降低介電膜的濕蝕刻速率，特別是介電膜的間隙填充部分。掃描電子顯微鏡已經確認藉由本文所述的工序降低或排除孔的數量與/或尺寸。亦已經發現處理降低了例如由介電膜填充的間隙的底部處的蝕刻速率。

Description

高壓退火及降低濕蝕刻速率
此申請案主張名稱為「HIGH-PRESSURE ANNEALING AND REDUCING WET ETCH RATES」且在2016年11月1日申請的美國臨時專利申請案第62/415,757號以及名稱為「HIGH-PRESSURE ANNEALING AND REDUCING WET ETCH RATES」且在2016年11月23日申請的美國非臨時申請案第15/360,016號的優先權。藉由參照其全文的方式藉此將62/415,757與15/360,016的揭露內容併入而用於所有用途。
本文揭露的實施例關於降低間隙-填充可流動膜的濕蝕刻速率。
半導體電路元件的微型化已經達到在商業規模上製造特徵尺寸約10 nm的地步。隨著尺寸持續變小，如以避免電串擾的介電材料填充電路元件之間的間隙的製程步驟出現新的挑戰。隨著元件之間的寬度持續縮小，元件之間的間隙通常變得較高與較窄，這使得間隙填充難以達成不使介電質材料卡住而產生孔洞或不牢縫隙。傳統化學氣相沉積(CVD)技術通常在已經完全填滿間隙之前經歷間隙的頂部處的材料過度生長。這可在間隙中產生孔洞或縫隙，其中沉積的介電材料已經過早地由過度生長所切斷；此問題有時稱為麵包塊化(breadloafing)。
麵包塊化問題的一個解決方案已經使用更容易流入間隙的液體前驅物作為介電質起始材料。執行此方案的商業上應用的當前技術被稱為旋塗式玻璃(SOG)。最近，已經發展給予可流動特徵至由CVD沉積之介電材料的技術。這些技術可沉積可流動前驅物而以多孔材料填充高窄間隙，同時降低產生孔洞或不牢縫隙的發生率。雖然新的可流動CVD技術在以多孔材料(例如，低-k介電材料)填充高窄(即，高-深寬比)間隙中表現顯著突破，仍然有需求提高沉積之後的間隙填充材料的密度。
描述藉由在沉積過程中流動材料進入間隙來降低形成在圖案化基板上的多孔膜的濕蝕刻速率的方法。可藉由可流動化學氣相沉積來沉積膜，在可流動化學氣相沉積中，來自氣相的前驅物在圖案化基板上反應或者由來自液相的前驅物沉積(諸如，旋塗式玻璃(SOG)或旋塗式介電質(SOD))。多孔膜可為進一步包含碳、氧與氮的至少一者的含矽與氫層。在沉積後不久，藉由暴露圖案化基板至氣相水蒸汽的高壓力來處理多孔膜。在暴露圖案化基板至水蒸汽的高壓力之前，多孔膜可經固化或未經固化。處理可降低多孔膜的濕蝕刻速率，特別是溝槽與間隙(多孔膜的「間隙填充」部分)內部的多孔膜部分。掃描電子顯微鏡已經確認藉由本文所述的工序降低或排除孔的數量與/或尺寸。亦已經發現處理降低了例如由介電膜填充的間隙的底部處的蝕刻速率。
本文所述的實施例包括處理圖案化基板上的間隙填充介電質的方法。方法包括在圖案化基板上的間隙中形成間隙填充介電質。間隙填充介電質包括孔但除此之外仍填充圖案化基板上的間隙。方法進一步包括放置圖案化基板進入基板處理腔室的基板處理區域中。方法進一步包括藉由暴露間隙填充介電質至分壓大於14.7 psi的氣相H2 O來致密化間隙填充介電質以形成致密化的間隙填充介電質。
間隙填充介電質可包括矽與氫。方法可進一步包括在致密化間隙填充介電質之前暴露間隙填充介電質至(UV)-光。方法可進一步包括在致密化間隙填充介電質之前暴露間隙填充介電質至臭氧。方法可進一步包括以HF或緩衝氧化物蝕刻溶液蝕刻間隙填充介電質。圖案化基板的溫度在間隙填充介電質的致密化過程中可在300℃與700℃之間。基板處理區域中的暴露表面的最低溫度可大於220℃。方法可進一步包括在致密化間隙填充介電質之後自基板處理區域移除圖案化基板。形成間隙填充介電質可包括在間隙填充介電質開始被沉積於圖案化基板上別處之後流動材料進入間隙中。形成間隙填充介電質可包括流動來自液相前驅物的材料至圖案化基板上。形成間隙填充介電質可包括流動來自氣相前驅物的材料至圖案化基板上。在形成間隙填充介電質之後，間隙填充介電質除了矽、碳、氮、氫與氧以外不包含其他元素。
本文所述的實施例包括填充圖案化基板中的溝槽的方法。方法包括形成介電膜於圖案化基板上。形成介電膜包括在開始沉積至圖案化基板上別處之後流動介電材料進入溝槽中。方法進一步包括放置圖案化基板進入基板處理腔室的基板處理區域中。方法進一步包括藉由在基板處理區域中的H2 O分壓下暴露介電材料至氣相H2 O來致密化溝槽中的介電材料，以形成致密化間隙填充介電質。
基板處理區域中暴露的最冷表面的溫度可在180℃與275℃之間。基板處理區域中H2 O的分壓可在145 psi與864 psi之間。製程壓力(以psi計)可低於(14.7/760)*10(a-b/(T+c))，其中a=7.96681、b=1668.21、c=228而T係基板處理區域中任何暴露表面的最低溫度。T可在100℃與374℃之間。在實施例中致密化介電材料時沒有凝結可形成於基板處理區域中。在根據實施例暴露介電材料至氣相H2 O時沒有液體H2 O可形成於基板處理腔室中。溝槽可為密集溝槽陣列的部分。
額外的實施例與特徵部分提出於下方的描述內容，且部分將在本領域熟悉技術人士檢驗說明書後變得顯而易見或可學自實施例的執行。可藉由說明書所述的手段、組合與方法來實現與達成實施例的特徵與優點。
描述藉由在沉積過程中流動材料進入間隙來降低形成在圖案化基板上的多孔膜的濕蝕刻速率的方法。可藉由可流動化學氣相沉積來沉積膜，在可流動化學氣相沉積中，來自氣相的前驅物在圖案化基板上反應或者由來自液相的前驅物沉積(諸如，旋塗式玻璃(SOG)或旋塗式介電質(SOD))。多孔膜可為進一步包含碳、氧與氮的至少一者的含矽與氫層。在沉積後不久，藉由暴露圖案化基板至氣相水蒸汽的高壓力來處理多孔膜。在暴露圖案化基板至水蒸汽的高壓力之前，多孔膜可經固化或未經固化。處理可降低多孔膜的濕蝕刻速率，特別是溝槽與間隙(多孔膜的「間隙填充」部分)內部的多孔膜部分。掃描電子顯微鏡已經確認藉由本文所述的工序降低或排除孔的數量與/或尺寸。亦已經發現處理降低了例如由介電膜填充的間隙的底部處的蝕刻速率。
可流動地形成介電膜而以低-k介電材料填充圖案化基板的間隙與溝槽。介電材料可在介電膜的形成過程中流動進入間隙與溝槽中。第1A圖係描繪根據實施例在圖案化基板101上形成介電膜後的間隙填充介電質111-1與負載過多介電質121-1的側視圖。第1A圖描述在本文所述的處理之前的間隙填充介電質111-1與負載過多介電質121-1。在本文所述的處理之前，孔112可存在於間隙填充介電質111-1中。孔112可造成間隙填充介電質111-1的遠遠更高的蝕刻速率與濕蝕刻速率。間隙填充介電質111-1可在遠比負載過多介電質121-1高的速率下蝕刻，這在例如再生地使間隙填充介電質111-1成凹狀的實例中並不樂見。本文所述的處理的優點係間隙填充介電質111-1的遠遠較低(且更加可控制)的濕蝕刻速率。
可藉由包括可流動沉積技術的多種方法來形成多孔膜。可流動沉積方法藉由讓多孔膜穿透進入圖案化基板101中的間隙中而係有用的。形成過程中流動的介電膜可在間隙填充部分(第1A圖中的間隙填充介電質111-1)中呈現(100:1) HF稀釋水溶液中超過75 nm/分的濕蝕刻速率(WERs)。作為比較，對常用的氧化矽而言，熱形成氧化矽具有最低的濕蝕刻速率且呈現約3 nm/分的濕蝕刻速率。降低可流動地沉積的間隙填充介電質111-1的濕蝕刻速率的傳統方法包括UV光處理、臭氧處理與在低於或約為1大氣壓(≤760 Torr，≤14.7 psi)的多個壓力下暴露至H2 O。UV光處理與臭氧處理可降低間隙填充介電質111-1的濕蝕刻速率至50 nm/分與75 nm/分之間。傳統蒸氣退火包括在次大氣壓力下暴露至H2 O且同時將基板溫度提高至~500℃，且已經發現進一步降低間隙填充介電質111-1的濕蝕刻速率至15與33 nm/分之間。
第1B圖係描繪在根據實施例的處理之後的間隙填充介電質的側視圖。可完美地製程整合至多個製程流程的期望濕蝕刻速率係低於或約為熱氧化矽的濕蝕刻速率的兩倍。換句話說，本文所述的處理的優點係形成低於或約為熱氧化矽的濕蝕刻速率的兩倍的間隙填充介電質111-2。熱氧化矽的濕蝕刻速率在多種HF溶液(例如，緩衝氧化物蝕刻溶液)中可低於4 nm/分。本文所述的處理可產生在HF溶液中在低於8 nm/分下蝕刻的間隙填充介電質111-2。本文所述的處理可致密化間隙填充介電質111-1以移除孔112並形成間隙填充介電質111-2(第1B圖中顯示為不具有孔112)。比起圖案化基板101的稀疏溝槽與隔離介電質區域而言，密集溝槽陣列(例如，由間隙填充介電質111-1所填充的那些)被致密化至較高的程度。本文所述的數據將適用於密集溝槽陣列，因為密集區域的間隙填充介電質111-2的低濕蝕刻速率提供最主要的優點給廣泛的應用。負載過多介電質121-2相較於負載過多介電質121-1亦可具有較低的濕蝕刻速率，但乘法因子低於間隙填充介電質111-2與間隙填充介電質111-1之間的乘法差異。
第2圖係在根據實施例的多個處理之前與之後的濕蝕刻速率的圖表。利用(100:1) HF蝕刻稀釋水溶液來量測溝槽中的蝕刻速率。所有數據以每分鐘多少奈米來呈現利用成像技術偵測間隙填充介電質111-2的移除速率來量測的間隙填充介電質的濕蝕刻速率。標示「未退火」的濕蝕刻速率代表在UV-處理之後但在執行任何其他處理之前的間隙填充介電質111-2的蝕刻速率。在僅有UV-處理之後的濕蝕刻速率相當地高於「標靶」蝕刻速率，「標靶」蝕刻速率係「熱氧化物」濕蝕刻速率的兩倍。在1巴水氣(14.7 psi，Ts=500 C)的額外處理之後，濕蝕刻速率減半但仍高於標靶濕蝕刻速率。亦利用UV-處理後跟隨有10巴(147 psi)與25巴(368 psi)H2 O處理來形成樣本，且這兩者數據點造成濕蝕刻速率低於標靶濕蝕刻速率。基板溫度在這兩者高壓力H2 O處理過程中再度為500℃。利用UV-處理後跟隨有高壓氧(O2 )處理來產生另一樣本，以確定乾燥氧氣的高壓來源是否足夠。基板溫度再度為500℃且氧氣暴露的壓力係221 psi。自間隙填充介電質121-1轉變至間隙填充介電質121-2的機制顯然比單純的高壓力的任何氧氣來源更加複雜。
第3圖係根據實施例的水相圖與運作溫度與壓力中的壓力比上溫度的圖表。圖表可被用來避免本文所述的製程過程中的凝結。凝結可形成於用於在暴露圖案化基板至高壓水氣(H2 O)時容納圖案化基板的基板處理區域的表面上。由於凝結可造成基板處理腔室的硬體的過早劣化並可造成水滴形成或落至圖案化基板上，半導體製程中並不樂見凝結。自圖案化基板蒸發的水可留下降低產率的非揮發性殘餘物。降低或排除基板處理區域中的凝結係本文所述的製程的優點。
若沒有腔室的部分低於製程壓力下的水凝結溫度的話可避免凝結。傳統基板處理腔室可稱為「冷壁式」腔室，因為形成真空密封的壁在圖案化基板的處理過程中接近室溫。第3圖中的曲線係水相圖的凝結曲線。曲線開始於0℃接近0.46 psi。曲線的斜率持續提高，以致凝結所需的壓力在溫度朝向接近374℃與3200 psi的臨界點提高時快速地增加。基板處理區域的最冷暴露內部表面的溫度係用來計算在可能發生凝結之前所允許的最大壓力。溫度並非必然(且將很少地)為圖案化基板的溫度。以虛線組的形式在第3圖中顯示少數相關實例。若基板處理區域中最冷的暴露表面係220℃的話，處理過程中基板處理區域中的最高壓力應低於338 psi。若暴露至基板處理區域的最冷表面係230℃的話，基板處理區域中的最高壓力應低於408 psi。若暴露至基板處理區域的最冷表面係260℃的話，基板處理區域中的最高壓力應低於683 psi。可顛倒這些關係以達成標靶壓力以符合關於致密化與期望濕蝕刻速率達成的製程目標。舉例而言，基板處理區域中的最冷暴露表面的溫度應維持在高於230℃以在400 psi下執行本文所述的處理。
一般而言，可藉由在較高製程壓力下執行本文所述的處理來提高間隙填充介電質111-2的密度並降低間隙填充介電質111-2的濕蝕刻速率。然而，圖案化基板101必須能夠以具成本效應方式進入與離開基板處理區域。現成有可容許相當高到進入200℃水平溫度的多種運作溫度的O形環。可藉由以可取得的可重複使用的密封O形環平衡低濕蝕刻速率來達成某些期望的運作範圍。根據本文所述的處理過程實施例，基板處理區域中暴露的最冷表面的溫度可在180℃與275℃之間、220℃與260℃之間、225℃與255℃之間或者230℃與250℃之間。在處理過程實施例中，基板處理區域中的壓力可在145 psi與864 psi之間、339 psi與684 psi之間、372 psi與630 psi之間或者408 psi與580 psi之間。製程壓力(以psi計)可低於數值(14.7/760)*10(a-b/(T+c)) ，其中a=7.96681、b=1668.21、c=228而T係在攝氏中量測在100℃與374℃之間的基板處理區域中任何暴露表面的最低溫度。
在本文所述處理過程實施例中，基板可為基板處理區域內部暴露表面上的最高溫度位置。基板溫度可被維持在提高的溫度下以提高間隙填充介電質的致密化。處理過程的基板溫度可被維持在低的足夠溫度下以留在某些製程流程與標靶裝置相關的「熱封套」允許的溫度中。已經發現水氣(H2 O)促進在較低溫度下的運作並因此留在熱封套中。在實施例中，處理過程的基板溫度可在300℃與700℃之間、350℃與600℃之間或者400℃與550℃之間。這些高到足以允許孔滲出膜外但不高到挑戰線路前端(FEOL)製程熱預算的程度。在實施例中，基板處理區域可在250℃與550℃之間、300℃與500℃之間或者350℃與450℃之間。後方溫度可用來避免挑戰線路後端(BEOL)製程的熱預算。
現在參照第4圖以更佳地了解與理解實施例，第4圖係描繪根據實施例致密化圖案化基板上的多孔膜的方法401中挑選步驟的流程圖。在運作410中將多孔含矽與氫膜初步地形成於圖案化基板上。可接著將圖案化基板放置於基板處理區域中。在選擇性運作420過程中以紫外線(UV)光照射圖案化基板。根據實施例，由於本文所述的高壓處理的效力，傳統處理選項(如照射紫外線光於圖案化基板上、暴露圖案化基板至臭氧(O3 )與在14.7 psi下或低於14.7 psi在蒸氣(H2 O)中退火圖案化基板)不包含於製程中。在某些實施例中，在隨後超過14.7 psi的壓力下暴露至H2 O之前，可使用臭氧固化或同時臭氧與UV固化處理。在運作430中在大於14.7 psi (760托)的製程壓力下暴露圖案化基板至H2 O。在運作440中將基板處理腔室中的基板處理區域的邊界所有暴露內部表面維持在大於220℃並保持壓力低於338 psi以避免在基板處理區域內部形成凝結。在運作450中在暴露至高壓H2 O的過程中將基板溫度維持在300℃與500℃之間。在運作460中自基板處理區域移除圖案化基板。根據實施例，運作430、440與450可同時發生。在各個、任何或所有的運作430、440與450過程中，基板處理區域可缺乏電漿或不具電漿。
在運作410中，可藉由諸如旋塗式玻璃(SOG)、旋塗式介電質(SOD)的多種方法或藉由化學氣相沉積(CVD)來沉積多孔膜。多孔膜可在初步沉積後流動，這有助於填充圖案化基板上的窄間隙。多孔膜可被稱為可流動的多孔膜，並可具有在固化後量測的低介電常數(低-k)。在根據實施例的完成裝置的溝槽中，低-k介電膜可具有2.2與3.0之間的介電常數。在實施例中，多孔膜包括矽與氫，並可為S-C-H膜、Si-N-H膜、Si-O-H膜、Si-C-N-H膜、Si-O-C-H膜或Si-O-N-H膜。根據實施例，多孔膜可包括矽、碳與氫或由矽、碳與氫所構成。根據實施例，多孔膜可包括矽、氮與氫或由矽、氮與氫所構成。根據實施例，多孔膜可包括矽、氧與氫或由矽、氧與氫所構成。根據實施例，多孔膜可包括矽、碳、氮與氫或由矽、碳、氮與氫所構成。根據實施例，多孔膜可包括矽、碳、氧與氫或由矽、碳、氧與氫所構成。根據實施例，多孔膜可包括矽、氧、氮與氫或由矽、氧、氮與氫所構成。
在沒有來自UV光的離子化或除了來自UV光的離子化以外的實施例中的選擇性運作420過程中，基板處理區域亦可缺乏電漿或不具電漿。利用本文所述的技術填充的間隙(例如，介層洞與溝槽)可具有的高度與寬度界定高度比寬度(即，H/W)的深寬比(AR)明顯大於1：1 (諸如，大於5：1、大於6：1、大於8：1、大於10：1、或者大於12：1)。根據實施例，在多個實例中高AR係因為低於32 nm、低於28 nm、低於22 nm或者低於16 nm的小間隙寬度。在實施例中，本文界定的密集溝槽陣列具有至少五個溝槽與相鄰者分隔小於溝槽寬度的5或3倍。根據實施例，高度可大於100 nm、大於150 nm、大於250 nm或大於0.5 µm。本文將使用「頂」與「上」來描述自基板平面垂直地遠離並進一步在垂直方向中離開基板的質量中心的部分/方向。將使用「垂直的」來描述對齊於朝向「頂」的「上」方向中的物品。可應用涵義現在將會清楚的其他相似詞彙(諸如「高度」與「寬度」)。
現在參照第5圖，第5圖係描繪根據實施例致密化圖案化基板上的多孔膜的方法501中挑選步驟的流程圖。在運作510中藉由流動材料進入圖案化基板上的密集溝槽來形成多孔間隙填充介電質。接著在運作520中可選擇性地將圖案化基板傳送並放置於基板處理區域中。在運作530中，將基板處理區域的所有暴露內部表面加熱至230℃或更高。在運作540中亦將圖案化基板加熱至230℃或更高。在運作550中流動H2 O進入基板處理區域中以達成大於14.7 psi的分壓。在運作560中透過暴露至高壓的H2 O來致密化多孔間隙填充介電質。自基板處理區域移除H2 O(運作570)並接著排空腔室以移除圖案化基板(運作580)。在實施例中，基板處理區域可如同前述般在運作550與/或560過程中不具有電漿。根據實施例，基板處理區域在本文所述的所有運作過程中不具有電漿。
第6A圖顯示根據實施例設以暴露圖案化基板(諸如，605-1、605-3與605-5)至高分壓的H2 O的基板處理腔室。圖示在放置圖案化基板605進入基板處理區域中之前的基板處理腔室。將圖案化基板605負載至固定至腔室凸緣601的基板支撐件603上。圖示接觸於腔室凸緣601中的O形環槽的未壓縮O形環611。O形環可為KalrezTM 或VitonTM 以確保高溫相容性。在實施例中，O形環611仍可能無法容忍用於圖案化基板605的溫度。在基板處理過程中，O形環611與腔室凸緣601相較於基板605可處於較低溫度。第6A圖亦顯示腔室頂602與圍繞腔室頂602的加熱器621。
第6B圖顯示根據實施例設以暴露圖案化基板605至高分壓的H2 O的基板處理腔室。第6B圖顯示基板處理腔室經組裝以致O形環611被壓縮以形成腔室凸緣601與腔室頂602之間的密封。一旦O形環611被壓縮，基板處理區域係腔室凸緣601與腔室頂602中封圍的空間。圖案化基板605存在於基板處理區域中。加熱器621可為電阻式加熱器元件並可更密集地纏繞腔室頂602的頂部附近以優先地加熱基板605同時允許腔室頂602的底部保持較冷。腔室凸緣601可為基板處理區域中暴露的最冷部分以保持O形環611處於製造商指定的熱運作界限中。舉例而言，腔室頂602的底部部分、O形環611與腔室凸緣601可為基板處理區域中的最冷暴露表面並可在基板處理過程中先前指定的溫度範圍中(例如，如圖所示的230℃下)。腔室頂602的頂部部分可接近500℃ (如圖所示)以維持處理過程中圖案化基板605的較高溫度。較低的溫度可用於線路後端(BEOL)基板處理。先前已經給過圖案化基板的處理溫度範圍並為了簡潔將不在此重複。
對於本文所述的所有實例而言，自形成多孔膜於圖案化基板的運作至暴露圖案化基板至含氫前驅物與以UV光照射圖案化基板或在利用本文所述的方法致密化之前暴露圖案化基板至臭氧的運作，圖案化基板可不暴露於外部大氣壓(半導體處理主框架或腔室外的清潔室的大氣壓)。
根據實施例，任何或所有的本文所述沉積方法可在沉積過程中具有低電子溫度於基板處理區域中以確保在多孔膜中深處的有益化學反應。可利用基板處理區域中的Langmuir探針量測電子溫度。在實施例中，電子溫度可低於0.5 eV、低於0.45 eV、低於0.4 eV或者低於0.35 eV。介紹替代術語，可將基板處理區域在本文描述成在本文所述的沉積製程過程中「不具有電漿」。「不具有電漿」並不必然意指區域缺少電漿。電漿區域中產生的離子化物種與自由電子可在非常小濃度下移動經過隔板(噴頭)中的孔(間隙)。腔室電漿區域中的電漿邊界難以界定並可能透過噴頭中的間隙侵犯基板處理區域。再者，可在基板處理區域中產生低密度的電漿而不消除本文所述的沉積製程的期望特徵。使電漿具有比激發電漿排出物產生過程中的腔室電漿區域遠遠較低強度的離子密度的所有原因並不偏離本文所用的「不具有電漿」的範圍。
第7A圖係根據實施例的基板處理腔室1101。遠端電漿系統(RPS)1110可處理稍後移動經過氣體入口組件1111的氣體。可在氣體入口組件1111中看見兩個不同的氣體供應通道。第一通道1112攜帶通過遠端電漿系統(RPS)1110的氣體，而第二通道1113繞過RPS 1110。在實施例中，第一通道1112可用於製程氣體而第二通道1113可用於處理氣體。圖示以絕緣環1124在蓋(或傳導性頂部部分)1121與穿孔隔板1153之間，這允許相對於穿孔隔板1153施加AC電位至蓋1121。製程氣體移動經過第一通道1112進入腔室電漿區域1120中，並可由腔室電漿區域1120單獨或搭配RPS 1110中的電漿所激發。可在本文中將腔室電漿區域1120與/或RPS 1110的組合稱為遠端電漿系統。穿孔隔板(亦稱為噴頭)1153分隔腔室電漿區域1120與噴頭1153下方的基板處理區域1170。噴頭1153允許電漿存在於腔室電漿區域1120中以避免直接激發基板處理區域1170中的氣體，同時仍允許激發的物種(電漿排出物)自腔室電漿區域1120移動進入基板處理區域1170中。
噴頭1153配置於腔室電漿區域1120與基板處理區域1170之間，並允許腔室電漿區域1120中產生的電漿排出物(前驅物或其他氣體的激發衍生物)通過橫跨板的厚度的複數個通孔1156。噴頭1153亦具有一個或多個中空空間1151，中空空間1151填充有蒸汽或氣體(例如，含矽與碳前驅物)形式的前驅物(例如，TSA)，且通過小孔1155進入基板處理區域1170而非直接進入腔室電漿區域1120中。
在圖示實施例中，噴頭1153可分散(透過通孔1156)包含由腔室電漿區域1120中的電漿激發的製程氣體的電漿排出物的製程氣體。可流動含氮前驅物(例如， NH3 )通過RPS 1110以在產生的電漿排出物碰到TSA時形成Si-N-H膜。前驅物可經選擇以形成本文藉由化學氣相沉積處理的多個膜。可使用其他技術以不使用化學氣相沉積來形成多孔膜(例如，SOD或SOG)。製程氣體亦可包括載氣，諸如氦、氬、氮(N2 )等等。第二通道1113亦可輸送製程氣體與/或載氣、與/或用於自生長或剛沉積膜移除不欲成分的膜-處理或固化氣體。電漿排出物可包括製程氣體的離子化或中性衍生物，並亦可在本文中提及導入製程氣體的原子組成時被稱為自由基-氧前驅物。
第7B圖係根據實施例用於處理腔室的噴頭1153的底視圖。噴頭1153對應於第7A圖中所示的噴頭。通孔1156描繪成在噴頭1153的底部上的較大內徑(ID)與在頂部處的較小ID。小孔1155實質上均勻地(甚至在通孔1156之間)分散於噴頭的表面上，這有助於提供更均勻的混合。
當通過噴頭1153中的通孔1156抵達的電漿排出物與源自中空空間1151通過小孔1155抵達的含矽與碳前驅物結合時，在由基板處理區域1170中的基座(未圖示)支撐的基板上產生示範性膜。雖然基板處理區域1170可經裝設以支援其他製程(例如，固化)所用的電漿，但在示範膜生長過程中不存在有電漿。基座可設以冷卻或加熱支撐的基板以維持相當低溫(自室溫至約120℃)。
可在噴頭1153上方的腔室電漿區域1120或噴頭1153下方的基板處理區域1170任一者中點燃電漿。電漿存在於腔室電漿區域1120中以自流入的未激發前驅物產生自由基前驅物。在沉積過程中，在處理腔室的傳導性頂部部分1121與噴頭1153之間施加通常在射頻(RF)範圍中的AC電壓，以在腔室電漿區域1120中點燃電漿。RF功率供應器產生13.56 MHz的高RF頻率但亦可單獨或搭配13.56 MHz頻率產生其他頻率。示範性RF頻率包括例如2.4 GHz的微波頻率。在實施例中，在可流動膜的沉積過程中，遠端電漿功率可大於或約為1000瓦、大於或約為2000瓦、大於或約為3000瓦或者大於或約為4000瓦。基板處理系統由系統控制器所控制。可利用藉由系統控制器所執行的電腦程式產品來實施在基板上沉積膜堆疊的製程。
第8圖顯示根據實施例沉積與致密化膜的示範性處理系統2101。FOUP(前開式晶圓盒)2102藉由機器人臂2104供應基板進入低壓固持區域2106中。第二機器人臂2110可被用來自固持區域2106傳送基板晶圓至基板處理腔室2108a-f與回來。
基板處理腔室2108a-f可設以沉積或在沉積層上執行多個處理。在一個配置中，兩對處理腔室(例如，2108c-d與2108e-f)可被用來沉積可流動介電材料於基板上，而第三對處理腔室(例如，2108a-b)可被用來利用紫外光或電子束照射來固化介電材料。
本文所用的「基板」可為上方有層形成或沒有層形成的支撐基板。支撐基板可為絕緣體或多種摻雜濃度與分佈的半導體，並可例如為用於製造積體電路的半導體基板類型。詞彙「前驅物」被用來代表參與反應中以自表面移除材料或沉積材料至表面上任一者的任何製程氣體或液體。可用液體前驅物或氣相前驅物來輸送前驅物。「激發狀態」下的氣體描述其中有至少某些氣體分子處於震盪激發、分解與/或離子化狀態的氣體。氣體(或前驅物)可為兩個或多個氣體(或前驅物)的組合。「自由基前驅物」被用來描述參與反應中以自表面移除材料或沉積材料與表面上任一者的電漿排出物(離開電漿的激發狀態下的氣體)。詞彙「惰性氣體」指的是在蝕刻膜或被併入膜中時不形成化學鍵結的任何氣體。示範性惰性氣體包括稀有氣體，但可包括其他氣體只要當(典型上)微量的其他氣體陷於膜中時沒有形成化學鍵結即可。
通篇應用的詞彙「間隙」並無暗示蝕刻的幾何形狀具有大水平式深寬比。自表面上方來看，間隙可呈現圓形、橢圓形、多角形、矩形或多個其他形狀。「溝槽」係長間隙(例如，具有大於5或大於10的長度比上寬度比)。溝槽可為圍繞材料島的壕溝形狀，溝槽的深寬比係壕溝的長度或周常除以壕溝的寬度。詞彙「介層洞」被用來代表低深寬比間隙(如自上方所看)，介層洞可填充有金屬以形成垂直電連接或不經填充。
已經揭露多種實施例，熟習此項技術者將可理解可在不悖離實施例的精神下使用多個修飾、替代構造與等效物。此外，已經未描述多個習知製程與元件以避免不必要地模糊實施例。因此，上方描述內容不應被視為限制申請專利範圍的範圍。
當提供數值範圍時，除非內文清楚地另有要求，將可理解此亦明確地揭露範圍的上限與下限之間的各個中間數值至下限單位的十分之一。包含了標明範圍中任何標明數值或中間數值與標明範圍中任何其他標明或中間數值之間的各個較小範圍。這些較小範圍的上限與下限可獨立地包含或排除於範圍中，且較小範圍中包含任一限值或兩者限值或不包含任一限值的各個範圍亦包含於本技術中，受限於標明範圍中的任何明確排除限值。當標明範圍包括一個或兩個限值，亦包含了排除那些包含限值的任一者或兩者的範圍。
除非內文清楚地另有要求，否則本文與隨附申請專利範圍中所用的單數形式「一」與「該」包括複數個參照物。因此，舉例而言，提及「一製程」包括複數個上述製程，而提及「該前驅物」包括提及一個或多個前驅物及熟悉技術人士習知的等效物等等。
再者，詞彙「包括」與「包含」當用於本說明書與後續申請專利範圍中時意圖詳述所稱特徵、整數、部件或步驟的存在，但並不妨礙一個或更多個其他特徵、整數、部件、步驟、行為或群組的存在或添加。
101、605-1、605-3、605-5‧‧‧圖案化基板
111-1、111-2‧‧‧間隙填充介電質
112‧‧‧孔
121-1、121-2‧‧‧負載過多介電質
401、501‧‧‧方法
410、420、430、440、450、460、510、520、530、540、550、560、570、580‧‧‧運作
601‧‧‧腔室凸緣
602‧‧‧腔室頂
603‧‧‧基板支撐件
611‧‧‧O形環
621‧‧‧加熱器
1101‧‧‧基板處理腔室
1110‧‧‧遠端電漿系統
1111‧‧‧氣體入口組件
1112‧‧‧第一通道
1113‧‧‧第二通道
1120‧‧‧腔室電漿區域
1121‧‧‧蓋
1124‧‧‧絕緣環
1151‧‧‧中空空間
1153‧‧‧穿孔隔板
1155‧‧‧小孔
1156‧‧‧通孔
1170‧‧‧基板處理區域
2101‧‧‧示範性處理系統
2102‧‧‧前開式晶圓盒
2104‧‧‧機器人臂
2106‧‧‧固持區域
2108a、2108b、2108c、2108d、2108e、2108f‧‧‧基板處理腔室
2110‧‧‧第二機器人臂
可藉由參照說明書的剩餘部分與圖式來實現實施例的本質與優點的進一步理解。
第1A圖係描繪在根據實施例的處理之前的間隙填充介電質的側視圖。
第1B圖係描繪在根據實施例的處理之後的間隙填充介電質的側視圖。
第2圖係在根據實施例的多種處理之前與之後的濕蝕刻速率的圖表。
第3圖係在根據實施例的水相圖與運作溫度與壓力中的壓力比上溫度的圖表。
第4圖係描繪根據實施例的致密化圖案化基板上的多孔膜的方法中的挑選步驟的流程圖。
第5圖係描繪根據實施例的致密化圖案化基板上的多孔膜的方法中的挑選步驟的流程圖。
第6A圖顯示根據實施例的基板處理腔室。
第6B圖顯示根據實施例的基板處理腔室。
第7A圖顯示根據實施例的基板處理腔室。
第7B圖顯示根據實施例的氣體分配噴頭。
第8圖顯示根據實施例的基板處理系統。
在附圖中，相似的部件與/或特徵可具有相同的元件符號。再者，可藉由在元件符號後標示短劃與在相似部件中做為區別的第二符號來區別相同類型的多個部件。若在說明書中僅使用第一個元件符號，描述內容適用於具有相同第一個元件符號(不論第二元件符號)的相似部件的任何一個。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (18)

  1. 一種處理一圖案化基板上的一間隙填充介電質的方法，該方法包括以下步驟： 形成一間隙填充介電質於該圖案化基板上的一間隙中，其中該間隙填充介電質包括數個孔但除此之外仍填充該圖案化基板上的該間隙； 放置該圖案化基板進入一基板處理腔室的一基板處理區域中；及 藉由在暴露該間隙填充介電質至一分壓大於14.7 psi的氣相H2 O來致密化該間隙填充介電質，以形成致密化的間隙填充介電質。
  2. 如請求項1所述之方法，其中該間隙填充介電質包括矽與氫。
  3. 如請求項1所述之方法，進一步包括以下步驟：在致密化該間隙填充介電質之前暴露該間隙填充介電質至UV-光。
  4. 如請求項1所述之方法，進一步包括以下步驟：以HF或一緩衝氧化物蝕刻溶液蝕刻該間隙填充介電質。
  5. 如請求項1所述之方法，其中該圖案化基板的一溫度在該間隙填充介電質的致密化過程中係在300℃與700℃之間。
  6. 如請求項1所述之方法，其中該基板處理區域中的一暴露表面的一最低溫度係大於180℃。
  7. 如請求項1所述之方法，進一步包括以下步驟：在致密化該間隙填充介電質之後自該基板處理區域移除該圖案化基板。
  8. 如請求項1所述之方法，其中形成該間隙填充介電質的步驟包括在該間隙填充介電質開始被沉積於該圖案化基板上別處之後流動材料進入該間隙中。
  9. 如請求項1所述之方法，其中形成該間隙填充介電質的步驟包括自一液相前驅物流動材料至該圖案化基板上。
  10. 如請求項1所述之方法，其中形成該間隙填充介電質的步驟包括自數個氣相前驅物流動材料至該圖案化基板上。
  11. 如請求項1所述之方法，其中在形成該間隙填充介電質之後該間隙填充介電質除了矽、碳、氮、氫與氧以外不包含其他元素。
  12. 一種填充一圖案化基板中的一溝槽的方法，該方法包括以下步驟： 形成一介電膜於該圖案化基板上，其中形成該介電膜的步驟包括在開始沉積至該圖案化基板上別處之後流動介電材料進入該溝槽中；及 放置該圖案化基板進入一基板處理腔室的一基板處理區域中；及 藉由在該基板處理區域中的一H2 O分壓下暴露該介電材料至氣相H2 O來致密化該溝槽中的該介電材料，以形成致密化的間隙填充介電質。
  13. 如請求項12所述之方法，其中該基板處理區域中的一最冷暴露表面的一溫度係在180℃與275℃之間。
  14. 如請求項12所述之方法，其中該基板處理區域中該H2 O分壓係在145 psi與864 psi之間。
  15. 如請求項12所述之方法，其中一製程壓力(以psi計)係低於(14.7/760)*10(a-b/(T+c)) ，其中a=7.96681、b=1668.21、c=228而T係該基板處理區域中的任何暴露表面的最低溫度，且其中T係在100℃與374℃之間。
  16. 如請求項12所述之方法，其中在致密化該介電材料時沒有凝結形成於該基板處理區域中。
  17. 如請求項12所述之方法，其中在暴露該介電材料至氣相H2 O時沒有液體H2 O形成於該基板處理腔室中。
  18. 如請求項12所述之方法，其中該溝槽係一密集溝槽陣列的部分。
TW106137542A 2016-11-01 2017-10-31 高壓退火及降低濕蝕刻速率 TWI743242B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662415757P 2016-11-01 2016-11-01
US62/415,757 2016-11-01
US15/360,016 2016-11-23
US15/360,016 US10062561B2 (en) 2016-11-01 2016-11-23 High-pressure annealing and reducing wet etch rates

Publications (2)

Publication Number Publication Date
TW201829821A true TW201829821A (zh) 2018-08-16
TWI743242B TWI743242B (zh) 2021-10-21

Family

ID=62020540

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106137542A TWI743242B (zh) 2016-11-01 2017-10-31 高壓退火及降低濕蝕刻速率

Country Status (5)

Country Link
US (1) US10062561B2 (zh)
JP (1) JP7048596B2 (zh)
CN (1) CN109923660B (zh)
TW (1) TWI743242B (zh)
WO (1) WO2018085072A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854457B2 (en) 2018-05-04 2020-12-01 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Implanted dopant activation for wide bandgap semiconductor electronics
US11037781B2 (en) * 2018-06-29 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for high pressure anneal

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE418158T1 (de) * 1999-08-17 2009-01-15 Applied Materials Inc Oberflächenbehandlung von kohlenstoffdotierten sio2-filmen zur erhöhung der stabilität während der o2-veraschung
JP4200618B2 (ja) * 1999-12-27 2008-12-24 ソニー株式会社 半導体膜形成方法及び薄膜半導体装置の製造方法
JP2003068757A (ja) * 2001-08-30 2003-03-07 Sony Corp アクティブマトリクス基板及びその製造方法
US20070212850A1 (en) * 2002-09-19 2007-09-13 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
JP2005229028A (ja) * 2004-02-16 2005-08-25 Ishikawajima Harima Heavy Ind Co Ltd 半導体装置の製造方法
US7867923B2 (en) * 2007-10-22 2011-01-11 Applied Materials, Inc. High quality silicon oxide films by remote plasma CVD from disilane precursors
US7803722B2 (en) * 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5211645B2 (ja) * 2007-11-01 2013-06-12 大日本印刷株式会社 薄膜トランジスタ基板及びその製造方法
JP4823248B2 (ja) * 2008-02-15 2011-11-24 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8329587B2 (en) * 2009-10-05 2012-12-11 Applied Materials, Inc. Post-planarization densification
US8476142B2 (en) * 2010-04-12 2013-07-02 Applied Materials, Inc. Preferential dielectric gapfill
JP5765985B2 (ja) * 2011-03-28 2015-08-19 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JPWO2013065771A1 (ja) * 2011-11-01 2015-04-02 株式会社日立国際電気 半導体装置の製造方法、半導体装置の製造装置及び記録媒体
US8871656B2 (en) * 2012-03-05 2014-10-28 Applied Materials, Inc. Flowable films using alternative silicon precursors
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9343293B2 (en) 2013-04-04 2016-05-17 Applied Materials, Inc. Flowable silicon—carbon—oxygen layers for semiconductor processing
US20140329027A1 (en) 2013-05-02 2014-11-06 Applied Materials, Inc. Low temperature flowable curing for stress accommodation
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US20150118863A1 (en) 2013-10-25 2015-04-30 Lam Research Corporation Methods and apparatus for forming flowable dielectric films having low porosity
JP6104785B2 (ja) * 2013-12-09 2017-03-29 アーゼッド・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ ペルヒドロポリシラザン、およびそれを含む組成物、ならびにそれを用いたシリカ質膜の形成方法
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9362107B2 (en) 2014-09-30 2016-06-07 Applied Materials, Inc. Flowable low-k dielectric gapfill treatment

Also Published As

Publication number Publication date
JP2019534566A (ja) 2019-11-28
CN109923660B (zh) 2023-05-05
US20180122630A1 (en) 2018-05-03
JP7048596B2 (ja) 2022-04-05
US10062561B2 (en) 2018-08-28
WO2018085072A1 (en) 2018-05-11
TWI743242B (zh) 2021-10-21
CN109923660A (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
US9837284B2 (en) Oxide etch selectivity enhancement
US9412608B2 (en) Dry-etch for selective tungsten removal
US9502258B2 (en) Anisotropic gap etch
US9378969B2 (en) Low temperature gas-phase carbon removal
US9190290B2 (en) Halogen-free gas-phase silicon etch
US9165786B1 (en) Integrated oxide and nitride recess for better channel contact in 3D architectures
US9406523B2 (en) Highly selective doped oxide removal method
TWI396253B (zh) 以低蝕刻速率介電質襯裡改善間隙填充之方法
US7994002B2 (en) Method and apparatus for trench and via profile modification
KR102419980B1 (ko) 금속 실리사이드 배선 나노와이어 구조를 형성하기 위한 방법들
WO2014113177A1 (en) Dry-etch for selective tungsten removal
JP7401593B2 (ja) 空隙を形成するためのシステム及び方法
KR102141670B1 (ko) 저온 경화 모듈러스 강화
JP2010192755A (ja) シリコン酸化膜の成膜方法および半導体装置の製造方法
TWI743242B (zh) 高壓退火及降低濕蝕刻速率
TWI706438B (zh) 以uv輔助方式將材料注入多孔膜
JP2023551182A (ja) 堆積残留物制御のためのシステム及び方法
TW201034078A (en) Methods for forming conformal oxide layers on semiconductor devices