TW201828473A - 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備 - Google Patents

在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備 Download PDF

Info

Publication number
TW201828473A
TW201828473A TW106126952A TW106126952A TW201828473A TW 201828473 A TW201828473 A TW 201828473A TW 106126952 A TW106126952 A TW 106126952A TW 106126952 A TW106126952 A TW 106126952A TW 201828473 A TW201828473 A TW 201828473A
Authority
TW
Taiwan
Prior art keywords
oxide
channel layer
high mobility
gate
contact
Prior art date
Application number
TW106126952A
Other languages
English (en)
Other versions
TWI787195B (zh
Inventor
傑克 卡瓦李耶羅
瑞菲爾 羅伊斯
吉伯特 狄威
凡 勒
西里拉姆 西瓦拉曼
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201828473A publication Critical patent/TW201828473A/zh
Application granted granted Critical
Publication of TWI787195B publication Critical patent/TWI787195B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

根據被揭露的實施例，提供了在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物之系統、方法、及設備。例如，根據一實施例而揭露了一種氧化物半導體電晶體，該氧化物半導體電晶體中具有：一基材層；在該基材之上形成的一通道層；在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；被定位成鄰接該閘極及閘極氧化物材料的間隔物；在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；被打開進入介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；以及填充被打開進入該介電材料的該等接觸通孔之金 屬接觸材料，其中該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。也揭露了其他相關的實施例。

Description

在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備 [著作權聲明]
本專利文件的揭露之一部分含有受到著作權保護的資料。當本專利文件或專利揭露出現在專利及商標局的專利檔案或記錄時，該著作權的擁有者不反對對本專利文件或專利揭露中之任一者的複製，但是除此之外，將保留所有的著作權權利。
本發明所述之標的係大致有關半導體及電子產品製造的領域，且尤係有關用於在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備。
不應只是因為在本先前技術一節中提到本先前技術一節中述及之標的，即假定該標的是先前技術。同樣地，不應假定本先前技術一節中提到的或與本先前技術一節之標的相關聯的問題以前已在先前技術中被認知。本先前技術一節中之標的只代表不同的方法，該等方法本身亦可對應於申請專利範圍之標的之實施例。
在半導體製造中，氧化物半導體被應用於記憶體及後段製程的電晶體，這是因為氧化物半導體可在低溫中被沉積，且不需要同質基材。此外，氧化物半導體可被垂直地(3D)整合到半導體製程作為薄膜電晶體。
不幸地，氧化物半導體呈現比IV族及III-V族半導體寬的能帶隙(band gap)，且可能因而有高接觸及接入電阻(access resistance)。例如，氧化物半導體經常呈現寬能帶隙及低載子密度。此外，因為並未以常見的植入或生長方法摻雜此類氧化物半導體，所以閘極之外形成的接觸電阻及接入電阻對於實現使該技術在記憶體或邏輯應用中成為可行所必要的足夠低之值可能具有挑戰性。
目前最佳技術因而可受益於本發明所述的在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物之手段。
本發明說明了在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物之系統、方法、 及設備。例如，根據一實施例而揭露了一種氧化物半導體電晶體，該氧化物半導體電晶體中具有：一基材層；在該基材之上形成的一通道層；在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；被定位成鄰接該閘極及閘極氧化物材料的間隔物；在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；被打開進入該介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；而金屬接觸材料填充通向該介電材料的該等接觸通孔，並藉由該等接觸通孔的該高遷移率襯墊與該通道層隔離。
101、201、301‧‧‧半導體裝置
140、240、340、440‧‧‧基材
135、235、335、435‧‧‧半導體氧化物通道
100、200、300‧‧‧接觸通孔
150、250、450‧‧‧介電材料
120、220、320、420‧‧‧接觸電阻
125、225、325、425‧‧‧展佈電阻
130、230、3301、430‧‧‧通道電阻
110、210、310、410‧‧‧間隔物
105、205、305、405‧‧‧閘極
115、215、315、415‧‧‧閘極氧化物材料
245、345‧‧‧高遷移率襯墊
460‧‧‧被打開的通孔
461‧‧‧被打開且被墊著的接觸通孔
480‧‧‧被填充的接觸通孔
500‧‧‧電腦系統
520‧‧‧系統匯流排
510、511‧‧‧積體電路
530‧‧‧電壓源
512、513、704‧‧‧處理器
514、515‧‧‧通訊電路
516、517‧‧‧晶粒內建記憶體
540‧‧‧外部記憶體
542‧‧‧主記憶體
544‧‧‧硬碟機
546‧‧‧抽取式媒體
548‧‧‧嵌入式記憶體
550‧‧‧顯示裝置
560‧‧‧音訊輸出
570‧‧‧輸入裝置
598‧‧‧基板
599‧‧‧被動裝置
600‧‧‧轉接板
602‧‧‧第一基材
604‧‧‧第二基材
606‧‧‧銲球柵陣列
608‧‧‧金屬互連
610‧‧‧通孔
612‧‧‧穿透矽通孔
614‧‧‧嵌入式裝置
700‧‧‧計算裝置
702‧‧‧電路板
706‧‧‧通訊晶片
將以舉例方式且非限制方式說明各實施例，且若以與各圖式有關之方式參閱以下詳細說明，將可更完整地了解該等實施例，在該等圖式中：第1圖示出一例示半導體裝置，根據該裝置可操作各實施例；第2圖示出各實施例，根據該裝置可操作各實施例另一例示半導體裝置；第3圖示出另一例示半導體裝置，可根據該裝置可操作各實施例；第4A、4B、4C、4D及4E圖示出在根據所述 實施例的薄膜電晶體的金屬接觸通孔中建構一高遷移率低接觸電阻半導體氧化物的例示流程；第5圖是根據所述實施例的一電腦系統之一示意圖；第6圖示出包含一或多個所述實施例之一半導體裝置；第7圖示出根據本發明的一實施例之一計算裝置；以及第8圖是根據所述的實施例而示出在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的一方法之一流程圖。
在下文的說明中，述及了諸如特定系統、語言、組件之例子等的許多特定細節，以便提供對各實施例的徹底了解。然而，熟悉此項技術者易於了解：無須將這些特定細節用於實施本發明揭露的該等實施例。在其他的情形中，並未詳細說明習知的材料或方法，以便避免非必要地模糊了該等被揭露的實施例。
除了圖式中示出的及本說明書所述的各種硬體組件之外，各實施例進一步包含將於下文中說明的各種操作。可以硬體組件執行根據這些實施例而述及的該等操作，或者可以機器可執行的指令實施根據這些實施例而述及的該等操作，而該等機器可執行的指令可被用於使以利 用該等指令程式化的一般用途處理器或特殊用途處理器執行該等操作。或者，可以硬體及軟體的一組合執行該等操作。
可單獨使用或在任何組合下連同另一實施例而使用該等被揭露的實施例中之任何實施例。雖然常見的技術及方法(本說明書中說明了或提到某些常見的技術及方法)的缺失可能部分地構成各實施例的動機，但是該等實施例毋須必然對付或解決這些缺失中之任何缺失，而是可能只對付該等缺失中之某些缺失，或不對付該等缺失中之任何缺失，或被導向並未被直接討論之不同的缺失或問題。
可在諸如一半導體基材等的一基材上形成或執行本發明的各實施例之實施。在一實施例中，該半導體基材可以是使用一塊狀矽(bulk silicon)或一絕緣層上覆矽(silicon-on-insulator)次結構形成的一結晶基材。在其他實施例中，可使用可以與或可以不與矽結合的替代材料形成該半導體基材，該等替代材料包括但不限於鍺、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鎵(gallium arsenide)、砷化銦鎵(indium gallium arsenide)、銻化鎵(gallium antimonide)、或III-V族材料或IV族材料的其他組合。雖然本說明書說明了可用於形成該基材的材料之一些例子，但是可被用來作為可在其上建造一半導體裝置的基礎之任何材料都在本發明的精 神及範圍內。
可在該基材上製造諸如金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；簡稱MOSFET)(或簡稱MOS電晶體)等的複數個電晶體。在本發明的各實施例中，該等MOS電晶體可以是平面電晶體(planar transistor)、非平面電晶體(nonplanar transistor)、或以上兩者的一組合。非平面電晶體包括諸如雙閘極電晶體及三閘極電晶體等的鰭式場效電晶體(FinFET)、以及諸如奈米帶(nanoribbon)及奈米線(nanowire)電晶體等的環繞閘極(wrap-around gate)及全包覆式閘極(all-around gate)電晶體。雖然本說明書述及的該等實施例只說明平面電晶體，但是應當理解：亦可使用非平面電晶體實施本發明。
每一MOS電晶體包含由一閘極介電層及一閘極電極層的至少兩層形成之一閘極堆疊。該閘極介電層可包括一層或一堆疊的層。該一或多層可包括氧化矽、二氧化矽(SiO2)、及/或一高k值介電材料。該高k值介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等的元素。可被用於閘極介電層的高k值材料之例子包括但不限於二氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鑭(lanthanum oxide)、氧化鋁鑭(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、氧化矽鋯(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化鈦 (titanium oxide)、氧化鋇鍶鈦(barium strontium titanium oxide)、氧化鋇鈦(barium titanium oxide)、氧化鍶鈦(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、氧化鉛鈧鉭(lead scandium tantalum oxide)、以及鈮酸鋅鉛(lead zinc niobate)。在某些實施例中，於使用一高k值材料時，可對該閘極介電層執行一退火製程，以便提高該閘極介電層的品質。
在該閘極介電層上形成該閘極電極層，且該閘極電極層可根據該電晶體是一P通道金屬氧化物半導體(PMOS)或一N通道金屬氧化物半導體(NMOS)而包含至少一P型功函數金屬或N型功函數金屬。在某些實施例中，該閘極電極層可包含由兩個或更多個金屬層構成的一堆疊，其中一或多個金屬層是功函數金屬層，且至少一金屬層是一填充金屬層。
對於一PMOS電晶體而言，可被用於該閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳、以及諸如氧化釕等的導電金屬氧化物。P型金屬層將能夠形成具有介於大約4.9電子伏特(eV)與大約5.2eV之間的一功函數之一PMOS閘極電極。對於一NMOS電晶體而言，可被用於該閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁等的這些金屬的碳化物。N型金屬層將能夠形成具有介於大約3.9eV與大約4.2eV之間的 一功函數之一NMOS閘極電極。
在某些實施例中，該閘極電極可包含一"U"形結構，該"U"形結構包含實質上平行於該基材的表面之一下方部分、以及實質上垂直於該基材的頂面之兩個側壁部分。在另一實施例中，形成該閘極電極的該等金屬層中之至少一金屬層可以只是實質上平行於該基材的頂面之一平面層，且不包含實質上垂直於該基材的頂面之側壁部分。在本發明的進一步實施例中，該閘極電極可包含U形結構及平面非U形結構的一組合。例如，該閘極電極可包含在一或多個平面非U形層之上形成的一或多個U形金屬層。
在本發明的某些實施例中，可在該閘極堆疊之相對側上形成一對側壁間隔物以支撐該閘極堆疊。可以諸如氮化矽、氧化矽、碳化矽、以碳摻雜的氮化矽、及氮氧化矽等的材料形成該等側壁間隔物。用於形成側壁間隔物的製程是此項技術中習知的，且通常包含沉積及蝕刻製程步驟。在一替代實施例中，可使用複數個間隔物對，例如，可在該閘極堆疊的相對側上形成兩對、三對、或四對側壁間隔物。
如此項技術中習知的，在鄰接每一MOS電晶體的閘極堆疊的基材內形成源極及汲極區。通常使用一植入/擴散製程或一蝕刻/沉積製程形成該等源極及汲極區。在該前者製程中，可以離子植入法將諸如硼、鋁、銻、磷、或砷等的摻雜劑植入基材中，而形成該等源極及 汲極區。通常在該離子植入製程之後，接著執行用於將該等摻雜劑活化且使該等摻雜劑進一步擴散到基材的一退火製程。在該後者製程中，可首先蝕刻該基材，而在該等源極及汲極區的位置上形成凹部。然後可執行一磊晶沉積(epitaxial deposition)製程，而以被用於製造該等源極及汲極區的材料填充該等凹部。在某些實施例中，可使用諸如矽鍺或碳化矽等的矽合金製造該等源極及汲極區。在某些實施例中，可以諸如硼、砷、或磷等的摻雜劑以原位(in situ)摻雜該被磊晶沉積的矽合金。在進一步的實施例中，可使用諸如鍺或III-V族材料或合金等的一或多種替代半導體材料形成該等源極及汲極區。且在進一步的實施例中，一或多層的金屬及/或金屬合金可被用於形成該等源極及汲極區。
在該等MOS電晶體之上沉積一或多個層間介電質(InterLayer Dielectric；簡稱ILD)。可使用諸如低k值介電材料等的已知其在積體電路結構中之適用性之介電材料形成該等ILD層。可被使用的介電材料之例子包括但不限於二氧化矽(SiO2)、碳摻雜氧化物(Carbon Doped Oxide；簡稱CDO)、氮化矽、諸如全氟環丁烷(perfluorocyclobutane)或聚四氟乙烯(polytetrafluoroethylene)等的有機聚合物、氟矽玻璃(Fluorosilicate Glass；簡稱FSG)、以及諸如倍半矽氧烷(silsesquioxane)、矽氧烷(siloxane)、或有機矽玻璃(organosilicate glass)等的有機矽酸鹽 (organosilicate)。該等ILD層可包含細孔或氣隙，以便進一步減少其介電常數。
第1圖示出一例示半導體裝置101，根據該裝置可操作各實施例。
尤其示出具有一基材140、用於形成通道層的一半導體氧化物通道135材料、以及完全包圍在電氣上被對稱地連接的接觸通孔100的一介電材料150之一半導體裝置101。例如，可以一結晶半導體氧化物材料或有時被稱為一非晶氧化物半導體(Amorphous Oxide Semiconductor；簡稱AOS)材料的一非晶半導體氧化物材料形成該通道層。
可看出，圖中示出帶頭的接觸電阻Rc 120、以及展佈電阻Rsp 125、及通道電阻RCH 130。
接觸電阻Rc 120是接觸通孔100的金屬與半導體氧化物通道135界面之間的電阻。在間隔物110之下進一步示出展佈電阻Rsp 125。最後，有由閘極105調節的電阻之通道電阻RCH 130。該等電阻在源極與汲極接觸通孔100之間的每一側是對稱的。
圖中亦示出圍繞置於閘極氧化物材料115上的閘極105之該等間隔物110。
所示之半導體裝置101代表一大能帶隙非晶氧化物半導體，該大能帶隙非晶氧化物半導體導致間隔物110之下的高電阻、以及與金屬間之高接觸電阻Rc 120，且因而導致大的接入電阻。
氧化物半導體內具有氧，且因而氧化物半導體通常與諸如銦、或錫、或鎵及鋅等的金屬結合。該等氧化物半導體呈現寬能帶隙，也因而被視為一種寬能帶隙材料系統。
能障經常傾向於釘扎(pin)在能帶隙的中間。因此，採用矽時，如果能帶隙是1.1，則通常將導致大約0.6eV的能障高度(barrier height)，這是難以接受的大能障高度。然而，對於未被摻雜的寬能帶隙材料而言，能障高度在能帶隙的中間被釘扎，而導致載子自形成接觸通孔100的金屬進入半導體氧化物通道135之高達1.5eV的能障。
因此，由於接觸通孔100的金屬觸點到半導體氧化物通道135的無摻雜半導體氧化物材料的寬能帶隙而造成的高接觸電阻Rc 120導致半導體裝置101在透過數量級可能較小的電流觀測時的不良性能。
第2圖示出另一例示半導體裝置201，根據該裝置可操作各實施例。
如圖所示，具有一基材240，而半導體氧化物通道235材料被設置在該基材240之上。進一步示出完全包圍接觸通孔200的介電材料250，而該等接觸通孔200係經由半導體氧化物通道235層而在電氣上被對稱地連接。該半導體氧化物通道235層可以是一結晶半導體氧化物材料或一非晶氧化物材料。
形成一高遷移率襯墊245的一高遷移率氧化 物材料層圍繞接觸通孔200。為了材料的高遷移率特性而選擇高遷移率襯墊245材料。
可看出，進一步示出減少的接觸電阻Rc 220通往展佈電阻Rsp 225及通道電阻RCH 230。一閘極氧化物材料215位於閘極205之下，且間隔物210圍繞閘極氧化物材料215，且提供閘極205及閘極氧化物材料與接觸通孔200之間的隔離，而避免短路。
因為存在具有大範圍的遷移率、接觸電阻、及載子密度之許多類型的氧化物半導體，所以有利的方式是：使用呈現最佳閘控特性的氧化物半導體材料作為通道，且將一第二類型的氧化物材料用於圍繞源極及汲極區中之接觸通孔200的高遷移率襯墊245，以便受益於較高的遷移率及載子密度，且因而減少薄膜電晶體的接入電阻。
此外，當一寬能帶隙非晶氧化物與一金屬直接接觸時，呈現妨礙低接入電阻的大肖特基能障(Schottky barrier)。肖特基能障是一金屬上形成的電子至半導體接面的位能障，而肖特基能障的值取決於所選擇的金屬及半導體材料之組合。
一金屬與一寬能帶隙且低摻雜半導體的接觸同樣導致大肖特基能障，且因而導致不良的接觸電阻。
所述之實施例因而在沉積接觸金屬之前先利用諸如二氧化錫(SnO2)、二氧化銻(SbO2)二氧化銦(InO2)、氧化銦錫(ITO)、一氧化鈦(TiO)、ZO等 的高遷移率材料在通孔中加入具有較高遷移率及較低能帶隙的一第二氧化物半導體，而減少氧化物半導體的觸點中之金屬半導體肖特基能障高度。
氧化物半導體不需要在一晶格基材之上的沉積，且不需要與矽之間的晶格匹配，因而可在後段製程中生長氧化物半導體。例如，在需要氧化物半導體材料時，可在一側壁之上生長或沉積氧化物半導體，且可在微處理器之上以任何方式沉積氧化物半導體，而導致該氧化物半導體材料在半導體製程中之顯著的多功能性。
例如，因而能夠在位於矽之下的實際邏輯電晶體之上堆疊電晶體或放置氧化物電晶體。
可在低溫下經由濺鍍(sputter)、化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)、或原子層沉積(Atomic Layer Deposition；簡稱ALD)方法沉積許多非晶的或結晶的氧化物半導體材料，此種方式有利於在沉積接觸金屬之前先執行接觸通孔中之沉積，以便形成圖中所示的圍繞接觸通孔200金屬材料之高遷移率襯墊245。
通孔中之此種較高遷移率及/或較低能帶隙的氧化物半導體因而有兩種目的。第一，這些氧化物半導體被用於執行金屬至通道半導體界面的"釘扎去除"("unpin")且降低肖特基能障高度。如果足夠厚，且自與半導體間之界面上的半導體特性漸變(graded)至接近金屬觸點的較為金屬特性，則接觸電阻可被去除釘扎且大幅 減少，且因而能夠形成至寬能帶隙且低載子密度的氧化物薄膜電晶體之低電阻歐姆接觸(ohmic contact)。
因為不容易以傳統上摻雜結晶半導體的方式摻雜薄膜氧化物半導體，所以簡直沒有適當的解決方案足以降低接觸電阻。結晶半導體訴諸高摻雜密度，而導致小穿隧能障(tunnel barrier)，且將因而形成低電阻歐姆接觸。氧化物半導體仍然沒有經由植入或生長而執行雜質摻雜以便增加載子濃度的相同能力，且因而需要諸如將於本發明中述及的那些技術等的新技術。
已製造出具有優異閘控特性的實驗性氧化銦鎵鋅(Indium-Gallium-Zinc Oxide；簡稱IGZO)薄膜電晶體。然而，此類IGZO薄膜電晶體由於IGZO的寬能帶隙以及源極及汲極中之低載子密度而呈現有問題的大接觸電阻。例如，雖然此類材料提供了改善的閘極控制，但是觀測到的能隙是3.2eV，且金屬接觸電阻是難以接受的高。諸如ITO及IZO等的較高遷移率及較小能隙之氧化物半導體已被製造出，且具有較低的接觸電阻，因而這些材料可以CVD或物理氣相沉積(PVD)方法將此類材料沉積到通孔，以便將金屬半導體肖特基能障高度減少到IGZO薄膜電晶體(TFT)的觀測水準。
因而可針對最佳閘控及低關閉狀態洩漏(off-state leakage)特性而選擇諸如半導體氧化物通道235材料等的通道材料，且加入本發明中被示出為高遷移率襯墊245材料的一第二半導體氧化物，用以提供選擇具有最低 接入電阻的特性之能力。
本發明所示之半導體裝置201藉由使用可形成高遷移率襯墊245的該第二氧化物材料，而將最佳半導體氧化物通道235特性與低接觸電阻Rc 220結合。
當高遷移率襯墊245材料與半導體氧化物通道235材料結合時，因而形成具有用於本發明所述的薄膜電晶體的低接入電阻及改善的接觸電阻之源極及汲極區。
高遷移率襯墊245及半導體氧化物通道235材料可使閘極205在減少的總接入電阻下開啟及關閉半導體氧化物通道235。
通道電阻RCH 230在最佳的情況下將是半導體裝置201內遇到的主要電阻。然而，由於無法避免的原因，必須使用接觸通孔200將半導體氧化物通道235連接到外部負載，且因而也有閘極205無法控制的接觸電阻Rc 220。
因為閘極205將調節半導體裝置201的電阻，所以接觸電阻Rc 220最好是儘量的低。
只使用第1圖的半導體裝置101上所示之非晶氧化物材料，而不使用圍繞接觸通孔200的本發明所示之高遷移率襯墊245時，將造成會導致增加的電阻之寬能帶隙。
能帶隙是無電子狀態存在的半導體材料之能量範圍。能帶隙通常意指半導體材料的價帶(valence band)的頂端與傳導帶(conduction band)的底端之間的 能量差(以電子伏特為單位)。如果價帶被完全填滿，且傳導帶是完全空的，則電子無法移動通過該材料；然而，如果某些電子自價帶轉移到傳導帶，則電流可流動。因此，能帶隙是決定所選擇的材料的導電性之一重要因素。具有大能帶隙的物質通常是絕緣體，具有較小的能帶隙的物質是半導體，而導體因價帶與傳導帶重疊而具有極小的能帶隙或沒有能帶隙。
材料選擇及最佳化可有助於減少的接觸電阻Rc 220，這是重要的，因為閘極無法控制接觸電阻Rc 220且因而呈現半導體裝置201中之一不希望的異常。雖然無法完全消除接觸電阻Rc 220，但是藉由盡可能減少接觸電阻Rc 220，因而將可自閘極205的直接控制發出最大的調節。
諸如可供選擇被用於形成所示的半導體氧化物通道235材料之非晶氧化物材料等的非晶氧化物材料呈現大能帶隙，因而使其更難以作出與材料之間的良好接觸。因此，諸如藉由將一高遷移率氧化物材料用於高遷移率襯墊245，而選擇用於形成高遷移率襯墊245可同時呈現較小能帶隙及較高遷移率之一第二材料。
材料的遷移率之特徵在於載子或電子移動通過特定材料的速率有多快。因此，高遷移率材料也意味著：該材料呈現高傳導性。
因此，利用圍繞源極及汲極接觸通孔200區的一高遷移率襯墊245材料，因而減少接觸電阻Rc 220， 因此示出覆蓋或襯墊該等接觸通孔的內部之高遷移率襯墊245使形成接觸通孔200的金屬與下方的半導體氧化物通道235材料隔離。
使用以半導體氧化物通道235材料及高遷移率襯墊245材料二者所形成的該等兩種不同的半導體氧化物時，大幅減少先前解決方案中在接觸通孔200與通道區之間觀測到的有問題之高接觸電阻Rc。
第1圖的半導體裝置101上呈現的該接觸電阻Rc及該展佈電阻Rsp是有問題的高，且無法被第1圖的半導體裝置101之閘極105調節。利用形成圍繞源極及汲極接觸通孔200的高遷移率襯墊245之一較高遷移率氧化物材料時，提供了可能比用於形成可觀測到通道電阻RCH 230之半導體氧化物通道235區的材料的能帶隙低的一能帶隙。因此，由於高遷移率襯墊245材料的較高傳導性，降低了接觸電阻Rc 220，且也降低了間隔物210區之下的展佈電阻Rsp 225。
因為非晶氧化物材料是市場上的新材料，所以尚未成功地以本發明所述的方式將該等材料整合到薄膜電晶體。因此，先前尋找用於減少此類裝置中遇到的接觸電阻Rc 220之替代解決方案。然而，此類先前的方法尚未成功地將接觸電阻Rc 220減少到(利用高遷移率襯墊245以及半導體氧化物通道235材料的組合而實現低接入電阻及改善的接觸電阻Rc 220之)具有圍繞源極/汲極區中之接觸通孔200的高遷移率襯墊245之所示的半導體 裝置201中觀測到的程度。
有不同家族的氧化物半導體材料可供選擇作為半導體氧化物通道235材料及高遷移率襯墊245材料。某些氧化物半導體呈現寬能帶隙，而其他的氧化物半導體有極小的能帶隙。寬能帶隙氧化物半導體通常是合適的，這是因為此種寬能帶隙氧化物半導體易於控制，而提供極大的開/關比，意指：此種寬能帶隙氧化物半導體提供極大的導通電流(on current)以及極小的關閉電流(off current)。
然而，諸如氧化銦等的某些窄能帶隙氧化物半導體具有高傳導性，且仍然提供極小的能帶隙。此類材料不適用於半導體氧化物通道235材料。然而，這些相同的半導體氧化物材料因其極高的遷移率及窄能帶隙而可被用於圍繞接觸通孔200的高遷移率襯墊245材料。
如圖所示，一通孔(例如，一孔被打開)被向下蝕刻到半導體氧化物通道235層，然後該被打開的通孔(後文中將被稱為接觸通孔200)在源極及汲極區與電晶體之頂部直接接觸。
因為可以任何方式沉積該等半導體氧化物，而無須自晶格生長該等半導體氧化物，所以被打開的通孔因而可被所選擇的高遷移率襯墊245材料墊著，因而沿著被向下蝕刻到半導體氧化物通道235層的該被打開的通孔之壁形成高遷移率襯墊245。
因為可在任何時間及該製程的任何階段(stop) 沉積該等半導體氧化物，所以在沉積用於形成接觸通孔200的金屬材料之前，先沉積用於形成高遷移率襯墊245的一高遷移率半導體氧化物材料。在此種方式下，可以較高遷移率且較窄能帶隙的氧化物或非晶氧化物墊著該被打開的通孔，而在形成接觸通孔200的金屬材料與形成該通道的寬能帶隙半導體氧化物通道235層材料之間提供一大幅減少的接觸電阻Rc 220。在某些例子中，為通道235層及高遷移率襯墊245選擇的該等兩種不同的半導體氧化物材料提供了以指數方式減少的接觸電阻Rc 220。
因此，並不只使接觸通孔200的接觸金屬與通道235層的半導體氧化物直接接觸，而是在該觸點的金屬材料與通道之間形成雙層氧化物，先通過高遷移率襯墊245材料，然後進入較寬能帶隙半導體氧化物通道235材料，因而導致與採用具有矽的摻雜層相同的效果，但是該接觸層實際上是用於形成以過渡層(transition layer)之形式操作的所示高遷移率襯墊245之一高遷移率窄能帶隙氧化物材料。
在此種方式下，形成高遷移率襯墊245的該額外之半導體氧化物層形成用於嘗試越過能障的電子之一種階梯(step)。電子並不需要越過呈現可能被反射回來而非通過的穿隧機率(tunneling probability)之諸如1eV的大能障高度，而是該能障被有效地分成一些較小的區段。例如，即使有十個能障且每一能障是0.1eV，因而加總而成為該相同的總共1.0eV之例示能障，但是與必須 以單一階梯越過該1.0eV能障比較之下，電子通過十個能障且每一能障是0.1eV將會容易許多。
因此，根據替代實施例，並不只使用一高遷移率襯墊245，而是使用多個高遷移率襯墊245，每一高遷移率襯墊245提供了一不同層的半導體氧化物，而形成多個中間能障高度，以便進一步減少電子通過接觸通孔200而進入半導體氧化物通道235所遇到的接觸電阻Rc 220。
因為可經由原子層沉積製程沉積該等半導體氧化物，所以可以任何高寬比(aspect ratio)沉積該等半導體氧化物，且因為該原子層沉積製程填充微小的孔，所以可控制被沉積的材料形成諸如數奈米的第一類型之一第一半導體氧化物襯墊，然後形成數奈米的第二類型之一第二半導體氧化物材料，而建構逐階的能障高度過渡。
相反地，結晶材料由於所遇到的時間、溫度、及晶格失配(lattice mismatch)問題(因為諸如矽及鍺等的具有不同能帶隙的不同材料將無法在彼此的頂部以磊晶方式生長)而不容許此類被精細控制的層。此外，將溫度升高到足以生長晶格時，可能摧毀或閉合用於形成該被開啟的通孔之極小的孔。相反地，原子層沉積容許在低溫下沉積用於形成所示高遷移率襯墊245的所選擇之半導體氧化物襯墊材料。
第3圖示出另一例示半導體裝置301，根據該裝置可操作各實施例。
因為可在任何位置沉積該等半導體氧化物材料，而不是必須在一同質基材之上生長半導體氧化物材料，所以可在一裝置的背面上或一裝置的前面加入電晶體。此外，因為薄膜電晶體(Thin Film Transistor；簡稱TFT)是如此的薄，所以可自頂部或底部接觸半導體氧化物通道335。
因此，根據一替代實施例，有一基材340層，在該基材340層之上沉積半導體氧化物通道335材料。仍然提供被間隔物310圍繞的一閘極305及閘極氧化物材料315。如圖所示，閘極305可在頂部，且仍然調節半導體氧化物通道335的通道電阻RCH 330。因為通道335材料及高遷移率襯墊345使用不同的半導體氧化物，所以該電晶體仍然受益於減少的接觸電阻Rc 320及展佈電阻Rsp 325。
如圖所示，諸如將孔蝕刻進入一矽基材，而打開通孔，在基材340中形成孔，然後可在該矽基材內沉積高遷移率襯墊345，以便圍繞後續被沉積而形成接觸通孔300的金屬材料。
由於半導體氧化物通道335很薄，所以容許自任一面製造觸點，且因而接觸通孔300可被打開，被高遷移率襯墊345墊著，且被金屬觸點填充，而在對特定設計目標最方便或最適當的該裝置之那一面上形成接觸通孔。
如該圖所示，接觸通孔300被打開進入基材 340材料，然而，仍然取決於該裝置的設計目標，亦可將接觸通孔300設置在基材340的背面上的一介電層內。
第4A、4B、4C、4D及4E圖示出在根據所述實施例的薄膜電晶體的金屬接觸通孔中製造一高遷移率低接觸電阻半導體氧化物的例示流程(401、402、403、404、406、及407)。
尤其在第4A圖的操作400中，製造一基材440。例如，製造矽，或在矽層之上形成矽層，作為諸如一半導體裝置的後段製程互連區的一部分，其中以諸如矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽及鍺的合金、磷化銦(InP)等的多種可用基材材料中之任何基材材料形成該基材。
在操作401中，在基材440之上形成半導體氧化物通道435，且完全形成且可操作的電晶體之閘極405將透過半導體氧化物通道435而調節通道電阻RCH 430。根據某些實施例，操作401包含一濺鍍製程，用以沉積半導體氧化物通道435材料或將一非晶氧化物通道材料(AOS通道)濺鍍到基材440之上。
圖中示出接觸電阻Rc 420及展佈電阻Rsp 425，但是將利用自接觸通孔的金屬到源極及汲極區且最後進入半導體氧化物通道435的所形成之多階梯半導體氧化物過渡減少接觸電阻Rc 420及展佈電阻Rsp 425，其中該接觸通孔的該金屬將被沉積到將被形成的該通孔之高遷移率襯墊。
形成半導體氧化物通道435層的通道材料最好是呈現合理的遷移率，但是該遷移率不需要高到如同覆蓋該被打開的通孔的該高遷移率襯墊之遷移率。然而，重要的是：半導體氧化物通道435材料應有一大能帶隙，使半導體氧化物通道435呈現低洩漏。
根據一特定實施例，該寬能帶隙半導體氧化物層(非晶的或他種的)被濺鍍到先前形成的基材440之上，然後在該寬能帶隙半導體氧化物層上產生圖案，因而可將閘極氧化物材料415直接沉積到半導體氧化物通道435材料之上。
在操作402中，閘極氧化物材料415被沉積到該產生圖案的半導體氧化物通道435層之上，因而形成在閘極405之下的閘極氧化物材料415，其中金屬閘極材料被沉積在閘極氧化物材料415的頂部上。
如圖所示，圍繞閘極405及閘極氧化物材料415的間隔物410被製造或定位。間隔物410形成使閘極405被隔離的一區域，因而當將接觸材料沉積到接觸通孔時，該接觸材料不會落在閘極405上或與閘極405直接接觸而導致短路。
在第4B圖的操作403中，沉積一介電材料450，該介電材料450將該半導體裝置包覆成型(overmolding)，且保護閘極405、閘極氧化物材料415、以及被定位的間隔物410。
在第4C圖的操作404中，介電材料450的一 部分被蝕刻掉，打開了孔或"通孔"，因而形成進入介電材料450的被打開的通孔460。被打開的通孔460提供了自頂面一直向下到半導體氧化物通道435材料的一孔，使該等觸點將與半導體氧化物通道435直接接觸。然而，請注意：該等一旦形成的接觸通孔將包含將與半導體氧化物通道435材料直接接觸的高遷移率襯墊，且該等被形成的接觸通孔之金屬材料因而必須自該導電金屬經由該襯墊而過渡到該通道材料。
在第4D圖的操作406中，被打開的通孔460之一部分現在被墊著，因而形成被打開且被墊著的接觸通孔461。例如，以前文所述的呈現高遷移率特性的一半導體氧化物形成之高遷移率襯墊445墊著第4C圖之被打開的通孔460，以便提供該觸點與該通道之間的一階梯功能，以便降低接觸電阻Rc 420。可經由化學氣相沉積(CVD)或原子層沉積(ALD)方法沉積高遷移率襯墊445，而形成覆蓋該等被打開的通孔之薄至5-15奈米的一襯墊。
在第4E圖的操作407中，形成該觸點的金屬材料被沉積到第4D圖之被打開且被墊著的接觸通孔461，因而形成本圖所示之被填充的接觸通孔480，其中自該高遷移率襯墊形成的一過渡半導體氧化物層係介於被填充的接觸通孔480的金屬接觸金屬與被用於半導體氧化物通道435的半導體氧化物材料之間。
第5圖是根據所述實施例的一電腦系統500 之一示意圖。根據數個被揭露的實施例中之任何實施例及其在本發明揭露中述及的等效物，所示之電腦系統500(也被稱為電子系統500)可具體實現用於在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物之手段。電腦系統500可以是諸如一簡易筆記型(net-book)電腦等的一行動裝置。電腦系統500可以是諸如一無線智慧型手機或平板電腦等的一行動裝置。電腦系統500可以是一桌上型電腦。電腦系統500可以是一手持閱讀器。電腦系統500可以是一伺服器系統。電腦系統500可以是一超級電腦或高性能計算系統。
根據一實施例，電子系統500是一電腦系統，該電腦系統包含在電氣上耦合電子系統500的各種組件之一系統匯流排520。系統匯流排520是一單一匯流排、或根據各實施例的一些匯流排之任何組合。電子系統500包含一電壓源530，用以供電給積體電路510。在某些實施例中，電壓源530經由系統匯流排520將電流供應到積體電路510。
該積體電路510在電氣上被耦合到系統匯流排520，且根據一實施例而包含任何電路或電路的組合。在一實施例中，積體電路510包括可能是任何類型的一處理器512。在本說明書的用法中，處理器512可意指諸如但不限於一微處理器、一微控制器、一圖形處理器、一數位訊號處理器、或另一處理器之任何類型的電路。在一實施例中，處理器512包含或被耦合到本發明揭露的具有梯 度封膠保護之電子裝置。
根據一實施例，靜態隨機存取記憶體(SRAM)被用於該處理器的快取記憶體。可被包含在積體電路510之其他類型的電路是諸如被用於諸如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電、及類似的電子系統等的無線裝置之通訊電路514、或用於伺服器之一通訊電路等的一訂製電路或一特定應用積體電路(Application Specific Integrated Circuit；簡稱ASIC)。在一實施例中，積體電路510包含諸如靜態隨機存取記憶體(Static Random Access Memory；簡稱SRAM)等的晶粒內建記憶體516。在一實施例中，積體電路510包含諸如嵌入式動態隨機存取記憶體(embedded DRAM；簡稱eDRAM)等的嵌入式晶粒內建記憶體516。
根據一實施例，積體電路510與一後續積體電路511互補。有用的實施例包括雙處理器513、雙通訊電路515、以及諸如SRAM等的雙晶粒內建記憶體517。根據一實施例，雙積體電路511包含諸如eDRAM等的嵌入式晶粒內建記憶體517。
在一實施例中，電子系統500也包含一外部記憶體540，該外部記憶體540又可包括適於特定應用之諸如形式為RAM之一主記憶體542、一或多個硬碟機544、及/或用於操縱諸如軟碟、光碟(Compact Disk；簡稱CD)、數位多功能光碟(Digital Variable Disk；簡稱DVD)、快閃記憶體碟、及此項技術中習知的其他抽 取式媒體等的抽取式媒體546的一或多個驅動器等的一或多個記憶體元件。根據一實施例，外部記憶體540也可以是諸如一晶粒堆疊中之第一晶粒等的嵌入式記憶體548。
根據一實施例，電子系統500亦包含一顯示裝置550以及一音訊輸出560。在一實施例中，電子系統500包含諸如可以是一鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置的一控制器、或將資訊輸入到電子系統500之任何其他裝置等的一輸入裝置570。在一實施例中，輸入裝置570是一攝影機。在一實施例中，輸入裝置570是一數位錄音機。在一實施例中，輸入裝置570是一攝影機及一數位錄音機。
如圖所示，積體電路510可以在許多不同的實施例中實施，包括其中具有用於在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物手段的一封裝基材或一半導體封裝，該封裝基材或半導體封裝係根據數個經揭露的實施例及其等同物中的任何實施例；亦包括一電子系統、一電腦系統、一或多種製造積體電路的方法、以及一或多種製造電子總成的方法，該電子總成包含其中具有用於在薄膜電晶體的金屬接觸通孔中實現高遷移率低接觸電阻半導體氧化物手段的一封裝基材或一半導體封裝，該封裝基材或半導體封裝係根據如本文在各種實施例中所闡述的數個經揭露的實施例及其在本領域公認的等同物中的任何實施例。該等元件、材料、幾何形狀、尺寸、和操作順序都可以改變，以適應特定的I/O耦合要 求，包括陣列觸點數量、嵌入在處理器安裝基板中的微電子晶粒的陣列觸點組態，係根據數個經揭露且具有用於在薄膜電晶體實施例及其等同物中的金屬接觸通孔中實現高遷移率低接觸電阻半導體氧化物的手段的封裝基材和半導體封裝中的任何封裝基材和半導體封裝。如第5圖的虛線所示，可包含一基板(foundation substrate)598。亦如第5圖所示，亦可包含被動裝置599。
第6圖示出包含一或多個所述實施例之半導體裝置600。轉接板600是被用於將一第一基材602橋接到一第二基材604的一中間基板。第一基材602可以是諸如一積體電路晶粒。第二基材604可以是諸如一記憶體模組、一電腦主機板、或另一積體電路晶粒。一般而言，轉接板600之用途在於使一連接伸展到一較寬的間距或使一連接重新佈線到一不同的連接。例如，轉接板600可將一積體電路晶粒耦合到一銲球柵陣列(Ball Grid Array；簡稱BGA)606，而該BGA 606然後可被耦合到第二基材604。在某些實施例中，第一及第二基材602/604被連接到轉接板600的相反面。在其他實施例中，第一及第二基材602/604被連接到轉接板600的相同面。且在進一步的實施例中，利用轉接板600將三個或更多個基材互連。
可以環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等的聚合物材料形成轉接板600。在進一步的實施例中，可以諸如矽、鍺、以及其他的III-V族及IV族材料等的可包括與前文所述的用於半導 體基材之相同材料的替代的剛性或軟性材料形成該轉接板。
該轉接板可包含一些金屬互連608、以及其中包括但不限於一些穿透矽通孔(Through-Silicon Via；簡稱TSV)612的一些通孔610。轉接板600可進一步包含嵌入式裝置614，其中包括被動及主動裝置。此類裝置包括但不限於電容、去耦合電容、電阻器、電感器、熔絲、二極體、變壓器、感測器、以及靜電放電(Electrostatic Discharge；簡稱ESD)裝置。亦可在轉接板600上形成諸如射頻(Radio Frequency；簡稱RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置等的更複雜的裝置。根據所述之實施例，本說明書揭露的設備及處理器可被用於轉接板600的製造。
第7圖示出根據本發明的一實施例之一計算裝置700。計算裝置700中安置了一電路板702。電路板702可包含其中包括但不限於一處理器704以及至少一通訊晶片706的一些組件。處理器704在實體上及電氣上被耦合到電路板702。在某些實施例中，該至少一通訊晶片706也在實體上及電氣上被耦合到主機板702。在進一步的實施例中，通訊晶片706是處理器704的一部分。
計算裝置700根據其應用，可包含可在或可不在實體上及電氣上被耦合到電路板702之其他組件。這些其他組件包括但不限於揮發性記憶體(例如，動態隨機 存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)等的組件。
通訊晶片706能夠執行無線通訊，而將資料傳輸進及出計算裝置700。術語"無線"及其衍生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片706可實施其中包括但不限於包含Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置700可包 含複數個通訊晶片706。例如，一第一通訊晶片706可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片706可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置700之處理器704包含被封裝在處理器704內之一積體電路晶粒。在本發明之某些實施例中，該處理器之積體電路晶粒包含諸如根據本發明的實施例而建造之MOS-FET電晶體等的一或多個裝置。術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片706也包含被封裝在通訊晶片706內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片的該積體電路晶粒包含諸如根據本發明的實施例而建造之MOS-FET電晶體等的一或多個裝置。
在進一步的實施例中，計算裝置700內安置的另一組件可包含一積體電路晶粒，該積體電路晶粒包含諸如根據本發明的實施例而建造之MOS-FET電晶體等的一或多個裝置。
在各種實施例中，計算裝置700可以是膝上型電腦、簡易筆記型電腦(netbook)、筆記型電腦、超輕薄筆記型電腦(ultrabook)、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行 動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置700可以是用於處理資料之任何其他電子裝置。
第8圖是根據所述的實施例而在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的一方法800之一流程圖。根據某些實施例，下文中列出的方塊及/或操作中之某些方塊及/或操作是可供選擇採用的。為了清晰而示出該等方塊的編號，且編號的用意不是規定各方塊可能進行的操作順序。此外，可在各種組合下利用方法800的各操作。
在方塊805中，在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的方法800開始時以下列操作製造一氧化物半導體電晶體：在方塊810中，該方法包含：製造該氧化物半導體電晶體的一基材層。
在方塊815中，該方法包含：將一半導體氧化物材料沉積到該氧化物半導體電晶體的該基材層之上，而在該基材之上形成一通道層。
在方塊820中，該方法包含：將一金屬閘極及一閘極氧化物材料沉積到該通道層的該半導體氧化物材料之上。
在方塊825中，該方法包含：將間隔物定位在該通道層之上且鄰接該閘極及閘極氧化物材料。
在方塊830中，該方法包含：將一介電層沉積到通道層之上且圍繞該等間隔物、該閘極、及該閘極氧化物材料。
在方塊835中，該方法包含：將孔打開進入介電材料而完全通過該介電層到該通道層，而在該介電層中形成接觸通孔。
在方塊840中，該方法包含：以一高遷移率氧化物材料墊著該等接觸通孔，而形成與該通道層直接接觸的一高遷移率襯墊。
在方塊845中，該方法包含：以一金屬接觸材料填充該介電層中之該等被打開且被墊著的接觸通孔，墊著該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
雖然以舉例方式且根據該等特定實施例而說明了本發明揭露之標的，但是應當理解：申請專利範圍中述及的實施例不限於被揭露的明確列舉之實施例。相反地，本發明之揭露將意圖涵蓋對於熟悉此項技術者顯而易見的各種修改及類似配置。因此，最後的申請專利範圍之範圍應符合最廣義的詮釋，以便包含所有此類修改及類似配置。應當理解：前文的說明之用意是例示性的，且非限制性的。熟悉此項技術者在閱讀且了解前文的說明之後，將易於得知許多其他實施例。因此，將參照最後的申請專利範圍以及該等申請專利範圍應享有的等效物之完整範圍而決定本發明揭露的標的之範圍。
因此，根據該等所述之實施例，本發明的揭露係如下文所述：根據一實施例，提供了一種氧化物半導體電晶體，該氧化物半導體電晶體中具有：一基材層；在該基材之上形成的一通道層；在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；被定位成鄰接該閘極及閘極氧化物材料的間隔物；在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；被打開進入介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；以及填充被打開進入該介電材料的該等接觸通孔之金屬接觸材料，其中該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
根據另一實施例，該氧化物半導體電晶體是一薄膜電晶體(TFT)。
根據另一實施例，該氧化物半導體電晶體包含一非平面硬質氧化物半導體電晶體或一非平面非硬質氧化物半導體電晶體。
根據該氧化物半導體電晶體的另一實施例，以具有與其遷移率特性成正比的傳導性特性之一高遷移率且高傳導性半導體氧化物形成該高遷移率襯墊材料，且其中該高遷移率且高傳導性半導體氧化物呈現與形成該高遷 移率襯墊的該高遷移率且高傳導性半導體氧化物材料的有效質量(effective mass)成反比之傳導性特性。
根據該氧化物半導體電晶體的另一實施例，以具有與形成該高遷移率襯墊的該高遷移率半導體氧化物材料不同的材料特性之一半導體氧化物材料形成該通道層。
根據該氧化物半導體電晶體的另一實施例，該高遷移率襯墊減少填充該等接觸通孔的該金屬接觸材料與該通道層的接觸電阻。
根據該氧化物半導體電晶體的另一實施例，在該通道層之上形成的該金屬閘極及該閘極氧化物材料包括與形成該通道層的半導體氧化物材料直接接觸之該閘極氧化物材料，且其中該閘極氧化物材料使該金屬閘極與該通道層隔離。
根據該氧化物半導體電晶體的另一實施例，被定位成鄰接該閘極及閘極氧化物材料的該等間隔物提供該金屬閘極與該等接觸通孔的該金屬接觸材料之間的隔離，而避免該閘極與該等接觸通孔之間的短路。
根據該氧化物半導體電晶體的另一實施例，以具有與形成該通道層的半導體氧化物材料以及形成該等接觸通孔的該高遷移率襯墊的高遷移率氧化物材料不同的材料特性之一絕緣氧化物材料形成該介電層。
根據該氧化物半導體電晶體的另一實施例，該介電層包括以一絕緣氧化物材料形成的一層間介電質 (ILD)層。
根據該氧化物半導體電晶體的另一實施例，以具有比形成該高遷移率襯墊的高遷移率氧化物材料寬的能帶隙之一非晶半導體氧化物材料形成該通道層，且其中該非晶半導體氧化物材料呈現比形成該高遷移率襯墊的該高遷移率氧化物材料低的洩漏特性。
根據該氧化物半導體電晶體的另一實施例，以一結晶半導體氧化物材料形成該通道層；且其中形成該高遷移率襯墊的高遷移率氧化物材料呈現比形成該通道層的該結晶半導體氧化物材料高的遷移率特性。
根據該氧化物半導體電晶體的另一實施例，被打開進入該介電材料的該等接觸通孔包括被蝕刻進入該介電層直到該通道層或部分地進入該通道層之溝槽。
根據該氧化物半導體電晶體的另一實施例，以下列材料中之一材料形成該高遷移率襯墊：一高遷移率氧化物材料；一低能帶隙氧化物材料；一高摻雜氧化物材料；或一高遷移率低能帶隙高摻雜氧化物材料。
根據該氧化物半導體電晶體的另一實施例，填充被打開進入該介電材料的該等接觸通孔而通過被打開進入該介電材料的該等接觸通孔觸及該氧化物半導體電晶體的一源極及一汲極之該金屬接觸材料只被墊著該等接觸通孔的該高遷移率襯墊材料隔離。
根據該氧化物半導體電晶體的另一實施例，該高遷移率襯墊藉由使自填充該等接觸通孔的該金屬接觸 材料傳遞到該通道層之電子通過形成將該通道層與該等接觸通孔的該金屬接觸材料隔離的該高遷移率襯墊之一高遷移率氧化物材料，而降低該等電子自該金屬接觸材料傳遞到該通道層之能障高度。
根據該氧化物半導體電晶體的另一實施例，形成該通道層的一半導體氧化物層呈現小於該高遷移率襯墊的關閉狀態洩漏特性之關閉狀態洩漏特性，且進一步其中該高遷移率襯墊呈現可能比形成該通道層的該半導體氧化物材料低的能帶隙。
根據該氧化物半導體電晶體的另一實施例，該高遷移率襯墊包含下列材料中之一材料：二氧化銻(SbO2)、二氧化錫(SnO2)、二氧化銦(InO2)、氧化銦錫(ITO)、一氧化鈦(TiO)、ZO、或高銦含量的氧化銦鎵鋅(IGZO)。
根據另一實施例，提供了一種製造氧化物半導體電晶體的方法，該方法包含：製造該氧化物半導體電晶體的一基材層；將一半導體氧化物材料沉積到該氧化物半導體電晶體的該基材層之上，而在該基材之上形成一通道層；將一金屬閘極及一閘極氧化物材料沉積到該通道層的該半導體氧化物材料之上；將間隔物定位在該通道層之上且鄰接該閘極及閘極氧化物材料；將一介電層沉積到通道層之上且圍繞該等間隔物、該閘極、及該閘極氧化物材料；將孔打開進入介電材料且完全通過該介電層到該通道層，而在該介電層中形成接觸通孔；以一高遷移率氧化物 材料墊著該等接觸通孔，而形成與該通道層直接接觸的一高遷移率襯墊；以及以一金屬接觸材料填充該介電層中之該等被打開且被墊著的接觸通孔，墊著該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
根據該方法的另一實施例，將該半導體氧化物材料沉積到該氧化物半導體電晶體的該基材層之上而在該基材之上形成該通道層包含：生長完全覆蓋該基材層的一半導體氧化物材料包覆層(blanket)；以及在該半導體氧化物材料包覆層上產生圖案且將該半導體氧化物材料包覆層蝕刻到一指定寬度，而以該被產生圖案且被蝕刻的半導體氧化物材料形成該通道層。
根據該方法的另一實施例，將孔打開進入該介電材料且完全通過該介電層到該通道層而在該介電層中形成接觸通孔包含：蝕刻溝槽完全通過該介電材料直到或部分地進入形成該通道層的該半導體氧化物材料，其中該等被蝕刻的溝槽在該介電層中形成該等被打開的接觸通孔。
根據該方法的另一實施例，以該高遷移率氧化物材料墊著該等接觸通孔而形成與該通道層直接接觸的該高遷移率襯墊包含：經由化學氣相沉積(CVD)或原子層沉積(ALD)製程中之一製程將該高遷移率襯墊沉積到該等接觸通孔。
根據另一實施例，提供了一種電子模組，該電子模組包含：一印刷電路板；在電氣上被介接到該印刷 電路板的一氧化物半導體電晶體；以及其中該氧化物半導體電晶體包含：(i)一基材層；(ii)在該基材之上形成的一通道層；(iii)在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；(iv)被定位成鄰接該閘極及閘極氧化物材料的間隔物；(v)在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；(vi)被打開進入介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；(vii)墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；以及(viii)填充被打開進入該介電材料的該等接觸通孔之金屬接觸材料，其中該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
根據該電子模組的另一實施例，在下列模組中之一模組內實施該電子模組：無人機(drone)及機器人控制電子模組；智慧型手機電子模組；平板電腦電子模組；用於電腦的手勢控制(gesture control)電子模組；三維(3D)攝影電子模組；三維(3D)沉浸式遊戲(immersive gaming)電子模組；用於執行取代字母數字密碼的基於面部辨識(face recognition)的安全之面部辨識電子模組；具有被固定到該印刷電路板作為頂面或底面組件的一或多個光學及互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；簡稱CMOS)組件之影像擷取裝置電子模組；以及用於執行立 體成像(stereoscopic imaging)深度感測、編碼光(coded light)深度感測、或雷射飛行時間(time of flight)深度感測中之任何深度感測之深度感測攝影機電子模組。
據該電子模組的另一實施例，該電子模組被嵌入將被穿戴成下列各項中之一項的一穿戴式技術內：服裝項目；運動裝；鞋子；將被穿戴成服裝項目或配件的時尚電子產品；將被穿戴成服裝項目或配件的穿戴式技術；或將被穿戴成服裝項目或配件的時尚技術。

Claims (25)

  1. 一種氧化物半導體電晶體，包含：一基材層；在該基材之上形成的一通道層；在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；被定位成鄰接該閘極及閘極氧化物材料的間隔物；在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；被打開進入介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；以及填充被打開進入該介電材料的該等接觸通孔之金屬接觸材料，其中該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
  2. 如申請專利範圍第1項之氧化物半導體電晶體，其中該氧化物半導體電晶體是一薄膜電晶體(TFT)。
  3. 如申請專利範圍第1項之氧化物半導體電晶體，其中該氧化物半導體電晶體包含一非平面硬質氧化物半導體電 晶體或一非平面非硬質氧化物半導體電晶體。
  4. 如申請專利範圍第1項之氧化物半導體電晶體，其中以具有與其遷移率特性成正比的傳導性特性之一高遷移率且高傳導性半導體氧化物形成該高遷移率襯墊材料，且其中該高遷移率且高傳導性半導體氧化物呈現與形成該高遷移率襯墊的該高遷移率且高傳導性半導體氧化物材料的有效質量成反比之傳導性特性。
  5. 如申請專利範圍第4項之氧化物半導體電晶體，其中以具有與形成該高遷移率襯墊的該高遷移率半導體氧化物材料不同的材料特性之一半導體氧化物材料形成該通道層。
  6. 如申請專利範圍第1項之氧化物半導體電晶體，其中該高遷移率襯墊減少填充該等接觸通孔的該金屬接觸材料與該通道層的接觸電阻。
  7. 如申請專利範圍第1項之氧化物半導體電晶體，其中在該通道層之上形成的該金屬閘極及該閘極氧化物材料包含與形成該通道層的半導體氧化物材料直接接觸之該閘極氧化物材料，且其中該閘極氧化物材料使該金屬閘極與該通道層隔離。
  8. 如申請專利範圍第1項之氧化物半導體電晶體，其中被定位成鄰接該閘極及閘極氧化物材料的該等間隔物提供該金屬閘極與該等接觸通孔的該金屬接觸材料之間的隔離，而避免該閘極與該等接觸通孔之間的短路。
  9. 如申請專利範圍第1項之氧化物半導體電晶體，其中以具有與形成該通道層的半導體氧化物材料以及形成該等接觸通孔的該高遷移率襯墊的高遷移率氧化物材料不同的材料特性之一絕緣氧化物材料形成該介電層。
  10. 如申請專利範圍第1項之氧化物半導體電晶體，其中該介電層包含以一絕緣氧化物材料形成的一層間介電質(ILD)層。
  11. 如申請專利範圍第1項之氧化物半導體電晶體，其中以具有比形成該高遷移率襯墊的高遷移率氧化物材料寬的能帶隙之一非晶半導體氧化物材料形成該通道層，且其中該非晶半導體氧化物材料呈現比形成該高遷移率襯墊的該高遷移率氧化物材料低的洩漏特性。
  12. 如申請專利範圍第1項之氧化物半導體電晶體，其中以一結晶半導體氧化物材料形成該通道層；且其中形成該高遷移率襯墊的高遷移率氧化物材料呈現比形成該通道層的該結晶半導體氧化物材料高的遷移率特性。
  13. 如申請專利範圍第1項之氧化物半導體電晶體，其中被打開進入該介電材料的該等接觸通孔包含被蝕刻進入該介電層直到該通道層或部分地進入該通道層之溝槽。
  14. 如申請專利範圍第1項之氧化物半導體電晶體，其中以下列材料中之一材料形成該高遷移率襯墊：一高遷移率氧化物材料；一低能帶隙氧化物材料；一高摻雜氧化物材料；或一高遷移率低能帶隙高摻雜氧化物材料。
  15. 如申請專利範圍第1項之氧化物半導體電晶體，其中填充被打開進入該介電材料的該等接觸通孔而通過被打開進入該介電材料的該等接觸通孔觸及該氧化物半導體電晶體的一源極及一汲極之該金屬接觸材料只被墊著該等接觸通孔的該高遷移率襯墊材料隔離。
  16. 如申請專利範圍第1項之氧化物半導體電晶體，其中該高遷移率襯墊藉由使自填充該等接觸通孔的該金屬接觸材料傳遞到該通道層之電子通過形成將該通道層與該等接觸通孔的該金屬接觸材料隔離的該高遷移率襯墊之一高遷移率氧化物材料，而降低該等電子自該金屬接觸材料傳遞到該通道層之能障高度。
  17. 如申請專利範圍第1項之氧化物半導體電晶體，其中形成該通道層的一半導體氧化物層呈現小於該高遷移率襯墊的關閉狀態洩漏特性之關閉狀態洩漏特性，且進一步其中該高遷移率襯墊呈現可能比形成該通道層的該半導體氧化物材料低的能帶隙。
  18. 如申請專利範圍第1項之氧化物半導體電晶體，其中該高遷移率襯墊包含下列材料中之一材料：二氧化銻(SbO 2)、二氧化錫(SnO 2)、二氧化銦(InO 2)、氧化銦錫(ITO)、一氧化鈦(TiO)、ZO、或高銦含量的氧化銦鎵鋅(IGZO)。
  19. 一種製造氧化物半導體電晶體的方法，該方法包含：製造該氧化物半導體電晶體的一基材層；將一半導體氧化物材料沉積到該氧化物半導體電晶體的該基材層之上，而在該基材之上形成一通道層；將一金屬閘極及一閘極氧化物材料沉積到該通道層的該半導體氧化物材料之上；將間隔物定位在該通道層之上且鄰接該閘極及閘極氧化物材料；將一介電層沉積到通道層之上且圍繞該等間隔物、該閘極、及該閘極氧化物材料；將孔打開進入介電材料且完全通過該介電層到該通道 層，而在該介電層中形成接觸通孔；以一高遷移率氧化物材料墊著該等接觸通孔，而形成與該通道層直接接觸的一高遷移率襯墊；以及以一金屬接觸材料填充該介電層中之該等被打開且被墊著的接觸通孔，墊著該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
  20. 如申請專利範圍第19項之方法，其中將該半導體氧化物材料沉積到該氧化物半導體電晶體的該基材層之上而在該基材之上形成該通道層，包含：生長完全覆蓋該基材層的一半導體氧化物材料包覆層；以及在該半導體氧化物材料包覆層上產生圖案且將該半導體氧化物材料包覆層蝕刻到一指定寬度，而以該被產生圖案且被蝕刻的半導體氧化物材料形成該通道層。
  21. 如申請專利範圍第19項之方法，其中將孔打開進入該介電材料且完全通過該介電層到該通道層而在該介電層中形成接觸通孔，包含：蝕刻溝槽完全通過該介電材料直到或部分地進入形成該通道層的該半導體氧化物材料，其中該等被蝕刻的溝槽在該介電層中形成該等被打開的接觸通孔。
  22. 如申請專利範圍第19項之方法，其中以該高遷移率 氧化物材料墊著該等接觸通孔而形成與該通道層直接接觸的該高遷移率襯墊包含：經由化學氣相沉積(CVD)或原子層沉積(ALD)製程中之一製程將該高遷移率襯墊沉積到該等接觸通孔。
  23. 一種電子模組，包含：一印刷電路板；在電氣上被介接到該印刷電路板的一氧化物半導體電晶體；以及其中該氧化物半導體電晶體包含：(i)一基材層；(ii)在該基材之上形成的一通道層；(iii)在該通道層的該半導體氧化物材料之上形成的一金屬閘極及一閘極氧化物材料；(iv)被定位成鄰接該閘極及閘極氧化物材料的間隔物；(v)在該通道層之上形成的一介電層，該介電層圍繞該等間隔物、該閘極、及該閘極氧化物材料；(vi)被打開進入介電材料而形成通過該介電層到該通道層的一開孔之接觸通孔；(vii)墊著該等接觸通孔且與該通道層直接接觸的一高遷移率襯墊材料，且係以一高遷移率氧化物材料形成該高遷移率襯墊；以及(viii)填充被打開進入該介電材料的該等接觸 通孔之金屬接觸材料，其中該等接觸通孔的該高遷移率襯墊使該金屬接觸材料與該通道層隔離。
  24. 如申請專利範圍第23項之電子模組，其中該電子模組包含下列其中之一：無人機及機器人控制電子模組；智慧型手機電子模組；平板電腦電子模組；用於電腦的手勢控制電子模組；三維(3D)攝影電子模組；三維(3D)沉浸式遊戲電子模組；用於執行取代字母數字密碼的基於面部辨識的安全之面部辨識電子模組；具有被固定到該印刷電路板作為頂面或底面組件的一或多個光學及互補金屬氧化物半導體(CMOS)組件之影像擷取裝置電子模組；以及用於執行立體成像深度感測、編碼光深度感測、或雷射飛行時間深度感測中之任何深度感測之深度感測攝影機電子模組。
  25. 如申請專利範圍第23項之電子模組，其中該電子模組被嵌入將被穿戴成下列各項中之一項的一穿戴式技術內：服裝項目； 運動裝；鞋子；將被穿戴成服裝項目或配件的時尚電子產品；將被穿戴成服裝項目或配件的穿戴式技術；或將被穿戴成服裝項目或配件的時尚技術。
TW106126952A 2016-09-30 2017-08-09 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備 TWI787195B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??PCT/US16/54847 2016-09-30
PCT/US2016/054847 WO2018063347A1 (en) 2016-09-30 2016-09-30 Systems, methods, and apparatuses for implementing a high mobility low contact resistance semiconducting oxide in metal contact vias for thin film transistors
WOPCT/US16/54847 2016-09-30

Publications (2)

Publication Number Publication Date
TW201828473A true TW201828473A (zh) 2018-08-01
TWI787195B TWI787195B (zh) 2022-12-21

Family

ID=61760034

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126952A TWI787195B (zh) 2016-09-30 2017-08-09 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備

Country Status (3)

Country Link
US (1) US10644123B2 (zh)
TW (1) TWI787195B (zh)
WO (1) WO2018063347A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI797636B (zh) * 2021-03-22 2023-04-01 日商鎧俠股份有限公司 半導體裝置與半導體記憶裝置
TWI839462B (zh) * 2019-03-15 2024-04-21 美商英特爾股份有限公司 半導體裝置的背面接點

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593563B2 (en) * 2017-04-13 2020-03-17 Invensas Corporation Fan-out wafer level package with resist vias
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
US11239149B2 (en) * 2018-04-02 2022-02-01 Intel Corporation Metal interconnect fuse memory arrays
KR20210009000A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
US11950407B2 (en) * 2020-03-24 2024-04-02 Intel Corporation Memory architecture with shared bitline at back-end-of-line
US12027632B2 (en) 2021-04-19 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with barrier and method for manufacturing the same
US11869975B2 (en) * 2021-04-19 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-film transistors and method for manufacturing the same
US11791420B2 (en) 2021-04-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
CN117941070A (zh) * 2021-11-04 2024-04-26 索尼半导体解决方案公司 光检测装置和电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US20090065804A1 (en) * 2007-09-10 2009-03-12 International Business Machines Corporation Bipolar transistor with low resistance base contact and method of making the same
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
JP6013084B2 (ja) 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2015038925A (ja) * 2013-08-19 2015-02-26 株式会社東芝 半導体装置
JP2016072498A (ja) 2014-09-30 2016-05-09 株式会社東芝 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI839462B (zh) * 2019-03-15 2024-04-21 美商英特爾股份有限公司 半導體裝置的背面接點
US12080605B2 (en) 2019-03-15 2024-09-03 Intel Corporation Backside contacts for semiconductor devices
TWI797636B (zh) * 2021-03-22 2023-04-01 日商鎧俠股份有限公司 半導體裝置與半導體記憶裝置

Also Published As

Publication number Publication date
US20190172921A1 (en) 2019-06-06
WO2018063347A1 (en) 2018-04-05
TWI787195B (zh) 2022-12-21
US10644123B2 (en) 2020-05-05

Similar Documents

Publication Publication Date Title
TWI787195B (zh) 在薄膜電晶體的金屬接觸通孔中實施高遷移率低接觸電阻半導體氧化物的系統、方法及設備
US10861870B2 (en) Inverted staircase contact for density improvement to 3D stacked devices
US20190304894A1 (en) Antifuse memory arrays with antifuse elements at the back-end-of-line (beol)
KR102309367B1 (ko) 비대칭 프로파일을 갖는 핀 구조체들을 형성하는 방법 및 장치
US11270998B2 (en) Embedded memory in three-dimensional integrated circuit
US11652047B2 (en) Intermediate separation layers at the back-end-of-line
US11735521B2 (en) Metal-oxide-semiconductor field-effect-transistors (MOSFET) as antifuse elements
KR102351550B1 (ko) 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
US11488978B2 (en) Ferroelectric gate oxide based tunnel feFET memory
US20200411635A1 (en) Air gaps and capacitors in dielectric layers
TW201834246A (zh) 包括採用雙電荷摻雜劑之源極／汲極的電晶體
US11574910B2 (en) Device with air-gaps to reduce coupling capacitance and process for forming such
TWI742146B (zh) 實現用於薄膜電晶體的低存取和接觸電阻的在源極和汲極中的雙層半導體氧化物的系統、方法及設備
TWI715608B (zh) 透過用於應力增強及接觸的背側露出而能深度取向生長
TW201801192A (zh) 用以抑制摻雜原子擴散的源極／汲極摻雜擴散屏障
US11424335B2 (en) Group III-V semiconductor devices having dual workfunction gate electrodes
TWI706570B (zh) 用於鍺ｎｍｏｓ之低蕭特基障壁接點結構
US20200312973A1 (en) Dual transistor gate workfunctions and related apparatuses, systems, and methods
US11916118B2 (en) Stacked source-drain-gate connection and process for forming such
US11164747B2 (en) Group III-V semiconductor devices having asymmetric source and drain structures
TW201733037A (zh) 可堆疊式切換裝置
US11114446B2 (en) SRAM with hierarchical bit lines in monolithic 3D integrated chips
EP3314635B1 (en) Method to form ohmic contacts to semiconductors using quantized metals
TW201810674A (zh) 減少漏洩之寬帶隙第四族子鰭部