CN117941070A - 光检测装置和电子设备 - Google Patents

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Abstract

提供了一种光检测装置，其能够防止成像特性水平的降低。第二配线层形成在第二半导体基板的内部。在第二配线层中包括第一配线(配线)和第二配线(配线)，其中，第一配线和第二配线与第二半导体基板的背面(第一面)平行地延伸。此外，在第二配线层中包括使第一配线和第二配线与第二半导体基板绝缘的绝缘体。此外，第二配线层中的第一配线和第二配线电连接到形成在第二半导体基板的背面中的晶体管(连接对象)的漏极(特定部分)。

Description

光检测装置和电子设备
技术领域
本技术(根据本公开的技术)涉及一种光检测装置和电子设备。
背景技术
传统上，例如，已经提出了一种光检测装置，该光检测装置包括排列有多个光电转换器的传感器基板和层叠在传感器基板上的逻辑基板(例如，参见专利文献1)。专利文献1中公开的光检测装置包括逻辑基板和配线层，该逻辑基板包括其上布置有逻辑电路的半导体基板，并且该配线层形成在半导体基板的位于传感器基板侧的表面上。
引文列表
专利文献
专利文献1：日本专利申请特开第2021-103792号
发明内容
技术问题
然而，在专利文献1中公开的光检测装置中，由于逻辑基板中的配线层的配线和层间绝缘膜之间的物理性质的差异，可能会在配线层中引起应力。此外，包括光电转换器的传感器基板可能会受到应力的影响，并且这可能会导致成像特性水平的降低。
本公开的目的是提供一种光检测装置和电子设备，其能够防止成像特性水平的降低。
问题的解决方案
根据本公开的光检测装置包括：(a)传感器基板，其包括上面布置有多个光电转换器的第一半导体基板；和(b)逻辑基板，其包括上面设置有逻辑电路的第二半导体基板，和第一配线层，其层叠在所述第二半导体基板上，(c)所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，(d)包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且(e)所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
根据本公开的电子设备包括光检测装置，光检测装置包括：(a)传感器基板，其包括上面布置有多个光电转换器的第一半导体基板，和逻辑基板，其包括(b)上面设置有逻辑电路的第二半导体基板，和(c)第一配线层，其层叠在所述第二半导体基板上，(d)所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，(d)包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且(e)所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
附图说明
图1示出了根据第一实施方案的固态成像装置的整体的示意性构成。
图2示出了沿着图1所示的线A-A的固态成像装置的截面的构成。
图3示出了第二半导体基板的截面的构成。
图4A示出了第二配线层的形成方法。
图4B示出了第二配线层的形成方法。
图4C示出了第二配线层的形成方法。
图4D示出了第二配线层的形成方法。
图4E示出了第二配线层的形成方法。
图4F示出了第二配线层的形成方法。
图4G示出了第二配线层的形成方法。
图4H示出了第二配线层的形成方法。
图4I示出了第二配线层的形成方法。
图5示出了根据第二实施方案的固态成像装置的截面的构成。
图6A示出了第二配线层的形成方法。
图6B示出了第二配线层的形成方法。
图6C示出了第二配线层的形成方法。
图6D示出了第二配线层的形成方法。
图6E示出了第二配线层的形成方法。
图6F示出了第二配线层的形成方法。
图6G示出了第二配线层的形成方法。
图6H示出了第二配线层的形成方法。
图7示出了根据变形例(1)的固态成像装置的截面的构成。
图8示出了根据变形例(1)的固态成像装置的截面的构成。
图9示出了根据变形例(2)的固态成像装置的截面的构成。
图10示出了根据变形例(2)的固态成像装置的截面的构成。
图11示出了根据变形例(3)的固态成像装置的截面的构成。
图12示出了根据变形例(3)的固态成像装置的截面的构成。
图13示出了根据变形例(4)的固态成像装置的截面的构成。
图14示出了根据变形例(5)的固态成像装置的截面的构成。
图15示出了应用本技术的电子设备的示意性构成。
具体实施方式
下面将参照图1至图15说明根据本公开实施方案的光检测装置和电子设备的示例。按照以下顺序说明本公开的实施方案。注意，本公开不限于下述示例。此外，这里所述的效果不是限制性的，而仅仅是说明性的，并且可以提供其他效果。
1.第一实施方案：固态成像装置
1-1固态成像装置的总体构成
1-2主要部分的构成
1-3第二配线层的形成方法
2.第二实施方案：固态成像装置
2-1主要部分的构成
2-2第二配线层的形成方法
2-3变形例
3.电子设备
<1.第一实施方案：固态成像装置>
[1-1固态成像装置的总体构成]
说明根据本公开第一实施方案的固态成像装置1(广义上的“光检测装置”)。图1示出了根据第一实施方案的固态成像装置1的整体的示意性构成。
图1所示的固态成像装置1是背面照射型互补金属氧化物半导体(CMOS：complementary metal-oxide semiconductor)图像传感器。如图15所示，固态成像装置1(1002)通过透镜组1001捕获来自被摄体的图像光(入射光)，并将在固态成像装置的成像面上成像的入射光量以像素为单位转换为电信号，并将该电信号作为像素信号输出。
如图1所示，固态成像装置1包括基板2(在下文中，也被称为“第一半导体基板15”)、第一半导体基板15、像素区域3、垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8。
像素区域3包括以二维阵列排列在基板2上的多个像素9。像素9包括图2所示的光电转换器19和多个像素晶体管。例如，可以采用包括传输晶体管、复位晶体管、放大晶体管和选择晶体管的四个晶体管作为多个像素晶体管。
例如，垂直驱动电路4包括移位寄存器，选择期望的像素驱动配线10，并且将用于驱动像素9的脉冲提供给所选的像素驱动配线10，以驱动每行的像素9。换句话说，垂直驱动电路4针对每行依次垂直选择性地扫描像素区域3中的像素9，并且向列信号处理电路5提供基于由每个像素9的光电转换器19根据接收到的光量生成的信号电荷的像素信号。
例如，列信号处理电路5针对像素9的每列布置，并且对从构成一行的像素9输出的信号针对每个像素列执行诸如降噪等信号处理。例如，列信号处理电路5执行诸如用于去除像素固有的固定模式噪声的相关双采样(CDS：correlated double sampling)和模/数(AD：analog/digital)转换等信号处理。
例如，水平驱动电路6包括移位寄存器，依次向列信号处理电路5输出水平扫描脉冲以按顺序选择列信号处理回路5，并且使得已经对其执行了信号处理的像素信号从每个列信号处理电路5输出到水平信号线12。
输出电路7对由各个列信号处理电路5通过水平信号线12依次提供的像素信号执行信号处理，并且输出像素信号。例如，缓冲、黑电平调整、对列中变化的校正以及各种数字信号处理可以被用作信号处理。
控制电路8基于垂直同步信号、水平同步信号和主时钟信号生成时钟信号和控制信号，其中，例如，垂直驱动电路4、列信号处理电路5和水平驱动电路6基于该时钟信号和控制信号进行操作。然后，例如，控制电路8将生成的时钟信号和控制信号输出到垂直驱动电路4、列信号处理电路5和水平驱动电路6。
[1-2主要部分的构成]
接下来，说明图1所示的固态成像装置1的详细结构。图2示出了固态成像装置1沿着图1所示的线A-A的截面的构成。
如图2所示，固态成像装置1包括传感器基板13和逻辑基板14，传感器基板13包括像素区域3，并且逻辑基板14包括执行与固态成像装置的操作相关的各种信号处理的逻辑电路。例如，逻辑基板14包括图1所示的垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8中的至少一个作为逻辑电路。注意，传感器基板13还可以包括逻辑电路的一部分。传感器基板13和逻辑基板14通过以传感器基板13的配线层18与逻辑基板14的第一配线层29彼此面对的方式层叠布置而彼此接合。
传感器基板13包括第一半导体基板15、滤色器16和微透镜17，其中，滤色器16和微透镜17形成在第一半导体基板15的光入射面(在下文中，也被称为“背面S1”)侧。此外，传感器基板13包括形成在第一半导体基板15的与背面S1相反的表面(在下文中，也被称为“前表面S2”)上的配线层(在下文中，也被称为“配线层18”)。
例如，第一半导体基板15包括由硅(Si)制成的基板，并形成像素区域3。多个像素9中的像素9以二维阵列排列在像素区域3上，每个像素9包括光电转换器19和像素晶体管(未示出)。光电转换器19包括p型半导体区域和n型半导体区域，并且光电二极管由p-n结形成。因此，每个光电转换器19生成与入射到光电转换器19上的光量相对应的信号电荷，并将所生成的信号电荷累积在n型半导体区域中。
此外，作为逻辑电路的一部分的多个晶体管20可以形成在第一半导体基板15的前表面S2侧。图2示出了其中晶体管20形成在像素区域3外部的示例。例如，可以采用金属氧化物半导体(MOS：metal oxide semiconductor)晶体管作为晶体管20。晶体管20包括一对源极和漏极区域21以及通过栅极绝缘膜形成在前表面S2的栅极电极22。
配线层18形成在第一半导体基板15的前表面S2侧，并且包括层间绝缘膜23、配线24a、24b和24c以及过孔25a和25b。配线24a、24b和24c通过层间绝缘膜23布置成多层，并且不同层中的配线24a、24b和24c通过过孔25a和25b彼此电连接。此外，配线层18包括位于配线层18的表面(在下文中，也被称为“前表面S4”)侧的金属焊盘26和连接导体27，该表面与配线层18的位于第一半导体基板15侧的表面S3相反。金属焊盘26的表面从层间绝缘膜23露出，并且连接导体27从金属焊盘26延伸以连接到配线24c。
逻辑基板14包括第二半导体基板28和层叠在第二半导体基板28的光入射面(在下文中，也被称为“背面S5”)侧的配线层(在下文中，也被称为“第一配线层29”)。换句话说，第一配线层29位于传感器基板13侧。
第一配线层29包括层间绝缘膜30、配线31a、31b、31c和31d以及过孔32a、32b和32c。配线31a、31b、31c和31d通过层间绝缘膜30布置成多层，并且不同层中的配线31a、31b、31c和31d通过过孔32a、32b和32c彼此电连接。此外，配线31d通过与第二半导体基板28的厚度方向平行延伸的连接导体32d连接到第二半导体基板28的晶体管35的栅极电极37。此外，第一配线层29包括位于第一配线层29的表面(在下文中，也被称为“前表面S7”)侧的金属焊盘33和连接导体34，该表面与第一配线层29的位于第二半导体基板28侧的表面S6相反。金属焊盘33的表面从层间绝缘膜30露出，并且连接导体34从金属焊盘33延伸以连接到配线31a。
逻辑基板14的每个金属焊盘33被布置成面向传感器基板13的相应金属焊盘26，并且被直接接合到所面向的金属焊盘26。因此，传感器基板13的配线层18的配线24a、24b和24c电连接到逻辑基板14的配线层18的配线31a、31b、31c和31d。因此，通过配线层18的配线24a、24b和24c提供的电信号被输入到第二半导体基板28的晶体管35的栅极电极37。
例如，第二半导体基板28包括由硅(Si)制成的基板。此外，如图3所示，构成逻辑电路的多个晶体管35形成在第二半导体基板28的背面S5侧。例如，可以采用MOS晶体管作为晶体管35。晶体管35包括一对n型源极和漏极区域36以及通过栅极绝缘膜形成的栅极电极37。
此外，第二配线层38形成在第二半导体基板28内部。第二配线层38包括多条配线(在下文中，也被称为“第一配线39”和“第二配线40a、40b”)和绝缘体41。第一配线39和第二配线40a、40b分别平行于第二半导体基板28的背面S5(广义上的“第一面”)延伸。图3示出了以下示例：其中第一配线39在行方向(图3中的左右方向)上延伸，并且第二配线40a、40b在列方向(图3中的深度方向)上延伸。此外，第一配线39和第二配线40a、40b在第二半导体基板28的厚度方向上间隔开地层叠。图3示出了以下示例：其中第一配线39被布置在上层中，并且第二配线40a、40b被布置在下层中，以形成对应于第二配线层38的多层配线层。
此外，第一配线39(上层中的配线)和第二配线40a、40b(下层中的配线)通过过孔42a、42b彼此电连接。过孔42a、42b与第二半导体基板28的厚度方向(与背面S5正交的方向)平行地延伸。此外，第一配线39和第二配线40a、40b中的每个在宽度方向上的截面的面积(第一配线39和第二配线40a、40b中的每个与纵向方向正交的截面的面积)大于第一配线层29的每条配线31a至31c在宽度方向上的截面的面积。例如，满足“第一配线39和第二配线40a、40b中的每个在宽度方向上的截面(与纵向方向正交的截面)的高度”>“第一配线层29的每条配线31a至31c在宽度方向上的截面的高度”的条件与“第一配线39和第二配线40a、40b中的每个在宽度方向上的截面的宽度”>“第一配线层29的每条配线31a至31c在宽度方向上的截面的宽度”的条件中的至少一个。
此外，第一配线39和第二配线40a、40b用作电源配线，其电连接到向晶体管35施加电源电压的电源电路。图3示出了以下示例：其中位于最上层的第一配线39通过与第二半导体基板28的厚度方向平行延伸的连接导体43电连接到晶体管35(广义上的“连接对象”)的漏极区域36(广义上的“连接对象的特定部分”)。更具体地，图3所示的第一配线39仅通过连接导体43直接电连接到漏极区域36，该连接导体43与第二半导体基板28的厚度方向平行地从位于第二配线层38中的第一配线39朝向位于第二半导体基板28中的漏极区域36延伸。这里，假定图3所示的晶体管35为n型晶体管。连接导体43是与第二半导体基板28的厚度方向平行地从第一配线39朝向包括在晶体管35中且位于第二半导体基板28中的漏极区域36延伸的连接导体。
此外，例如，可以采用钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、钴(Co)或铝(Al)中的至少一种作为第一配线39、第二配线40a、40b、过孔42a、42b和连接导体43的材料。
此外，绝缘体41被布置在第一配线39和第二半导体基板28之间、第二配线40a、40b和第二半导体基板28之间、过孔42a、42b和第二半导体基板28之间以及连接导体43和第二半导体基板28之间，以使第一配线39、第二配线40a、过孔42a、42b和连接导体43与第二半导体基板28绝缘。图3示出了以下示例：其中绝缘体41是覆盖第一配线39、第二配线40a、40b、过孔42a、42b和连接导体43的外周面的绝缘膜。例如，可以采用氧化硅(SiO2)、氮化硅(SiN)、氧氮化硅(SiON)和含碳氧化硅(SiOC)中的至少一种作为绝缘体41的材料。
这里，作为日常研究的结果，本公开的发明人已经发现，当使用包括布置在第一配线层29内部的电源配线的现有固态成像装置1时，电源配线可能会出现在通过固态成像装置1执行的成像而获得的成像结果中。此外，发明人对电源配线的这种出现进行了深入的研究，并且发现了以下内容。由于电源配线是在宽度方向上具有比其他配线更大的截面面积的粗配线，因此沿着电源配线在第一配线层29中产生较大的应力，并且传感器基板13受到沿着电源配线产生的应力的影响。这导致电源配线出现在通过成像获得的成像结果中。
另一方面，在根据第一实施方案的固态成像装置1中，第二配线层38形成在第二半导体基板28中。与第二半导体基板28的背面S5(第一面)平行地延伸的第一配线39(配线)和第二配线40a、40b(配线)被设置在第二配线层38中。此外，设置有将第一配线39和第二配线40a、40b与第二半导体基板28绝缘的绝缘体41。此外，第二配线层38中的第一配线39(配线)和第二配线40a、40b(配线)电连接到形成在第二半导体基板28的背面S5(第一面)中的晶体管35(连接对象)的漏极区域36(特定部分)。
因此，例如，诸如将电源电压施加到晶体管35(连接对象)的漏极区域36(特定部分)的电源配线等厚配线可以作为第一配线39和第二配线40a、40b中的每个布置在第二配线层38中。因此，例如，与采用包括在第一配线层29中布置厚配线的方法时相比，可以使传感器基板13和厚配线之间的距离更大。这能够防止传感器基板13受到由厚配线引起的应力的影响。这产生的结果是能够防止厚配线(电源配线)出现在通过固态成像装置1执行的成像而获得的成像结果中。这能够提供使得能够防止成像特性水平降低的固态成像装置1。
注意，例如，当为了防止电源配线出现而使电源配线在宽度方向上的截面的面积较小时，可能会在电源配线中发生IR降。因此，在电源配线的出现和IR降之间存在折衷关系。这导致了设计限制。
另一方面，在根据第一实施方案的固态成像装置1中，不需要使电源配线(第一配线39和第二配线40a、40b)在宽度方向上的截面的面积较小。这产生的结果是不存在设计限制。
此外，在根据第一实施方案的固态成像装置1中，第一配线39和第二配线40a、40b(多条配线)在第二半导体基板28的厚度方向上间隔开地层叠，并且第一配线39(上层中的配线)和第二配线40a、40b(下层中的配线)通过过孔42a、42b彼此连接，以形成对应于第二配线层38的多层配线层。此外，绝缘体41包括绝缘膜46、47、51、52和55，并且例如，第一配线39、第二配线40a、40b和过孔42a、42b的外周面被绝缘膜46覆盖。因此，在第二半导体基板28中，只需要由第二配线层38占据的较小区域。这能够将诸如晶体管等器件布置在第二半导体基板28的背面S5侧或者布置在横跨第二配线层38与背面S5相反的一侧。
[1-3第二配线层的形成方法]
接下来，说明第二配线层38的形成方法。
首先，如图4A所示，设置第五半导体基板44，并且通过从第五半导体基板44的一个表面侧(背面S8侧)蚀刻第五半导体基板44来形成沟槽45a、45b。沟槽45a、45b形成在平面图中与将要形成第二配线40a、40b的位置重叠的位置处。第五半导体基板44、稍后说明的第四半导体基板48和稍后说明的第三半导体基板53是构成第二半导体基板28的基板。随后，如图4B所示，例如，通过CVD在形成的沟槽45a、45b的内壁面和底面上形成绝缘膜46(例如，氧化硅)。绝缘膜46和稍后说明的绝缘膜51、52和55是构成绝缘体41的膜。随后，如图4C所示，例如，通过CVD在内壁面和底面覆盖有绝缘膜46的沟槽45a、45b中形成由第二配线40a、40b的材料(例如，钨)制成的膜。因此，形成了第二配线40a、40b。随后，如图4D所示，例如，通过CVD在沟槽45a、45b的开口侧形成绝缘膜47(例如，氧化硅)，以用绝缘膜46和47覆盖第二配线40a、40b的周围。绝缘膜47是构成绝缘体41的膜。
随后，如图4E所示，在第五半导体基板44的背面S8侧层叠第四半导体基板48。之后，通过从第四半导体基板48的上面侧(背面S9侧)蚀刻第四半导体基板48来形成沟槽49。沟槽49形成在平面图中与将要形成配线层18的位置重叠的位置处。随后，通过从沟槽49的底面侧蚀刻第四半导体基板48来形成贯通孔50a、50b。贯通孔50a、50b形成在平面图中与将要形成过孔42a、42b的位置重叠的位置处。贯通孔50a、50b形成为直到第二配线40a、40b从贯通孔50b、50a的底面露出的深度。随后，如图4F所示，例如，通过CVD在形成的沟槽49和贯通孔50a、50b的内壁面上形成绝缘膜51(例如，氧化硅)。随后，如图4G所示，例如，通过CVD在内壁面覆盖有绝缘膜51的沟槽49和贯通孔50a、50b中形成由第一配线39和过孔42a、42b的材料(例如，钨)制成的膜。因此，形成了第一配线39和过孔42a、42b。
随后，如图4H所示，例如，通过CVD在沟槽49的开口侧形成绝缘膜52(例如，氧化硅)，以用绝缘膜51和52覆盖第一配线39。
随后，如图4I所示，在第四半导体基板48的背面S9上层叠第三半导体基板53。之后，通过从第三半导体基板53的上面侧(背面S10侧)蚀刻第三半导体基板53来形成贯通孔54。贯通孔54形成在平面图中与将要形成连接导体43的位置重叠的位置处。贯通孔54形成为直到第一配线39从贯通孔54的底面露出的深度。随后，例如，通过CVD在形成的贯通孔54的内壁面上形成绝缘膜55。随后，例如，在内壁面覆盖有绝缘膜55的贯通孔54中，通过CVD形成由连接导体43的材料(例如，钨)制成的膜。因此，形成了连接导体43。随后，在第三半导体基板53的背面S10侧形成构成逻辑电路的晶体管35。晶体管35的漏极区域36电连接到连接导体43的一端。
通过这样的工序形成第二配线层38。
<第二实施方案：固态成像装置>
[2-1主要部分的构成]
接下来，说明根据本公开第二实施方案的固态成像装置1。根据第二实施方案的固态成像装置具有与图1所示的固态成像装置类似的总体构成。因此，省略了对其的图示。图5示出了根据第二实施方案的固态成像装置1的主要部分的截面的构成。第二实施方案的与第一实施方案的部分对应的部分由与第一实施方案的部分相同的附图标记来表示，并且省略重复说明。
根据第二实施方案的固态成像装置1包括第二配线层38，该第二配线层38的构成与根据第一实施方案的固态成像装置1中包括的第二配线层38的构成不同。在第二实施方案中，沟槽56在第二半导体基板28的与背面S5相反的表面(在下文中，也被称为“前表面S11”)形成。如图5所示，沟槽56形成在平面图中与第一配线39的位置重叠的位置处。包括在第二配线层38中的第一配线39和绝缘体41被布置在沟槽56的内部。绝缘体41包括覆盖沟槽56的内壁面和底面的绝缘膜57以及填充到内壁面和底面被绝缘膜57覆盖的沟槽56中的绝缘体58。第一配线39通过绝缘膜57布置在沟槽56的底部，并且被绝缘膜57和绝缘体58覆盖。在沟槽56的底部侧(在形成过孔42a、42b的深度处)，以低速蚀刻的绝缘体58a被用作绝缘体58，并且在沟槽56的开口侧，以高速蚀刻的绝缘体58b被用作绝缘体58。绝缘体58a和58b的示例包括氮化硅和氧化硅。
此外，沟槽59a、59b在第二半导体基板28的前表面S11形成。沟槽59a、59b形成在平面图中与第二配线40a、40b的位置重叠的位置处。此外，贯通孔60a、60b形成在沟槽59a、59b的底面处。贯通孔60a、60b形成在平面图中与将要形成过孔42a、42b的位置重叠的位置处。贯通孔60a、60b形成为直到贯通孔60a、60b到达第一配线39的深度。构成第二配线层38的第二配线40a、40b、过孔42a、42b和绝缘体41被布置在沟槽59a、59b和贯通孔60a、60b的内部。绝缘体41包括覆盖沟槽59a、59b的内壁面和底面以及贯通孔60a、60b的内壁面的绝缘膜61a、61b，以及填充到内壁面和底面被绝缘膜61a、61b覆盖的沟槽59a和59b中的绝缘体62a、62b。此外，第二配线40a、40b通过绝缘膜61a、61b布置在沟槽59a、59b的底部，并且被绝缘膜61a、61b和绝缘体58覆盖。此外，过孔42a、42b被布置在贯通孔60a、60b的内部，并且被绝缘体62a、62b覆盖。
因此，根据第二实施方案的固态成像装置1具有以下构成：其中多条配线(第一配线39和第二配线40a、40b)中的配线在第二半导体基板28的厚度方向上间隔开地层叠，并且上层中的配线(第一配线39)和下层中的配线(第二配线40a、40b)通过过孔42a、42b彼此电连接，以形成第二配线层38。
[2-2第二配线层的形成方法]
接下来，说明第二配线层38的形成方法。
首先，如图6A所示，提供第二半导体基板28，并且通过从第二半导体基板28的另一个表面侧(前表面S11侧)蚀刻第二半导体基板28来形成沟槽56。沟槽56形成在平面图中与将要形成第一配线39的位置重叠的位置处。随后，如图6B所示，例如，通过CVD在形成的沟槽56的内壁面和底面上形成绝缘膜57(例如，氧化硅)。随后，如图6C所示，例如，通过CVD在位于沟槽56的底部内侧并被绝缘膜57覆盖的部分上形成由第一配线39的材料(例如，钨)制成的膜。因此，形成了第一配线39。
随后，如图6D所示，例如，通过CVD将绝缘体58(绝缘体58a、58b)填充到沟槽56内的剩余部分，即，比第一配线39更靠近沟槽56的开口的部分中。随后，如图6E所示，从绝缘体58的前表面S12侧的表面在绝缘体58中形成沟槽59a、59b。沟槽59a、59b形成在平面图中与将要形成第二配线40a、40b的位置重叠的位置处。随后，如图6F所示，通过从沟槽59a、59b的底面侧蚀刻绝缘体58来形成贯通孔60a、60b。贯通孔60a、60b形成在平面图中与将要形成过孔42a、42b的位置重叠的位置处。贯通孔60a、60b形成为直到第一配线39从贯通孔60a、60b的底面露出的深度。
随后，如图6G所示，例如，通过CVD在沟槽59a、59b和贯通孔60a、60b的内壁面上形成绝缘膜61a、61b(例如，氧化硅)。随后，例如，通过CVD在沟槽59a、59b的位于沟槽59a和59b的底面侧的部分以及贯通孔60a、60b中形成由第二配线40a、40b和过孔42a、42b的材料(例如，钨)制成的膜，以形成第二配线40、40b和过孔42a、42b。随后，如图6H所示，例如，通过CVD在沟槽59a、59b的位于沟槽59a和59b的开口侧的部分中形成绝缘体62a、62b(例如，氧化硅)，以用绝缘体62a和62b覆盖第二配线40a和40b。
随后，如图5所示，通过从第二半导体基板28的背面S5侧蚀刻第二半导体基板28来形成贯通孔54。贯通孔54形成在平面图中与将要形成连接导体43的位置重叠的位置处。贯通孔54形成为直到第一配线39从贯通孔54的底面露出的深度。随后，例如，通过CVD在形成的贯通孔54的内壁面上形成绝缘膜55。随后，例如，通过CVD在内壁面被绝缘膜55覆盖的贯通孔54中形成由连接导体43的材料(例如，钨)制成的膜。因此，形成了连接导体43。随后，在第二半导体基板28的背面S5侧形成构成逻辑电路的晶体管35。晶体管35的漏极区域36电连接到连接导体43的一端。
通过这样的工序形成第二配线层38。
在根据第二实施方案的固态成像装置1中，如上所述，沟槽56、59a和59b形成在第二半导体基板28的前表面S11(第二面)中。此外，绝缘体41对应于覆盖沟槽56、59a和59b的内壁面和底面的绝缘膜57、61a和61b；以及布置在沟槽56、59a和59b中的绝缘体58、62a和62b。此外，第二配线层38中的配线通过绝缘膜57、61a和61b布置在沟槽56、59a和59b的底部，以被绝缘膜57，61a和61以及布置在沟槽56、59b和59b中的绝缘体58、62a和62b覆盖。这产生的结果是获得具有用作第二半导体基板28的单个半导体基板的相对简单的构成。
[2-3变形例]
(1)注意，在第一和第二实施方案中已经说明了其中第一配线39连接到晶体管35的漏极区域36的示例。然而，可以采用任何其他构成。例如，如图7和图8所示，可以采用其中第一配线39连接到晶体管35的栅极电极37的构成。图7示出了将这种构成应用于根据第一实施方案的固态成像装置1的示例。此外，图8示出了将这种构成应用于根据第二实施方案的固态成像装置1的示例。图7和图8分别示出了第一配线39通过连接导体43(广义上的“第一连接导体”)、位于第一配线层29中的配线31d和连接导体32d(广义上的“第二连接导体”)电连接到栅极电极37，其中连接导体43与第二半导体基板28的厚度方向平行地从位于第二配线层38中的第一配线39朝向位于第一配线层29中的配线31d延伸，并且连接导体32d与第二半导体基板28的厚度方向平行地从位于第一配线层29中的配线31d朝向晶体管35的栅极电极37(特定部分)延伸。当采用其中第一配线39连接到栅极电极37的构成时，第一配线39和第二配线40a、40b可以是提供各种信号的信号配线。
(2)此外，例如，如图9和图10所示，可以采用其中位于第二半导体基板28中的配线(第一配线39和第二配线40a、40b)连接到例如形成在第二半导体基板28的前表面S11(第二面)中的晶体管的漏极区域或栅极电极或者配线层的配线(连接对象的特定部分)的构成。图9示出了其中将这种构成应用于根据第一实施方案的固态成像装置1的示例。此外，图10示出了其中将这种构成应用于根据第二实施方案的固态成像装置1的示例。图9示出了以下示例：其中位于第二半导体基板28中的第二配线40b通过与第二半导体基板28的厚度方向平行地延伸的连接导体63电连接到晶体管64的漏极区域65，该晶体管64形成在第二半导体基板28的前表面S11侧。此外，图10示出了以下示例：其中第二配线40b通过连接导体63、配线67和连接导体68电连接到晶体管64的漏极区域65，该配线67位于形成在第二半导体基板28的前表面S11侧的第三配线层66中。
(3)此外，例如，如图11和图12所示，可以采用其中位于第二半导体基板28中的配线连接到晶体管64的栅极电极69的构成。图11示出了其中将这种构成应用于根据第一实施方案的固态成像装置1的示例。此外，图12示出了以下示例：其中将这种构成应用于根据第二实施方案的固态成像装置1的示例。图11和图12分别示出了以下示例：第二配线40b通过连接导体63(广义上的“第一连接导体”)、位于第三配线层66中的配线67和连接导体68(广义上的“第二连接导体”)电连接到栅电极69，其中连接导体63与第二半导体基板28的厚度方向平行地从位于第二配线层38中的第二配线40b朝向位于第二半导体基板28的前表面S11上形成的第三配线层66中的配线67延伸，并且连接导体68与第二半导体基板28的厚度方向平行地从位于第三配线层66中的配线67朝向晶体管64的栅极电极69(特定部分)延伸的情况下，。
(4)此外，在第一和第二实施方案中已经说明了其中第二配线层38和晶体管35布置在第二半导体基板28中的示例。然而，可以采用任何其他构成。例如，如图13所示，可以采用其中在包括在第二半导体基板28中并且其中没有形成第二配线层38的区域中进一步设置贯通第二半导体基板28的硅贯通孔(TSV，硅贯通电极)的构成。图13示出了其中TSV 70应用于根据图8所示的第二实施方案的固态成像装置1的变形例(1)的示例。
(5)此外，在第二实施方案中已经说明了其中第二半导体基板28的沟槽56形成在第二半导体基板28的前表面S11(第二面)中的示例。然而，可以采用任何其他构成。例如，如图14所示，可以采用其中沟槽56形成在第二半导体基板28的背面S5(第一面)中的构成。在这种情况下，晶体管35被布置在平面图中不与其中形成有沟槽56的区域重叠的区域中。图14示出了其中第一配线39位于前表面S11侧，并且第二配线40a、40b位于背面S5侧的示例。图14示出了以下示例：其中第二配线40a通过连接导体71、位于第一配线层29中的配线31d和连接导体32d电连接到晶体管35的漏极区域36，该连接导体71与第二半导体基板28的厚度方向平行地延伸。
(6)此外，本技术不仅可以应用于用作图像传感器的上述固态成像装置，还可以应用于包括测量距离的测距传感器的所有光检测装置，该测距传感器也被称为飞行时间(ToF：time-of-flight)传感器。测距传感器是向物体发射照射光，检测作为通过从物体的表面反射而返回的照射光的反射光，并且基于从发射照射光到接收反射光的飞行时间来计算到物体的距离的传感器。可以采用上述第二配线层38的结构作为测距传感器的配线结构。
<3.电子设备>
根据本公开的技术(本技术)可以应用于各种电子设备。
图15示出了作为应用本技术的电子设备的摄像装置1000(诸如摄像机或数码相机等)的示意性构成的示例。如图15所示，摄像装置1000包括透镜组1001、固态成像装置1002、数字信号处理器(DSP：digital signal processor)电路1003、帧存储器1004、监视器1005和存储器1006。DSP电路1003、帧存储器1004、监视器1005和存储器1006通过总线1007彼此连接。
透镜组1001将来自被摄体的入射光(图像光)引导到固态成像装置1002，并且将该光成像在固态成像装置1002的光接收面(像素区域)上。
固态成像装置1002是上述第一实施方案的固态成像装置。固态成像装置1002以像素为单位将通过透镜组1001在光接收面上成像的入射光的量转换成电信号，并且将该电信号作为像素信号提供给DSP电路1003。
DSP电路1003对固态成像装置1002提供的像素信号执行特定的图像处理。然后，对于每一帧，DSP电路1003向帧存储器1004提供已经执行了图像处理的图像信号，并且使图像信号临时存储在帧存储器1004中。
监视器1005是诸如液晶面板或有机电致发光(EL：electroluminescence)面板等面板型显示装置。监视器1005基于临时存储在帧存储器1004中的以帧为单位的像素信号在其上显示被摄体的图像(例如，运动图像)。
例如，存储器1006是DVD或闪存。存储器1006读取临时存储在帧存储器1004中的以帧为单位的像素信号，并且将读取的像素信号记录在其中。
注意，可以应用本技术的电子设备不限于摄像装置1000。本技术还可以应用于任何其他电子设备。此外，已经说明了其中将根据第一实施方案的固态成像装置1用作固态成像装置1002的示例。然而，可以采用任何其他构成。例如，可以使用诸如根据第二实施方案的固态成像装置1和根据应用本技术的第一和第二实施方案的变形例的固态成像装置1等任何其他光检测装置。
注意，本技术还可以采用以下构成。
(1)一种光检测装置，包括：
传感器基板，其包括上面布置有多个光电转换器的第一半导体基板；和
逻辑基板，其包括：
上面设置有逻辑电路的第二半导体基板，和
第一配线层，其层叠在所述第二半导体基板上，
所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，其中，
包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且
所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
(2)根据(1)所述的光检测装置，其中，
所述第二配线层中的配线与位于所述第一配线层的配线相比在宽度方向上的截面面积更大。
(3)根据(1)或(2)所述的光检测装置，其中，
所述第二配线层中的配线是向所述连接对象施加电源电压的电源配线。
(4)根据(1)至(3)中任一项所述的光检测装置，其中，
所述第二配线层中的配线通过与所述第二半导体基板的厚度方向平行地延伸的连接导体电连接到所述特定部分。
(5)根据(4)所述的光检测装置，其中，
所述第二配线层中的配线通过第一连接导体、位于所述第一配线层内的配线和第二连接导体电连接到所述特定部分，所述第一连接导体是与所述厚度方向平行地从所述第二配线层中的配线朝向所述第一配线层中的配线延伸的连接导体，所述第二连接导体与所述厚度方向平行地从所述第一配线层中的配线朝向所述特定部分延伸，或者
所述第二配线层中的配线通过第一连接导体、位于形成在所述第二面上的第三配线层中的配线和第二连接导体电连接到所述特定部分，所述第一连接导体是与所述厚度方向平行地从所述第二配线层中的配线朝向所述第三配线层中的配线延伸的连接导体，所述第二连接导体与所述厚度方向平行地从所述第三配线层中的配线朝向所述特定部分延伸。
(6)根据(4)所述的光检测装置，其中，
所述第二配线层中的配线仅通过与所述第二半导体基板的厚度方向平行地从所述第二配线层中的配线朝向位于所述第二半导体基板中的所述特定部分延伸的所述连接导体直接电连接到所述特定部分。
(7)根据(1)至(6)中任一项所述的光检测装置，其中，
所述第二配线层是多层配线层，其中，多条配线在所述第二半导体基板的厚度方向上间隔开地层叠，并且上层中的配线和下层中的配线通过过孔彼此连接。
(8)根据(1)至(7)中任一项所述的光检测装置，其中，
所述绝缘体的材料是氧化硅、氮化硅、氮氧化硅和含碳氧化硅中的至少一种。
(9)根据(1)至(8)中任一项所述的光检测装置，其中，
所述配线的材料是钨、铜、钛、钽、钴和铝中的至少一种。
(10)一种电子设备，包括：
光检测装置，其包括：
传感器基板，其包括上面布置有多个光电转换器的第一半导体基板，和
逻辑基板，其包括：
上面设置有逻辑电路的第二半导体基板，和
第一配线层，其层叠在所述第二半导体基板上，
所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，其中，
包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且
所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
附图标记列表
1 固态成像装置
2 基板
3 像素区域
4 垂直驱动电路
5 列信号处理电路
6 水平驱动电路
7 输出电路
8 控制电路
9 像素
10 像素驱动配线
11 垂直信号线
12 水平信号线
13 传感器基板
14 逻辑基板
15 第一半导体基板
16 滤色器
17 微透镜
18 配线层
19 光电转换器
20 晶体管
21 源极和漏极区域
22 栅极电极
23 层间绝缘膜
24a、24b、24c 配线
25a、25b 过孔
26 金属焊盘
27 连接导体
28 第二半导体基板
29 第一配线层
30 层间绝缘膜
31a、31b、31c、31d 配线
32a、32b、32c 过孔
32d 连接导体
33 金属焊盘
34 连接导体
35 晶体管
36 源极和漏极区域
37 栅极电极
38 第二配线层
39 第一配线
40a、40b 第二配线
41 绝缘体
42a、42b 过孔
43 连接导体
44 第五半导体基板
45a、45b 沟槽
46 绝缘膜
47 绝缘膜
48 第四半导体基板
49 沟槽
50a、50b 贯通孔
51、52 绝缘膜
53 第三半导体基板
54 贯通孔
55 绝缘膜
56 沟槽
57 绝缘膜
58 绝缘体
58a 绝缘体
58b 绝缘体
59a、59b 沟槽
60a、60b 贯通孔
61a、61b 绝缘膜
62a、62b 绝缘体
63 连接导体
64 晶体管
65 漏极区域
66 第三配线层
67 配线
68 连接导体
69 栅极电极

Claims (10)

1.一种光检测装置，包括：
传感器基板，其包括上面布置有多个光电转换器的第一半导体基板；和
逻辑基板，其包括：
上面设置有逻辑电路的第二半导体基板，和
第一配线层，其层叠在所述第二半导体基板上，
所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，其中，
包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且
所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
2.根据权利要求1所述的光检测装置，其中，
所述第二配线层中的配线与位于所述第一配线层的配线相比在宽度方向上的截面面积更大。
3.根据权利要求1所述的光检测装置，其中，
所述第二配线层中的配线是向所述连接对象施加电源电压的电源配线。
4.根据权利要求1所述的光检测装置，其中，
所述第二配线层中的配线通过与所述第二半导体基板的厚度方向平行地延伸的连接导体电连接到所述特定部分。
5.根据权利要求4所述的光检测装置，其中，
所述第二配线层中的配线通过第一连接导体、位于所述第一配线层内的配线和第二连接导体电连接到所述特定部分，所述第一连接导体是与所述厚度方向平行地从所述第二配线层中的配线朝向所述第一配线层中的配线延伸的连接导体，所述第二连接导体与所述厚度方向平行地从所述第一配线层中的配线朝向所述特定部分延伸，或者
所述第二配线层中的配线通过第一连接导体、位于形成在所述第二面上的第三配线层中的配线和第二连接导体电连接到所述特定部分，所述第一连接导体是与所述厚度方向平行地从所述第二配线层中的配线朝向所述第三配线层中的配线延伸的连接导体，所述第二连接导体与所述厚度方向平行地从所述第三配线层中的配线朝向所述特定部分延伸。
6.根据权利要求4所述的光检测装置，其中，
所述第二配线层中的配线仅通过与所述第二半导体基板的厚度方向平行地从所述第二配线层中的配线朝向位于所述第二半导体基板中的所述特定部分延伸的所述连接导体直接电连接到所述特定部分。
7.根据权利要求1所述的光检测装置，其中，
所述第二配线层是多层配线层，其中，多条配线在所述第二半导体基板的厚度方向上间隔开地层叠，并且上层中的配线和下层中的配线通过过孔彼此连接。
8.根据权利要求1所述的光检测装置，其中，
所述绝缘体的材料是氧化硅、氮化硅、氮氧化硅和含碳氧化硅中的至少一种。
9.根据权利要求1所述的光检测装置，其中，
所述配线的材料是钨、铜、钛、钽、钴和铝中的至少一种。
10.一种电子设备，包括：
光检测装置，其包括：
传感器基板，其包括上面布置有多个光电转换器的第一半导体基板，和
逻辑基板，其包括：
上面设置有逻辑电路的第二半导体基板，和
第一配线层，其层叠在所述第二半导体基板上，
所述传感器基板和所述逻辑基板以所述逻辑基板的所述第一配线层面向所述传感器基板的方式层叠布置，其中，
包括配线和绝缘体的第二配线层形成在所述第二半导体基板的内部，所述配线与作为所述第二半导体基板的位于所述第一配线层侧的表面的第一面平行地延伸，所述绝缘体使所述配线与所述第二半导体基板绝缘，并且
所述第二配线层中的配线电连接到形成在所述第二半导体基板的所述第一面或者所述第二半导体基板的与所述第一面相反的第二面中的连接对象的特定部分。
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