TW201814906A - 使用高寬比捕捉形成基於矽的電晶體於ｉｉｉ族氮化物材料上的方法及裝置 - Google Patents

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Abstract

本發明揭示使用高寬比捕捉形成基於矽的電晶體於III族氮化物材料上的方法及裝置。一實例積體電路包含III族氮化物基板及形成在該III族氮化物基板上之矽鰭部。該積體電路進一步包含形成在該矽鰭部上之第一電晶體及形成在該III族氮化物基板上之第二電晶體。

Description

使用高寬比捕捉形成基於矽的電晶體於III族氮化物材料上的方法及裝置
本發明整體而言係關於半導體，且更具體而言，係關於使用高寬比捕捉形成基於矽的電晶體於III族氮化物材料上的方法及裝置。
氮化鎵(GaN)係具有相對地較寬能帶隙之半導體材料。諸如矽(Si)及砷化鎵(GaAs)的傳統半導體材料係具有大約為1至1.5電子伏特量級的能帶隙。相比之下，GaN具有大約為3.4電子伏特的能帶隙。相對較高的能帶隙導致相對較高的崩潰電壓，其使得GaN適合作為用於在高功率及/或高頻率應用中所使用的電晶體之基板。然而，GaN的性質使得其僅對於n-通道電晶體存在益處，而對於在GaN基板上形成的p-通道電晶體則顯示出太差而在大多數應用中係不被接受的特性。
100‧‧‧積體電路
102‧‧‧GaN基板
104‧‧‧矽晶圓
106‧‧‧介電質材料
108‧‧‧蝕刻區域
110‧‧‧高度
112‧‧‧寬度
114‧‧‧矽
115‧‧‧缺陷
116‧‧‧下部分
117‧‧‧上部分
118‧‧‧鰭部
119‧‧‧蝕刻區域
120‧‧‧高度差
122‧‧‧介電質材料
124‧‧‧介電質材料
126‧‧‧第一閘極
128‧‧‧NMOS電晶體
130‧‧‧第二閘極
132‧‧‧PMOS電晶體
133‧‧‧閘極介電質
134‧‧‧氮化銦鎵(InGaN)
135‧‧‧平坦化層
136‧‧‧金屬佈線
138‧‧‧間隔物
206‧‧‧介電質材料
802‧‧‧方塊
804‧‧‧方塊
806‧‧‧方塊
808‧‧‧方塊
810‧‧‧方塊
812‧‧‧方塊
814‧‧‧方塊
816‧‧‧方塊
900‧‧‧處理器平台
912‧‧‧處理器
913‧‧‧本端記憶體
914‧‧‧揮發性記憶體
916‧‧‧非揮發性記憶體
918‧‧‧匯流排
920‧‧‧介面電路
922‧‧‧輸入裝置
924‧‧‧輸出裝置
926‧‧‧網路
928‧‧‧大量儲存裝置
932‧‧‧編碼指令
圖1至5係繪示用以在單一積體電路上形成基於GaN及基於Si之電晶體的漸進式製造之階段。
圖6係沿著線6-6所擷取之圖4之積體電路的橫截面圖。
圖7係沿著線7-7所擷取之圖4之積體電路的橫截面圖。
圖8係用以製造圖1至7之實例積體電路之實例方法的流程圖。
圖9係與一或多個半導體製造機器相關聯之實例處理器系統的方塊圖，以執行至少部分地由圖8之實例方法所表示之實例機器可讀取指令，以製造圖1至7之實例積體電路。
附圖係非按比例的。而是，為了使多個層及區域更清楚，可在圖式中增大層之厚度。在可能的情況下，在整個圖式及附帶的書面描述中將使用相同的元件標號來指示相同或相似的部分。如在本專利中所使用的，說明任何部分(例如，層、薄膜、區域或板)係以任何方式位於另一部分上(例如，定位於其上、位於其上、安置於其上或形成於其上、於其上方等)係表示所稱部分與其他部分接觸，或所稱部分係位於其他部分上方，其中一或多個中間部分及/或層係定位於其間。說明任何部分與另一部分接觸係表示在兩部分之間不存在中間部分及/或層。
【發明內容】及【實施方式】
在許多電子裝置中，電源效率係重要的考慮因素。此尤其值得關注的是依靠電池以供電電組件的行動裝置。因此，已經針對在積體電路(IC)中使用基於氮化物之半導體材料來進行努力，因為與其他通常使用的半導體材料相比，其等已經顯示出在包含電壓調節及射頻(RF)功率放大的特定應用中所表現出的更佳的功率效率。更具體而言，被使用為半導體基板之氮化鎵(GaN)係展示出超越由矽(Si)或砷化鎵(GaAs)所製成之半導體基板之顯著益處。這些優點主要係由於在GaN中的能帶隙明顯地高於在其他半導體材料中的能帶隙，其導致了更加高的崩潰電壓。然而，由於GaN之能帶結構，所以基於GaN之半導體材料之改進效率係僅適用於n-通道裝置，因為基於GaN之p-通道裝置具有特別不良的性能特性。
實施電壓調節器及RF功率放大器兩者皆需要n-通道及p-通道控制邏輯。因此，儘管GaN基板可能有利於形成高電壓NMOS電晶體(n-通道金屬氧化物半導體場效電晶體)，但是需要不同的半導體基板來形成PMOS電晶體(p-通道金屬氧化物半導體場效電晶體)，以避免GaN對於此種p-通道裝置之不良的特性。儘管Si對於PMOS電晶體而言係具有所需的性能特性，但是欲將矽基板與GaN基板整合以致能NMOS與PMOS電晶體之電互連係存在著挑戰。其中，在GaN與Si之晶格結構中係存在著失配。結 果，對於在矽晶圓上適當地來形成及處理GaN，矽晶圓需要藉由表面沿著<111>晶體晶格平面來定向。然而，Si的此種定向使得Si的處理比當在許多典型的應用中Si藉由頂表面沿著<100>晶體晶格平面來定向更加的困難。再者，即使以以上所述的Si之定向，不同的晶格結構導致需要在矽基板上所形成的相對地較厚的GaN之磊晶層。由於厚的GaN層所造成之在GaN基板表面之頂表面與Si表面之頂表面之間的顯著高度差使得在每個表面上形成電晶體(例如，在GaN上之NMOS電晶體及在Si上之PMOS電晶體)以進行電互連係困難的及/或昂貴的。例如，GaN磊晶層通常生長至3微米厚，以獲得在GaN層中所需的晶體結構。此厚度係顯著地大於被施加用以形成金屬佈線之個別金屬化層，其具有0.1微米(100奈米)量級的厚度。結果，欲在矽晶圓的一部分上所形成之GaN層上來形成電晶體(例如，高功率NMOS電晶體)同時在矽晶圓上直接地形成其他電晶體(例如，PMOS電晶體)係不切實際的，因為電晶體將與使用一般半導體裝置製程的電互連相距太遠。
替代的方法係在個別的晶圓上製造個別的晶片，每個晶片具有不同的基板材料。例如，一個晶片係以GaN作為基板來形成以用於NMOS電晶體，而另一個晶片係以Si作為基板來形成以用於PMOS電晶體。在製造個別的晶片之後，晶片經由在另一個晶片中之連接點處所接收的一個晶片上之焊料凸塊來進行電互連。此種方法係昂貴且耗時的，因為個別的晶片必須在個別的程序期間來製 造。
在本文中所揭示之教示使得能夠將形成在矽基板上之PMOS電晶體與形成在係單一晶片之一部分之基於GaN之基板上(例如，在單一半導體晶圓上)的高電壓NMOS電晶體進行共同整合。此可透過使用高寬比捕捉來實現。高寬比捕捉係涉及蝕刻區域的幾何設計，其中形成晶體材料係用以在其生長時捕捉或停止在晶體結構內的缺陷之傳播。
更具體而言，在本文中所揭示的某些實例中，係使用高寬比捕捉以從下面的GaN基板之表面來生長Si。當在GaN上生長時，Si之晶體結構的立方形特性使得在Si內的缺陷將相對於GaN基板之表面而以大約60度來傳播。因此，若Si形成在被幾何地界定為具有小於溝槽或其他區域之高度的一半的寬度之窄溝槽或其他區域中(例如，高度對寬度的高寬比至少為2比1)，則在Si內的任何缺陷將在溝槽之側面處被阻止(捕捉)，使得高於點之Si的進一步生長將係大致上無缺陷的。在當前的鰭式FET(亦即，鰭式場效電晶體)技術中，電晶體鰭部的寬度係大約為10奈米或更小。因此，使用高寬比捕捉以在已捕捉任何晶體缺陷之GaN基板上形成Si鰭部將需要生長至至少20奈米的高度(例如，所需寬度的兩倍)。在大多數的應用中，Si鰭部將需要稍微高一些以包含大致上無缺陷之鰭部的工作部分。然而，即使鰭部生長至100奈米(亦即，0.1微米)，在Si鰭部之頂部與GaN之表面之間的高度差係顯著地 小於由使用現有的半導體製造方法在Si上來生長GaN所產生之台階高度(亦即，大約3微米)。在高度差係大致上小於1微米的情況下，其可能在GaN基板上形成高電壓的NMOS電晶體，其可容易地與形成在高寬比捕捉的Si鰭部上之PMOS電晶體進行互連，以將兩種類型的電晶體整合在單一積體電路上。
圖1至5係繪示依照本發明之教示所建構之實例積體電路100之實例製造的漸進式階段。圖1係繪示欲在其上形成電晶體之下面的GaN基板102的形成。在繪示之實例中，GaN基板102形成在矽晶圓104上。在某些實例中，使用GaN磊晶方法在矽晶圓104上形成GaN。矽晶圓104可以其上表面沿著<111>晶體晶格平面來定向，且GaN基板102可生長至例如大約3微米的厚度，以實現大致上無缺陷之基板。可實施任何合適的沈積程序以形成GaN基板102。例如，可使用厚的緩衝層方法，其包含在矽晶圓104與GaN基板102之間的幾個中間層，以在位於Si與GaN之間的晶格失配之間進行轉變。在其他實例中，可使用選擇性區域生長。在其他實例中，可使用橫向磊晶過度生長。
在某些實例中，可省略矽晶圓104，且GaN基板102可相對應於獨立的晶圓。然而，在當前的技術下，天然的GaN基板不容易獲得且係昂貴的。因此，在繪示之實例中，係在矽晶圓104上形成GaN。由於Si晶圓通常被使用於半導體裝置之製造中，因此矽晶圓104被使用以形成GaN。然而，具有相似晶體結構的任何其他材料可替代地 被使用為用以形成GaN基板102之基座。
圖2係繪示在已將一層的介電質材料106添加於GaN基板102上之後之圖1之基板。介電質材料106可為任何合適的絕緣體，諸如氧化物或氮化物。更具體而言，介電質材料106可為二氧化矽(SiO2)、矽酸鹽(SiO4)、氮氧化矽(SiON)等。此外，圖2係展示具有被蝕刻至介電質材料中之區域108以曝露GaN基板102之部分的介電質材料106。在繪示之實例中，蝕刻區域108係具有至少兩倍的溝槽之寬度112之高度110的窄溝槽。意即，每個溝槽的高度對寬度之高寬比係至少為2：1。針對此高寬比的原因係展示於圖3中，其中Si 114形成於GaN基板102之曝露表面上且向上生長達蝕刻區域108之高度。如在圖3中所展示的，當在相對應於蝕刻區域108之溝槽中形成Si 114時，可能存在著在晶體結構內傳播的缺陷115。詳言之，在本質上係立方體的，在Si 114之晶體結構中的缺陷可能以與GaN基板102之表面成大約60度的角度來形成。蝕刻區域108之窄的高寬比係使得缺陷115將延伸至界定相對應之溝槽(亦即，區域108)之頂部下方的蝕刻區域108之壁中且被捕捉以避免任何進一步的傳播。結果，在Si 114中的缺陷將被限制於Si 114之下部分116，而Si 114之上部分117將係大致上沒有晶體缺陷的，且因此適合於使用為電晶體之基板。基於區域108之幾何形狀及缺陷115將以其來傳播的角度，下部分116在繪示之實例中可被界定為相對應於小於Si 114之寬度(例如，區域108之寬度112)之兩倍的距離。 上部分117可被界定為在下部分116上方的Si 114之剩餘高度。
因此，在諸如展示於圖4中的某些實例中，在已被捕捉之缺陷115上方，Si 114被生長一個額外的範圍以作用為用於個別之電晶體之大致上完全地結晶的鰭部118。在某些實例中，鰭部118可藉由在介電質材料106之頂表面上方生長Si 114而形成，如在圖4之實例中所展示的。在其他實例中，介電質材料106可達到高達最終鰭部118的整個高度，具有更深的蝕刻區域及甚至更窄的高寬比。在此種實例中，在Si 114在蝕刻區域108之溝槽中生長之後，可蝕除介電質材料106之上部分以曝露Si之鰭部118之完全結晶部分(例如，Si 114之部分，其係大致上沒有缺陷的)。
此外，如在圖4中所展示的，在形成Si鰭部118之後，可在介電質材料106中蝕刻不同的區域119以曝露GaN基板102之表面。在某些實例中，GaN基板102之曝露表面被使用以形成高電壓NMOS電晶體，而PMOS電晶體係形成在Si之鰭部118上。因此，如在圖4之繪示之實例中所展示的，電晶體可形成在相同(亦即，一個)晶圓上之相對應的GaN及矽基板上，其具有大約相對應於Si鰭部118之高度的高度差120。高度差120可顯著地小於在矽基板上所形成的大約3微米的GaN之台階高度。在某些實例中，高度差120可大致上小於1微米。例如，高度差120可小於或等於200奈米(0.2微米)。在某些實例中，高度差120可小 於或等於100奈米(0.1微米)。在這些相對地較小的高度差處，其可執行後段製程程序以將與形成在單一下層基板上的每個半導體材料相關聯之電晶體進行電互連。
圖5係繪示具有封裝在介電質材料122、124之額外層中的完整電晶體之實例電路100。更具體而言，圖5係展示用於形成在GaN基板102上之NMOS電晶體128的第一閘極126及用於形成在Si鰭部118上之PMOS電晶體132之陣列的第二閘極130。如在圖5之繪示之實例中所展示的，第一及第二閘極126、130可藉由閘極介電質133而與下面的半導體基板102、118分離。閘極介電質133可為任何合適的高K(高介電常數)介電質，諸如，例如，氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氮化矽(Si3N4)等。在某些實例中，被使用以形成用於NMOS電晶體128之閘極介電質133的材料可不同於被使用以形成用於PMOS電晶體132之閘極介電質133的材料。從在圖5中所展示之透視圖，在繪示之實例中，電晶體128、132之寬度係進入至圖式中具有的位於閘極126、130的前面及後面之電晶體之各者之源極及汲極。例如，沿著在圖5中的線6-6所擷取的NMOS電晶體128之橫截面視圖係展示於圖6中，及沿著在圖5中的線7-7所擷取的PMOS電晶體132之橫截面視圖係展示於圖6中。
如在圖6之繪示之實例中所展示的，NMOS電晶體128係形成在GaN基板102上，其中在閘極126之兩側上的氮化銦鎵(InGaN)134的區域係作用為電晶體之源極及 汲極。在其他實例中，可實施包含用於源極、汲極及/或閘極126的不同材料及/或形狀之NMOS電晶體128的不同設計。平坦化層135可被安置於InGaN 134之區域之間以引發電荷且降低電晶體128的整體電阻。如在繪示之實例中所展示的，在形成閘極介電質133及閘極126之處已經移除了平坦化層135。在其他實例中，平坦化層135之薄部分可被保持在閘極介電質133的下方。用於平坦化層135的實例材料係包含基於氮化鋁的材料(例如，氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)等)。
如在圖7之繪示之實例中所展示的，PMOS電晶體132係形成在鰭部118上，其中閘極130分離了與鰭部118之摻雜區域相對應的源極及汲極。在圖6與圖7兩者中，金屬佈線或接點136被添加至電晶體128、132之各者之源極及汲極。在某些實例中，可施加金屬佈線136之額外層以電互連電晶體128、132。金屬佈線136可為任何合適的金屬(例如鋁(Al)、銅(Cu)等)。如在繪示之實例中所展示的，閘極126、130係藉由閘極介電質133而與相對應的半導體基板102、118分離。再者，如在圖6與圖7兩者中所展示的，在閘極126、130之側面上的閘極介電質133可透過由任何合適的介電質材料(例如，氧化物)所形成的間隔物138而與接點或金屬佈線136分離。
在某些實例中，在電晶體128、132之間的高度差120(圖4)係足夠小，以致使在相同的程序期間能夠對在GaN基板102上的NMOS電晶體128與在Si鰭部118上的 PMOS電晶體132兩者施加金屬佈線136。以此種方式，有利於電壓調節或RF功率放大的高電壓NMOS電晶體可容易地與位在單一晶片上(例如，位在單一半導體晶圓上)的PMOS電晶體進行整合。
在某些實例中，依照在本文中所揭示之教示，可使用除了上述的那些以外的不同的半導體材料。例如，儘管將GaN描述為在圖1至7中之基板，可替代地使用其他III族氮化物材料(例如，氮化銦鎵(InGaN)、氮化鋁鎵(AlGaN)等)作為NMOS電晶體128之基礎。再者，在某些實例中，被使用以形成PMOS電晶體132之鰭部118可由具有立方晶體結構的Si以外的材料來形成。例如，鰭部118可由任何合適的IV族材料(例如，矽(Si)、鍺(Ge)或鍺矽(GeSi)合金)或III-V族材料(例如，砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、銻化鎵(GaSb)、銻化銦(InSb)及/或各種合金(例如，InGaAs、GaAsSb等))來形成。
再者，可適當地針對特定的應用來實施其後所形成的蝕刻區域及/或電晶體的不同形狀及/或尺寸。例如，可界定在介電質材料206中跨越在圖2中的所有三個蝕刻區域108之相對地較大的溝槽以形成Si 114之相對地較大的方塊或基座。此後，可將大的Si 114之方塊蝕刻成被使用以形成電晶體132的多個個別的鰭部(或任何其他所需的形狀)。在此一實例中，大的蝕刻區域之較大寬度將導致介電質材料106之比例上較大的高度以保持所要求的所需高寬比(例如，高度至少為寬度的兩倍)，以藉由介電質材 料106之蝕刻區域之壁來捕捉缺陷115。儘管此種方法將導致在Si 114之頂表面與GaN基板102之頂表面之間的較高的高度差120，但是高度差可大致上小於在本領域中習知之Si上所形成的GaN之台階的高度。
圖8係用以製造圖1至7之實例積體電路100之實例方法的流程圖。在方塊802處，實例由在矽晶圓104上形成GaN基板102開始。在某些實例中，矽晶圓104具有在<111>晶體晶格平面中定向之表面。在方塊804處，將一層的介電質材料106添加至GaN基板102上。在某些實例中，介電質材料106之層具有為欲在介電質材料之蝕刻區域108內的GaN基板102上形成之Si結構的寬度之至少兩倍的厚度。在方塊806處，在介電質材料106中蝕刻第一區域(例如，蝕刻區域108)以曝露GaN基板102。如上所述，第一蝕刻區域106具有其中高度至少為區域之寬度的兩倍之高寬比。在方塊808處，在曝露的GaN基板102上之第一蝕刻區域108內形成Si 114。在某些實例中，蝕刻區域108具有相對應於電晶體之鰭部或基座的形狀。在其他實例中，額外的處理可包含Si 114之進一步的生長及/或蝕刻以形成一或多個額外的鰭部。
在方塊810處，在介電質材料中蝕刻第二區域(例如，在圖4中的蝕刻區域119)以曝露GaN基板102。在方塊812處，在第二蝕刻區域119內的曝露的GaN基板102上形成NMOS電晶體。在方塊814處，在預先地形成在第一蝕刻區域108內的Si 114上形成PMOS電晶體。在方塊816 處，施加用以形成金屬佈線136之金屬化層以電互連NMOS與PMOS電晶體。此後，圖8之實例方法結束。
儘管參照在圖8中所繪示之流程圖來描述實例方法，但可替代地使用依照在本文中所揭示之教示來製造實例積體電路100的許多其他方法。例如，可改變方塊的執行順序，及/或可改變、消除或結合所描述之方塊中的某些。同樣地，額外的操作可被包含在圖8中所展示之方塊之前、之間或之後的製程中。
圖9係能夠控制用以執行圖8之方法來製造圖1至7之積體電路100之一或多個半導體製造機器之實例處理器平台900的方塊圖。處理器平台900可為任何類型的計算裝置。
繪示實例之處理器平台900係包含處理器912。繪示實例之處理器912係硬體。例如，處理器912可藉由來自於任何所需系列或製造商的一或多個積體電路、邏輯電路、微處理器或控制器來實施。
繪示實例之處理器912係包含本端記憶體913(例如，快取)。繪示實例之處理器912係經由匯流排918而與包含揮發性記憶體914及非揮發性記憶體916之主要記憶體來進行通信。揮發性記憶體914可藉由同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)及/或任何其他類型的隨機存取記憶體裝置來實施。非揮發性記憶體916可藉由快閃記憶體及/或任何其他所需類型的記憶體 裝置來實施。藉由記憶體控制器來控制對主要記憶體914、916的存取。
繪示實例之處理器平台900亦包含介面電路920。介面電路920可藉由任何類型的介面標準來實施，諸如乙太網介面、通用串行匯流排(USB)及/或PCI express介面。
在繪示實例中，一或多個輸入裝置922被連接至介面電路920。輸入裝置922允許用戶將資料及命令輸入至處理器912中。輸入裝置可藉由例如音訊感測器、麥克風、相機(靜止或視訊)、鍵盤、按鈕、滑鼠、觸控式螢幕、軌跡墊、軌跡球、等距點及/或語音辨識系統來實施。
一或多個輸出裝置924亦被連接至繪示實例之介面電路920。輸出裝置924可例如藉由顯示器裝置(例如，發光二極體(LED)、有機發光二極體(OLED)、液晶顯示器、陰極射線管顯示器(CRT)、觸控式螢幕、觸覺輸出裝置、發光二極體(LED)、印表機及/或揚聲器)來實施。因此，繪示實例之介面電路920通常包含圖形驅動器卡、圖形驅動器晶片或圖形驅動器處理器。
繪示實例之介面電路920亦包含通信裝置，諸如發射器、接收器、收發器，數據機及/或網路介面卡，以經由網路926(例如，乙太網連接、數位用戶線(DSL)、電話線、同軸電纜、蜂巢式電話系統等)來促進與外部機器(例如，任何種類的計算裝置)之資料的交換。
繪示實例之處理器平台900亦包含用於儲存軟體及/或資料的一或多個大量儲存裝置928。此種大量儲存裝置928之實例係包含軟碟驅動器、硬碟驅動器、光碟驅動器、藍光碟驅動器、RAID系統及數位多功能光碟(DVD)驅動器。
用以實施圖8之方法的編碼指令932可被儲存在大量儲存裝置928中、在揮發性記憶體914中、在非揮發性記憶體916中及/或在可移動的非暫時性電腦可讀取儲存媒體(諸如CD或DVD)上。如在本文中所使用的，非暫時性電腦可讀取儲存媒體被明確地界定為包含任何類型的電腦可讀取儲存裝置及/或儲存碟，且排除傳播信號及排除傳輸媒體。
從前述將理解，已經揭示製造之方法、裝置及製品，以致使能夠使用形成在基於GaN之半導體基板上的高電壓電晶體，其在包含電壓調節及RF功率放大之各種應用中提供益處。更具體而言，在本文中所揭示之實例可藉由將GaN NMOS電晶體與PMOS電晶體共同整合在單一基板上來實現基於GaN之NMOS電晶體的優點，同時避免基於GaN之PMOS電晶體之不良的性能特性。再者，這些不同電晶體的共同整合係在單一晶圓上來進行組裝，而在不同的電晶體基板之間沒有顯著的台階高度，以促進且簡化在單一晶片上生產完整的電路(例如，IC)。此係藉由使用高寬比捕捉以在GaN基板上形成Si以阻止在Si的下部分內之缺陷且形成其中上部分係大致上無缺陷之所需的幾何 形狀(例如，鰭部)來實現的。此致使NMOS及PMOS電晶體能夠靠近以促進其等的電互連，其可在同一時間實現兩種類型的電晶體。
實例1係一種積體電路，其包含：III族氮化物基板；及具有立方晶體結構之半導體材料的鰭部，其形成在該III族氮化物基板上。該積體電路進一步包含形成在該鰭部上之第一電晶體及形成在該III族氮化物基板上之第二電晶體。
實例2係包含實例1之該標的，其中，該III族氮化物基板係形成在矽晶圓上。
實例3係包含實例1或2中之任一者之該標的，其中，該積體電路進一步包含金屬佈線以電互連該第一及第二電晶體。
實例4係包含實例3之該標的，其中，該金屬佈線係在同一時間針對該第一及第二電晶體而形成。
實例5係包含實例1至4中之任一者之該標的，其中，該第一電晶體係PMOS電晶體且該第二電晶體係NMOS電晶體。
實例6係包含實例1至5中之任一者之該標的，其中，在該鰭部中之缺陷歸因於高寬比捕捉而大致上被限制在該鰭部的下部分。
實例7係包含實例1至6中之任一者之該標的，其中，該積體電路進一步包含在該III族氮化物基板上之介電質材料。該介電質材料界定蝕刻區域，該鰭部被至少部 分地定位在該蝕刻區域中。
實例8係包含實例7之該標的，其中，該介電質材料具有為該蝕刻區域之寬度的至少兩倍之高度。
實例9係包含實例8之該標的，其中，該寬度係小於或等於10奈米。
實例10係包含實例1至9中之任一者之該標的，其中，在該鰭部之頂表面與該III族氮化物基板之頂表面之間的高度差係小於1微米。
實例11係包含實例1至9中之任一者之該標的，其中，在該鰭部之頂表面與該III族氮化物基板之頂表面之間的高度差係小於0.1微米。
實例12係包含實例1至11中之任一者之該標的，其中，該III族氮化物基板係氮化鎵。
實例13係包含實例1至12中之任一者之該標的，其中，具有該立方晶體結構之該半導體材料係IV族材料或III-V族材料之其中至少一者。
實例14係包含實例1至13中之任一者之該標的，其中，該半導體材料係矽。
實例15係一種裝置，其包含：在III族氮化物基板上之第一電晶體。該裝置進一步包含在立方結晶基板上之第二電晶體。該第一及第二電晶體與形成在單一半導體晶圓上之單一積體電路相關聯。
實例16係包含實例15之該標的，其中，該III族氮化物基板係在該半導體晶圓上。
實例17係包含實例15或16中之任一者之該標的，其中，該立方結晶基板係在該III族氮化物基板上。
實例18係包含實例15至17中之任一者之該標的，進一步包含在該III族氮化物基板上之介電質材料。該介電質材料界定溝槽。在該III族氮化物基板上之該立方結晶基板係在該溝槽中。
實例19係包含實例18之該標的，其中，該溝槽具有為該溝槽之寬度之至少兩倍的高度。
實例20係包含實例15至19中之任一者之該標的，其中，在該立方結晶基板之頂表面與該III族氮化物基板之頂表面之間的距離係小於0.2微米。
實例21係包含實例15至20中之任一者之該標的，其中，用於該第一及第二電晶體之金屬佈線係在相同的程序期間形成。
實例22係包含實例15至21中之任一者之該標的，其中，該立方結晶基板之上部分歸因於高寬比捕捉而大致上無缺陷。
實例23係一種用於製造積體電路之方法，其包含在III族氮化物基板上形成一層的介電質材料。該方法包含在該介電質材料中蝕刻溝槽以曝露該IU族氮化物基板之一部分。該溝槽具有為該溝槽之寬度之至少兩倍的高度。該方法進一步包含在該溝槽中於該III族氮化物基板上形成一層的立方結晶半導體材料。
實例24係包含實例23之該標的，進一步包含 在半導體晶圓上形成該III族氮化物基板。
實例25係包含實例23或24中之任一者之該標的，其中，該溝槽被定尺寸以限制在該立方結晶半導體材料中之缺陷傳播至該立方結晶半導體材料之下部分。
實例26係包含實例23至25中之任一者之該標的，其中，在該立方結晶半導體材料之頂表面與該III族氮化物基板之頂表面之間的高度差係小於0.1微米。
實例27係包含實例23至26中之任一者之該標的，其中，該方法進一步包含：在該層立方結晶半導體材料上形成第一電晶體；及在該III族氮化物基板上形成第二電晶體。
實例28係包含實例27之該標的，其中，該第一電晶體係PMOS電晶體且該第二電晶體係NMOS電晶體。
實例29係包含實例27或28中之任一者之該標的，進一步包含添加金屬佈線以電互連該第一及第二電晶體。
實例30係包含實例29之該標的，其中，用於該第一及第二電晶體兩者之該金屬佈線係在相同的程序期間添加。
儘管在本文中已經揭示了某些實例方法、裝置及製品，但是本專利之涵蓋範圍不限於此。相反地，本專利涵蓋合理地落於本專利之申請專利範圍之範疇內的所有方法、裝置及製品。

Claims (25)

  1. 一種積體電路，包括：III族氮化物基板；具有立方晶體結構之半導體材料的鰭部，其形成在該III族氮化物基板上；第一電晶體，其形成在該鰭部上；及第二電晶體，其形成在該III族氮化物基板上。
  2. 如申請專利範圍第1項之積體電路，其中，該III族氮化物基板係形成在矽晶圓上。
  3. 如申請專利範圍第1項之積體電路，其進一步包含金屬佈線以電互連該第一及第二電晶體。
  4. 如申請專利範圍第3項之積體電路，其中，該金屬佈線係在同一時間針對該第一及第二電晶體而形成。
  5. 如申請專利範圍第1項之積體電路，其中，該第一電晶體係PMOS電晶體且該第二電晶體係NMOS電晶體。
  6. 如申請專利範圍第1項之積體電路，其中，在該鰭部中之缺陷歸因於高寬比捕捉而大致上被限制在該鰭部的下部分。
  7. 如申請專利範圍第1項之積體電路，其進一步包含在該III族氮化物基板上之介電質材料，該介電質材料界定蝕刻區域，該鰭部被至少部分地定位在該蝕刻區域中。
  8. 如申請專利範圍第7項之積體電路，其中，該介電質材料具有為該蝕刻區域之寬度的至少兩倍之高度。
  9. 如申請專利範圍第8項之積體電路，其中，該寬度係小於或等於10奈米。
  10. 如申請專利範圍第1項之積體電路，其中，在該鰭部之頂表面與該III族氮化物基板之頂表面之間的高度差係小於1微米。
  11. 如申請專利範圍第1項之積體電路，其中，在該鰭部之頂表面與該III族氮化物基板之頂表面之間的高度差係小於0.1微米。
  12. 如申請專利範圍第1項之積體電路，其中，該III族氮化物基板係氮化鎵。
  13. 如申請專利範圍第1項之積體電路，其中，具有該立方晶體結構之該半導體材料係IV族材料或III-V族材料之其 中至少一者。
  14. 如申請專利範圍第1項之積體電路，其中，該半導體材料係矽。
  15. 一種裝置，包括：在III族氮化物基板上之第一電晶體；及在立方結晶基板上之第二電晶體，該第一及第二電晶體與形成在單一半導體晶圓上之單一積體電路相關聯。
  16. 如申請專利範圍第15項之裝置，其中，該立方結晶基板係在該III族氮化物基板上。
  17. 如申請專利範圍第15項之裝置，其進一步包含在該III族氮化物基板上之介電質材料，該介電質材料界定溝槽，在該III族氮化物基板上之該立方結晶基板係在該溝槽中。
  18. 如申請專利範圍第17項之裝置，其中，該溝槽具有為該溝槽之寬度之至少兩倍的高度。
  19. 如申請專利範圍第15項之裝置，其中，在該立方結晶基板之頂表面與該III族氮化物基板之頂表面之間的距離係小於0.2微米。
  20. 如申請專利範圍第15項之裝置，其中，該立方結晶基板之上部分歸因於高寬比捕捉而大致上無缺陷。
  21. 一種用於製造積體電路之方法，包括：在III族氮化物基板上形成一層介電質材料；在該介電質材料中蝕刻溝槽以曝露該III族氮化物基板之一部分，該溝槽具有為該溝槽之寬度之至少兩倍的高度；及在該溝槽中於該III族氮化物基板上形成一層立方結晶半導體材料。
  22. 如申請專利範圍第21項之方法，其中，該溝槽被定尺寸以限制在該立方結晶半導體材料中之缺陷傳播至該立方結晶半導體材料之下部分。
  23. 如申請專利範圍第21項之方法，其進一步包含：在該層立方結晶半導體材料上形成第一電晶體；及在該III族氮化物基板上形成第二電晶體。
  24. 如申請專利範圍第23項之方法，其中，該第一電晶體係PMOS電晶體且該第二電晶體係NMOS電晶體。
  25. 如申請專利範圍第23項之方法，其進一步包含添加金屬佈線以電互連該第一及第二電晶體。
TW106128293A 2016-09-29 2017-08-21 使用高寬比捕捉形成基於矽的電晶體於ｉｉｉ族氮化物材料上的方法及裝置 TW201814906A (zh)

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