TW201814790A - 方向性的圖案化方法 - Google Patents

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洪繼正
劉如淦
林緯良
游大慶
嚴永松
子韋 方
高蔡勝
林進祥
陳桂順
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台灣積體電路製造股份有限公司
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Abstract

方向性的圖案化方法揭露於此。例示性的方法包含進行微影製程以形成圖案化的硬遮罩層於晶圓上，其中圖案化的硬遮罩層包含硬遮罩結構，其具有相關的水平定義特徵。調整蝕刻製程，以將蝕刻品導入實質上水平的方向(相對於晶圓的水平面)，因此蝕刻製程水平地移除部份圖案化的硬遮罩層，以調整硬遮罩結構之水平定義特徵。形成積體電路結構，其對應具有調整後的水平定義特徵之硬遮罩結構。水平定義的特徵可包含長度、寬度、線路邊緣粗糙度、線寬粗糙度、線路末端輪廓、其他水平定義特徵、或上述之組合。在一些實施例中，方向性的圖案化方法可達斜向內連線及/或狹縫狀(矩形)的通孔內連線。

Description

方向性的圖案化方法
本發明實施例關於微影製程，更特別關於方向性的圖案化製程。
積體電路技術朝更小的結構尺寸(如32奈米、28奈米、20奈米、或更小)持續發展，使積體電路設計的挑戰更多。舉例捱說，更小的結構尺寸需要縮小間距(積體電路結構之中心至中心的距離)以及關鍵尺寸(最小的可行尺寸，比如積體電路結構的寬度)。現有的微影製程解析度(如微影製程所能解析的圖案化之積體電路結構其細節)，會阻擋先進技術節點所需的較小結構尺寸。綜上所述，雖然現有的微影製程一般可用於其發展目的，但無法適用於所有方面。
本發明一實施例提供之半導體結構的形成方法，包括：形成圖案化硬遮罩層於晶圓上，其中圖案化的硬遮罩層包含硬遮罩結構；以及進行表面的方向性蝕刻製程，以調整硬遮罩結構的水平輪廓，其中表面的方向性蝕刻製程相對於晶圓的水平表面，將蝕刻品導向實質上水平的方向。
α、θ、ρ、Φ‧‧‧角度
B-B、C-C‧‧‧剖線
D1、D3‧‧‧深度
E1、E2、E3‧‧‧末端至末端空間
H1、H3‧‧‧高度
L、L1、L2、L3‧‧‧長度
W、W1、W2、W3‧‧‧寬度
10、400‧‧‧方法
15、20、25、410、420、430、440、450‧‧‧步驟
50、100、150、200、300、500‧‧‧半導體裝置
55‧‧‧晶圓
60、105、160、235、330‧‧‧圖案化的硬遮罩層
65A、65B、65C、65D、65E、65F、165A、165B、240、240’、335‧‧‧開口
70、70’、72、72’、530、532、534、536‧‧‧側壁
80‧‧‧水平表面
90A、90B、90C、90D、90E、90F、225、525‧‧‧溝槽
110A、110B、190A、190B‧‧‧線路
115、115’‧‧‧邊緣
170‧‧‧積體電路輪廓
172、175A、175B、175A’、175B’、192‧‧‧線路末端
205‧‧‧多層內連線結構
210、320‧‧‧層間介電層
220、260‧‧‧導電線路
250‧‧‧通孔開口
265‧‧‧導電通孔
310、315‧‧‧積體電路結構
335’‧‧‧斜向開口
350‧‧‧斜向內連線
510‧‧‧基板
520‧‧‧圖案化的材料層
538‧‧‧底部
539‧‧‧表面
540‧‧‧硬遮罩層
540A‧‧‧佈植的硬遮罩層
550‧‧‧方向性的佈植製程
555‧‧‧側壁遮罩
第1圖係本發明多種實施例中，用以製作半導體裝置的方 向性圖案化方法之流程圖。
第2A至4A圖與第2B至4B圖係本發明多種實施例中，半導體裝置於多種製程階段(比如對應第1圖之方法)中的部份示意圖。
第5A至7A圖與第5B至7B圖係本發明多種實施例中，半導體裝置於多種製程階段(比如對應第1圖之方法)中的部份示意圖。
第8A至10A圖與第8B至10B圖係本發明多種實施例中，半導體裝置於多種製程階段(比如對應第1圖之方法)中的部份示意圖。
第11A至14A圖與第11B至14B圖係本發明多種實施例中，半導體裝置於多種製程階段(比如對應第1圖之方法)中的部份示意圖。
第15A至17A圖與第15B至17B圖係本發明多種實施例中，半導體裝置於多種製程階段(比如對應第1圖之方法)中的部份示意圖。
第18圖係本發明多種實施例中，用以製作半導體裝置的另一方向性圖案化方法之流程圖。
第19A至24A圖、第19B至24B圖、與第19C至24C圖係本發明多種實施例中，另一半導體裝置於多種製程階段(比如對應第18圖之方法)中的部份示意圖。
應理解的是，下述內容提供的不同實施例或實例可實施本發明實施例的不同結構。特定構件與排列的實施例係 用以簡化本發明而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述包含兩者直接接觸，或兩者之間隔有其他額外結構而非直接接觸。
此外，本發明之多種例子可採用重複標號及/或符號以簡化並清楚說明，但不表示多種實施例及/或設置中具有相同標號的單元具有類似的對應關係。此外，本發明實施例形成結構於另一結構上、連接結構至另一結構、及/或耦接結構至另一結構，指的是結構與另一結構可直接接觸，或者兩者之間夾設有其他結構而非直接接觸。此外，空間性的相對用語如「較下方」、「較上方」、「水平」、「垂直」、「上」、「下」、「其下」、「其上」、「之上」、「之下」、「頂部」、「底部」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件。
第1圖係本發明多種實施例中，方向性圖案化之方法10的流程圖，其可用於製作半導體裝置。在步驟15中，形成圖案化的硬遮罩層於晶圓上。圖案化的硬遮罩結構包含硬遮罩結構如開口或線路。在一些實施例中，硬遮罩結構對應即將形成的積體電路結構，其用於半導體裝置。在步驟20中，進行表面的方向性蝕刻製程，以調整硬遮罩結構的水平輪廓。表面的方向性蝕刻製程可引導蝕刻品成實質上水平的方向(相對於晶圓的水平表面)。在步驟25中，積體電路結構形成於晶圓之上及/或之中。積體電路結構對應硬遮罩結構。在方法10之前、之中、與之後可進行額外步驟，且額外實施例之方法10可移動 一些步驟的順序、取代一些步驟、或省略一些步驟。
如第2A至4A圖與第2B至4B圖所示，表面的方向性蝕刻不需採用末端切割遮罩，即可讓積體電路結構之間的末端至末端空間，小於微影製程的解析度限制。第2A至4A圖與第2B至4B圖係本發明多種實施例中，半導體裝置50於多種製程階段(比如對應方法10)中的部份示意圖。特別的是，第2A至4A圖係半導體裝置50的上視圖，而第2B至4B圖係半導體裝置50沿著第2A至4A圖中的剖線B-B之剖視圖。半導體裝置50可為部份的積體電路晶片，或者單晶片系統或其部份。半導體裝置50可包含多種被動與主動微電子裝置如電阻、電容、電感、熔絲、二極體、p型通道場效電晶體、n型通道場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。第2A至4A圖與第2B至4B圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置50中，且其他實施例的半導體裝置50可置換、調整、或省略下述的一些結構。
在第2A與2B圖中，半導體裝置50包含晶圓55，其包含多種材料層(例如介電材料層、半導體材料層、及/或導電材料層)及/或積體電路結構(例如摻雜區/結構、閘極結構、及/或內連線結構)，端視積體電路的製程階段。在此實施例中，晶圓55包含多種材料層及/或積體電路結構形成於矽基板之上及/或之中。在其他或額外實施例中，基板包含另一半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如SiGe、GaAsP、AlInAs、 AlGaAs、GaInAs、GaInP、及/或GaInAsP；任何其他合適材料；或上述之組合。在其他實施例中，基板為絕緣層上半導體基板如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可為隔離佈植氧、晶圓接合、及/或其他合適方法。
圖案化的硬遮罩層60可經由任何合適製程形成於晶圓55上。在一些實施例中，形成圖案化的硬遮罩層60之方法包含形成硬遮罩層於晶圓55上，比如以化學氣相沉積製程。接著進行微影製程，以形成圖案於硬遮罩層中。微影製程可包含形成光阻層於硬遮罩層上(例如旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程(包含對準光罩)、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程時，將光阻暴露至射線能量如紫外線、深紫外線、或極紫外線，其中光罩阻擋射線及/或讓射線穿透至光阻層，這取決於光罩的最後光罩圖案(對應積體電路設計佈局所定義的目標晶圓圖案)。如此一來，對應最後光罩圖案的影像將投影至光阻層上。由於光阻層對射線能量敏感，曝光部份的光阻層將產生化學變化，且光阻層的曝光部份對應上述影像。在其他實施例中，其他方法可輔助、實施、或置換曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在顯影製程時，將溶解光阻層的曝光部份(或非曝光部份)，這取決於光阻層的特性與顯影溶液的特性。在顯影後，圖案化的光阻層包括光阻圖案，其對應欲形成至硬遮罩層中的圖案。微影製程更包含將定義於圖案化之光阻層中的光阻圖案轉移至硬遮罩層，以形成圖案化的硬遮罩層60。在一些實施例 中，進行蝕刻製程以移除部份硬遮罩層，其中蝕刻製程採用圖案化的光阻層作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、其他蝕刻製程、或上述之組合。之後可自晶圓移除圖案化的光阻層，且移除方法可為光阻剝除製程。
圖案化的硬遮罩層60包含氧化矽、氮化矽、碳化矽、其他合適的硬遮罩材料、或上述之組合。在第2A與2B圖中，圖案化的硬遮罩層60包含多種開口形成的圖案，比如開口65A、開口65B、開口65C、開口65D、開口65E、與開口65F。開口65A至65F(亦稱作硬遮罩結構)定義一或多個欲形成於晶圓55之中及/或之上的積體電路結構。末端至末端空間E1定義於相鄰的開口之間，比如定義於開口65A與開口65B之間、開口65C與開口65D之間、以及開口65E與開口65F之間。末端至末端空間E1大於半導體裝置50所用之定義的末端至末端空間(如用於目標晶圓圖案的積體電路結構所定義的末端至末端空間)。舉例來說，積體電路設計規格及/或積體電路設計佈局可提供定義的末端至末端空間。在一些實施例中，末端至末端空間E1為形成圖案化的硬遮罩層60所用之微影製程所能達到的最小尺寸(比如微影製程已達其最高解析度限制)，其大於定義的(所需的)末端至末端空間。開口65A至65F亦具有水平尺寸如沿著y方向的長度L1與沿著x方向的寬度W1、以及垂直尺寸如沿著z方向的深度D1。長度L1定義於側壁70與側壁72之間。隨然圖式中的開口65A至65F具有相同的末端至末端空間、寬度、與長度，但本發明實施例之開口65A至65F可具有不同的末端至末端空間、寬度、及/或長度。此外，本發明實施例中開口65A 至65F所具有的不同末端至末端空間、寬度、及/或長度，係取決於製作半導體裝置50的技術節點。
在第3A與3B圖中，可進行表面的方向性蝕刻製程(又稱作水平的方向性蝕刻製程)以調整圖案化硬遮罩層60之硬遮罩圖案其水平輪廓，進而減少相鄰之硬遮罩圖案之間的末端至末端空間。舉例來說，表面的方向性蝕刻製程增加開口65A至65F的長度及/或寬度。在此實施例中，橫向移除部份圖案化的硬遮罩層60(定義側壁70與側壁72)，使開口65A至65F的長度L1增加至長度L2(定義於側壁70’與側壁72’之間)，而不(或最小化地)調整開口65A至65F的寬度與深度，使開口65A至65F維持其寬度W1與深度D1。末端至末端空間E2定義於相鄰的開口之間，且小於末端至末端空間E1。在一些實施例中，末端至末端空間E2符合半導體裝置50所用之定義的末端至末端空間，比如用於目標晶圓圖案的積體電路結構所定義的末端至末端空間。在一些實施例中，末端至末端空間E2比用以形成圖案化的硬遮罩層60之微影製程所能達到的最小尺寸小。
表面的方向性蝕刻製程為選擇性乾蝕刻製程，其可相對於晶圓55，選擇性地蝕刻圖案化的硬遮罩層60。選擇性乾蝕刻製程將蝕刻品導向實質上水平的方向(相對於晶圓55的水平表面80)，以達水平地蝕刻圖案化的硬遮罩層60。此處所述之實質上水平的方向，指的是蝕刻品朝向晶圓55的水平表面80時具有角度θ。角度θ相對於水平面(如X-Y平面)為約0°至約20°之間，即實質上平行於水平表面80。在一些實施例中，角度θ小於或等於約10°。如第3A圖所示，蝕刻品更導向平面中的 方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度Φ。角度Φ介於約0°至約360°之間，端視所需的水平蝕刻而定。在此實施例中，可調整多種表面的方向性蝕刻參數，使蝕刻品的流向沿著開口65A至65F的側壁，以增加開口65A至65F的水平尺寸。舉例來說，可將蝕刻品的流向導向晶圓55之水平表面80上的y方向(換言之，角度Φ相對於Y軸為約0°或約180°)，使蝕刻品移除圖案化的硬遮罩層60於y方向中的部份，而不移除圖案化的硬遮罩層60於x方向及/或z方向中的部份。在此實施例中，蝕刻品導向平面中的方向，係垂直於開口65A至65F的側壁70與側壁72。在一些實施例中，表面的方向性蝕刻製程為電漿蝕刻製程，其調整使電漿流向平面中的方向(如晶圓55上的y方向)，以調整開口65A至65F在y方向中的輪廓。
可調整多種蝕刻參數，以產生朝水平方向移動的蝕刻品。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻偏壓、射頻偏功率、蝕刻品流速、晶圓傾斜程度、其他合適的蝕刻參數、或上述之組合。在一些實施例中，射頻偏壓可調整至所需電場，使蝕刻品流向相對於晶圓55上的水平表面80，可實質上水平地沿著平面中方向(例如y方向)。舉例來說，不同的射頻偏壓可將蝕刻品導向y方向，其中角度Φ相對於Y軸與y方向為約0°或約180°。在這些實施例中，水平地蝕刻y方向中部份的側壁70與側壁72。在一些實施例中，晶圓55固定至晶圓站點，並傾斜晶圓站點使蝕刻品得以沿著相對於晶圓55上的水平表面80之平面中方向流動。在一些實施例中，晶圓站點的傾斜程度不同，使蝕刻品沿著不同的的平面中方向流動， 以移除部份的側壁70與72。舉例來說，平面中方向的角度Φ相對於Y軸與y方向為約0°或約180°。在一些實施例中，第一表面的方向性蝕刻製程可移除部份的側壁70，而第二表面的方向性蝕刻製程可移除部份的側壁72。在其他與額外實施例中，為增加開口65A至65F的寬度，可將表面的方向性蝕刻製程調整為沿著相對於晶圓55之水平表面80的x方向(即角度Φ相對於Y軸為約90°或約270°)流動，使蝕刻品移除x方向中部份的圖案化的硬遮罩層60，而不(或最小化地)移除y方向及/或z方向中部份的圖案化的硬遮罩層60。
在第4A與4B圖中，圖案化的硬遮罩層60定義的圖案將轉移至晶圓55，因此積體電路結構將形成於晶圓55之上及/或之中。舉例來說，溝槽90A、溝槽90B、溝槽90C、溝槽90D、溝槽90E、與溝槽90F形成於晶圓55中(例如晶圓55之基板及/或晶圓材料層中)，其分別對應開口65A、開口65B、開口65C、開口65D、開口65E、與開口65F。在一些實施例中，進行蝕刻製程移除部份晶圓55以形成溝槽90A至90F，且蝕刻製程採用圖案化的遮罩層60作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、其他合適的蝕刻製程、或上述之組合。之後，自晶圓55移除圖案化的硬遮罩層60。末端至末端空間E3係定義於相鄰的溝槽之間，比如溝槽90A與溝槽90B之間、溝槽90C與溝槽90D之間、以及溝槽90E與溝槽90F之間。在一些實施例中，末端至末端空間E3符合用於半導體裝置50之定義的末段至末端空間，比如用於目標晶圓圖案之積體電路結構所定義的末端至末端空間。在一些實施例中，末端至末端空間E3比用於形成圖 案化的硬遮罩層60之微影製程所能達到的最小尺寸小。溝槽90A至90F亦具有水平尺寸如延伸於y方向中的長度L3與延伸於x方向中的寬度W3，以及垂直尺寸如延伸於z方向中的深度D3。在一些實施例中，長度L3與寬度W3符合用於目標晶圓圖案之溝槽所定義的長度與寬度。在一些實施例中，長度L3與長度L2幾乎相同，而寬度W3與寬度W1幾乎相同。
在一些實施例中，繼續製作積體電路，其中溝槽90A至90F填有介電材料以形成隔離結構(如淺溝槽隔離結構)。在一些實施例中，溝槽90A至90F填有半導體材料及/或導電材料，以形成半導體結構及/或導電結構。在一些實施例中，半導體結構及/或導電結構可形成多層內連線結構的內連線結構，比如導電線路及/或導電通孔。在其他實施例中，除了移除部份晶圓55如前述，亦可進行佈植製程以形成多種摻雜區/結構於晶圓55中(比如晶圓55之基板及/或晶圓材料層中)，其中佈植製程以圖案化的硬遮罩層60作為佈植遮罩。在這些實施例中，開口65A至65F(硬遮罩結構)可定義形成於晶圓55中的摻查區尺寸。在其他實施例中，除了移除部份晶圓55以外，可進行沉積製程以將介電材料、半導體材料、或導電材料填入圖案化的硬遮罩層60中的開口65A至65F(硬遮罩結構)。在這些實施例中，移除圖案化的硬遮罩層後將保留圖案化的材料層於晶圓上，且圖案化的材料層具有圖案化的硬遮罩層60之負型圖案。在蝕刻後可進行偵測步驟，以獲取形成於晶圓55之上及/或之中的積體電路結構其相關資訊(如關鍵尺寸的一致性)。
如第5A至7A圖與第5B至7B圖所示，未控制的線路 邊緣粗糙度及/或線寬粗糙度，將使積體電路結構如導電線路之邊緣或寬度偏離理想值，通常會大幅衝擊導體裝置如電晶體，比如造成低落的裝置效能與良率。上述粗糙度亦會造成關鍵尺寸變數，進而影響電流(關閉電流或飽和的源極-汲極電流)的變數。表面的方向性蝕刻可改善線路邊緣粗糙度及/或線寬粗糙度如下述。第5A至7A圖與第5B至7B圖為本發明多種實施例中，半導體裝置100於多種製程階段(比如對應方法10)中的部份示意圖。特別的是，第5A至7A圖係半導體裝置100的上視圖，而第5B至7B圖係半導體裝置100沿著第5A至7A圖中的剖線B-B之剖視圖。半導體裝置100在許多方面與半導體裝置50類似。綜上所述，第5A至7A圖與第5B至7B圖，其與第2A至4A圖與第2B至4B圖中的結構類似者，將以相同標號標示以清楚並簡化說明。第5A至7A圖與第5B至7B圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置100中，且其他實施例的半導體裝置100可置換、調整、或省略下述的一些結構。
在第5A與5B圖中，半導體裝置100包含晶圓55。形成於晶圓55上的圖案化的硬遮罩層105，與前述圖案的硬遮罩層60類似，且其形成方法可為任何合適製程。舉例來說，可進行微影製程以形成圖案化的硬遮罩層105如前述。與圖案化的硬遮罩層60相較，圖案化的硬遮罩層105其圖案具有多種線路結構，比如線路110A與線路110B。線路110A與110B亦可稱作硬遮罩結構，其定義一或多個積體電路結構形成於晶圓55之上及/或之中。線路110A與線路110B具有水平尺寸如沿著y方向的 長度L1與沿著x方向的寬度W1，以及垂直尺寸如沿著z方向的高度H1。線路110A與線路110B均具有線寬粗糙度及/或線路邊緣粗糙度(即沿著長度L1的不同寬度W1)，其分別定義為微影後的線寬粗糙度及/或微影後的線路邊緣粗糙度。在一些實施例中，微影後的線寬粗糙度及/或微影後的線路邊緣粗糙度為微影製程所能達到的最小線寬粗糙度及/或最小線路邊緣粗糙度。舉例來說，即使微影製程已達其最高解析度極限，仍具有上述粗糙度。在一些實施例中，微影後的線寬粗糙度反映沿著長度L1之多種位置的寬度W1，與用於目標晶圓圖案之線路所定義的寬度之間的變異。舉例來說，上述目標晶圓圖案係用於半導體裝置100之積體電路設計規格及/或積體電路設計佈局所提供。在一些實施例中，微影後的線路邊緣粗糙度反映沿著長度L1之多種位置的邊緣115，與用於目標晶圓圖案之線路邊緣所定義之位置之間的變異。舉例來說，上述目標晶圓圖案係積體電路設計規格及/或積體電路設計佈局所提供。
在第6A與6B圖中，進行表面的方向性蝕刻製程，以調整圖案化的硬遮罩層105之硬遮罩結構的水平輪廓，進而降低硬遮罩圖案之線寬粗糙度及/或線路邊緣粗糙度。舉例來說，表面的方向性蝕刻製程可使線路110A與線路110B之邊緣平滑，以降低線路110A與線路110B之微影後的線寬粗糙度及/或微影後的線路邊緣粗糙度。在此實施例中，移除部份的線路110A與線路110B，使邊緣115變形成邊緣115’。如此一來，表面的方向性蝕刻後之線路110A與110B的線寬粗糙度及/或線路邊緣粗糙度，將小於微影後之線路110A與110B的線寬粗糙度 及/或線路邊緣粗糙度。在一些實施例中，表面的方向性蝕刻後的線寬粗糙度及/或線路邊緣粗糙度，小於用以形成圖案化的硬遮罩層105之微影後的線寬粗糙度及/或線路粗糙度。在一些實施例中，表面的方向性蝕刻製程縮小線路110A與110B的長度及/或寬度，因此線路110A與線路110B之長度L2小於長度L1，且寬度W2小於寬度W1。在這些實施例中，長度L1與寬度W1比用於目標晶圓圖案之線路所定義的長度與寬度大，而表面的方向性蝕刻製程之後的長度L2與寬度W2符合定義的長度與寬度。上述目標晶圓圖案係由用於半導體裝置100之積體電路設計規格及/或積體電路設計佈局所提供。在其他實施例中，表面的方向性蝕刻製程縮小線路110A與線路110B的線寬粗糙度及/或線路邊緣粗糙度，但不(或最小化地)調整線路110A與線路110B的長度及/或寬度，因此長度L2與長度L1幾乎相同，而寬度W2與寬度W1幾乎相同。
表面的方向性蝕刻製程為選擇性乾蝕刻製程，其可相對於晶圓55，選擇性地蝕刻圖案化的硬遮罩層105。在這些實施例中，選擇性乾蝕刻製程將蝕刻品導向實質上水平的方向(相對於晶圓55的水平表面80)，以達水平地蝕刻線路110A與線路110B。舉例來說，蝕刻品朝向晶圓55的水平表面80時具有角度θ。角度θ相對於水平面(如X-Y平面)為約0°至約20°之間，即實質上平行於水平表面80。在一些實施例中，角度θ小於或等於約10°。如第6A圖所示，蝕刻品更導向平面中的方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度Φ。角度Φ介於約0°至約360°之間，端視所需的水平蝕刻而定。在此實 施例中，可調整多種表面的方向性蝕刻參數，使蝕刻品的流向沿著線路110A與110B的邊緣，以降低線寬粗糙度及/或線路邊緣粗糙度。舉例來說，可將蝕刻品的流向導向晶圓55之水平表面80上的y方向(換言之，角度Φ相對於Y軸為約0°或約180°)，使蝕刻品移除線路110A與線路110B於y方向中的邊緣115。在這些實施例中，蝕刻品導向平面中方向，其實質上平行於需平滑化的邊緣(以降低線寬粗糙度及/或線路邊緣粗糙度)。在一些實施例中，蝕刻品移除110A與線路110B於x方向中凸出邊緣115的部份。在一些實施例中，表面的方向性蝕刻製程為電漿蝕刻製程，其調整使電漿流向平面中的方向(如晶圓55上的y方向)，以調整線路110A與線路110B在平面中方向的輪廓。
可調整多種蝕刻參數，以產生朝水平方向移動的蝕刻品。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻偏壓、射頻偏功率、蝕刻品流速、晶圓傾斜程度、其他合適的蝕刻參數、或上述之組合。在一些實施例中，可在線路110A與線路110B之相反兩端施加不同的射頻偏壓。舉例來說，不同的射頻偏壓可將蝕刻品導向y方向(沿著線路110A與線路110B)，其中角度Φ相對於Y軸為約0°或約180°。在一些實施例中，晶圓55固定至晶圓站點，並傾斜晶圓站點至不同程度，以水平地引導蝕刻品至線路110A與110B的每一末端。舉例來說，可傾斜晶圓站點以引導蝕刻品朝向y方向(沿著線路110A與線路110B的末端)，其中角度Φ相對於Y軸為約0°；並傾斜晶圓站點以引導蝕刻品朝向y方向(沿著線路110A與線路110B的另一末端)，其中角度Φ相對於Y軸為約180°。在一些實 施例中，個別之表面的方向性蝕刻製程可水平地導向線路110A與線路110B的每一末端。在其他或額外實施例中，調整表面的方向性蝕刻製程使蝕刻品流向x方向(沿著線路110A與線路110B)，使蝕刻品沿著x方向中的線路110A與110B其邊緣流動。舉例來說，上述角度Φ相對於Y軸為約90°或270°。
在第7A與7B圖中，圖案化的硬遮罩層105定義的圖案將轉移至晶圓55，因此積體電路結構將形成於晶圓55之上及/或之中。舉例來說，線路120A與線路120B形成於晶圓55之晶圓材料層中，其分別對應線路110A與線路110B。晶圓材料層可為晶圓55的介電層、半導體層、及/或導電層。在此實施例中，進行選擇性的蝕刻製程移除部份晶圓55以形成線路120A與線路120B，且蝕刻製程採用圖案化的遮罩層105作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、其他合適的蝕刻製程、或上述之組合。藉由圖案化的硬遮罩層105之線路110A與110B可降低線寬粗糙度及/或線路邊緣粗糙度，且線路120A與線路120B之線寬粗糙度及/或線路邊緣粗糙度亦降低。在一些實施例中，線路120A與線路120B的線寬粗糙度及/或線路邊緣粗糙度，比用於形成圖案化之硬遮罩層105之微影製程所能達到的最小線寬粗糙度及/或最小線路邊緣粗糙度還低。線路120A與線路120B亦具有水平尺寸如沿著y方向的長度L3與沿著x方向的寬度W3，以及垂直尺寸如沿著z方向的高度H3。在一些實施例中，長度L3與寬度W3符合目標晶圓圖案之線路所定義之長度與寬度。在一些實施例中，長度L3與長度L2幾乎相同，而寬度W3與寬度W2幾乎相同。之後可自晶圓移除圖案化 的硬遮罩層105。
在第8A至10A圖與第8B至10B圖中，微影製程達到解析度限制時，積體電路結構通常存在明顯的線路末端圓潤化及/或線路末端縮短。表面的方向性蝕刻可改善積體電路結構末端輪廓(如線路末端輪廓及/或溝槽末端輪廓)，如下所述。第8A至10A圖與第8B至10B圖係本發明多種實施例中，半導體裝置150於多種製程階段(比如對應方法10)中的部份示意圖。特別的是，第8A至10A圖係半導體裝置150的上視圖，而第8B至10B圖係半導體裝置150沿著第8A至10A圖中的剖線B-B之剖視圖。半導體裝置150在許多方面與半導體裝置50類似。綜上所述，第8A至10A圖與第8B至10B圖，其與第2A至4A圖與第2B至4B圖中的結構類似者，將以相同標號標示以清楚並簡化說明。第8A至10A圖與第8B至10B圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置150中，且其他實施例的半導體裝置150可置換、調整、或省略下述的一些結構。
在第8A與8B圖中，半導體裝置150包含晶圓55。形成於晶圓55上的圖案化的硬遮罩層160，與前述圖案的硬遮罩層60類似，且其形成方法可為任何合適製程。舉例來說，可進行微影製程以形成圖案化的硬遮罩層160如前述。與圖案化的硬遮罩層60相較，圖案化的硬遮罩層160其圖案具有多種開口，比如開口165A與開口165B。開口165A與開口165B亦可稱作硬遮罩結構，其定義一或多個積體電路結構形成於晶圓55之上及/或之中。微影解析度限制讓開口165A與開口165B的輪廓不同於所需的積體電路輪廓170(由用於半導體裝置150之積體 電路設計規格及/或積體電路佈局定義)。舉例來說，積體電路輪廓170可定義具有長度L與寬度W的線路結構，且線路末端172具有幾乎90°的角落。用以形成圖案化的硬遮罩層160之微影製程限制，會導致圖式中的線路末端圓潤化，並導致開口165A與開口165B各自具有圓潤的線路末端175A與175B。這些圓潤的線路末端會導致線路末端縮短，特別是線路寬度及/或線路長度達到微影製程所能達到的最小線路寬度及/或最小線路長度時。在此實施例中，開口165A與開口165B亦存在線路末端縮短的問題。舉例來說，開口165A與開口165B之水平尺寸如沿著y方向的長度L1與沿著x方向的寬度W1，小於積體電路輪廓170定義的水平尺寸如長度L與寬度W。在一些實施例中，長度L1與寬度W1為微影製程所能達到的最小長度與最小寬度。
在第9A與9B圖中，進行表面的方向性蝕刻製程，以調整圖案化的硬遮罩層160之硬遮罩結構的水平輪廓，使硬遮罩結構之線路末端變形。舉例來說，表面的方向性蝕刻製程調整線路末端175A與線路末端175B，使開口165A與開口165B各自具有線路末端175A’與線路末端175B’，其線路末端圓潤化及/或線路末端縮短的現象減少。在此實施例中，線路末端175A’與線路末端175B’具有實質上矩形的輪廓，且更接近積體電路輪廓170定義之線路末端172。表面的方向性蝕刻製程亦增加開口165A與開口165B的長度及/或寬度。舉例來說，定義開口165A與開口165B之側壁的部份圖案化的硬遮罩層160被移除，使長度L1增加至長度L2，並使寬度W1增加至寬度W2。在 一些實施例中，長度L2與寬度W2符合目標晶圓圖案之線路所定義的長度與寬度。舉例來說，長度L2與長度L幾乎相同，而寬度W2與寬度W幾乎相同。
表面的方向性蝕刻製程為選擇性乾蝕刻製程，其可相對於晶圓55，選擇性地蝕刻圖案化的硬遮罩層160。選擇性乾蝕刻製程將蝕刻品導向實質上水平的方向(相對於晶圓55的水平表面80)，以達水平地蝕刻開口165A與開口165B。舉例來說，蝕刻品朝向晶圓55的水平表面80時具有角度θ。角度θ相對於水平面(如X-Y平面)為約0°至約20°之間，即實質上平行於水平表面80。在一些實施例中，角度θ小於或等於約10°。如第9A圖所示，蝕刻品更導向平面中的方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度Φ。角度Φ介於約0°至約360°之間，端視所需的水平蝕刻而定。為斜向蝕刻圖案化的硬遮罩層160，可調整多種表面的方向性蝕刻參數，使蝕刻品依平面中的方向，斜向地流至開口165A與開口165B的末端部份(如線路末端175A與線路末端175B)。在這些實施例中，角度Φ為0°、90°、180°、270°、與360°以外的任何角度，端視所需的水平蝕刻而定。舉例來說，可將蝕刻品依斜向的平面中方向導至晶圓55的水平表面80上。舉例來說，角度Φ相對於Y軸為約45°、約135°、約225°、及/或約315°。如此一來，蝕刻品可移除斜向的平面中方向之部份圖案化的硬遮罩層160，以調整斜向平面中的方向(比如x方向與y方向)中開口165A與開口165B的輪廓。在一些實施例中，表面的方向性蝕刻製程為電漿蝕刻製程，其調整使電漿流向實質上水平的方向(相對於晶圓55之 水平表面80)，亦依表面中的方向(與開口165A與開口165B的末端部份呈斜向)流動。
可調整多種蝕刻參數，以產生朝斜向的水平方向移動的蝕刻品。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻偏壓、射頻偏功率、蝕刻品流速、晶圓傾斜程度、其他合適的蝕刻參數、或上述之組合。在一些實施例中，不同的射頻偏壓可將蝕刻品的水平流向導至不同的平面中方向(與開口165A與開口165B呈斜向，特別是與線路末端175A與線路末端175B呈斜向)。舉例來說，不同的射頻偏壓可將蝕刻品導向平面中方向(水平地沿著線路末端175A與線路末端175B)，其中平面中方向的角度Φ相對於Y軸為約45°、約135°、約225°、及/或約315°。在一些實施例中，晶圓55固定至晶圓站點，並傾斜晶圓站點至不同程度，以水平地引導蝕刻品沿著不同的平面中方向(以不同的角度Φ定義)，進而移除x方向與y方向中部份圖案化的硬遮罩層160。在一些實施例中，可傾斜晶圓站點至不同程度，以水平地引導蝕刻品至多種斜向的平面中方向。在一些實施例中，進行表面的方向性蝕刻製程以用於必要的每一斜向水平蝕刻，使開口165A與開口165B之線路末端175A’與線路末端175B’達到所需輪廓。
在第10A與10B圖中，圖案化的硬遮罩層160定義的圖案將轉移至晶圓55，因此積體電路結構將形成於晶圓55之上及/或之中。舉例來說，線路190A與線路190B形成於晶圓55上，其分別對應開口165A與開口165B。舉例來說，可進行沉積製程以將介電材料、半導體材料、或導電材料填入圖案化的硬遮 罩層160中的開口165A與開口165B。在此實施例中，填有導電材料的開口165A與165B為導電線路。線路190A與線路190B具有水平尺寸如沿著y方向的長度L3與沿著x方向的寬度W3，以及垂直尺寸如沿著z方向的高度H3。在圖案化的硬遮罩層160上進行表面的方向性蝕刻製程，可降低線路190A與線路190B之線路末端圓潤化及/或線路末端縮短等現象。舉例來說，線路190A與線路190B各自具有線路末端192，其具有實質上矩形的輪廓。如此一來，線路190A與線路190B可更接近積體電路輪廓170定義的線路末端172。在一些實施例中，長度L3與寬度W3亦符合目標晶圓圖案之線路所定義的長度與寬度。舉例來說，長度L3與長度L幾乎相同，而寬度W3與寬度W幾乎相同。之後可自晶圓55移除圖案化的硬遮罩層160。在這些實施例中，移除圖案化的硬遮罩層160後保留圖案化的材料層(包含線路190A與線路190B)於晶圓55上，且圖案化的材料層之圖案為圖案化的硬遮罩層160之負型影像。
在其他實施例中，進行佈植製程以形成多種摻雜區/結構於晶圓55中(比如晶圓55之基板及/或晶圓材料層中)，其中佈植製程採用圖案化的硬遮罩層160作為佈植遮罩。在這些實施例中，開口165A與開口165B定義形成於晶圓55中的摻雜區尺寸，且摻雜區具有改良的末端輪廓。在其他實施例中，進行蝕刻製程移除部份晶圓以形成溝槽，其中蝕刻製程採用圖案化的硬遮罩層160作為蝕刻遮罩。在這些實施例中，開口165A與開口165B定義形成於晶圓55中的溝槽，且溝槽具有改良的溝槽末端輪廓。接著自晶圓55移除圖案化的硬遮罩層160。在一 些實施例中，繼續進行積體電路製程，比如將介電材料填入溝槽以形成隔離結構(如淺溝槽隔離結構)。在一些實施例中，可將半導體材料及/或導電材料填入溝槽，以形成半導體結構及/或導電結構。
在第11A至14A圖與第11B至14B圖中，微影製程解析度限制通常侷限積體電路內連線結構只能採用方形的通孔內連線，因為現有的微影製程形成的狹縫通孔內連線其關鍵尺寸一致性劣於方形的通孔內連線。表面的方向性蝕刻可改良狹縫通孔內連線的關鍵尺寸一致性，如下所述。第11A至14A圖與第11B至14B圖係本發明多種實施例中，半導體裝置200於多種製程階段(比如對應方法10)中的部份示意圖。特別的是，第11A至14A圖係半導體裝置200的上視圖，而第11B至14B圖係半導體裝置的透視圖。半導體裝置200在許多方面與半導體裝置50類似。綜上所述，第11A至14A圖與第11B至14B圖，其與第2A至4A圖與第2B至4B圖中的結構類似者，將以相同標號標示以清楚並簡化說明。第11A至14A圖與第11B至14B圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置200中，且其他實施例的半導體裝置200可置換、調整、或省略下述的一些結構。
在第11A與11B圖中，對半導體裝置200進行部份的雙鑲嵌製程，以形成晶圓55上的多層內連線結構205之內連線，且內連線電性耦接至半導體裝置200的多種構件。如此一來，可操作多種構件以達半導體裝置200之設計需求所述的功能。多層內連線結構205包含層間介電層210，其具有多種導電 結構如導電線路220於其中。多種導電結構可為垂直內連線(如接點及/或通孔)，及/或水平內連線(如導電線路220)。在一些實施例中，導電線路指的是多層內連線結構之第一金屬層。層間介電層210形成於晶圓55上的方法可為沉積製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適方法、或上述之組合。層間介電層210包含介電材料如氧化矽、氮化矽、氮氧化矽、四乙氧矽烷形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數介電材料、其他合適的介電材料、或上述之組合。低介電常數介電材料包含氟化氧化矽玻璃、摻雜碳的氧化矽、Black Diamond®(購自美國加州Santa Clara的應用材料)、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、二苯并環丁烯、SiLK(購自美國密西根州之Midland的道氏化學)、聚亞醯胺、其他合適材料、或上述之組合。在此實施例中，層間介電層210為低介電常數介電層。雖然未圖示，但應理解層間介電層210可包含多層結構(一些實施例可包含多種介電材料)，其中多種導電結構形成其中。
雙鑲嵌製程可先形成溝槽再形成通孔，其中溝槽的微影技術可形成溝槽225於導電線路220(如第一金屬層)上的層間介電層210中。溝槽225定義用於多層內連線結構205之水平內連線，比如多層內連線結構205的第二金屬層。溝槽的微影技術包含溝槽的微影圖案化製程與溝槽的蝕刻製程。溝槽的 微影圖案化製程可包含形成光阻層於層間介電層210(比如以旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程(包含對準光罩)、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程時，將光阻暴露至射線能量如紫外線、深紫外線、或極紫外線，其中光罩阻擋射線及/或讓射線穿透至光阻層，這取決於光罩的最後光罩圖案(對應積體電路設計佈局所定義的目標晶圓圖案)。如此一來，對應最後光罩圖案的影像將投影至光阻層上。由於光阻層對射線能量敏感，曝光部份的光阻層將產生化學變化，且光阻層的曝光部份對應上述影像。在其他實施例中，其他方法可輔助、實施、或置換曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在顯影製程時，將溶解光阻層的曝光部份(或非曝光部份)，這取決於光阻層的特性與顯影溶液的特性。在顯影後，圖案化的光阻層包括光阻圖案，其對應欲形成至層間介電層210中的圖案。溝槽的蝕刻製程可包含將定義於圖案化之光阻層中的光阻圖案轉移至層間介電層210。舉例來說，進行溝槽的蝕刻製程移除導電線路220上的部份層間介電層210以形成溝槽225，其中其中蝕刻製程採用圖案化的光阻層作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、或上述之組合。之後可自晶圓移除圖案化的光阻層，且移除方法可為光阻剝除製程。
上述之雙鑲嵌製程接著進行通孔的微影製程以形成通孔開口，其定義用於多層內連線結構205的垂直內連線，比如介於第一金屬層(如導電線路220)與第二金屬層(之後形成於溝槽225中)之間的垂直內連線。通孔開口的微影製程包含通 孔的微影圖案化製程與通孔的蝕刻製程。在第11A與11B圖中，進行通孔的微影圖案化製程以形成圖案化的硬遮罩層235於多層內連線結構205上，如同形成圖案化的硬遮罩層60。通孔的微影圖案化製程在許多方面與溝槽的微影圖案化製程類似，或者與其他前述微影圖案化製程類似，比如前述之圖案化的硬遮罩層60之形成方法。與圖案化的硬遮罩層60相較，圖案化的硬遮罩層235包含的圖案具有開口240(又稱作硬遮罩結構)，其延伸穿過圖案化的硬遮罩層235與溝槽225以達導電線路220上的層間介電層210。除了開口240外，圖案化的硬遮罩層235填入溝槽225。開口240定義用於多層內連線結構205之垂直內連線(通孔)。在水平面中(比如與晶圓55之水平表面80實質上平行的X-Y平面)，開口240具有圓形的等高輪廓，因此開口240具有幾乎相同的水平尺寸。舉例來說，開口240其延伸於y方向的長度，與其沿伸於x方向的寬度幾乎相同。在一些實施例中，上述長度與寬度為微影製程所能達到的最小長度與最小寬度。綜上所述，受限於溝槽225的開口240可定義方形的通孔開口。
在第12A與12B圖中，進行表面的方向性蝕刻製程，以調整圖案化的硬遮罩層235之硬遮罩結構的水平輪廓，使硬遮罩結構之形狀變形成適用於狹縫狀的垂直內連線。舉例來說，表面的方向性蝕刻製程增加開口240之長度及/或寬度。在此實施例中，移除部份圖案化的硬遮罩層235以增加開口240的長度及/或寬度，以形成開口240’。開口240’亦延伸穿過圖案化的硬遮罩層235與溝槽225，以達導電線路220上的層間介電 層210。在水平面中，開口240’具有卵形的等高輪廓，因此開口240’的長度大於寬度。綜上所述，受限於溝槽225的開口240可定義狹縫狀(矩形)的通孔開口。狹縫狀(矩形)的通孔開口具有沿著y方向延伸的長度與沿著x方向延伸的寬度，且寬度大於長度。
表面的方向性蝕刻製程為選擇性乾蝕刻製程，其可相對於層間介電層210，選擇性地蝕刻圖案化的硬遮罩層235。選擇性乾蝕刻製程將蝕刻品導向實質上水平的方向(相對於晶圓55的水平表面80)，以達水平地蝕刻圖案化的硬遮罩層235。舉例來說，蝕刻品朝向晶圓55的水平表面80時具有角度θ。角度θ相對於水平面(如X-Y平面)為約0°至約20°之間，即實質上平行於水平表面80。在一些實施例中，角度θ小於或等於約10°。如第12A圖所示，蝕刻品更導向平面中的方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度Φ。角度Φ介於約0°至約360°之間，端視所需的水平蝕刻而定。在這些實施例中，可調整多種表面的方向性蝕刻參數，使蝕刻品的流向(依平面中的方向)沿著開口240之側壁，以增加開口240的水平尺寸。舉例來說，可將蝕刻品引導至晶圓55的水平表面80上的y方向。換言之，角度Φ相對於Y軸為約0°或約180°。如此一來，蝕刻品可移除y方向中部份的圖案化的硬遮罩層235，而不(或最小化地)移除x方向及/或z方向中部份的圖案化的硬遮罩層235。在一些實施例中，表面的方向性蝕刻製程為電漿蝕刻製程，其調整使電漿流向晶圓55上之平面中的方向(如y方向)，以調整開口240於y方向中的輪廓。
可調整多種蝕刻參數，以產生朝水平方向移動的蝕刻品。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻偏壓、射頻偏功率、蝕刻品流速、晶圓傾斜程度、其他合適的蝕刻參數、或上述之組合。在一些實施例中，不同的射頻偏壓可讓蝕刻品的流向水平地沿著不同的平面中方向。舉例來說，不同的射頻偏壓可將蝕刻品水平地導向y方向，其中角度Φ相對於Y軸與y方向為約0°或約180°。在這些實施例中，水平地蝕刻y方向中定義開口240其相反兩端之部份圖案化的硬遮罩層235。在一些實施例中，晶圓55固定至晶圓站點，並傾斜晶圓站點使蝕刻品得以沿著不同之平面中方向水平地流動，以移除定義開口240其相反兩端之部份圖案化的硬遮罩層235。舉例來說，平面中方向可為y方向，其中角度Φ相對於Y軸與y方向為約0°或約180°。在一些實施例中，進行第一表面的方向性蝕刻製程，以移除定義開口240其一端之部份圖案化的硬遮罩層235；並進行第二表面的方向性蝕刻製程，以移除定義開口240其另一端之部份圖案化的硬遮罩層235。在其他或額外實施例中，表面的方向性蝕刻製程可調整為沿著相對於晶圓55之水平表面80的x方向(即角度Φ相對於Y軸為約90°或約270°)流動，使蝕刻品移除x方向中部份圖案化的硬遮罩層235。
在第13A與13B圖中，圖案化的硬遮罩層235定義之圖案(受限於溝槽225)將轉移至層間介電層210，以形成導電線路220上的層間介電層210中的通孔開口250。通孔開口250自溝槽225延伸穿過層間介電層210以達導電線路220，即露出部份的導電線路220。舉例來說，通孔的蝕刻製程移除開口240’露 出之部份的層間介電層210以形成通孔開口250，其中蝕刻製程採用圖案化的硬遮罩層235作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、或上述之組合。通孔開口250為狹縫狀(矩形)的通孔開口。舉例來說，在水平面中(比如與晶圓55之水平表面80實質上平行的X-Y平面)，開口250具有矩形的等高輪廓，因此開口250具有延伸於x方向中的寬度與延伸於y方向中的長度，且寬度大於長度。之後通孔的微影製程可自層間介電層210移除圖案化的硬遮罩層235。
在第14A與14B圖中，進行沉積製程填入溝槽225與通孔開口250，以形成導電線路260與導電通孔265。沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適方法、或上述之組合。導電線路260定義多層內連線結構205所用的水平內連線如第二金屬層。導電通孔265定義多層內連線結構205所用的垂直內連線如第一通孔層，其可內連接導電線路260(如第二金屬層)與導電線路220(如第一金屬層)。在通孔的微影圖案化製程中採用表面的方向性蝕刻製程，可讓導電通孔265呈狹縫狀(矩形)且具有改良的關鍵尺寸一致性。多種導電結構如導電線路220、導電線路260、及/或導電通孔265，包含導電材料如金屬。金屬包含鋁、鋁合金(如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適金屬、或上述之組合。金屬矽化物可包含鎳矽化物、鈷矽化 物、鎢矽化物、鉭矽化物、鈦矽化物、鉑矽化物、鉺矽化物、鈀矽化物、或上述之組合。在一些實施例中，導電線路220、導電線路260、及/或導電通孔265設置為鋁內連線。在一些實施例中，導電線路220、導電線路260、及/或導電通孔265設置為銅內連線。多層內連線結構205並不限於導電結構(如導電線路220、導電線路260、及/或導電通孔265)之數目、材料、及/或尺寸，因此內連線結構205可具有任意數目、材料、及/或尺寸的導電結構，端視半導體裝置200的設計需求而定。
在第15A至17A圖與第15B至17B圖中，現有的微影製程可產生斜向的狹縫內連線，其水平尺寸的延伸方向為斜向(相對於定義水平面如X-Y平面的軸向)，上述水平面實質上平行於半導體裝置的水平表面(比如晶圓55之水平表面80)。然而這些內連線之關鍵尺寸一致性，比方形的接點或狹縫的接點(其水平尺寸的延伸方向實質上與定義水平面之軸向平行)差。微影製程的解析度限制，通常限制積體電路內連線(接點)為方形接點或狹縫狀接點。表面的方向性蝕刻可實施斜向的狹縫內連線，其具有改良的關鍵尺寸一致性如下述。第15A至17A圖與第15B至17B圖係本發明多種實施例中，半導體裝置300於多種製程階段(比如對應方法10)中的部份示意圖。特別的是，第15A至17A圖係半導體裝置300的上視圖，而第15B至17B圖係半導體裝置300沿著第15A至17A圖中的剖線B-B之剖視圖。半導體裝置300在許多方面與半導體裝置50類似。綜上所述，第15A至17A圖與第15B至17B圖，其與第2A至4A圖與第2B至4B圖中的結構類似者，將以相同標號標示以清楚並簡化說明。第15A 至17A圖與第15B至17B圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置300中，且其他實施例的半導體裝置300可置換、調整、或省略下述的一些結構。
在第15A與15B圖中，半導體裝置300包含晶圓55，其具有積體電路結構310與積體電路結構315。積體電路結構310與積體電路結構315可為摻雜的區域/結構、閘極結構、內連線結構、晶圓55之其他合適的積體電路結構、或上述之組合。與層間介電層210類似的層間介電層320，位於晶圓55上。與圖案化的硬遮罩層60類似之圖案化的硬遮罩層330，可由任何合適製程形成於晶圓55上。舉例來說，進行微影製程以形成圖案化的硬遮罩層330。與圖案化的硬遮罩層60相較，圖案化的硬遮罩層330包含開口335形成之圖案。開口335亦可稱作硬遮罩結構，其定義之內連線(接點)形成於晶圓55之上及/或之中。在水平面中(比如與晶圓55之水平表面80實質上平行的X-Y平面)，開口335具有圓形的等高輪廓，因此開口335具有幾乎相同的水平尺寸。舉例來說，開口335其延伸於y方向的長度，與其沿伸於x方向的寬度幾乎相同。在一些實施例中，上述長度與寬度為微影製程所能達到的最小長度與最小寬度。水平尺寸(長度與寬度)實質上平行於定義X-Y平面的X軸與Y軸。
在第16A與16B圖中，進行表面的方向性蝕刻製程，以調整圖案化的硬遮罩層330之硬遮罩結構的水平輪廓，使硬遮罩結構之形狀變形成具有斜向的等高輪廓。舉例來說，移除部份之圖案化的硬遮罩層330，使開口335斜向地延伸(相對於定義水平面的軸如Y軸及/或X軸，且水平面實質上平行於 晶圓55的水平表面80)，以形成斜向開口335’。斜向開口335’延伸於部份的積體電路結構310與部份的積體電路結構315上。在水平面中，斜向開口335'之長度的延伸方向與Y軸夾有斜角(如315°)，且寬度的延伸方向與X軸夾有斜角(如45°)。斜向開口335'具有卵形輪廓，因此斜向開口335'的長度大於寬度。
表面的方向性蝕刻製程為選擇性乾蝕刻製程，其可相對於層間介電層320，選擇性地蝕刻圖案化的硬遮罩層330。選擇性乾蝕刻製程將蝕刻品導向實質上水平的方向(相對於晶圓55的水平表面80)，以達水平地蝕刻開口335。舉例來說，蝕刻品朝向晶圓55的水平表面80時具有角度θ。角度θ相對於水平面(如X-Y平面)為約0°至約20°之間，即實質上平行於水平表面80。在一些實施例中，角度θ小於或等於約10°。如第16A圖所示，蝕刻品更導向平面中的方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度Φ。角度Φ介於約0°至約360°之間，端視所需的水平蝕刻而定。為達斜向蝕刻圖案化的硬遮罩層330，多種表面的方向性蝕刻參數可調整使蝕刻品斜向地流至開口335。在這些實施例中，角度Φ可為0°、90°、180°、270°、與360°以外的任何角度，端視所需的水平蝕刻而定。舉例來說，蝕刻品可斜向地導向晶圓55之水平表面80上的表面中方向，比如角度Φ相對於Y軸為約45°或約315°。因此蝕刻品移除斜向的平面中方向內之部份圖案化的硬遮罩層330，以調整開口335於斜向的平面中方向(比如x方向與y方向)中的輪廓。在一些實施例中，表面的方向性蝕刻製程為電漿蝕刻製程，其調整使電漿流向實質上水平的方向(相對於晶圓55的水平表面 80)，亦使電漿於平面中方向斜向地流至開口335。
可調整多種蝕刻參數，以產生朝斜向之水平方向移動的蝕刻品。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻偏壓、射頻偏功率、蝕刻品流速、晶圓傾斜程度、其他合適的蝕刻參數、或上述之組合。在一些實施例中，不同的射頻偏壓可讓蝕刻品的流向水平地沿著不同的平面中方向，且斜向地朝著開口335。舉例來說，不同的射頻偏壓可讓蝕刻品在平面中方向水平地沿著開口335，其中角度Φ相對於Y軸為約45°或約315°。在這些實施例中，晶圓55固定至晶圓站點，並傾斜晶圓站點使蝕刻品得以沿著不同之平面中方向(以不同的角度Φ定義)水平地流動，以移除x方向中與y方向中圖案化的硬遮罩層330。在一些實施例中，晶圓站點傾斜至不同程度，以引導蝕刻品於多種斜向的平面中方向水平地流動。在一些實施例中，表面的方向性蝕刻製程用於每一斜向的水平蝕刻，以移除部份圖案化的硬遮罩層330，並確保斜向開口335’延伸於部份的積體電路結構310與部份的積體電路結構315上。
在第17A與17B圖中，將圖案化的硬遮罩層335定義之圖案轉移至晶圓55，以形成積體電路結構於晶圓55之上及/或之中。舉例來說，斜向內連線(接點)350形成於晶圓55上，其分別對應斜向開口335’。斜向內連線350可內連線積體電路結構310與積體電路結構315。在水平面中，斜向內連線350的長度延伸方向與Y軸夾有斜向角度(如約315°)，且寬度延伸方向與X軸夾有斜向角度(如約45°)。斜向內連線350具有卵形輪廓，因此斜向內連線350之長度大於寬度。藉由表面的方向性 蝕刻製程，斜向內連線350具有改良的關鍵尺寸一致性，如同方形的內連線極/或狹縫狀的內連線所能達到的關鍵尺寸一致性。在一些實施例中，形成斜向內連線350之方法包含進行蝕刻製程，其採用圖案化的硬遮罩層330作為蝕刻遮罩，以將斜向開口335’轉移至層間介電層320；自層間介電層320移除圖案化的硬遮罩層330；以及進行沉積製程以將導電材料填入層間介電層320中的斜向開口335’。蝕刻製程及/或沉積製程可為任何合適方法，如前所述。
第18圖係本發明多種實施例中，方向性圖案化之方法400的流程圖，其可用於製作半導體裝置。方向性圖案化的方法400與用於表面的方向性蝕刻之方向性圖案化的方法(如前述之表面的方向性蝕刻)相較，具有較高的蝕刻選擇性。在步驟410中，形成圖案化的材料層於基板上。圖案化的材料層包含開口定義於其中。在步驟420中，硬遮罩層形成於圖案化的材料層上。在步驟430中，在硬遮罩層上進行方向性的佈植製程，使硬遮罩層包含佈植部份與未佈植部份。在步驟440中，移除硬遮罩層的未佈植製程。在步驟450中，進行蝕刻製程以調整開口的水平輪廓，其中硬遮罩層的佈植部份保護在蝕刻製程中定義開口之部份圖案化的材料層。在一些實施例中，蝕刻製程為前述之表面的方向性蝕刻製程。在方法400之前、之中、與之後可進行額外步驟，且額外實施例之方法400可移動一些步驟的順序、取代一些步驟、或省略一些步驟。
第19A至24A圖、第19B至24B圖、與第19C至24C圖係本發明多種實施例中，半導體裝置500於多種製程階段(比 如對應方法400)中的部份示意圖。特別的是，第19A至24A圖係半導體裝置500的上視圖，第19B至24B圖係半導體裝置500沿著第19A至24A圖中的剖線B-B之剖視圖，而第19C至24C圖係半導體裝置500沿著第19A至24A圖中的剖線C-C之剖視圖。半導體裝置500可為部份的積體電路晶片，或者單晶片系統或其部份。半導體裝置500可包含多種被動與主動微電子裝置如電阻、電容、電感、熔絲、二極體、p型通道場效電晶體、n型通道場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。第19A至24A圖、第19B至24B圖、與第19C至24C圖已簡化，使本發明的概念清楚且較易理解。額外結構可添加至半導體裝置500中，且其他實施例的半導體裝置500可置換、調整、或省略下述的一些結構。
在第19A至19C圖中，半導體裝置500包含基板510(如晶圓)。在此實施例中，基板510為矽基板。在其他或額外實施例中，基板510包含半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；任何其他合適材料；或上述之組合。在其他實施例中，基板510為絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可為隔離佈植氧、晶圓接合、及/或其他合適方法。基板510可包含多種摻雜區(未圖示)。端視半導體裝置500的設計需求而定。在一些實施例中，基板510包含摻雜p型摻質 如硼(例如BF2)、銦、其他p型摻質、或上述之組合的p型摻雜區(如p型井)。在一些實施例中，基板510包含摻雜n型摻質如磷、砷、其他n型摻質、或上述之組合的n型摻雜區(如n型井)。在一些實施例中，基板510包含p型摻質與n型摻質之組合所形成的摻雜區。舉例來說，多種摻雜區可直接形成於基板510之上及/或之中，以提供p型井結構、n型井結構、雙井結構、隆起結構、或上述之組合。摻質的摻雜製程可採用離子佈植或擴散的多種步驟與技術。
圖案化的材料層520可由任何合適製程形成於基板510上。圖案化的材料層520包含介電材料、半導體材料、導電材料、或上述之組合。在第19A與19B圖中，圖案化的材料層520包含多種溝槽(開口)，比如溝槽525。溝槽525具有水平尺寸(如沿著y方向延伸的長度L1與沿著x方向延伸的寬度W1)與垂直尺寸(如沿著z方向延伸的深度D1)。溝槽525之水平等高輪廓，係由側壁530、側壁532、側壁534、與側壁536所定義。舉例來說，長度L1定義於側壁530與側壁532之間(其中側壁530與側壁532沿著x方向延伸)，而寬度W1定義於側壁534與536之間(其中側壁534與側壁536沿著y方向延伸)。在此實施例中，側壁534與側壁536定義溝槽525之末端(通常為圓潤的末端)。溝槽525之底部538係由基板510的表面539所定義。雖然此實施例中的溝槽525具有相同的寬度、長度、與深度，但本發明實施例之溝槽525可具有不同的寬度、長度、與深度。
在一些實施例中，圖案化的材料層520之形成方法包含沉積材料層於基板510上，以及進行圖案化製程以形成圖 案於材料層中。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適方法、或上述之組合。微影製程可包含形成光阻層於材料層上(例如旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程(包含對準光罩)、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程時，將光阻暴露至射線能量如紫外線、深紫外線、或極紫外線，其中光罩阻擋射線及/或讓射線穿透至光阻層，這取決於光罩的最後光罩圖案(對應積體電路設計佈局所定義的目標晶圓圖案)。如此一來，對應最後光罩圖案的影像將投影至光阻層上。由於光阻層對射線能量敏感，曝光部份的光阻層將產生化學變化，且光阻層的曝光部份對應上述影像。在其他實施例中，其他方法可輔助、實施、或置換曝光製程，比如無光罩微影、電子束直寫、或離子束直寫。在顯影製程時，將溶解光阻層的曝光部份(或非曝光部份)，這取決於光阻層的特性與顯影溶液的特性。在顯影後，圖案化的光阻層包括光阻圖案，其對應欲形成至材料層中的圖案。微影製程更包含將定義於圖案化之光阻層中的光阻圖案轉移至材料層，以形成圖案化的材料層520。舉例來說，進行蝕刻製程以移除部份材料層，其中蝕刻製程採用圖案化的光阻層作為蝕刻遮罩。蝕刻製程包含濕蝕刻製程、乾蝕刻製程、或上述之組合。之後可自晶圓移除圖案化的光阻層，且移除方法可為光阻剝除製程。
在第20A至20C圖中，形成硬遮罩層540於圖案化的材料層520中。舉例來說，硬遮罩層540沉積於圖案化的材料層520之方法可為適當的沉積製程，比如化學氣相沉積製程。硬遮罩層540順應性地形成於圖案化的材料層520上，因此硬遮罩層540與溝槽之側壁530、側壁532、側壁534、側壁536、及底部538共形。硬遮罩層540包含之材料可由佈植製程(如離子佈植製程)改變或調整。舉例來說，硬遮罩層540包含矽、氧化矽、可由佈植製程改變的其他材料、或上述之組合。在一些實施例中，硬遮罩層540為矽層。在一些實施例中，硬遮罩層540為氧化矽層。硬遮罩層540可由任何合適的沉積製程形成，比如化學氣相沉積、物理氣相沉積、原子層沉積、其他合適沉積製程、或上述之組合。
在第21A至21C圖中，進行方向性的佈植製程550以轉變部份的硬遮罩層540(調整或改變)，進而形成佈植的硬遮罩層540A。在一些實施例中，方向性的佈植製程550為離子佈植製程，其將摻質雜質導入硬遮罩層540中。摻質包含砷、磷、銻、氮、硼、銦、其他合適摻質雜質、或上述之組合。方向性的佈植製程550調整硬遮罩層540的蝕刻特性，因此佈植後的硬遮罩層540A與硬遮罩層540的蝕刻特性不同。舉例來說，方向性的佈植製程550調整部份的硬遮罩層540其抗蝕刻性。在一些實施例中，佈植的硬遮罩層540A對後續的蝕刻製程之蝕刻抗性，比硬遮罩層540高。舉例來說，當硬遮罩層540包含矽時，方向性的佈植製程550佈植硼至部份的硬遮罩層540中，使佈植的硬遮罩層540A對後續的蝕刻製程之蝕刻抗性，比硬遮罩層 540高。在這些實施例中，佈植的硬遮罩層540A包含矽與硼。舉例來說，佈植的硬遮罩層540A為矽硼層。在一些實施例中，佈植的硬遮罩層540A對後續的蝕刻製程之蝕刻抗性，比硬遮罩層540低。舉例來說，當硬遮罩層540包含氧化矽時，方向性的佈植製程550佈植氮至部份的硬遮罩層540中，使佈植的硬遮罩層540A對後續的蝕刻製程之蝕刻抗性，比硬遮罩層540低。在這些實施例中，佈植的硬遮罩層540A包含矽、氧、與氮。舉例來說，佈植的硬遮罩層540A為氮氧化矽層。
方向性的佈植製程550相對於水平面(如X-Y平面)的垂直軸(如Z軸)呈傾斜的角度α。上述水平面實質上平行於半導體裝置500的水平表面，比如基板510的表面539。如第21A圖所示，摻質更導向平面中的方向，其相對於水平面中的任一軸(如X軸或Y軸)具有任意角度ρ。傾斜的角度α與角度ρ可擇以形成側壁遮罩555(來自佈植的硬遮罩層540A)，以在後續蝕刻製程中保護溝槽525的側壁，有利於精準控制溝槽525之水平輪廓的方向性調整。在此實施例中，傾斜的角度α與角度ρ可擇以形成沿著側壁534與側壁536的側壁遮罩555，因此在後續蝕刻製程中可保護側壁534與側壁536。舉例來說，側壁遮罩555有利於精準控制溝槽525之長度的方向性調整，如下所述。在此實施例中，多種方向性的佈植參數可調整使摻質流向基板510上之x方向(即角度ρ相對於Y軸為約90°或約270°)，使摻質佈植的部份硬遮罩層540可覆蓋實質上延伸於y方向中的溝槽側壁(比如側壁534與側壁536)，而未(或最小化地)佈植部份的硬遮罩層540則覆蓋實質上延伸於x方向中的溝槽側壁(比如側壁 530與側壁532)。在這些實施例中，摻質導入的平面中方向，係實質上垂直於側壁532與側壁534。
在第22A至22C圖中，進行選擇性蝕刻製程以移除硬遮罩層540。舉例來說，蝕刻製程移除硬遮罩層540與溝槽525其露出的側壁(如側壁530與側壁532)。蝕刻製程為乾蝕刻製程、濕蝕刻製程、或上述之組合。在一些實施例中，由於硬遮罩層540與佈植的硬遮罩層540A具有高蝕刻比，蝕刻製程可移除硬遮罩層540，但不(或最小化地)蝕刻佈植的硬遮罩層540A，因此可保留沿著側壁534與側壁536的側壁硬遮罩555。多種蝕刻參數可調整以選擇性地蝕刻硬遮罩層540。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、蝕刻源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施例中，用於蝕刻硬遮罩層540之蝕刻反應物，對硬遮罩層540具有高蝕刻選擇性。舉例來說，硬遮罩層540包含矽，且佈植的硬遮罩層540A包含矽與硼時，可選擇性蝕刻硬遮罩層540之乾蝕刻製程採用的蝕刻氣體混合物包含氨。在其他實施例中，選擇性蝕刻製程移除佈植的硬遮罩層540A。在一些實施例中，用於蝕刻佈植的硬遮罩層540A之蝕刻反應物，對佈植的硬遮罩層540A具有高蝕刻選擇性。舉例來說，硬遮罩540包含矽與氧，而佈植的硬遮罩層540A包含矽、氧、與氮時，可選擇性蝕刻佈植的硬遮罩層540A之濕蝕刻製程採用的蝕刻溶液包含磷酸。在這些實施例中，保留的硬遮罩層540可形成側壁遮罩於側壁530與側壁532上。
在第23A至23C圖中，進行選擇性的蝕刻製程以調整溝槽525的水平輪廓。舉例來說，選擇性的蝕刻製程增加溝槽525的長度及/或寬度。在此實施例中，將部份圖案化的材料層520定義之側壁530與側壁532移除，使溝槽525之長度L1增加至長度L2(定義於側壁530’與側壁532’之間)，而不(或最小化地)調整溝槽525的寬度與深度，即溝槽525維持寬度W1與深度D1。側壁遮罩555(來自佈植的硬遮罩層540A)在選擇性蝕刻製程中可保護側壁534與側壁536，以確保不會調整溝槽525在x方向中的水平輪廓，並有利於可控制的水平蝕刻。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。在一些實施例中，圖案化的材料層520相對於佈植的硬遮罩層540A具有高蝕刻速率，且蝕刻製程可移除圖案化的材料層520而不(或最小化地)移除任何佈植的硬遮罩層540A，因此蝕刻製程中的側壁遮罩555可保護側壁534與側壁536。多種蝕刻參數可調整以選擇性地蝕刻圖案化的材料層520。蝕刻參數包含蝕刻組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、蝕刻源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施例中，用以蝕刻圖案化的材料層520所採用的蝕刻反應物，對圖案化的材料層520具有高蝕刻選擇性。在一些實施例中，選擇性蝕刻製程可為前述之表面的方向性蝕刻製程。之後可採用合適製程自圖案化的材料層520移除佈植的硬遮罩層540，如第24A至24C圖所示。
本發明實施例提供多種方向性的圖案化方法。在一些實施例中，方向性的圖案化方法為表面的方向性蝕刻製 程，其可改善微影製程所達之硬遮罩結構的水平定義特徵，因此採用這些硬遮罩結構所形成的積體電路結構具有改良水定定義特徵。水平定義特徵可包含長度、寬度、線路邊緣粗糙度、線寬粗糙度、線路末端輪廓、其他水平定義特徵、或上述之組合。
例示性之方向性的圖案化方法包含：形成圖案化硬遮罩層於晶圓上，其中圖案化的硬遮罩層包含硬遮罩結構；以及進行表面的方向性蝕刻製程，以調整硬遮罩結構的水平輪廓，其中表面的方向性蝕刻製程相對於晶圓的水平表面，將蝕刻品導向實質上水平的方向。
在一實施例中，上述方向性的圖案化方法更包括形成積體電路結構以對應硬遮罩結構。
在一些實施例中，上述方向性的圖案化方法之表面的方向性蝕刻製程將蝕刻品導向晶圓的水平表面時具有角度θ，角度θ相對於水平面(實質上平行於水平表面)小於約10°。
在一實施例中，上述方向性的圖案化方法之表面的方向性蝕刻製程亦將蝕刻品導向平面中方向。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構為開口，且表面的方向性蝕刻製程之平面中方向沿著開口側壁，以增加開口的水平尺寸。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構為開口，且末端至末端空間定義於相鄰之兩開口之間，其中表面的方向性蝕刻製程之平面中方向沿著相鄰之兩開口的側壁，以減少末端至末端空間。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構具有線寬粗糙度，其中表面的方向性蝕刻製程之平面中方向沿著線路邊緣，以降低線寬粗糙度。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構具有開口，且開口具有末端部份，其中表面的方向性蝕刻製程之平面中方向與開口之末端部份呈斜向，使開口之末端部份變形。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構具有開口，其中表面的方向性蝕刻製程之平面中方向與部份開口呈斜向，以將開口轉變為斜向開口。
在一些實施例中，上述方向性的圖案化方法之硬遮罩結構為圓形的通孔開口，其用以定義方形的通孔，其中表面的方向性蝕刻製程之平面中方向沿著圓形通孔開口的邊緣，以將圓形的通孔開口轉變為卵形的開口，其用以定義狹縫狀的通孔。
另一例示性之方向性的圖案化方法，包括：進行微影製程以形成圖案化的硬遮罩層於晶圓上，其中圖案化的硬遮罩層包括硬遮罩結構，其具有相關之水平定義特徵；調整蝕刻製程，以將蝕刻品導向實質上水平的方向(相對於晶圓的水平表面)，因此蝕刻品水平地移除部份圖案化的硬遮罩層，以調整硬遮罩結構之水平定義特徵；以及形成積體電路結構，其對應具有調整後的水平定義特徵之硬遮罩結構。
在一些實施例中，上述方向性的圖案化方法之水平定義特徵為微影製程所能達到的最小特徵，且調整後的水平 定義特徵小於微影製程所能達到的最小特徵。
在一些實施例中，上述方向性的圖案化方法之水平定義特徵為硬遮罩結構相關之線寬粗糙度，硬遮罩結構相關之末端至末端空間、或硬遮罩結構相關之線路末端輪廓。
在一些實施例中，上述方向性的圖案化方法調整硬遮罩結構的水平定義特徵，包括形成斜向開口。
在一些實施例中，上述方向性的圖案化方法調整硬遮罩結構之水平定義特徵，包括增加硬遮罩結構之長度或寬度。
又一例示性之方向性的圖案化方法，包括形成圖案化的材料層於基板上，其中開口定義於圖案化的材料層中；形成硬遮罩層於圖案化的材料層上；在硬遮罩層上進行表面的方向性佈植製程，使硬遮罩層包含佈植的部份與未佈植的部份；移除硬遮罩層未佈植的部份；以及進行蝕刻製程以調整開口的水平輪廓，其中硬遮罩的佈植部份在蝕刻製程中保護定義開口的部份之圖案化的材料層。
在一些實施例中，上述方向性的圖案化方法之表面的方向性佈植製程沿著開口之側壁佈植摻質，且開口沿著單一方向延伸。
在一些實施例中，上述方向性的圖案化方法之表面的方向性佈植製程包含調整硬遮罩層之蝕刻特性，使佈植部份與未佈植部份的蝕刻抗性不同。
在一些實施例中，上述方向性的圖案化方法之蝕刻製程為表面的方向性蝕刻製程，其將蝕刻品導入實質上水平 的方向(相對於基板的水平表面)。
在一些實施例中，上述方向性的圖案化方法之硬遮罩層的佈植部份，形成沿著開口之側壁的側壁遮罩。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明實施例之精神與範疇，並可在未脫離本發明實施例之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種方向性的圖案化方法，包括：形成一圖案化硬遮罩層於一晶圓上，其中該圖案化的硬遮罩層包含一硬遮罩結構；以及進行一表面的方向性蝕刻製程，以調整該硬遮罩結構的水平輪廓，其中該表面的方向性蝕刻製程相對於該晶圓的水平表面，將蝕刻品導向一實質上水平的方向。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199500B2 (en) * 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US20180068047A1 (en) * 2016-09-08 2018-03-08 Mapper Lithography Ip B.V. Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system
US10861698B2 (en) 2017-08-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement
US10515817B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming features of semiconductor structure having reduced end-to-end spacing
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10354875B1 (en) * 2018-01-08 2019-07-16 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask
US11004729B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US10790155B2 (en) 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US10818505B2 (en) * 2018-08-15 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning process and semiconductor structure formed using thereof
US10867840B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
DE102019120765B4 (de) 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
CN111092013B (zh) * 2018-10-23 2022-07-19 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
US11749570B2 (en) 2021-08-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch monitoring and performing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6673199B1 (en) 2001-03-07 2004-01-06 Applied Materials, Inc. Shaping a plasma with a magnetic field to control etch rate uniformity
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
JP2009218364A (ja) 2008-03-10 2009-09-24 Panasonic Corp 半導体装置及びその製造方法
KR101025741B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 수직 채널 트랜지스터의 활성필라 제조방법
JP2011049360A (ja) 2009-08-27 2011-03-10 Tokyo Electron Ltd プラズマエッチング方法
US8586469B2 (en) 2010-07-28 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Metal layer end-cut flow
US8975189B2 (en) * 2012-09-14 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fine patterns
US20140120729A1 (en) 2012-11-01 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for removing a patterned hard mask layer
US9204538B2 (en) 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology
US9934981B2 (en) 2013-09-26 2018-04-03 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
KR20150093618A (ko) 2014-02-07 2015-08-18 아이엠이씨 브이제트더블유 포스트-리소그래피 라인 폭 러프니스를 감소시키기 위한 플라즈마 방법

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